JP2985838B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイ基板の製造方法に関する。
アレイ基板の製造方法に関する。
【０００２】
【従来の技術】近年の液晶パネルは、携帯型パソコンや
デスクトップパソコンのモニタ または投写型モニター
などに幅広く利用されている。特に、表示画素に映像信
号のスイッチとなる薄膜トランジスタ（以下、ＴＦＴと
いう）を設けたアクティブマトリクス型液晶パネルは、
コントラストや応答速度性等の画質に優れており、用途
が急増している。
デスクトップパソコンのモニタ または投写型モニター
などに幅広く利用されている。特に、表示画素に映像信
号のスイッチとなる薄膜トランジスタ（以下、ＴＦＴと
いう）を設けたアクティブマトリクス型液晶パネルは、
コントラストや応答速度性等の画質に優れており、用途
が急増している。
【０００３】しかしながら、このＴＦＴを用いた液晶表
示パネルには、そのトランジスタが持つ寄生容量に起因
した「フィードスルー」と呼ばれる表示電位変化の表示
面内での分布により、表示品質が低下するという問題が
ある 特に、大型パネルでは、フィードスルーの表示面
内での分布が大きく現れる傾向にあり、近年の画面サイ
ズの大型化における大きな問題となっている。
示パネルには、そのトランジスタが持つ寄生容量に起因
した「フィードスルー」と呼ばれる表示電位変化の表示
面内での分布により、表示品質が低下するという問題が
ある 特に、大型パネルでは、フィードスルーの表示面
内での分布が大きく現れる傾向にあり、近年の画面サイ
ズの大型化における大きな問題となっている。
【０００４】次に、このフィードスルー現象について説
明する。一般に薄膜トランジスタを用いたアクティブマ
トリクス液晶ディスプレイでは、薄膜トランジスタのゲ
ート・ソース間寄生容量効果のためにゲート書き込み信
号の立ち下がり時に、画素容量の電位が変動する。この
変動量をフィードスルー電圧と称している。フィードス
ルー電圧ＶFDは、ＴＦＴのゲート・ソース間の容量ＣGS
と液晶容量ＣLC及びストレージ容量ＣSC及びゲートパル
ス振幅ΔＶGを使って表現すると、式（１）のように表
わされる。
明する。一般に薄膜トランジスタを用いたアクティブマ
トリクス液晶ディスプレイでは、薄膜トランジスタのゲ
ート・ソース間寄生容量効果のためにゲート書き込み信
号の立ち下がり時に、画素容量の電位が変動する。この
変動量をフィードスルー電圧と称している。フィードス
ルー電圧ＶFDは、ＴＦＴのゲート・ソース間の容量ＣGS
と液晶容量ＣLC及びストレージ容量ＣSC及びゲートパル
ス振幅ΔＶGを使って表現すると、式（１）のように表
わされる。
【０００５】
【式１】 ＶFD＝（ＣGS・ΔＶG）／ＣLC＋ＣSC＋ＣGS （１） ＶFD ： フィードスルー電圧 ＣGS ：ＴＦＴのゲート・ソース間の容量 ＣLC ： 液晶容量 ＣSC ： ストレージ容量 ΔＶG： ゲートパルス振幅
【０００６】次に、このフィードスルー電圧のアレイ面
内分布について説明する。
内分布について説明する。
【０００７】式（１）は、ゲート信号が理想的なパルス
の場合であるが、実際のアクティブマトリクスＬＣＤで
は、方形波として入力されたゲート書き込み信号（走査
線選択パルス）は、時定数により入力から距離があると
ころほど信号波形になまりが生じる。このなまりによ
り、ゲート信号の立ち下がり始めから完全にトランジス
タがオフになるまでに時間差が生じ、フィードスルーで
変動しようとする画素容量の電位がある程度回復され
る。従って、このゲートパルスのなまりの小さい入力側
と、なまりの大きい非入力側とでフィードスルー電圧に
差が生じる。
の場合であるが、実際のアクティブマトリクスＬＣＤで
は、方形波として入力されたゲート書き込み信号（走査
線選択パルス）は、時定数により入力から距離があると
ころほど信号波形になまりが生じる。このなまりによ
り、ゲート信号の立ち下がり始めから完全にトランジス
タがオフになるまでに時間差が生じ、フィードスルーで
変動しようとする画素容量の電位がある程度回復され
る。従って、このゲートパルスのなまりの小さい入力側
と、なまりの大きい非入力側とでフィードスルー電圧に
差が生じる。
【０００８】このゲートパルスなまりの効果を盛り込む
と、フィードスルー電圧ＶFDは、式（２）のように表わ
される。
と、フィードスルー電圧ＶFDは、式（２）のように表わ
される。
【０００９】
【式２】 ＶFD2＝（ＣGS・ΔＶG＋∫ＩDSΔｔ）／（ＣLC＋ＣSC＋ＣGS） （２） Δｔ：なまりによるゲート遅延時間（ＴＦＴカットオフ
電圧までの時間） ＩDS：上記遅延時間内で再チャージのために流れるＴＦ
Ｔの平均電流
電圧までの時間） ＩDS：上記遅延時間内で再チャージのために流れるＴＦ
Ｔの平均電流
【００１０】Δｔは、配線時定数（配線抵抗＊配線容
量）に比例するため、ゲートパルス入力側では無視でき
るほど小さく、ＩDSΔｔ≒０となる。したがって、ゲー
トパルス入力側と、その反対側とでは、フィードスルー
電圧差は、式（２）と式（１）の差として（３）式のよ
うに表わされる。
量）に比例するため、ゲートパルス入力側では無視でき
るほど小さく、ＩDSΔｔ≒０となる。したがって、ゲー
トパルス入力側と、その反対側とでは、フィードスルー
電圧差は、式（２）と式（１）の差として（３）式のよ
うに表わされる。
【００１１】
【式３】 ΔＶFD＝（∫ＩDSΔｔ）／（ＣLC＋ＣSC＋ＣGS）
【００１２】以上示したように、ゲート信号波形のなま
りによる表示画面内のフィードスルー電圧差は、ゲート
配線時定数に比例するため、ＬＣＤが大型になるほど大
きな問題となってくる。
りによる表示画面内のフィードスルー電圧差は、ゲート
配線時定数に比例するため、ＬＣＤが大型になるほど大
きな問題となってくる。
【００１３】この問題に対し、フィードスルー電圧の表
示画面内分布を低減する方法としては、式（３）のうち
（ＣLC＋ＣSC＋ＣGS)の値を可及的に大きくする方法が
挙げられるが、これ以外にも、配線遅延の増加、開口率
の低下等の他の要因によっても劣化する。
示画面内分布を低減する方法としては、式（３）のうち
（ＣLC＋ＣSC＋ＣGS)の値を可及的に大きくする方法が
挙げられるが、これ以外にも、配線遅延の増加、開口率
の低下等の他の要因によっても劣化する。
【００１４】上記以外の方法として、表示画面内のトラ
ンジスタ素子の補助容量をゲート配線方向で変化させ、
ゲート信号のなまりによるフィードスルー電圧変化を補
償する方法がある。この例を図１３により説明する（特
開平２−２３２５０９号公報参照）。
ンジスタ素子の補助容量をゲート配線方向で変化させ、
ゲート信号のなまりによるフィードスルー電圧変化を補
償する方法がある。この例を図１３により説明する（特
開平２−２３２５０９号公報参照）。
【００１５】図１３において、５はゲート信号線、６は
画素電極、８はドレイン信号線、１２は層間絶縁層、１
５、１６、１７はストレージ容量、２１はゲート電極、
２２はドレイン電極、２３はソース電極である。図１３
に示す従来例の技術では、式（２）のストレージ容量Ｃ
SCをゲート信号の入力側で大きく設計し、遠くなるに従
い小さくなるよう設計値を変化させる。これにより、入
力側のフィードスルー電圧ＶFD INを小さく、非入力側の
ＶFD outを大きくすることでΔＶFDを０Ｖになるように
構成している。
画素電極、８はドレイン信号線、１２は層間絶縁層、１
５、１６、１７はストレージ容量、２１はゲート電極、
２２はドレイン電極、２３はソース電極である。図１３
に示す従来例の技術では、式（２）のストレージ容量Ｃ
SCをゲート信号の入力側で大きく設計し、遠くなるに従
い小さくなるよう設計値を変化させる。これにより、入
力側のフィードスルー電圧ＶFD INを小さく、非入力側の
ＶFD outを大きくすることでΔＶFDを０Ｖになるように
構成している。
【００１６】
【発明が解決しようとする課題】しかしながら、図１３
に示す従来例の方法は、表示面を１回の露光で行うこと
が前提とされており、表示面内を多数回の露光で形成さ
れる大型パネルでは、実施が困難であるという課題があ
った。
に示す従来例の方法は、表示面を１回の露光で行うこと
が前提とされており、表示面内を多数回の露光で形成さ
れる大型パネルでは、実施が困難であるという課題があ
った。
【００１７】ここで、大型の薄膜トランジスタアレイ基
板のパターン形成を行う露光工程の方式について説明す
る。露光方式には、一括露光方式と分割露光方式との２
種類の方式がある。一括露光方式とは、画面サイズと同
等以上の大型のマスクを使用して製品パターンを露光す
る方法である。この方式では、露光できる画面サイズが
装置光学系とマスクの大きさによって制約を受けるた
め、あまり大型のパネルを露光することは不可能であ
る。
板のパターン形成を行う露光工程の方式について説明す
る。露光方式には、一括露光方式と分割露光方式との２
種類の方式がある。一括露光方式とは、画面サイズと同
等以上の大型のマスクを使用して製品パターンを露光す
る方法である。この方式では、露光できる画面サイズが
装置光学系とマスクの大きさによって制約を受けるた
め、あまり大型のパネルを露光することは不可能であ
る。
【００１８】一方、分割露光方式は、小型のマスクを用
いて全体をいくつかの部分に分けて露光する方法で、特
に同一素子のアレイパターンで形成される表示部では、
同のマスクで繰返し露光を行うことにより、どのような
大きな表示部でも形成できる方式である。
いて全体をいくつかの部分に分けて露光する方法で、特
に同一素子のアレイパターンで形成される表示部では、
同のマスクで繰返し露光を行うことにより、どのような
大きな表示部でも形成できる方式である。
【００１９】しかし、上述した特開平２−２３２５０９
号公報に示される方法を分割露光に適用すると、分割し
た各々のデータは別のものとなり、各々別のマスクを使
用して露光しなければならない。その具体例を図１４に
示す。
号公報に示される方法を分割露光に適用すると、分割し
た各々のデータは別のものとなり、各々別のマスクを使
用して露光しなければならない。その具体例を図１４に
示す。
【００２０】図１４によれば、薄膜トランジスタアレイ
部分のゲート信号線５と画素電極６のオーバーラップ部
７がゲート信号入力側から離れるに従って段階的に小さ
くなっている。これを横方向に４分割する分割露光で実
現する場合、露光エリア（ａ），（ｂ），（ｃ），
（ｄ）はデザインが異なるため、それぞれの箇所に対応
したマスクを用意して使用しなければならない。
部分のゲート信号線５と画素電極６のオーバーラップ部
７がゲート信号入力側から離れるに従って段階的に小さ
くなっている。これを横方向に４分割する分割露光で実
現する場合、露光エリア（ａ），（ｂ），（ｃ），
（ｄ）はデザインが異なるため、それぞれの箇所に対応
したマスクを用意して使用しなければならない。
【００２１】この場合、マスク数の増加による露光時間
の長時間化、マスク間の継ぎ合わせ及びゲート電極等と
の重ね合わせ精度管理の複雑化、そして、最悪の場合、
露光装置のマスク交換数の上限を越えて露光が不可能と
なる等の生産性を著しく低下させるという欠点があっ
た。
の長時間化、マスク間の継ぎ合わせ及びゲート電極等と
の重ね合わせ精度管理の複雑化、そして、最悪の場合、
露光装置のマスク交換数の上限を越えて露光が不可能と
なる等の生産性を著しく低下させるという欠点があっ
た。
【００２２】本発明の目的は、分割露光方式を採用する
大型画面サイズ用薄膜トランジスタアレイ基板におい
て、配線材料の変更や配線層膜厚の増加、配線幅の拡大
を図ることなく、表示画面内でのフィードスルー電圧分
布を均一にすることができる薄膜トランジスタアレイ基
板の製造方法を提供することにある。
大型画面サイズ用薄膜トランジスタアレイ基板におい
て、配線材料の変更や配線層膜厚の増加、配線幅の拡大
を図ることなく、表示画面内でのフィードスルー電圧分
布を均一にすることができる薄膜トランジスタアレイ基
板の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る薄膜トランジスタアレイ基板の製造方
法は、単一マスクで分割露光を行なうことにより、アレ
イパターンで形成される表示部を薄膜トランジスタアレ
イ基板に形成する薄膜トランジスタアレイ基板の製造方
法であって、前記表示部は、ゲート信号線とドレイン信
号線との交差位置に薄膜トランジスタと画素電極とを有
するものであり、単一マスクによる露光エリア内に薄膜
トランジスタを形成する過程において、薄膜トランジス
タのドレイン電極のパターン露光時に、ゲート電極のパ
ターンとソース電極のパターンとのオーバーラップ量が
ゲート信号入力部側から離れるに従って大きくなるよう
に露光毎にアライメントオフセットを増加する方向にオ
フセットを行ない、ゲート電極とソース電極との間の寄
生容量を増加させるものである。
め、本発明に係る薄膜トランジスタアレイ基板の製造方
法は、単一マスクで分割露光を行なうことにより、アレ
イパターンで形成される表示部を薄膜トランジスタアレ
イ基板に形成する薄膜トランジスタアレイ基板の製造方
法であって、前記表示部は、ゲート信号線とドレイン信
号線との交差位置に薄膜トランジスタと画素電極とを有
するものであり、単一マスクによる露光エリア内に薄膜
トランジスタを形成する過程において、薄膜トランジス
タのドレイン電極のパターン露光時に、ゲート電極のパ
ターンとソース電極のパターンとのオーバーラップ量が
ゲート信号入力部側から離れるに従って大きくなるよう
に露光毎にアライメントオフセットを増加する方向にオ
フセットを行ない、ゲート電極とソース電極との間の寄
生容量を増加させるものである。
【００２４】また前記画素電極とゲート信号線、もしく
は画素電極と独立した電位を与えられるように形成され
た電極とを層間絶縁膜を介してオーバーラップさせてオ
ーバーラップ部に形成する補助容量の値を、ゲート信号
入力部側から離れるに従って段階的に小さくなるように
単一マスクの露光エリア内で変化させるものである。
は画素電極と独立した電位を与えられるように形成され
た電極とを層間絶縁膜を介してオーバーラップさせてオ
ーバーラップ部に形成する補助容量の値を、ゲート信号
入力部側から離れるに従って段階的に小さくなるように
単一マスクの露光エリア内で変化させるものである。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２６】図１は、本発明の一実施形態に係る液晶パ
ネルを示す平面図、図２は、図１の拡大図であって、図
２（ａ）は、図１に示す単一マスクによる露光エリア左
端中央部の拡大図、図２（ｂ）は、図１に示す単一マ
スクによる露光エリア中央部の拡大図、図２（ｃ）
は、図１に示す単一マスクによる露光エリア中央部の
拡大図、図３（ａ）は、図２（ａ）のＡ−Ａ’線断面
図、図３（ｂ）は、図２（ｂ）のＢ−Ｂ’線断面図、図
３（ｃ）は、図２（ｃ）のＣ−Ｃ’線断面図、図４
（ａ）は、図１の部の回路図、図４（ｂ）は、図１の
部の回路図、図４（ｃ）は、図１の部の回路図であ
る。
ネルを示す平面図、図２は、図１の拡大図であって、図
２（ａ）は、図１に示す単一マスクによる露光エリア左
端中央部の拡大図、図２（ｂ）は、図１に示す単一マ
スクによる露光エリア中央部の拡大図、図２（ｃ）
は、図１に示す単一マスクによる露光エリア中央部の
拡大図、図３（ａ）は、図２（ａ）のＡ−Ａ’線断面
図、図３（ｂ）は、図２（ｂ）のＢ−Ｂ’線断面図、図
３（ｃ）は、図２（ｃ）のＣ−Ｃ’線断面図、図４
（ａ）は、図１の部の回路図、図４（ｂ）は、図１の
部の回路図、図４（ｃ）は、図１の部の回路図であ
る。
【００２７】図１に示す液晶パネル１には、単一のマス
クを使用して２行３列の６回分割露光を行うことによ
り、表示部３が形成されている。表示部３の直交する２
辺のうち１辺側にはゲートパルス入力部２が形成され、
他の辺側には信号入力部２ａが形成されている。また表
示部３のうち、斜線を付した桁目部分は、単一のマスク
による露光エリア４に相当する部分である。
クを使用して２行３列の６回分割露光を行うことによ
り、表示部３が形成されている。表示部３の直交する２
辺のうち１辺側にはゲートパルス入力部２が形成され、
他の辺側には信号入力部２ａが形成されている。また表
示部３のうち、斜線を付した桁目部分は、単一のマスク
による露光エリア４に相当する部分である。
【００２８】さらに、図２及び図３において、単一マス
クによる一回の露光エリアの単位でガラス基板９上にゲ
ート信号線５を所要のパターンに形成し、ゲート信号線
５の一部を図示しないゲート酸化膜で被覆した後、アモ
ルファスシリコン等からなるソース・ドレインを形成す
ることにより、薄膜トランジスタ（ＴＦＴ）１４をお構
築する。
クによる一回の露光エリアの単位でガラス基板９上にゲ
ート信号線５を所要のパターンに形成し、ゲート信号線
５の一部を図示しないゲート酸化膜で被覆した後、アモ
ルファスシリコン等からなるソース・ドレインを形成す
ることにより、薄膜トランジスタ（ＴＦＴ）１４をお構
築する。
【００２９】そして、ＴＦＴ１４のドレインにドレイン
信号線８を接続し、これらを覆って層間絶縁膜１２を積
層し、層間絶縁膜１２上に画素電極６を形成し、画素電
極６をＴＦＴ１４のソースに接続する。画素電極６は、
前段のＴＦＴ１４及び画素電極に接続される前段のゲー
ト信号線５の一部に層間絶縁膜１２を介して重なるよう
にパターン形成し、保護膜１１にて被覆保護している。
信号線８を接続し、これらを覆って層間絶縁膜１２を積
層し、層間絶縁膜１２上に画素電極６を形成し、画素電
極６をＴＦＴ１４のソースに接続する。画素電極６は、
前段のＴＦＴ１４及び画素電極に接続される前段のゲー
ト信号線５の一部に層間絶縁膜１２を介して重なるよう
にパターン形成し、保護膜１１にて被覆保護している。
【００３０】またガラス基板９と対向配置されるガラス
基板９には、対向電極１３を形成し、対向電極１３と保
護膜１１との間の空隙内に液晶１０を充填封入する。
基板９には、対向電極１３を形成し、対向電極１３と保
護膜１１との間の空隙内に液晶１０を充填封入する。
【００３１】図２及び図３に示す構成により、図１に示
す単一のマスクによる露光エリア４のうち、ゲートパル
ス入力部２側の左端部では、図４（ａ）に示すよう
に、ＴＦＴ１４のソースとゲート信号線５との間にスト
レージ容量１５が寄生し、ＴＦＴ１４のゲート・ソース
間にゲート・ソース容量１９が寄生し、対向電極１３と
ＴＦＴ１４のソースとの間に液晶容量（ＣLC）が寄生す
る。
す単一のマスクによる露光エリア４のうち、ゲートパル
ス入力部２側の左端部では、図４（ａ）に示すよう
に、ＴＦＴ１４のソースとゲート信号線５との間にスト
レージ容量１５が寄生し、ＴＦＴ１４のゲート・ソース
間にゲート・ソース容量１９が寄生し、対向電極１３と
ＴＦＴ１４のソースとの間に液晶容量（ＣLC）が寄生す
る。
【００３２】また図１に示す単一のマスクによる露光エ
リア４のうち、中央部、右端部にも図（ｂ），
（ｃ）に示すように、ストレージ容量１６，１７が寄生
する。
リア４のうち、中央部、右端部にも図（ｂ），
（ｃ）に示すように、ストレージ容量１６，１７が寄生
する。
【００３３】そこで、本発明に係る薄膜トランジスタア
レイ基板の製造方法では図２及び図３に示すように、画
素電極６とゲート信号線５、もしくは画素電極６と独立
した電位を与えられるように形成された電極とを層間絶
縁膜１２を介してオーバーラップさせてオーバーラップ
部７に形成する補助容量の値を、ゲート信号入力部２側
から離れるに従って段階的に小さくなるように単一マス
クの露光エリア４内で変化させることを特徴とするもの
である。
レイ基板の製造方法では図２及び図３に示すように、画
素電極６とゲート信号線５、もしくは画素電極６と独立
した電位を与えられるように形成された電極とを層間絶
縁膜１２を介してオーバーラップさせてオーバーラップ
部７に形成する補助容量の値を、ゲート信号入力部２側
から離れるに従って段階的に小さくなるように単一マス
クの露光エリア４内で変化させることを特徴とするもの
である。
【００３４】ここで、図１〜図４において、単一マスク
による露光エリア４のうち、ゲートパルス入力部２側の
左端部側のストレージ容量１５をＣSC1とし、中央部
のストレージ容量１６をＣSC2とし、右端部側のス
トレージ容量１７をＣSC3とし、ＣSC1〉ＣSC2〉ＣSC3と
なるように連続的に変化させ、単一マスクを用いた露光
範囲内でのフィードスルーの補償を行うためには、Ｃ
SC1とＣSC3の関係を（４）式が成り立つようにすること
が必要である。
による露光エリア４のうち、ゲートパルス入力部２側の
左端部側のストレージ容量１５をＣSC1とし、中央部
のストレージ容量１６をＣSC2とし、右端部側のス
トレージ容量１７をＣSC3とし、ＣSC1〉ＣSC2〉ＣSC3と
なるように連続的に変化させ、単一マスクを用いた露光
範囲内でのフィードスルーの補償を行うためには、Ｃ
SC1とＣSC3の関係を（４）式が成り立つようにすること
が必要である。
【００３５】
【式４】 ＣGS／（ＣLC＋ＣSC1＋ＣGS）・ΔＶG＝（ＣGS・ΔG−∫ＩDSｄｔ）／（ＣLC＋ ＣSC3＋ＣGS） （４）
【００３６】次に、図１における単一マスクによる露光
エリア４の継ぎ目部分での露光が行なわれるが、横方法
の継ぎ目部である、部もしくは、部に注目する
と、図５（ａ）、（ｂ）に示すように、単一マスクによ
る左端部（叉は ）パターンと、右端部（叉は
）のパターンとが隣り合せに形成される。
エリア４の継ぎ目部分での露光が行なわれるが、横方法
の継ぎ目部である、部もしくは、部に注目する
と、図５（ａ）、（ｂ）に示すように、単一マスクによ
る左端部（叉は ）パターンと、右端部（叉は
）のパターンとが隣り合せに形成される。
【００３７】図５（ａ），（ｂ）に示す素子の等価回路
図を図６に示す。図６は、図５の継ぎ目部及びを例
にとって示してある。継ぎ目部及びと継ぎ目部及
びとに露光条件を同一に設定して露光を行なうと、図
１の部から図１のまでの各露光エリア４内でのフィ
ードスルーは図７に示すように、単一のマスクによる露
光エリア４を単位として階段状に変化することとなる。
図を図６に示す。図６は、図５の継ぎ目部及びを例
にとって示してある。継ぎ目部及びと継ぎ目部及
びとに露光条件を同一に設定して露光を行なうと、図
１の部から図１のまでの各露光エリア４内でのフィ
ードスルーは図７に示すように、単一のマスクによる露
光エリア４を単位として階段状に変化することとなる。
【００３８】露光エリア継ぎ目部，部のフィードス
ルー電圧ＶFD3，ＶFD4を計算する計算式は、式（５），
式（６）で示される。
ルー電圧ＶFD3，ＶFD4を計算する計算式は、式（５），
式（６）で示される。
【００３９】
【式５】 ＶFD3＝（ＣGS・ΔＶG＋∫ＩDSｄｔ）／（ＣLC＋ＣSC3＋ＣGS1） （５）
【００４０】
【式６】 ＶFD4＝（ＣGS・ΔＶG＋∫ＩDSｄｔ）／（ＣLC＋ＣSC1＋ＣGS1） （６）
【００４０】表示画面内のフィードスルー電圧を均一化
するためには、１行１列目の単一マスクによる露光エリ
ア４の右端部にフィードスルー電圧ＶFD3と１行２列目
の単一マスクによる露光エリア４の左端部のフィードス
ルー電圧ＶFD4を 致させることが必要である。しか
し、液晶容量ＣLC、ストレージ容量ＣSC1、ＣSC2はコン
スタントである。
するためには、１行１列目の単一マスクによる露光エリ
ア４の右端部にフィードスルー電圧ＶFD3と１行２列目
の単一マスクによる露光エリア４の左端部のフィードス
ルー電圧ＶFD4を 致させることが必要である。しか
し、液晶容量ＣLC、ストレージ容量ＣSC1、ＣSC2はコン
スタントである。
【００４１】そこで、本発明に係る薄膜トランジスタア
レイ基板の製造方法は、単一マスクで分割露光を行なう
ことにより、アレイパターンで形成される表示部４を薄
膜トランジスタアレイ基板に形成する薄膜トランジスタ
アレイ基板の製造方法を対象とするものであって、前記
表示部３は、ゲート信号線７とドレイン信号線８との交
差位置に薄膜トランジスタ１４と画素電極６とを有する
ものであり、単一マスクによる露光エリア４内に薄膜ト
ランジスタ１４を形成する過程において、薄膜トランジ
スタ１４のドレイン電極２２のパターン露光時にゲート
電極２１のパターンとソース電極２３のパターンとのオ
ーバーラップ量がゲート信号入力部２側から離れるに従
って大きくなるように露光毎にアライメントオフセット
を増加する方向にオフセットを行ない、ゲート電極２１
／ソース電極２３間の寄生容量ＣGSを増加させることを
特徴とするものである。
レイ基板の製造方法は、単一マスクで分割露光を行なう
ことにより、アレイパターンで形成される表示部４を薄
膜トランジスタアレイ基板に形成する薄膜トランジスタ
アレイ基板の製造方法を対象とするものであって、前記
表示部３は、ゲート信号線７とドレイン信号線８との交
差位置に薄膜トランジスタ１４と画素電極６とを有する
ものであり、単一マスクによる露光エリア４内に薄膜ト
ランジスタ１４を形成する過程において、薄膜トランジ
スタ１４のドレイン電極２２のパターン露光時にゲート
電極２１のパターンとソース電極２３のパターンとのオ
ーバーラップ量がゲート信号入力部２側から離れるに従
って大きくなるように露光毎にアライメントオフセット
を増加する方向にオフセットを行ない、ゲート電極２１
／ソース電極２３間の寄生容量ＣGSを増加させることを
特徴とするものである。
【００４２】以下、本発明に係る薄膜トランジスタアレ
イ基板の製造方法の具体例を図８及び９に基づいて説明
する。図８は、本発明に係る薄膜トランジスタアレイ基
板における薄膜トランジスタ１４を示す平面図、図９
は、図８のＤ−Ｄ’線断面図である。
イ基板の製造方法の具体例を図８及び９に基づいて説明
する。図８は、本発明に係る薄膜トランジスタアレイ基
板における薄膜トランジスタ１４を示す平面図、図９
は、図８のＤ−Ｄ’線断面図である。
【００４３】図９に示すように、薄膜トランジスタ（Ｔ
ＦＴ）１４のゲート電極２１・ソース電極２３間の寄生
容量は、ＴＦＴチャネル部分のドレイン電極２２とソー
ス電極２３と間の中心からソース電極２３側でゲート電
極２１上にあるアモルファスシリコン等の層間絶縁膜２
４の面積に比例する。
ＦＴ）１４のゲート電極２１・ソース電極２３間の寄生
容量は、ＴＦＴチャネル部分のドレイン電極２２とソー
ス電極２３と間の中心からソース電極２３側でゲート電
極２１上にあるアモルファスシリコン等の層間絶縁膜２
４の面積に比例する。
【００４４】そこで、図１０に示すように、ドレイン電
極２２及びソース電極２３の露光時に、ゲート電極２１
とソース電極２３とのオーバーラップ２４ａが増加する
ように、図９の状態よりマイナスＸ方向にΔｘのオッフ
セットを行なってパターンを形成することにより、ＴＦ
Ｔ１４のゲート電極２１とソース電極２３との間の容量
をＣGS1からＣGS2に増加させる方向で変更させる。
極２２及びソース電極２３の露光時に、ゲート電極２１
とソース電極２３とのオーバーラップ２４ａが増加する
ように、図９の状態よりマイナスＸ方向にΔｘのオッフ
セットを行なってパターンを形成することにより、ＴＦ
Ｔ１４のゲート電極２１とソース電極２３との間の容量
をＣGS1からＣGS2に増加させる方向で変更させる。
【００４５】図１０の状態の等価回路を図１１に示す。
この場合、図１に示す部のフィードスルー電圧ＶFD4
は、式（７）であらわされる。
この場合、図１に示す部のフィードスルー電圧ＶFD4
は、式（７）であらわされる。
【００４６】
【式７】 ＶFD4＝（ＣGS2・ΔＶG＋∫ＩDSｄｔ）／（ＣLC＋ＣSC1＋ＣGS2） （７）
【００４７】式(6)と式(7)の違いはＣGS1がＣGS2に変更
されているのみである。
されているのみである。
【００４８】このように、ＴＦＴ１４のゲート電極２１
とソース電極２３との間の容量ＣGSを変化させることこ
とにより、図１に示す部と部のフィードスルー電圧
ＶFD 3とＶFD4とは同一となるため、式（８）が成立す
る。
とソース電極２３との間の容量ＣGSを変化させることこ
とにより、図１に示す部と部のフィードスルー電圧
ＶFD 3とＶFD4とは同一となるため、式（８）が成立す
る。
【００４９】
【式８】 （ＣGS・ΔＶG−∫ＩDSｄｔ）／（ＣLC＋Ｃ SC3＋ＣGS1）＝ （ＣGS2・ΔＶG−∫ＩDSｄｔ）／（ＣLC＋ＣSC1＋ＣGS2） （８）
【００５０】ここで，図１に示す部及び部のゲート
配線抵抗によるゲートパルスのなまりによるソース電極
からドレイン電極に流れ込む電流値∫ＩDSｄｔが同一で
あると考えられるため、式（８）は、式（９）のように
近似できる。
配線抵抗によるゲートパルスのなまりによるソース電極
からドレイン電極に流れ込む電流値∫ＩDSｄｔが同一で
あると考えられるため、式（８）は、式（９）のように
近似できる。
【００５１】
【式９】 （ＣGS・ΔＶG）／（ＣLC＋ＣSC3＋ＣGS1）＝（ＣGS2・ΔＶG）／（ＣLC＋ＣS C1＋ＣGS2） （９） ΔＶGを省略すると、
【００５２】ＣGS／（ＣLC＋ＣSC3＋ＣGS）＝ＣGS2／
（ＣLC＋ＣSC1＋ＣGS2） よって、ＣGS2は式（１０）で表される。
（ＣLC＋ＣSC1＋ＣGS2） よって、ＣGS2は式（１０）で表される。
【００５３】
【式１０】 ＣC52＝（ＣGS・（ＣLC＋ＣSC1））／（ＣLC＋ＣSC3） （１０）
【００５４】この式（１０）を満たすようにＣGS2を調
整することにより、単一露光マスクを用いても、図１に
示す部及び部のフィードスルー電圧を同一にするこ
とができる。
整することにより、単一露光マスクを用いても、図１に
示す部及び部のフィードスルー電圧を同一にするこ
とができる。
【００５５】以上説明は、図１における単一マスクによ
る露光エリア４の横方法の継ぎ目部である、部につ
いて説明したが、図１に示す及び部についても同様
に処理することによって図１２に示すように図１の部
から図１の部までの画面内でフィードスルーを均一に
する液晶表示パネルを得ることができる。
る露光エリア４の横方法の継ぎ目部である、部につ
いて説明したが、図１に示す及び部についても同様
に処理することによって図１２に示すように図１の部
から図１の部までの画面内でフィードスルーを均一に
する液晶表示パネルを得ることができる。
【００５６】また本発明の製造方法は、ストレージ容量
を形成する配線がゲート配線もしくは補助容量配線のい
ずれであっても適用することができ、しかもトランジス
タの形成方向が縦、横どちらであろうと実現可能であ
る。
を形成する配線がゲート配線もしくは補助容量配線のい
ずれであっても適用することができ、しかもトランジス
タの形成方向が縦、横どちらであろうと実現可能であ
る。
【００５７】
【発明の効果】以上説明したように本発明によれば、単
一マスクによる露光エリアにおいてストレージ容量によ
りエリア内左端、右端のフィードスルー電圧の補償をさ
れたマスクを使用し、露光パターン毎に薄膜トランジス
タ部分での寄生容量ＣGSを増加させるように露光オッフ
セットを行なうことにより、単一の露光用マスクを使用
し多数回分割露光する場合においても、薄膜トランジス
タアレイ基板でのフィードスルー電圧の左右の差が少な
い特性、信頼性共に優れた薄膜トランジスタアレイ基板
を得ることができる。
一マスクによる露光エリアにおいてストレージ容量によ
りエリア内左端、右端のフィードスルー電圧の補償をさ
れたマスクを使用し、露光パターン毎に薄膜トランジス
タ部分での寄生容量ＣGSを増加させるように露光オッフ
セットを行なうことにより、単一の露光用マスクを使用
し多数回分割露光する場合においても、薄膜トランジス
タアレイ基板でのフィードスルー電圧の左右の差が少な
い特性、信頼性共に優れた薄膜トランジスタアレイ基板
を得ることができる。
【図１】本発明に係る薄膜トランジスタアレイ基板を示
す平面図である。
す平面図である。
【図２】図１の主要部を拡大した拡大図である。
【図３】図２のＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’線に沿う
断面図である。
断面図である。
【図４】図１の主要部の等価回路図である。
【図５】図１の露光継ぎ目部を拡大した拡大図である。
【図６】図１の露光継ぎ目部の等価回路図である。
【図７】図１の〜部でのフィードスルー電圧測定値
を示す図である。
を示す図である。
【図８】図１の露光継ぎ目部における薄膜トランジ
スタを拡大した拡大図である。
スタを拡大した拡大図である。
【図９】図１の露光継ぎ目部における薄膜トランジス
タを断面した断面図である。
タを断面した断面図である。
【図１０】図１の露光継ぎ目部における薄膜トランジ
スタを断面した断面図である。
スタを断面した断面図である。
【図１１】本発明による露光方式を採用した場合の図１
に示す及び部の等価回路図である。
に示す及び部の等価回路図である。
【図１２】本発明による露光方式を採用した場合の図１
に示す〜部でのフィードスルー電圧測定値を示す図
である。
に示す〜部でのフィードスルー電圧測定値を示す図
である。
【図１３】特開平５−２３２５０９号に開示された技術
を示す平面図である。
を示す平面図である。
【図１４】特開平５−２３２５０９号に開示された技術
を示す図である。
を示す図である。
１ 液晶パネル ２ ゲートパルス入力部 ３ 表示部 ４ 単一マスクによる露光エリア ５ ゲート信号線 ６ 画素電極 ７ ゲート信号線と画素電極とのオーバーラップ部 ８ ドレイン信号線 ９ ガラス基板 １０ 液晶 １１ 保護膜 １２ 層間絶縁膜 １３ 対向電極 １４ 薄膜トランジスタ １５ ストレージ容量 １６ ストレージ容量 １７ ストレージ容量 １８ 液晶容量 １９ ゲートソース容量 ２０ ゲートソース容量 ２１ ゲート電極 ２２ ドレイン電極 ２３ ソース電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (2)
- 【請求項１】 単一マスクで分割露光を行なうことによ
り、アレイパターンで形成される表示部を薄膜トランジ
スタアレイ基板に形成する薄膜トランジスタアレイ基板
の製造方法であって、 前記表示部は、ゲート信号線とドレイン信号線との交差
位置に薄膜トランジスタと画素電極とを有するものであ
り、 単一マスクによる露光エリア内に薄膜トランジスタを形
成する過程において、薄膜トランジスタのドレイン電極
のパターン露光時に、ゲート電極のパターンとソース電
極のパターンとのオーバーラップ量がゲート信号入力部
側から離れるに従って大きくなるように露光毎にアライ
メントオフセットを増加する方向にオフセットを行な
い、ゲート電極／ソース電極間の寄生容量を増加させる
ものであることを特徴とする薄膜トランジスタアレイ基
板の製造方法。 - 【請求項２】 前記画素電極とゲート信号線、もしくは
画素電極と独立した電位を与えられるように形成された
電極とを層間絶縁膜を介してオーバーラップさせてオー
バーラップ部に形成する補助容量の値を、ゲート信号入
力部側から離れるに従って段階的に小さくなるように単
一マスクの露光エリア内で変化させることを特徴とする
請求項１に記載の薄膜トランジスタアレイ基板の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433097A JP2985838B2 (ja) | 1997-07-18 | 1997-07-18 | 薄膜トランジスタアレイ基板の製造方法 |
| TW087110671A TW402734B (en) | 1997-07-18 | 1998-07-01 | Method of thin film transistor array substrate manufacture |
| KR10-1998-0027469A KR100378417B1 (ko) | 1997-07-18 | 1998-07-08 | 박막트랜지스터어레이기판의제조방법 |
| US09/116,213 US6020214A (en) | 1997-07-18 | 1998-07-16 | Method for manufacturing thin film transistor array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433097A JP2985838B2 (ja) | 1997-07-18 | 1997-07-18 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1138445A JPH1138445A (ja) | 1999-02-12 |
| JP2985838B2 true JP2985838B2 (ja) | 1999-12-06 |
Family
ID=16322806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19433097A Expired - Fee Related JP2985838B2 (ja) | 1997-07-18 | 1997-07-18 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6020214A (ja) |
| JP (1) | JP2985838B2 (ja) |
| KR (1) | KR100378417B1 (ja) |
| TW (1) | TW402734B (ja) |
Families Citing this family (23)
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|---|---|---|---|---|
| JP2000029053A (ja) * | 1998-07-14 | 2000-01-28 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
| JP2000338523A (ja) | 1999-05-25 | 2000-12-08 | Nec Corp | 液晶表示装置 |
| JP4277148B2 (ja) * | 2000-01-07 | 2009-06-10 | シャープ株式会社 | 液晶表示装置及びその駆動方法 |
| JP3723747B2 (ja) * | 2000-06-16 | 2005-12-07 | 松下電器産業株式会社 | 表示装置およびその駆動方法 |
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| US6694284B1 (en) | 2000-09-20 | 2004-02-17 | Kla-Tencor Technologies Corp. | Methods and systems for determining at least four properties of a specimen |
| US6812045B1 (en) | 2000-09-20 | 2004-11-02 | Kla-Tencor, Inc. | Methods and systems for determining a characteristic of a specimen prior to, during, or subsequent to ion implantation |
| US6950196B2 (en) * | 2000-09-20 | 2005-09-27 | Kla-Tencor Technologies Corp. | Methods and systems for determining a thickness of a structure on a specimen and at least one additional property of the specimen |
| US6782337B2 (en) * | 2000-09-20 | 2004-08-24 | Kla-Tencor Technologies Corp. | Methods and systems for determining a critical dimension an a presence of defects on a specimen |
| US6891627B1 (en) | 2000-09-20 | 2005-05-10 | Kla-Tencor Technologies Corp. | Methods and systems for determining a critical dimension and overlay of a specimen |
| US7088323B2 (en) | 2000-12-21 | 2006-08-08 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and method for fabricating the same |
| US7072034B2 (en) * | 2001-06-08 | 2006-07-04 | Kla-Tencor Corporation | Systems and methods for inspection of specimen surfaces |
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