KR980004951A - 오판독 동작을 방지할 수 있는 감지 증폭기 회로 - Google Patents

오판독 동작을 방지할 수 있는 감지 증폭기 회로 Download PDF

Info

Publication number
KR980004951A
KR980004951A KR1019970024588A KR19970024588A KR980004951A KR 980004951 A KR980004951 A KR 980004951A KR 1019970024588 A KR1019970024588 A KR 1019970024588A KR 19970024588 A KR19970024588 A KR 19970024588A KR 980004951 A KR980004951 A KR 980004951A
Authority
KR
South Korea
Prior art keywords
transistor
gate
power supply
supply voltage
node
Prior art date
Application number
KR1019970024588A
Other languages
English (en)
Other versions
KR100276150B1 (ko
Inventor
히로유키 마쓰바라
Original Assignee
가네코 히사시
닛폰 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 덴키 가부시키가이샤 filed Critical 가네코 히사시
Publication of KR980004951A publication Critical patent/KR980004951A/ko
Application granted granted Critical
Publication of KR100276150B1 publication Critical patent/KR100276150B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

Landscapes

  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

감지 증폭기 회로에서, CMOS 인버터는 전원장치 전압에 접속되고 게이트 제어 신호를 발생하기 위해서 메모리 셀부의 선택된 메모리 셀에 접속된 디지트 라인상의 전압을 반전하고 증폭한다. 제1의 트랜지스터는 디지트 라인에 접속되고 게이트 제어 신호에 응답해서 디지트 라인을 통해 흐르는 전류를 제어한다. 선택된 메모리 셀의 데이타는 제1의 트랜지스터의 출력으로부터 출력한다. 안정화부는 전원장치 전압의 변화에 독립적으로 CMOS 인버터의 동일한 동작이 수행될 수 있도록 CMOS 인버터의 동작을 안정화시킨다.

Description

오판독 동작을 방지할 수 있는 감지 증폭기 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1의 실시예에 따른 감지 증폭기의 회로 구조를 도시하는 회로도이다.

Claims (6)

  1. 게이트 제어 신호를 발생하기 위해서 메모리 셀부의 선택된 메모리 셀에 접속된 디지트 라인 상의 전압을 반전하고 증폭하기 위한, 전원장치 전압에 접속된 CMOS 인버터와; 게이트 제어 신호에 응답해서 디지트 라인을 통해 흐르는 전류를 제어하기 위한, 디지트 라인에 접속된 제1의 트랜지스터(선택된 메모리 셀의 데이타는 제1의 트랜지스터의 출력으로부터 출력된다); 및 전원장치 전압의 변화에 독립적으로 CMOS 인버터의 동일한 동작이 수행될 수 있도록 CMOS 인버터의 동작을 안정화시키기 위한 안정화부(stabilizing section)를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  2. 제1항에 있어서, 상기 CMOS 인버터는 전원장치 전압에 접속된 제2의 P-채널 트랜지스터와 제2의 트랜지스터 및 그라운드 사이에 접속된 제3의 N-채널 트랜지스터를 포함하고, 상기 안정화부는, 전원장치 전압과 제2의 트랜지스터의 게이트 사이에 접속된 커패시터와; 제2의 트랜지스터의 케이트와 그라운드 사이에 접속된 저항기; 및 적어도 하나의 다이오드 접속된(diode-connected)트랜지스터로 구성되고 전원장치 전압 및 제2의 트랜지스터의 게이트 사이에 접속된 트랜지스터 그룹을 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  3. 소스가 전원장치 전압을 접속되고, 게이트와 드레인의 출력 단자에 접속된 제1의 P-채널 트랜지스터와; 드레인이 출력 단자에 접속되고, 소스가 메모리 셀부의 선택된 메모리 셀에 접속된 제1의 노드에 접속되며, 게이트가 제2의 노드에 접속된 제2의 N-채널 트랜스터와; 소스가 전원장치 전압에 접속되고, 게이트가 제3의 노드에 접속되며, 드레인이 제2의 노드에 접속된 제3의 P-채널 트랜지스터와; 드레인이 제2의 노드에 접속되고, 게이트가 제1의 노드에 접속되며, 소스가 그라운드에 접속된 제4의 N-채널 트랜지스터; 및 전원장치 전압의 변화에 독립적으로 제3의 트랜지스터의 게이트와 소스 사이의 전압을 안정화 시키기 위한, 제3의 트랜지스터의 게이트에 접속된 안정화부를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  4. 제3항에 있어서, 상기 안정화부는, 전원장치 전압과 제3의 노드 사이에 접속된 커패시터와; 제3의 노드 및 그라운드 사이에 접속된 저항기; 및 적어도 하나의 다이오드 접속된 트랜지스터로 구성되고 전원장치 전압 및 제3의 노드 사이에 접속된 트랜지스터 그룹을 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  5. 게이트 제어 신호에 응답해서 메모리 셀로 구성된 메모리 셀부에 접속된 디지트 라인을 통해 흐르는 전류를 제어하기 위한, 제1의 노드를 통해 디지트 라인에 접속된 제1의 트랜지스터와; 소스가 전원장치 전압에 접속되고, 게이트가 제1의 노드에 접속되며, 드레인이 게이트 제어 신호를 공급하는 제1의 트랜지스터의 게이트에 접속된 제2의 P-채널 트랜지스터와; 트레인이 제1의 트랜지스터의 게이트에 접속되고, 게이트가 디지트 라인에 접속되며, 소스가 그라운드에 접속된 제3의 N-채널 트랜지스터; 및 제2의 트랜지스터가 전원장치 전압의 변화에 관계없이 포화 영역(saturation region)에서 항상 동작하도록 제1의 노드로 바이어스를 공급하기 위한, 제1의 노드에 접속된 바이어스부(bias seciton)를 포함하는 것을 것을 특징으로 하는 감지 증폭기 회로.
  6. 제5항에 있어서, 상기 바이어스부는, 전원장치 전압과 제2의 트랜지스터의 게이트에 접속된 커패시터와; 제2의 트랜지스터의 게이트와 그라운드 사이에 접속된 저항기; 및 적어도 하나의 다이오드 접속된 트랜지스터로 구성되고 전원장치 전압과 제2의 트랜지스터의 게이트 사이에 접속된 트랜지스터 그룹을 포함하는 것을 특징으로 하는 감지 증폭기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970024588A 1996-06-14 1997-06-13 오판독 동작을 방지할 수 있는 감지 증폭기 회로 KR100276150B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-175621 1996-06-14
JP17562196A JPH103796A (ja) 1996-06-14 1996-06-14 センスアンプ回路

Publications (2)

Publication Number Publication Date
KR980004951A true KR980004951A (ko) 1998-03-30
KR100276150B1 KR100276150B1 (ko) 2000-12-15

Family

ID=15999295

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970024588A KR100276150B1 (ko) 1996-06-14 1997-06-13 오판독 동작을 방지할 수 있는 감지 증폭기 회로

Country Status (3)

Country Link
US (1) US5847583A (ko)
JP (1) JPH103796A (ko)
KR (1) KR100276150B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437605B1 (en) * 2001-01-22 2002-08-20 Xilinx, Inc. Dynamic sense amplifier for low-power applications
US7026843B1 (en) * 2004-01-16 2006-04-11 Spansion Llc Flexible cascode amplifier circuit with high gain for flash memory cells
US7116594B2 (en) * 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
KR101969279B1 (ko) * 2009-10-29 2019-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102538172B1 (ko) * 2016-08-30 2023-05-31 삼성전자주식회사 데이터 출력 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435658A (en) * 1981-02-17 1984-03-06 Burroughs Corporation Two-level threshold circuitry for large scale integrated circuit memories
KR100304813B1 (ko) * 1992-12-28 2001-11-22 사와무라 시코 부성저항회로와이를사용한슈미트트리거회로
US5495191A (en) * 1994-03-25 1996-02-27 Sun Microsystems, Inc. Single ended dynamic sense amplifier

Also Published As

Publication number Publication date
US5847583A (en) 1998-12-08
JPH103796A (ja) 1998-01-06
KR100276150B1 (ko) 2000-12-15

Similar Documents

Publication Publication Date Title
KR940018864A (ko) 반도체 장치
KR920007339A (ko) 전원전압 조정회로
KR980004992A (ko) 전류/전압 변화기와 이를 이용하는 센스 증폭기 및 센싱방법
KR960019291A (ko) 내부전압 발생회로
KR920015551A (ko) 기판 전위 검출 회로를 가진 반도체 집적회로 장치
KR920017116A (ko) 전류 감지 증폭회로
KR970060220A (ko) 부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치
KR970055264A (ko) 차동 증폭기
KR930003147A (ko) 반도체 메모리 장치의 센프앰프 제어회로
KR920022629A (ko) 스위치 가능한 전류-기준전압 발생기
KR950024349A (ko) 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로
KR980004951A (ko) 오판독 동작을 방지할 수 있는 감지 증폭기 회로
KR960027255A (ko) 시퀀스 제어회로를 구비한 연산증폭기
KR100223849B1 (ko) 반도체 메모리장치
KR960043522A (ko) 전원변동에 안정된 반도체 메모리 장치
KR960027331A (ko) 버퍼회로 및 바이어스회로
KR900011132A (ko) 전류미러(current mirror)
KR960002755A (ko) 반도체 집적장치의 전원전압 변환회로
KR950012459A (ko) 다(多)비트 출력 메모리 회로용 출력 회로
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
KR960003071A (ko) 차동증폭기
JPH11203870A (ja) Ｉ／ｏクランプ回路を備えた半導体装置
KR970049242A (ko) 동기형 디램의 클럭 인에이블 버퍼
KR960008841A (ko) 반도체 집적회로장치
KR100190372B1 (ko) 기준 전압 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee