KR100276150B1 - 오판독 동작을 방지할 수 있는 감지 증폭기 회로 - Google Patents

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Abstract

감지 증폭기 회로에서, 인버터는 전원 전압에 접속되고, 메모리 셀부의 선택된 메모리 셀에 접속된 디지트 라인 상의 전압을 반전하고 증폭하여 게이트 제어 신호를 발생한다. 제1의 트랜지스터는 상기 디지트 라인에 접속되고, 상기 게이트 제어 신호에 응답해서 상기 디지트 라인을 통해 흐르는 전류를 제어한다. 상기 선택된 메모리 셀의 데이터는 상기 제 1의 트랜지스터의 출력으로부터 출력된다. 안정화부(stabilizing section)는 상기 전원 전압의 변화에 관계없이 상기 인버터의 동일한 동작이 수행될 수 있도록 상기 인버터의 동작을 안정화시킨다.

Description

오판독 동작을 방지할 수 있는 감지 증폭기 회로
[발명의 분야]
본 발명은 감지 증폭기 회로(sense amplifier circuit)에 관한 것으로, 특히 반도체 메모리셀로부터의 오판독(erroneous read) 동작이 방지될 수 있는 감지 증폭기 회로에 관한 것이다.
[관련 기술의 설명]
도1은 판독 전용 메모리(ROM)와 같은 종래의 반도체 메모리 장치의 감지 증폭기 회로의 구조의 예를 도시하는 회뢰도이다. 도1을 참조하면 종래의 감지 증폭기 회로는 P-채널 트랜지스터(Tr1)와, N-채널 트랜지스터(Tr2)와, P-채널 트랜지스터(Tr3), 및 N-채널 트랜지스터(Tr4)로 구성된다. P-채널 트랜지스터(Tr1)에서, 소스는 전원(Vcc)에 접속되고, 게이트 및 드레인은 모두 출력 단자(SA)에 접속된다. N-채널 트랜지스터(Tr2)에서, 드레인은 출력 단자(SA)에 접속되고, 소스는 노드(SA1)를 통해 셀부(cell section, 100)에 접속되며, 게이트는 노드(SA3)에 접속된다. P-채널 트랜지스터(Tr3)에서, 소스는 전원(Vcc)에 접속되고 드레인은 N-채널 트랜지스터(Tr2)의 게이트에 접속된다. N-채널 트랜지스터(Tr4)에서, 드레인은 P-채널 트랜지스터(Tr3)의 드레인에 접속되고 소스는 접지된다. 따라서, P-채널 트랜지스터(Tr3)와 N-채널 트랜지스터(Tr4)는 인버터를 형성한다. P-채널 트랜지스터(Tr3)와 N-채널 트랜지스터(Tr4) 둘 다의 게이트는 N-채널 트랜지스터(Tr2)의 소스, 즉 노드(SA1)에 접속된다. P-채널 트랜지스터(Tr3)와 N-채널 트랜지스터(Tr4)는 N-채널 트랜지스터(Tr2)의 소스 출력을 입력하고, 소스 출력의 반전된 출력을 N-채널 트랜지스터(Tr2)의 게이트, 즉 노드(SA3)에 공급한다.
다음으로, 이 종래의 감지 증폭기 회로의 동작을 설명한다.
이 감지 증폭기 회로는 전류(Id)가 셀부(100)로 흐르는 상태, 즉, 셀부(100)의 셀부(100)의 온 상태와, 전류(Id)가 셀부(100)로 흐르지 않는 상태, 즉 셀부의 오프 상태를 검출한다. 그후에, 검출 결과는 노드(SA)에서 출력된다.
상기 셀부(100)의 온 상태에서는, 즉, 셀부(100)의 메모리 셀중 선택된 하나가 전도 상태에 있는 경우, 전류(Id)가 셀부(1OO)로 흐르기 때문에, 노드(SA1)의 전압 레벨은 감소하고 인버터의 트랜지스터(Tr3, Tr4) 사이의 출력 노드(SA3)의 전압 레벨은 증가된다. 그 결과, N-채널 트랜지스터(Tr2)는 온 상태로 설정되고 전류(Id)가 전원(Vcc)으로부터 공급된다. 전류(Id)가 N-채널 트랜지스터(Tr2)를 통해 흐르는 경우, 트랜지스터(Tr2)의 드레인에 접속되어 있는 출력 단자(SA)의 논리 레벨은 로우 레벨(low level)로 변한다. 이것은 온 상태에서 셀부로부터의 정상 판독 동작이다.
한편, 셀부(100)의 오프 상태에서는, 전류(Id)가 셀부(100)로 흐르지 않기 때문에, N-채널 트랜지스터(Tr4)는 온 상태로 설정되고, N-채널 트랜지스터(Tr2)의 게이트 전위는 접지(GND) 레벨로 변한다. 그 결과, N-채널 트랜지스터(Tr2)는 전도 상태로 설정되지 않고, 출력 단자(SA)의 논리 레벨은 하이 레벨(high level)로 설정된다.
그런데, 노이즈 등으로 인한 전원 전압(Vcc)이 변해서 전압 레벨이 감소하는 경우, 트랜지스터(Tr3, Tr4)로 구성된 인버터의 출력(SA3)의 전위는 감소한다. 이러한 경우에, 셀부(100)의 온 상태에서는, N-채널 트랜지스터(h2)는 온 상태에서 오프 상태로 변한다. 그 결과, N-채널 트랜지스터(Tr2)를 통해 흐르던 전류(Id)는 멈추고, 그 때 감지 증폭기의 출력 단자(SA)의 전압 레벨은 증가된다. 따라서, 오프 상태의 셀부(100)의 전압 신호가 출력된다.
이것은 감지 증폭기 회로의 오판독 동작이며 이 오판독 동작은 종래의 감지 증폭기 회로에서 해결되어야 할 문제점이다.
본 발명은 상술된 환경의 측면에서 성취된다. 따라서, 본 발명의 목적은 전원 전압이 변하더라도 판독 동작이 영향을 받지 않는 감지 증폭기 회로를 제공하는 것이다.
본 발명의 한 양상을 성취하기 위해서, 감지 증폭기 회로는 전원 전압에 접속되고, 메모리 셀부의 선택된 메모리 셀에 접속된 디지트 라안 상의 전압을 반전하고 증폭하여 게이트 제어 신호를 발생하는 인버터와, 상기 디지트 라인에 접속되고, 상기 게이트 제어 신호에 응답해서 상기 디자트 라인을 통해 흐르는 전류를 제어하는 제1의 트랜지스터로서, 상기 선택된 메모리 셀의 데이터가 그 출력으로부터 출력되는 상기 제1의 트랜지스터와, 상기 전원 전압의 변화에 관계없이 상기 인버터의 동일한 동작이 수행될 수 있도록 상기 인버터의 동작을 안정화시키는 안정화부(stabilizing section)를 포함한다.
상기 인버터가 상기 전원 전압에 접속된 제2의 P-채널 트랜지스터와, 상기 제2의 P-채널 트랜지스터 및 접지 사이에 접속된 제3의 N-채널 트랜지스터를 포함하는 경우, 상기 안정화부는, 상기 전원 전압과 상기 제2의 P-채널 트랜지스터의 게이트 사이에 접속된 커패시터와, 상기 제2의 P-채널 트랜지스터의 상기 게이트와 상기 접지 사이에 접속된 저항기와, 적어도 하나의 다이오드 접속(diode-connected) 트랜지스터로 구성되고 상기 전원 전압 및 상기 제2의 P-채널 트랜지스터의 상기 게이트 사이에 접속된 트랜지스터 그룹을 포함한다.
본 발명의 다른 양상을 성취하기 위해서, 감지 증폭기 회로는, 소스가 전원 전압에 접속되고, 게이트와 드레인이 출력 단자에 접속된 제1의 P-채널 트랜지스터와, 드레인이 상기 출력 단자에 접속되고, 소스가 메모리 셀부의 선택된 메모리 셀에 접속되는 제1의 노드에 접속되며, 게이트가 제2의 노드에 접속되는 제2의 N-채널 트랜지스터와, 소스가 상기 전원 전압에 접속되고, 게이트가 제3의 노드에 접속되며, 드레인이 상기 제2의 노드에 접속되는 제3의 P-채널 트랜지스터와, 드레인이 상기 제2의 노드에 접속되고, 게이트가 상기 제1의 노드에 접속되며, 소스가 접지에 접속되는 제4의 N-채널 트랜지스터와, 상기 제3의 P-채널 트랜지스터의 게이트에 접속되고, 상기 전원 전압의 변화에 관계없이 상기 제3의 P-채널 트랜지스터의 게이트와 소스 사이의 전압을 안정화시키는 안정화부를 포함한다.
본 발명의 다른 양상을 성취하기 위해서, 감지 증폭기 회로는, 제1의 노드를 통해 디지트 라인에 접속되고, 게이트 제어 신호에 응답해서 메모리 셀들로 구성된 메모리 셀부에 접속되는 상기 디지트 라인을 통해 흐르는 전류를 제어하는 제1의 트랜지스터와, 소스가 전원 전압에 접속되고, 게이트가 제2의 노드에 접속되며, 상기 게이트 제어 신호를 공급하기 위해 드레인이 상기 제1의 트랜지스터의 게이트에 접속된 제2의 P-채널 트랜지스터와, 드레인이 상기 제1의 트랜지스터의 게이트에 접속되고, 게이트가 상기 디지트 라인에 접속되며, 소스가 접지에 접속된 제3의 N-채널 트랜지스터와, 상기 제2의 노드에 접속되고, 상기 제2의 트랜지스터가 전원 전압의 변화에 관계없이 포화 영역(saturation region)에서 항상 동작하도록 상기 제2의 노드에 바이어스를 공급하는 바이어스부(bias section)를 포함한다.
도1은 종래의 감지 증폭기 회로의 구조의 예를 도시하는 회로도.
도2는 본 발명의 제1의 실시예에 따른 갇지 증폭기의 회로 구조를 도시하는 회로도.
도3은 본 발명의 제2의 실시예에 따른 갇지 증폭기와 회로 구조를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
Tr1, Tr3, Tr5, Tr6 : P-채널 트랜지스터 Tr2, Tr4 : N-채널 트랜지스터
100 : 셀부 SA1, SA2, SA3, SA4 : 노드
Vrcc : 전원 Id : 전류
SA : 출력 단자
첨부된 도면을 참조하여 본 발명의 감지 증폭기 회로를 상세히 설명한다.
도2는 본 발명의 제1의 실시예에 따른 판독 전용 메모리(ROM)와 같은 메모리 장치의 감지 증폭기 희로의 구조를 도시하는 회로도이다. 도2에 도시된 바와 같이, 본 발명의 제1의 실시예에 따른 감지 증폭기 회로는 P-채널 트랜지스터(Tr1)와, N-채널 트랜지스터(Tr2)와, P-채널 트랜지스터(Tr3)와, N-채널 트랜지스터(Tr4)와, P-채널 트랜지스터(Tr5)와, 커패시터(C), 및 저항기(R)로 구성된다.
P-채널 트랜지스터(Tr1)에서는, 소스는 전원(Vcc)에 접속되고 게이트와 드레인 모두는 출력 단자(SA)에 접속된다. N-채널 트랜지스터(Tr2)에서는, 드레인은 출력 단자(SA)에 접속되고, 게이트는 노드(SA3)에 접속되며, 소스는 디지트 라인을 통해 셀부(100)에 접속되는 노드(SA1)에 접속된다. P-채널 트랜지스터(Tr3)에서는, 소스는 전원(Vcc)에 접속되고 드레인은 N-채널 트랜지스터(Tr2)의 게이트, 즉 노드(SA3)에 접속된다. N-채널 트랜지스터(Tr4)에서는, 드레인은 P-채널 트랜지스터(Tr3)의 드레인에 접속되고, 게이트는 N-채널 트랜지스터(Tr2)의 소스, 즉 노드(SA1)에 접속되며, 소스는 접지된다. P-채널 트랜지스터(Tr5)에서는, 소스는 전원(Vcc)에 접속되고 게이트와 드레인 둘 다는 P-채널 트랜지스터(Tr3)의 게이트, 즉 노드(SA2)에 접속된다. 커패시터(C)는 전원 단자(Vcc)와 P-채널 트랜지스터(Tr3)의 게이트(노드(SA2)) 사이에 접속된다. 저항기(R)는 P-채널 트랜지스터(Tr5)의 드레인(노드(SA2))과 접지 사이에 접속된다.
노드(SA)에서의 출력 전압 신호는 차동 증폭기(도시되지 않음)에 의해 다른 기준 전압 신호와 비교되고 셀부(100)와 메모리 셀중 선택된 하나의 메모리 셀에 저장된 데이타가 판독 될 수 있다.
감지 증폭기에 있어서, 노드(SA2)는 트랜지스터(Tr5)와 저항(R)에 의해 {(전원 전압(Vcc))-(트랜지스터(Tr5)의 임계 전압(Vth))}의 전위로 유지된다.
온 상태에 있는 셀부(100)에 대한 동작을 설명한다.
전류(Id)가 셀부(1OO)로 흐르는 경우, 노드(SA1)의 전압 레벨은 감소하고, N-채널 트랜지스터(Tr4)는 높은 저항을 갗는 상태로 변한다. 그 결과, 노드(SA3)의 전압 레벨은 상승한다. 따라서, N-채널 트랜지스터(Tr2)는 온 상태로 설정되고 전류(Id)는 전원 단자(Vcc)로부터 공급된다. 전류(Id)가 트랜지스터(Tr2)를 통해 흐르는 경우, N-채널 트랜지스터(Tr2)의 드레인에 접속되는 출력 단자(SA)의 전압 레벨은 로우 레벨로 변한다.
한편, 셀부의 오프 상태에서는 전류(Id)가 셀부(100)로 흐르지 않기 때문에, 온 상태의 셀부(1OO)에 대한 동작과 반대인 동작이 수행된다. 따라서, 단자(SA)의 전압 레벨은 하이 레벨로 설정된다.
다음으로, 전원 전압(Vcc)이 노이즈 등으로 인해 변해서 전원 전압이 감소하는 경우를 설명한다.
전원 전압이 감소하는 경우, 전원 전압의 변화와 동시에 커패시터(C)와 트랜지스터(Tr5)에 의해 노드(SA2)에 변화가 전달된다. 따라서, 노드(SA2)의 전압 레벨은 항상 일정한 전압 레벨, 즉{(전원 전압(Vcc))-(트랜지스터(Tr5)의 임계 전압(Vth))}에서 유지된다. 이러한 방식으로, P-채널 트랜지스터(Tr3)의 게이트와 소스 사이에 전압(Vgs)으로서 일정한 전압이 항상 인가된다. 이러한 경우, P-채널 트랜지스터(Tr3)는 포화 영역(saturated area)에서 동작한다.
그러므로, P-채널 트랜지스터(Tr3)를 통해 흐르는 전류도 또한 일정하게 유지되고, P-채널 트랜지스터(Tr3)의 드레인에 접속되는 노드(SA3)의 전압 레벨은 거의 일정하게 유지된다. 이 노드(SA3)가 N-채널 트랜지스터(Tr2)의 게이트에 접속되기 때문에, N-채널 트랜지스터(Tr2)의 게이트와 소스 사이에 인가되는 전압(Vgs)은 거의 일정하게 유지된다. 따라서, N-채널 트랜지스터(Tr2)를 통해 흐르는 전류(Id)의 변화는 억제될 수 있다.
전술한 바와 같이, 본 발명의 제1의 실시예에 따른 감지 증폭기 회로에서는, 전원 전압이 노이즈로 인해 감소할 때, 전류(Id)가 감소해서 셀부(100)의 오프 상태를 나타내는 전압 신호가 출력되는 상태는 방지될 수 있다.
도3은 본 발명의 제2의 실시예에 따른 감지 증폭기 회로의 구조를 도시하는 회로도이다. 도3을 참조하면, 도2를 참조하여 전술된 상기 제1의 실시예에 P-채널 트랜지스터(Tr6)가 부가되어, P-채널 트랜지스터(Tr6)가 P-채널 트랜지스터(Tr5)와 직렬로 접속되어 있다.
본 발명의 제2의 실시예에 따른 감지 증푹기 회로의 동작은 상기 제1의 실시예에서 기술된 동작과 동일하다.
그러나, P-채널 트랜지스터(Tr6)가 P-채널 트랜지스터(Tr5)와 직렬 접속되어 제공되기 때문에, 노드(SA2)의 전압 레벨은 {(전원 전압(Vcc))-(트랜지스터(Tr5)의 임계 전압)-(트랜지스터(Tr6)의 임계 전압)}이 된다.
P-채널 트랜지스터(Tr3)의 게이트와 소스 사이에 인가되는 전압은 하이(high)로 되고, 그때 P-채널 트랜지스터(Tr3)는 항상 온 상태에서 동작한다. P-채널 트랜지스더(Tr3)의 게이트와 소스 사이에 인가되는 전압은 제1의 실시예와 비교해서 더 크게된다. 따라서, P-채널 트랜지스터(Tr3)는 항상 온 상태에서 동작한다.
그 결과, P-채널 트랜지스터(Tr3)의 상호 컨덕턴스(gm)는 상기 제1의 실시예와 비교해서 향상되고, P-채널 트랜지스터(Tr3)를 통해 흐르는 전류는 안정화 될 수 있다. 따라서, 노드(SA3)의 전압 레벨은 전원 전압의 변화에 대해서 더 안정화 될 수 있다. 이러한 방식으로, N-채널 트랜지스터(Tr2)를 통해 흐르는 전류(Id)는 더 안정화 될 수 있다.
전술한 바와 같이, 본 발명에 따르면, 출력 단자(SA)와 셀부(1OO) 사이에 삽입된 트랜시스터(Tr2)의 게이트 전압은 전원 전압이 변하더라도 일정하게 유지되기 때문에, 트랜지스터(Tr2)를 통해 흐르는 전류는 일정하게 유지될 수 있다. 그 결과, 출력 단자(SA)의 전압 레벨은 안정화 될 수 있고 셀부(1OO)로부터의 오판독 동작이 방지될 수 있다.
상기 설명에서는, 판독 전용 메모리의 감지 증폭기 회로가 설명되었다. 그러나, 본 발명은 판독 전용 메모리에 한정되는 것이 아니라 랜덤 액세스 메모리에도 적용될 수 있다. 또한, 본 실시예에서는, 다이오드 접속 트랜지스터가 사용되었다. 그러나, 다이오드가 다이오드 접속 트랜지스터 대신 사용될 수도 있다.

Claims (6)

  1. (정정) 전원 전압에 접속되고, 메모리 셀부의 선택된 메모리 셀에 접속된 디지트 라인 상의 전압을 반전하고 증폭하여 게이트 제어 신호를 발생하는 인버터와, 상기 디지트 라인에 접속되고, 상기 게이트 제어 신호에 응답해서 상기 디지트 라인을 통해 흐르는 전류를 제어하는 제1의 트랜지스터로서, 상기 선택된 메모리 셀의 데이터가 그 출력으로부터 출력되는 상기 제1의 트랜지스터와, 상기 전원 전압의 변화에 관계없이 상기 인버터의 동일한 동작이 수행될 수 있도록 상기 인버터의 동작을 안정화시키는 안정화부(stabilizing section)를 포함하는 간지 주폭기 회로.
  2. (정정) 제1항에 있어서, 상기 인버터는 상기 전원 전압에 접속된 제2의 P-채널 트랜지스터와, 상기 제2의 P-채널 트랜지스터 및 접지 사이에 접속된 제3의 N-채널 트랜지스터를 포함하고, 상기 안정화부는, 상기 전원 전압과 상기 제2의 P-채널 트랜지스터의 게이트 사이에 접속된 커패시터와, 상기 제2의 P-채널 트랜지스터의 상기 게이트와 상기 접지 사이에 접속된 저항기와, 적어도 하나의 다이오드 접속(diode-connected) 트랜지스터로 구성되고 상기 전원 전압 및 상기 제2의 P-채널 트랜지스터의 상기 게이트 사이에 접속된 트랜지스터 그룹을 포함하는 감지 증폭기 회로.
  3. (정정) 소스가 전원 전압에 접속되고, 게이트와 드레인이 출력 단자에 접속된 제1의 P-채널 트랜지스터와, 드레인이 상기 출력 단자에 접속되고, 소스가 메모리 셀부의 선택된 메모리 셀에 접속되는 제1의 노드에 접속되며, 게이트가 제2의 노드에 접속되는 제2의 N-채널 트랜지스터와, 소스가 상기 전원 전압에 접속되고, 게이트가 제3의 노드에 접속되며, 드레인이 상기 제2의 노드에 접속되는 제3의 P-채널 트랜지스터와, 드레인이 상기 제2의 노드에 접속되고, 게이트가 상기 제1의 노드에 접속되며, 소스가 접지에 접속되는 제4의 N-채널 트랜지스터와, 상기 제3의 P-채널 트랜지스터의 게이트에 접속되고, 상기 전원 전압의 변화에 관계없이 상기 제3의 P-채널 트랜지스터의 게이트와 소스 사이의 전압을 안정화시키는 안정화부를 포함하는 감지 증폭기 회로.
  4. (정정) 제3항에 있어서, 상기 안정화부는, 상기 전원 전압과 상기 제3의 노드 사이에 접속되는 커패시터와, 상기 제3의 노드와 상기 접지 사이에 접속되는 저항기와, 적어도 하나의 다이오드 접속 트랜지스터로 구성되고 상기 전원 전압과 상기 제3의 노드 사이에 접속되는 트랜지스터 그룹을 포함하는 감지 증폭기 회로.
  5. (정정) 제1의 노드를 통해 디지트 라인에 접속되고, 게이트 제어 신호에 응답해서 메모리 셀들로 구성된 메모리 셀부에 접속되는 상기 디지트 라인을 통해 흐르는 전류를 제어하는 제1의 트랜지스터와, 소스가 전원 전압에 접속되고, 게이트가 제2의 노드에 접속되며, 상기 게이트 제어 신호를 공급하기 위해 드레인이 상기 제1의 트랜지스터의 게이트에 접속된 제2의 P-채널 트랜지스터와, 드레인이 상기 제1의 트랜지스터의 게이트에 접속되고, 게이트가 상기 디지트 라인에 접속되며, 소스가 접지에 접속된 제3의 N-채널 트랜지스터와, 상기 제2의 노드에 접속되고, 상기 제2의 트랜지스터가 전원 전압의 변화에 관계없이 포화 영역(saturation region)에서 항상 동작하도록 상기 제2의 노드에 바이어스를 공급하는 바이어스부(bias section)를 포함하는 감지 증폭기 회로.
  6. (정정) 제5 항에 있어서, 상기 바이어스부는, 상기 전원 전압과 상기 제2의 트랜지스터의 게이트에 접속된 커패시터와, 상기 제2의 트랜지스터의 게이트와 상기 접지 사이에 접속된 저항기와, 적어도 하나의 다이오드 접속 트랜지스터로 구성되고, 상기 전원 전압과 상기 제2의 트랜지스터의 게이트 사이에 접속된 트랜지스터 그룹을 포함하는 감지 증폭기 회로.
KR1019970024588A 1996-06-14 1997-06-13 오판독 동작을 방지할 수 있는 감지 증폭기 회로 KR100276150B1 (ko)

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