KR100280461B1

KR100280461B1 - 저전압검출회로

Info

Publication number: KR100280461B1
Application number: KR1019980012606A
Authority: KR
Inventors: 서준호
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-04-09
Filing date: 1998-04-09
Publication date: 2001-03-02
Also published as: KR19990079808A

Abstract

본 발명은 저전압 검출 회로에 관한 것으로, 종래의 기술에 있어서 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터는 상기 검출전압을 완전한 저전위로 인식하지 못하는 과도영역에 있기 때문에 많은 누설전류를 흘리고, 또한 공정상 문턱전압과 온도변화에 둔감한 회로를 만들기 위하여 상기 제1 인버터의 문턱전압을 전원전압의 절반수준으로 낮추면 과도영역이 넓어짐에 따라 출력단에 더 많은 누설전류가 흐르게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 게이트를 접지에 연결한 제1 피모스 트랜지스터의 소오스를 전원전압에 연결하고, 제1 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 노드1을 통해 상기 제1 피모스 트랜지스터의 드레인에 연결하며, 소오스가 접지에 연결된 제2 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터의 소오스에 연결하고, 드레인을 전원전압에 연결한 제3 엔모스 트랜지스터의 소오스를 상기 노드1과 연결된 노드2를 통하여 게이트를 접지에 연결한 제2 피모스 트랜지스터의 소오스에 연결하며, 소오스를 접지에 연결한 제4 엔모스 트랜지스터의 드레인을 상기 제2 피모스 트랜지스터의 드레인에 연결하고, 입력단을 상기 노드2에 연결한 제1 인버터의 출력단은 제2 인버터의 입력단에 연결하며, 상기 제2 인버터의 출력단을 상기 제3 엔모스 트랜지스터의 게이트 및 최종출력단에 연결하고, 상기 제4 엔모스 트랜지스터의 게이트를 상기 제1 인버터의 출력단에 연결하여 구성한 장치를 제공하여, 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터로 인가되는 검출전압을 낮춤으로써, 과도영역에 있던 상기 인버터는 활성영역으로 이동하게 되므로 공정상 문턱전압과 온도변화에 둔감하게 동작하고, 누설전류를 최소화시키는 효과가 있다.

Description

저전압 검출 회로{LOW VOLTAGE DETECTION CIRCUIT}

본 발명은 저전압 검출 회로에 관한 것으로, 특히 공정변화의 영향을 적게 받고, 정상 동작전압 범위 내에서의 검출전압을 최소화하여 누설전류(Leakage Current)를 감소시키는 저전압 검출 회로에 관한 것이다.

일반적인 저전압 검출 회로는 에스램 데이터 리텐션(SRAM Data Retention)을 요하는 마이크로컴퓨터에서 전원전압이 저전압으로 떨어져 상기 에스램의 데이터가 손실되는 것을 막기 위한 것으로, 상기 저전압 검출 회로에서 인가되는 상기 전원전압이 소정레벨의 저전압으로 떨어지는 것을 검출하여 출력하면, 상기 마이크로컴퓨터는 내부의 모든 트랜지스터의 동작을 스탠바이 모드(Standby Mode)로 변환하여 더 이상 외부에서 전원전압이 공급되지 못하더라도 전원전압의 소모를 최소화함으로써 상기 에스램의 데이터를 유지한다.

도 1은 종래의 저전압 검출 회로도로서, 이에 도시된 바와 같이 게이트는 접지되고, 소오스는 전원전압(vcc)과 접속된 제1 피모스 트랜지스터(PM1)와; 상기 제1 피모스 트랜지스터(PM1)의 드레인과 접지전압(VSS) 사이에 각각의 게이트와 드레인이 접속되어 다이오드를 이루는 직렬 연결된 제1,제2 엔모스 트랜지스터(NM1),(NM2)와; 상기 제1 피모스 트랜지스터(PM1)및 엔모스 트랜지스터(NM1)사이의 노드1(N1)과 입력단이 접속된 저전압 레벨 검출용 제1인버터(INV1)와; 상기 제1 인버터(INV1)의 출력단에 접속된 순방향의 증폭용 제2 인버터(INV2)로 구성되며, 이와 같이 구성된 종래의 일실시예의 동작 및 작용을 첨부한 도 2를 참조하여 설명하면 다음과 같다.

우선, 도 2의 A구간과 같이 전원전압(VCC)이 매우 낮을 경우, 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1,NM2)가 턴온되지 않아 노드1에 인가되는 전원이 없으므로, 저전압 검출 회로는 동작하지 않는다.

그리고, 도 2의 B구간과 같이 전원전압(VCC)이 낮을 경우, 즉, 제1 피모스 트랜지스터(PM1)는 턴온되었으나, 제1,제2 엔모스 트랜지스터(NM1),(NM2)는 턴온되지 않았을 경우, 상기 노드1(N1)의 검출전압(VN1)은 제1 피모스 트랜지스터(PM1)를 통해 인가되는 고전위인 전원전압(VCC)이 되고, 이에 따라 제1 인버터(INV1)는 입력되는 상기 고전위 전원전압(VCC)을 반전하여 저전위를 출력하고, 상기 제1 인버터(INV1)의 저전위 출력을 입력받은 제2 인버터(INV2)를 통해 고전위를 출력한다.

그후, 도 2의 C구간과 같이 전원전압이 정상적으로 인가되어 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1),(NM2)가 턴온되었을 경우, 상기 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 턴온저항의 비에 따른 전압분배에 의해 노드1(N1)의 검출전압(VN1)이 소정레벨로 유지되므로, 상기 노드1(N1)의 검출전압(VN1)이 소정레벨인 상기 제1 인버터(INV1)의 문턱전압(Vth)이 되기 이전에는 상기 제1 인버터(INV1)는 입력단으로 인가되는 상기 노드1(N1)의 검출전압(VN1)을 고전위로 인식하여 반전된 저전위를 출력하고, 상기 제1 인버터(INV1)의 저전위 출력을 입력받은 상기 제2 인버터(INV2)를 통해 고전위를 출력한다.

그리고, 상기 노드1(N1)의 검출전압(VN1)이 상기 제1 인버터(INV1)의 문턱전압(Vth)이 되면, 상기 인버터(INV1)는 상기 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1),(NM2)에 의한 상기 노드1(N1)의 일정한 소정레벨의 검출전압(VN1)을 저전위로 인식하여 고전위를 출력하고, 상기 고전위를 입력받은 상기 제2 인버터(INV2)는 저전위를 출력한다.

따라서, 에스램의 데이터를 보존하고자 하는 마이크로컴퓨터에 저전압 검출 회로를 적용시, 상기 노드1(N1)의 검출전압(VN1)이 상기 제1 인버터(INV1)의 문턱전압(Vth)보다 높게 전원전압(VCC)이 인가되면, 제1 인버터(INV1)는 상기 노드1(N1)의 검출전압(VN1)을 저전위로 인식하므로, 상기 저전압 검출 회로는 저전위를 상기 마이크로컴퓨터에 출력한다.

그 후, 전원전압(VCC)의 공급이 중단됨에 따라 상기 노드1(N1)의 검출전압(VN1)이 제1 인버터(INV1)의 문턱전압(Vth)보다 낮게 되면, 상기 제1 인버터(INV1)는 노드1(N1)의 검출전압(VN1)을 고전위로 인식하므로, 상기 저전압 검출 회로는 고전위신호를 마이크로컴퓨터에 출력하게 되고, 상기 마이크로컴퓨터는 스탠바이 모드가 되어 에스램의 데이터를 유지한다.

상기와 같이 종래의 기술에 있어서 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터는 상기 검출전압을 완전한 저전위로 인식하지 못하는 과도영역에 있기 때문에 많은 누설전류를 흘리고, 또한 공정상 문턱전압과 온도변화에 둔감한 회로를 만들기 위하여 상기 제1 인버터의 문턱전압을 전원전압의 절반수준으로 낮추면 과도영역이 넓어짐에 따라 출력단에 더 많은 누설전류가 흐르게 되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 공정상 문턱전압과 온도변화에 둔감하게 동작하도록 정상 동작전압 범위 내에서의 인버터의 입력전원을 낮춤으로써, 누설전류를 최소화시키는 저전압 검출 회로를 제공함에 그 목적이 있다.

도 1은 종래의 저전압 검출 회로도.

도 2는 도 1에서 제1 인버터의 입출력전압 파형도.

도 3은 본 발명 저전압 검출 회로도.

도 4는 도 3에서 제1 인버터의 입출력전압 파형도.

*도면의 주요 부분에 대한 부호의 설명*

PM1,PM2 : 피모스 트랜지스터 NM1∼NM4 : 엔모스 트랜지스터

INV1,INV2 : 인버터 VN1,VN2 : 검출전압

상기와 같은 목적을 달성하기 위한 본 발명은 게이트를 접지에 연결한 제1 피모스 트랜지스터의 소오스를 전원전압에 연결하고, 제1 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 노드1을 통해 상기 제1 피모스 트랜지스터의 드레인에 연결하며, 소오스가 접지에 연결된 제2 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터의 소오스에 연결하고, 드레인을 전원전압에 연결한 제3 엔모스 트랜지스터의 소오스를 상기 노드1과 연결된 노드2를 통하여 게이트를 접지에 연결한 제2 피모스 트랜지스터의 소오스에 연결하며, 소오스를 접지에 연결한 제4 엔모스 트랜지스터의 드레인을 상기 제2 피모스 트랜지스터의 드레인에 연결하고, 입력단을 상기 노드2에 연결한 제1 인버터의 출력단은 제2 인버터의 입력단에 연결하며, 상기 제2 인버터의 출력단을 상기 제3 엔모스 트랜지스터의 게이트 및 최종출력단에 연결하고, 상기 제4 엔모스 트랜지스터의 게이트를 상기 제1 인버터의 출력단에 연결하여 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명 저전압 발생 회로도로서, 이에 도시한 바와 같이 게이트를 접지(VSS)에 연결한 제1 피모스 트랜지스터(PM1)의 소오스를 전원전압(VCC)에 연결하고, 제1 엔모스 트랜지스터(NM1)의 게이트와 드레인을 공통접속하여 노드1(N1)을 통해 상기 제1 피모스 트랜지스터(PM1)의 드레인에 연결하며, 소오스가 접지(VSS)에 연결된 제2 엔모스 트랜지스터(NM2)의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터(NM1)의 소오스에 연결하고, 드레인을 전원전압(VCC)에 연결한 제3 엔모스 트랜지스터(NM3)의 소오스를 상기 노드1(N1)과 연결된 노드2(N2)를 통하여 게이트를 접지(VSS)에 연결한 제2 피모스 트랜지스터(PM2)의 소오스에 연결하며, 소오스를 접지(VSS)에 연결한 제4 엔모스 트랜지스터(NM4)의 드레인을 상기 제2 피모스 트랜지스터(PM2)의 드레인에 연결하고, 입력단을 상기 노드2(N2)에 연결한 제1 인버터(INV1)의 출력단은 제2 인버터(INV2)의 입력단에 연결하며, 상기 제2 인버터(INV2)의 출력단을 상기 제3 엔모스 트랜지스터(NM3)의 게이트 및 최종출력단에 연결하고, 상기 제4 엔모스 트랜지스터(NM4)의 게이트를 상기 제1 인버터(INV1)의 출력단에 연결하여 구성한다.

도 4는 도 3에서 제1 인버터의 입출력전압 파형도로서, 이와 같이 구성된 본 발명에 따른 일실시예의 동작 및 작용효과를 상세히 설명하면 다음과 같다.

우선, 도 4의 A구간과 같이 전원전압(VCC)이 매우 낮은 경우, 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1,NM2)가 턴온되지 않아 노드1에 인가되는 전원이 없으므로, 저전압 검출 회로는 동작하지 않는다.

그리고, 도 4의 B구간과 같이 전원전압(VCC)이 낮아 제1 피모스 트랜지스터(PM1)는 턴온되었으나, 제1,제2 엔모스 트랜지스터(NM1)(NM2)는 턴온되지 않았을 경우, 제1 피모스 트랜지스터(PM1)를 통해 인가되는 고전위인 전원전압(VCC)이 노드1(N1)의 검출전압(VN1)이 되므로, 노드2(N2)의 검출전압이 상기 노드1(N1)의 검출전압이 되고, 이에 따라 제1 인버터(INV1)는 입력되는 상기 고전위를 반전하여 저전위를 출력하고, 상기 제1 인버터(INV1)의 저전위출력을 입력받은 제2 인버터(INV2)는 고전위를 출력한다.

여기서, 상기 제1 인버터(INV1)의 저전위 출력전압을 인가받은 제4 엔모스 트랜지스터(NM4)는 턴오프되고, 상기 제2 인버터(INV2)의 출력전압을 게이트에 인가받은 제3 엔모스 트랜지스터(NM3)가 턴온되므로, 상기 노드2(N2)의 검출전압(VN2)은 상기 제3 엔모스 트랜지스터(NM3)를 통해 인가되는 고전위인 전원전압(VCC)이 된다.

그후, 도 4의 C구간과 같이 전원전압(VCC)이 정상적으로 인가되어 제1 피모스 트랜지스터(PM1)와 제1.제2 엔모스 트랜지스터(NM1),(NM2)가 턴온되었을 경우, 상기 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 턴온저항의 비에 따른 전압분배에 의해 노드1(N1)의 검출전압(VN1)이 결정되고, 이 검출전압(VN1)은 노드2(N2)의 검출전압(VN2)으로 된다.

이 때, 상기 노드2(N2)의 검출전압(VN2)이 상기 제1 인버터(INV1)의 문턱전압(Vth)에 이르기 전에 상기 제1 인버터(INV1)의 입력단으로 인가되는 상기 노드1(N1)의 검출전압(VN1)을 고전위로 인식하고, 상기 제1 인버터(INV1)는 입력되는 상기 고전위를 반전하여 저전위를 출력하고, 그 저전위를 입력받은 제2 인버터(INV2)는 고전위를 출력하게 된다. 이때, 상기 제1 인버터(INV1)의 저전위 출력전압을 인가받은 제4 엔모스 트랜지스터(NM4)는 턴오프되고, 상기 제2 인버터(INV2)의 출력전압을 게이트에 인가받은 제3 엔모스 트랜지스터(NM3)가 턴온되므로, 상기 노드2(N2)의 검출전압(VN2)은 상기 제1,제2,제3 엔모스 트랜지스터(NM1∼NM3)의 턴온저항의 비에 의해 결정된다.

그 후, 상기 노드2(N2)의 검출전압(VN2)이 제1 인버터(INV1)의 문턱전압(Vth)이 되면, 상기 제1 인버터(INV1)는 상기 노드2(N2)의 검출전압(VN2)을 저전위로 인식하여 반전하여 고전위를 출력하고, 상기 제1 인버터(INV1)의 고전위 출력전압을 입력받은 제2 인버터(INV2)를 통해 저전위를 출력하면, 상기 제1 인버터(INV1)의 고전위 출력전압을 인가받은 제4 엔모스 트랜지스터(NM4)는 턴온되고, 상기 제2 인버터(INV2)의 저전위 출력전압을 게이트에 인가받은 제3 엔모스 트랜지스터(NM3)는 턴오프되므로, 상기 노드2(N2)의 검출전압(VN2)은 상기 제2 피모스(PM2)와 제4 엔모스 트랜지스터(NM4)를 통해 인가되는 접지전압(VSS)에 의해 낮아진다.

여기서, 상기 노드2(N2)의 검출전압(VN2)의 레벨은 더 낮아지게 되므로, 과도영역에 있던 상기 제1 인버터(INV1)는 더 낮은 검출전압(VN2)을 입력받아 활성영역으로 이동하여 누설전류가 감소한다.

이상에서 설명한 바와 같이, 본 발명은 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터로 인가되는 검출전압을 낮춤으로써, 과도영역에 있던 상기 인버터는 활성영역으로 이동하게 되므로 공정상 문턱전압과 온도변화에 둔감하게 동작하고, 누설전류를 최소화시키는 효과가 있다.

Claims

게이트를 접지에 연결한 제1 피모스 트랜지스터의 소오스를 전원전압에 연결하고, 제1 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 노드1을 통해 상기 제1 피모스 트랜지스터의 드레인에 연결하며, 소오스가 접지에 연결된 제2 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터의 소오스에 연결하고, 드레인을 전원전압에 연결한 제3 엔모스 트랜지스터의 소오스를 상기 노드1과 연결된 노드2를 통하여 게이트를 접지에 연결한 제2 피모스 트랜지스터의 소오스에 연결하며, 소오스를 접지에 연결한 제4 엔모스 트랜지스터의 드레인을 상기 제2 피모스 트랜지스터의 드레인에 연결하고, 입력단을 상기 노드2에 연결한 제1 인버터의 출력단은 상기 제4엔모스 트랜지스터의 게이트 및 제2 인버터의 입력단에 연결하며, 상기 제2 인버터의 출력단을 상기 제3 엔모스 트랜지스터의 게이트 및 최종출력단에 연결하여 구성한 것을 특징으로 하는 저전압 검출 회로.