JP2851211B2 - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力バッファ回路に関
するものである。
するものである。
【０００２】
【従来の技術】半導体記憶装置等において、外部から入
力された信号を増幅する入力バッファ回路が設けられて
いる。従来の入力バッファ回路は、図３に示されるよう
な構成を備えていた。外部入力端子ＩＮに、第１のイン
バータＩＶ１１の入力端が接続され、この第１のインバ
ータＩＶ１１の出力端にノードＮＡが接続されている。
このノードＮＡは第２のインバータＩＶ１２の入力端に
接続され、出力端はこの回路の外部出力端子ＯＵＴに接
続されている。
力された信号を増幅する入力バッファ回路が設けられて
いる。従来の入力バッファ回路は、図３に示されるよう
な構成を備えていた。外部入力端子ＩＮに、第１のイン
バータＩＶ１１の入力端が接続され、この第１のインバ
ータＩＶ１１の出力端にノードＮＡが接続されている。
このノードＮＡは第２のインバータＩＶ１２の入力端に
接続され、出力端はこの回路の外部出力端子ＯＵＴに接
続されている。
【０００３】第２のインバータＩＶ１２において、Ｐチ
ャネルトランジスタＰ１１のゲートとＮチャネルトラン
ジスタＮ１１のゲートとが、ノードＮＡに接続されてい
る。ＰチャネルトランジスタＰ１１のソースは、抵抗Ｒ
１１を介して電源電圧Ｖcc端子に接続され、ドレインは
ＮチャネルトランジスタＮ１１のドレインに接続されて
いる。ＮチャネルトランジスタＮ１１のソースは、抵抗
Ｒ１２を介して接地電圧Ｖss端子に接続されている。さ
らに、ＰチャネルトランジスタＰ１１のドレインとＮチ
ャネルトランジスタＮ１１のドレインは、外部出力端子
ＯＵＴに共通接続されている。
ャネルトランジスタＰ１１のゲートとＮチャネルトラン
ジスタＮ１１のゲートとが、ノードＮＡに接続されてい
る。ＰチャネルトランジスタＰ１１のソースは、抵抗Ｒ
１１を介して電源電圧Ｖcc端子に接続され、ドレインは
ＮチャネルトランジスタＮ１１のドレインに接続されて
いる。ＮチャネルトランジスタＮ１１のソースは、抵抗
Ｒ１２を介して接地電圧Ｖss端子に接続されている。さ
らに、ＰチャネルトランジスタＰ１１のドレインとＮチ
ャネルトランジスタＮ１１のドレインは、外部出力端子
ＯＵＴに共通接続されている。
【０００４】外部入力端子ＩＮに、外部より論理「１」
レベルの信号が入力されると、第１のインバータＩＶ１
１の出力端のノードＮＡの論理レベルは「０」となる。
ノードＮＡの論理レベルが「０」になると、第２のイン
バータＩＶ１２におけるＰチャネルトランジスタＰ１１
はオンし、ＮチャネルトランジスタＮ１１はオフして、
外部出力端子ＯＵＴからは論理「１」レベルの信号が出
力される。
レベルの信号が入力されると、第１のインバータＩＶ１
１の出力端のノードＮＡの論理レベルは「０」となる。
ノードＮＡの論理レベルが「０」になると、第２のイン
バータＩＶ１２におけるＰチャネルトランジスタＰ１１
はオンし、ＮチャネルトランジスタＮ１１はオフして、
外部出力端子ＯＵＴからは論理「１」レベルの信号が出
力される。
【０００５】逆に、外部入力端子ＩＮに論理「０」レベ
ルの信号が入力されると、第１のインバータＩＶ１１の
出力端のノードＮＡの論理レベルは「１」となる。これ
により、ＰチャネルトランジスタＰ１１はオフし、Ｎチ
ャネルトランジスタＮ１１はオンして外部出力端子ＯＵ
Ｔの論理レベルは「０」となる。
ルの信号が入力されると、第１のインバータＩＶ１１の
出力端のノードＮＡの論理レベルは「１」となる。これ
により、ＰチャネルトランジスタＰ１１はオフし、Ｎチ
ャネルトランジスタＮ１１はオンして外部出力端子ＯＵ
Ｔの論理レベルは「０」となる。
【０００６】外部入力端子ＩＮに、論理「１」と論理
「０」の中間の不安定なレベルの信号が入力されると、
第１のインバータＩＶ１１の出力端のノードＮＡのレベ
ルも不安定なものとなる。このノードＮＡのレベルが論
理「１」と論理「０」の中間になると、Ｐチャネルトラ
ンジスタＰ１１の閾値電圧Ｖtpよりも低く、Ｎチャネル
トランジスタＮ１１の閾値電圧Ｖtnよりも高くなり、共
にオン状態になる。この結果、外部出力端子ＯＵＴから
は不安定なレベルの信号が出力される。
「０」の中間の不安定なレベルの信号が入力されると、
第１のインバータＩＶ１１の出力端のノードＮＡのレベ
ルも不安定なものとなる。このノードＮＡのレベルが論
理「１」と論理「０」の中間になると、Ｐチャネルトラ
ンジスタＰ１１の閾値電圧Ｖtpよりも低く、Ｎチャネル
トランジスタＮ１１の閾値電圧Ｖtnよりも高くなり、共
にオン状態になる。この結果、外部出力端子ＯＵＴから
は不安定なレベルの信号が出力される。
【０００７】
【発明が解決しようとする課題】上述のように、外部入
力端子ＩＮに不安定なレベルの信号が入力されると、直
列に接続されたＰチャネルトランジスタＰ１１とＮチャ
ネルトランジスタＮ１１とが共にオンする。このため、
電源電圧Ｖcc端子と接地電圧Ｖss端子との間に貫通電流
が流れ、論理「１」又は「０」レベルの信号が入力され
た場合よりも、消費電力が増加するという問題があっ
た。
力端子ＩＮに不安定なレベルの信号が入力されると、直
列に接続されたＰチャネルトランジスタＰ１１とＮチャ
ネルトランジスタＮ１１とが共にオンする。このため、
電源電圧Ｖcc端子と接地電圧Ｖss端子との間に貫通電流
が流れ、論理「１」又は「０」レベルの信号が入力され
た場合よりも、消費電力が増加するという問題があっ
た。
【０００８】本発明は上記事情に鑑みてなされたもの
で、不安定なレベルの信号が入力された場合にも、消費
電力を低減させることができる入力バッファ回路を提供
することを目的とする。
で、不安定なレベルの信号が入力された場合にも、消費
電力を低減させることができる入力バッファ回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、外部入力端子
と外部出力端子との間に第１のインバータと第２のイン
バータが直列に接続された入力バッファ回路であって、
前記外部入力端子に入力された信号のレベルが論理的に
不安定である場合、このことを検出するレベル検出回路
と、このレベル検出回路が前記信号のレベルは論理的に
不安定であると検出した場合、前記外部出力端子のレベ
ルを検出してこのレベルの出力が維持されるように、前
記第１のインバータと前記第２のインバータとを接続し
ているノードのレベルを制御する出力レベル保持回路と
を備えたことを特徴としている。
と外部出力端子との間に第１のインバータと第２のイン
バータが直列に接続された入力バッファ回路であって、
前記外部入力端子に入力された信号のレベルが論理的に
不安定である場合、このことを検出するレベル検出回路
と、このレベル検出回路が前記信号のレベルは論理的に
不安定であると検出した場合、前記外部出力端子のレベ
ルを検出してこのレベルの出力が維持されるように、前
記第１のインバータと前記第２のインバータとを接続し
ているノードのレベルを制御する出力レベル保持回路と
を備えたことを特徴としている。
【００１０】ここで、前記第２のインバータは一端が電
源電圧端子に接続された第１の抵抗と、ソースが前記第
１の抵抗の他端に接続され、ドレインが前記外部出力端
子に接続され、ゲートが前記第１のインバータの出力端
子に接続された第１のＰチャネルトランジスタと、ドレ
インが前記外部出力端子に接続され、ゲートが前記第１
のインバータの出力端子に接続された第１のＮチャネル
トランジスタと、一端が前記第１のＮチャネルトランジ
スタのソースに接続され、他端が接地電圧端子に接続さ
れた第２の抵抗とを有し、前記レベル検出回路は一端が
前記第１のＮチャネルトランジスタのソースに接続され
た第３の抵抗と、一端が前記第３の抵抗の他端に接続さ
れ、他端が接地電圧端子に接続された第１の容量と、ソ
ースが電源電圧端子に接続され、ドレインが第１のノー
ドに接続され、ゲートが前記第３の抵抗の他端に接続さ
れた第２のＰチャネルトランジスタと、ドレインが前記
第１のノードに接続され、ソースが接地電圧端子に接続
され、ゲートが前記第３の抵抗の他端に接続された第２
のＮチャネルトランジスタとを有し、前記出力レベル保
持回路は入力端子が前記外部出力端子に接続された第３
のインバータと、入力端子が前記第３のインバータの出
力端子に接続された第４のインバータと、前記第３のイ
ンバータの出力端子と接地電圧端子との間に接続された
第２の容量と、入力端子が前記第１のノードに接続され
た第５のインバータと、ソースが電源電圧端子に接続さ
れ、ゲートが前記第１のノードに接続された第３のＰチ
ャネルトランジスタと、ソースが前記第３のＰチャネル
トランジスタのドレインに接続され、ドレインが前記第
１のインバータの出力端子に接続され、ゲートが前記第
４のインバータの出力端子に接続された第４のＰチャネ
ルトランジスタと、ドレインが前記第１のインバータの
出力端子に接続され、ゲートが前記第４のインバータの
出力端子に接続された第３のＮチャネルトランジスタ
と、ドレインが前記第３のＮチャネルトランジスタのソ
ースに接続され、ソースが接地電圧端子に接続され、ゲ
ートが前記第５のインバータの出力端子に接続された第
４のＮチャネルトランジスタとを有するものであっても
よい。
源電圧端子に接続された第１の抵抗と、ソースが前記第
１の抵抗の他端に接続され、ドレインが前記外部出力端
子に接続され、ゲートが前記第１のインバータの出力端
子に接続された第１のＰチャネルトランジスタと、ドレ
インが前記外部出力端子に接続され、ゲートが前記第１
のインバータの出力端子に接続された第１のＮチャネル
トランジスタと、一端が前記第１のＮチャネルトランジ
スタのソースに接続され、他端が接地電圧端子に接続さ
れた第２の抵抗とを有し、前記レベル検出回路は一端が
前記第１のＮチャネルトランジスタのソースに接続され
た第３の抵抗と、一端が前記第３の抵抗の他端に接続さ
れ、他端が接地電圧端子に接続された第１の容量と、ソ
ースが電源電圧端子に接続され、ドレインが第１のノー
ドに接続され、ゲートが前記第３の抵抗の他端に接続さ
れた第２のＰチャネルトランジスタと、ドレインが前記
第１のノードに接続され、ソースが接地電圧端子に接続
され、ゲートが前記第３の抵抗の他端に接続された第２
のＮチャネルトランジスタとを有し、前記出力レベル保
持回路は入力端子が前記外部出力端子に接続された第３
のインバータと、入力端子が前記第３のインバータの出
力端子に接続された第４のインバータと、前記第３のイ
ンバータの出力端子と接地電圧端子との間に接続された
第２の容量と、入力端子が前記第１のノードに接続され
た第５のインバータと、ソースが電源電圧端子に接続さ
れ、ゲートが前記第１のノードに接続された第３のＰチ
ャネルトランジスタと、ソースが前記第３のＰチャネル
トランジスタのドレインに接続され、ドレインが前記第
１のインバータの出力端子に接続され、ゲートが前記第
４のインバータの出力端子に接続された第４のＰチャネ
ルトランジスタと、ドレインが前記第１のインバータの
出力端子に接続され、ゲートが前記第４のインバータの
出力端子に接続された第３のＮチャネルトランジスタ
と、ドレインが前記第３のＮチャネルトランジスタのソ
ースに接続され、ソースが接地電圧端子に接続され、ゲ
ートが前記第５のインバータの出力端子に接続された第
４のＮチャネルトランジスタとを有するものであっても
よい。
【００１１】
【作用】外部入力端子に入力された信号のレベルが論理
的に不安定であると、レベル検出回路によりこのことが
検出され、出力レベル保持回路により外部出力端子のレ
ベルが検出され、このレベルの出力が維持されるよう
に、第１のインバータと第２のインバータとを接続して
いるノードのレベルが制御される。これにより、第２の
インバータは、論理的に安定した信号が外部入力端子に
入力されているときの動作状態となり、貫通電流が流れ
ず消費電力が低減される。
的に不安定であると、レベル検出回路によりこのことが
検出され、出力レベル保持回路により外部出力端子のレ
ベルが検出され、このレベルの出力が維持されるよう
に、第１のインバータと第２のインバータとを接続して
いるノードのレベルが制御される。これにより、第２の
インバータは、論理的に安定した信号が外部入力端子に
入力されているときの動作状態となり、貫通電流が流れ
ず消費電力が低減される。
【００１２】また、外部入力端子に論理的に不安定なレ
ベルの信号が入力されると、第１のインバータから不安
定なレベルの信号が出力され、この信号が第２のインバ
ータに入力される。これにより、第２のインバータが有
する第１のＰチャネルトランジスタ及び第１のＮチャネ
ルトランジスタがともに一旦オンし、第１のＮチャネル
トランジスタのソースのレベルが上昇する。このレベル
がレベル検出回路の第２のＰチャネルトランジスタトラ
ンジスタ及び第２のＮチャネルトランジスタのゲートに
入力される。これにより、第２のＰチャネルトランジス
タはオフし、第２のＮチャネルトランジスタはオンする
ため、第１のノードがロウレベルになる。出力レベル保
持回路において、第１のノードにゲートが接続された第
３のＰチャネルトランジスタがオンし、第１のノードに
第５のインバータを介してゲートが接続された第４のＮ
チャネルトランジスタがオンする。従って、電源電圧端
子と接地端子との間にそれぞれの両端が直列に接続され
た第３及び第４のＰチャネルトランジスタと第３及び第
４のＮチャネルトランジスタのうち、第３のＰチャネル
トランジスタと第４のＮチャネルトランジスタがオンす
るため、第４のＰチャネルトランジスタと第３のＮチャ
ネルトランジスタのドレインとが共通接続された第１の
インバータの出力端子のレベルは、第４のＰチャネルト
ランジスタと第３のＮチャネルトランジスタのゲートが
第３、第４のインバータを介して接続された外部出力端
子のレベルによって決定されることになる。外部出力端
子がロウレベルのときは、第４のＰチャネルトランジス
タがオンして第３のＮチャネルトランジスタがオフす
る。このため、第１のインバータの出力端子はハイレベ
ルとなる。外部出力端子がハイレベルのときは、第４の
Ｐチャネルトランジスタがオフして第３のＮチャネルト
ランジスタがオンするため、第１のインバータの出力端
子はロウレベルとなる。このように、第２のインバータ
における第１のＰチャネルトランジスタと第１のＮチャ
ネルトランジスタとはいずれか一方のみがオンするので
貫通電流は流れず、消費電力が低減される。
ベルの信号が入力されると、第１のインバータから不安
定なレベルの信号が出力され、この信号が第２のインバ
ータに入力される。これにより、第２のインバータが有
する第１のＰチャネルトランジスタ及び第１のＮチャネ
ルトランジスタがともに一旦オンし、第１のＮチャネル
トランジスタのソースのレベルが上昇する。このレベル
がレベル検出回路の第２のＰチャネルトランジスタトラ
ンジスタ及び第２のＮチャネルトランジスタのゲートに
入力される。これにより、第２のＰチャネルトランジス
タはオフし、第２のＮチャネルトランジスタはオンする
ため、第１のノードがロウレベルになる。出力レベル保
持回路において、第１のノードにゲートが接続された第
３のＰチャネルトランジスタがオンし、第１のノードに
第５のインバータを介してゲートが接続された第４のＮ
チャネルトランジスタがオンする。従って、電源電圧端
子と接地端子との間にそれぞれの両端が直列に接続され
た第３及び第４のＰチャネルトランジスタと第３及び第
４のＮチャネルトランジスタのうち、第３のＰチャネル
トランジスタと第４のＮチャネルトランジスタがオンす
るため、第４のＰチャネルトランジスタと第３のＮチャ
ネルトランジスタのドレインとが共通接続された第１の
インバータの出力端子のレベルは、第４のＰチャネルト
ランジスタと第３のＮチャネルトランジスタのゲートが
第３、第４のインバータを介して接続された外部出力端
子のレベルによって決定されることになる。外部出力端
子がロウレベルのときは、第４のＰチャネルトランジス
タがオンして第３のＮチャネルトランジスタがオフす
る。このため、第１のインバータの出力端子はハイレベ
ルとなる。外部出力端子がハイレベルのときは、第４の
Ｐチャネルトランジスタがオフして第３のＮチャネルト
ランジスタがオンするため、第１のインバータの出力端
子はロウレベルとなる。このように、第２のインバータ
における第１のＰチャネルトランジスタと第１のＮチャ
ネルトランジスタとはいずれか一方のみがオンするので
貫通電流は流れず、消費電力が低減される。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本発明の第１の実施例による入力バッフ
ァ回路の構成を、図１に示す。本実施例の回路は、図３
に示された回路の他に、レベル検出回路１と出力レベル
保持回路２を備えている。レベル検出回路１は、Ｎチャ
ネルトランジスタＮ１１のソースと抵抗Ｒ１２とを接続
するノードＮＢに入力端が接続されており、出力端は出
力レベル保持回路２の制御端子に接続されている。出力
レベル保持回路２の入力端は、外部出力端子ＯＵＴに接
続されており、出力端はＰチャネルトランジスタＰ１１
とＮチャネルトランジスタＮ１１のゲートに共通接続さ
れている。他の図３に示された要素と同一のものには、
同一番号を付して説明を省略する。
して説明する。本発明の第１の実施例による入力バッフ
ァ回路の構成を、図１に示す。本実施例の回路は、図３
に示された回路の他に、レベル検出回路１と出力レベル
保持回路２を備えている。レベル検出回路１は、Ｎチャ
ネルトランジスタＮ１１のソースと抵抗Ｒ１２とを接続
するノードＮＢに入力端が接続されており、出力端は出
力レベル保持回路２の制御端子に接続されている。出力
レベル保持回路２の入力端は、外部出力端子ＯＵＴに接
続されており、出力端はＰチャネルトランジスタＰ１１
とＮチャネルトランジスタＮ１１のゲートに共通接続さ
れている。他の図３に示された要素と同一のものには、
同一番号を付して説明を省略する。
【００１４】このような構成を備えた第１の実施例は、
次のように動作する。外部入力端子ＩＮに、論理「１」
又は「０」レベルの信号が入力された場合には、ノード
ＮＢから抵抗Ｒ１２には殆ど電流は流れず、ノードＮＢ
のレベルは限りなく接地電圧Ｖss、即ち論理「０」レベ
ルに近い。レベル検出回路１は、ノードＮＢのレベルが
ほぼ接地電圧Ｖssであることを検出し、この場合には外
部入力端子ＩＮに正常な信号が入力されたとして、出力
レベル保持回路２は動作しないように制御する。これに
より、ＰチャネルトランジスタＰ１１とＮチャネルトラ
ンジスタＮ１１のゲートの電位には何等影響が及ばず、
図３に示された従来の回路と同様な動作を行う。
次のように動作する。外部入力端子ＩＮに、論理「１」
又は「０」レベルの信号が入力された場合には、ノード
ＮＢから抵抗Ｒ１２には殆ど電流は流れず、ノードＮＢ
のレベルは限りなく接地電圧Ｖss、即ち論理「０」レベ
ルに近い。レベル検出回路１は、ノードＮＢのレベルが
ほぼ接地電圧Ｖssであることを検出し、この場合には外
部入力端子ＩＮに正常な信号が入力されたとして、出力
レベル保持回路２は動作しないように制御する。これに
より、ＰチャネルトランジスタＰ１１とＮチャネルトラ
ンジスタＮ１１のゲートの電位には何等影響が及ばず、
図３に示された従来の回路と同様な動作を行う。
【００１５】入力端子ＩＮに、論理「１」と「０」の中
間の不安定なレベルの信号が入力された場合の動作は、
以下のようである。入力端子ＩＮに不安定レベルの信号
が入力されると、ノードＮＡも不安定なレベルとなる。
これにより、ＰチャネルトランジスタＰ１１とＮチャネ
ルトランジスタＮ１１が、一旦共にオンして貫通電流が
流れる。ノードＮＢより抵抗Ｒ１２に電流が流れるた
め、ノードＮＢのレベルがやや論理「１」レベルへ上昇
する。
間の不安定なレベルの信号が入力された場合の動作は、
以下のようである。入力端子ＩＮに不安定レベルの信号
が入力されると、ノードＮＡも不安定なレベルとなる。
これにより、ＰチャネルトランジスタＰ１１とＮチャネ
ルトランジスタＮ１１が、一旦共にオンして貫通電流が
流れる。ノードＮＢより抵抗Ｒ１２に電流が流れるた
め、ノードＮＢのレベルがやや論理「１」レベルへ上昇
する。
【００１６】ノードＮＢのレベルが上昇すると、レベル
検出回路１がこのノードＮＢのレベルが変化したことか
ら、不安定なレベルの信号が外部入力端子ＩＮに入力さ
れたことを検出する。そしてレベル検出回路１は、出力
レベル保持回路２が出力レベルの保持を行うように制御
する。出力レベル保持回路２は、外部出力端子ＯＵＴの
この時点におけるレベルを検出し、この出力レベルを維
持するように、反転したレベルの信号をＰチャネルトラ
ンジスタＰ１１とＮチャネルトランジスタＮ１１のゲー
トに与える。これにより、ＰチャネルトランジスタＰ１
１とＮチャネルトランジスタＮ１１は、不安定なレベル
の信号が外部入力端子ＩＮに入力される前の論理「１」
または「０」レベルの信号が入力されていたときの、い
ずれか一方のみがオンしている状態となる。このため、
ＰチャネルトランジスタＰ１１とＮチャネルトランジス
タＮ１１とに貫通電流は流れなくなり、消費電力の増大
が防止される。
検出回路１がこのノードＮＢのレベルが変化したことか
ら、不安定なレベルの信号が外部入力端子ＩＮに入力さ
れたことを検出する。そしてレベル検出回路１は、出力
レベル保持回路２が出力レベルの保持を行うように制御
する。出力レベル保持回路２は、外部出力端子ＯＵＴの
この時点におけるレベルを検出し、この出力レベルを維
持するように、反転したレベルの信号をＰチャネルトラ
ンジスタＰ１１とＮチャネルトランジスタＮ１１のゲー
トに与える。これにより、ＰチャネルトランジスタＰ１
１とＮチャネルトランジスタＮ１１は、不安定なレベル
の信号が外部入力端子ＩＮに入力される前の論理「１」
または「０」レベルの信号が入力されていたときの、い
ずれか一方のみがオンしている状態となる。このため、
ＰチャネルトランジスタＰ１１とＮチャネルトランジス
タＮ１１とに貫通電流は流れなくなり、消費電力の増大
が防止される。
【００１７】次に、本発明の第２の実施例による入力バ
ッファ回路について、図２を参照して説明する。この実
施例は、第１の実施例をより具体化したものに相当す
る。第１の実施例と対比すると、レベル検出回路１が抵
抗Ｒ１、容量Ｃ１、ＮチャネルトランジスタＮ１及びＰ
チャネルトランジスタＰ１を有し、出力レベル保持回路
２がインバータＩＶ１〜ＩＶ３、容量Ｃ２、Ｎチャネル
トランジスタＮ２，Ｎ３、及びＰチャネルトランジスタ
Ｐ２，Ｐ３を有したものに相当する。
ッファ回路について、図２を参照して説明する。この実
施例は、第１の実施例をより具体化したものに相当す
る。第１の実施例と対比すると、レベル検出回路１が抵
抗Ｒ１、容量Ｃ１、ＮチャネルトランジスタＮ１及びＰ
チャネルトランジスタＰ１を有し、出力レベル保持回路
２がインバータＩＶ１〜ＩＶ３、容量Ｃ２、Ｎチャネル
トランジスタＮ２，Ｎ３、及びＰチャネルトランジスタ
Ｐ２，Ｐ３を有したものに相当する。
【００１８】レベル検出回路１において、Ｎチャネルト
ランジスタＮ１１のソースと抵抗Ｒ１２とを接続するノ
ードＮＢには、抵抗Ｒ１の一端が接続され、この抵抗Ｒ
１の他端はＮチャネルトランジスタＮ１のゲートとＰチ
ャネルトランジスタＰ１のゲートとに接続されている。
また、抵抗Ｒ１の他端とＮチャネルトランジスタＮ１の
ゲートとを接続するノードＮＥには、容量Ｃ１の一端が
接続され、この容量Ｃ１の他端は接地されている。Ｎチ
ャネルトランジスタＮ１のドレインとＰチャネルトラン
ジスタＰ１のドレインは共にノードＮＣに接続され、Ｎ
チャネルトランジスタＮ１のソースは接地電圧Ｖss端子
に接続され、トランジスタＰ１のソースは電源電圧Ｖcc
端子に接続されている。
ランジスタＮ１１のソースと抵抗Ｒ１２とを接続するノ
ードＮＢには、抵抗Ｒ１の一端が接続され、この抵抗Ｒ
１の他端はＮチャネルトランジスタＮ１のゲートとＰチ
ャネルトランジスタＰ１のゲートとに接続されている。
また、抵抗Ｒ１の他端とＮチャネルトランジスタＮ１の
ゲートとを接続するノードＮＥには、容量Ｃ１の一端が
接続され、この容量Ｃ１の他端は接地されている。Ｎチ
ャネルトランジスタＮ１のドレインとＰチャネルトラン
ジスタＰ１のドレインは共にノードＮＣに接続され、Ｎ
チャネルトランジスタＮ１のソースは接地電圧Ｖss端子
に接続され、トランジスタＰ１のソースは電源電圧Ｖcc
端子に接続されている。
【００１９】ノードＮＣは、出力レベル保持回路２の制
御端子に接続されたノードに相当し、インバータＩＶ３
の入力端が接続されている。外部出力端子ＯＵＴには、
インバータＩＶ１及びＩＶ２が直列に２段接続され、イ
ンバータＩＶ２の出力端はノードＮＤに接続されてい
る。また、インバータＩＶ１の出力端とインバータＩＶ
２の入力端との間には容量Ｃ２の一端が接続され、この
容量Ｃ２の他端は接地されている。
御端子に接続されたノードに相当し、インバータＩＶ３
の入力端が接続されている。外部出力端子ＯＵＴには、
インバータＩＶ１及びＩＶ２が直列に２段接続され、イ
ンバータＩＶ２の出力端はノードＮＤに接続されてい
る。また、インバータＩＶ１の出力端とインバータＩＶ
２の入力端との間には容量Ｃ２の一端が接続され、この
容量Ｃ２の他端は接地されている。
【００２０】電源電圧Ｖcc端子と接地電圧Ｖss端子との
間には、ＰチャネルトランジスタＰ２及びＰ３、Ｎチャ
ネルトランジスタＮ２及びＮ３が直列に接続されてい
る。ＰチャネルトランジスタＰ２のゲートは、ノードＮ
Ｃに接続されている。ＰチャネルトランジスタＰ３とＮ
チャネルトランジスタＮ２のゲートは、ノードＮＤに接
続されている。ＮチャネルトランジスタＮ３のゲート
は、インバータＩＶ３の出力端に接続されている。
間には、ＰチャネルトランジスタＰ２及びＰ３、Ｎチャ
ネルトランジスタＮ２及びＮ３が直列に接続されてい
る。ＰチャネルトランジスタＰ２のゲートは、ノードＮ
Ｃに接続されている。ＰチャネルトランジスタＰ３とＮ
チャネルトランジスタＮ２のゲートは、ノードＮＤに接
続されている。ＮチャネルトランジスタＮ３のゲート
は、インバータＩＶ３の出力端に接続されている。
【００２１】尚、図２に示された従来の回路と同一の要
素には、同一の番号を付して説明を省略する。
素には、同一の番号を付して説明を省略する。
【００２２】この第２の実施例の入力バッファ回路は、
次のように動作する。外部入力端子ＩＮに、論理「１」
又は「０」レベルの信号が入力された場合は、第１の実
施例において述べたように、ノードＮＢのレベルは限り
なく接地電圧Ｖss、即ち論理「０」レベルに近い。よっ
て、ノードＮＥのレベルもほぼ論理「０」レベルであ
り、ＮチャネルトランジスタＮ１はオフし、Ｐチャネル
トランジスタＰ１はオンする。これにより、ノードＮＣ
のレベルは論理「１」となりＰチャネルトランジスタＰ
２とＮチャネルトランジスタＮ３は共にオフする。この
ため、ＰチャネルトランジスタＰ１１とＮチャネルトラ
ンジスタＮ１１の動作には何等影響を与えず、図３に示
された従来の回路と同様に動作する。
次のように動作する。外部入力端子ＩＮに、論理「１」
又は「０」レベルの信号が入力された場合は、第１の実
施例において述べたように、ノードＮＢのレベルは限り
なく接地電圧Ｖss、即ち論理「０」レベルに近い。よっ
て、ノードＮＥのレベルもほぼ論理「０」レベルであ
り、ＮチャネルトランジスタＮ１はオフし、Ｐチャネル
トランジスタＰ１はオンする。これにより、ノードＮＣ
のレベルは論理「１」となりＰチャネルトランジスタＰ
２とＮチャネルトランジスタＮ３は共にオフする。この
ため、ＰチャネルトランジスタＰ１１とＮチャネルトラ
ンジスタＮ１１の動作には何等影響を与えず、図３に示
された従来の回路と同様に動作する。
【００２３】外部入力端子ＩＮに、論理「１」と「０」
の中間の不安定なレベルの信号が入力されると、ノード
ＮＡも不安定なレベルとなり、Ｐチャネルトランジスタ
Ｐ１１とＮチャネルトランジスタＮ１１が一旦共にオン
して貫通電流が流れる。ノードＮＢより抵抗Ｒ１２に電
流が流れるため、ノードＮＢのレベルがやや論理「１」
レベルへ上昇する。
の中間の不安定なレベルの信号が入力されると、ノード
ＮＡも不安定なレベルとなり、Ｐチャネルトランジスタ
Ｐ１１とＮチャネルトランジスタＮ１１が一旦共にオン
して貫通電流が流れる。ノードＮＢより抵抗Ｒ１２に電
流が流れるため、ノードＮＢのレベルがやや論理「１」
レベルへ上昇する。
【００２４】ノードＮＢのレベルが上昇すると、抵抗Ｒ
１に流れた電流が容量Ｃ１に充電され、ノードＮＥのレ
ベルが上昇して論理「１」に近くなる。このノードＮＥ
の電圧がゲートに入力されてＮチャネルトランジスタＮ
１がオンし、ＰチャネルトランジスタＰ１がオフして、
ノードＮＣのレベルは論理「０」となる。
１に流れた電流が容量Ｃ１に充電され、ノードＮＥのレ
ベルが上昇して論理「１」に近くなる。このノードＮＥ
の電圧がゲートに入力されてＮチャネルトランジスタＮ
１がオンし、ＰチャネルトランジスタＰ１がオフして、
ノードＮＣのレベルは論理「０」となる。
【００２５】これにより、ＰチャネルトランジスタＰ２
とＮチャネルトランジスタＮ３は共にオンする。このＰ
チャネルトランジスタＰ２とＮチャネルトランジスタＮ
３の間に直列に接続されたＰチャネルトランジスタＰ３
とＮチャネルトランジスタＮ２は、ノードＮＤのレベル
に応じていずれか一方がオンする。
とＮチャネルトランジスタＮ３は共にオンする。このＰ
チャネルトランジスタＰ２とＮチャネルトランジスタＮ
３の間に直列に接続されたＰチャネルトランジスタＰ３
とＮチャネルトランジスタＮ２は、ノードＮＤのレベル
に応じていずれか一方がオンする。
【００２６】このノードＮＤのレベルは、前に外部出力
端子ＯＵＴより出力されていた信号のレベルによって決
定される。この出力信号が論理「１」レベルのときは、
インバータ列ＩＶ１，ＩＶ２を介して所定時間遅延さ
れ、ノードＮＤのレベルは論理「１」となる。よって、
ＰチャネルトランジスタＰ３はオフし、Ｎチャネルトラ
ンジスタＮ２はオンするため、ノードＮＡは論理「０」
となる。これにより、外部出力端子ＯＵＴのレベルは前
の出力信号と同一レベルの論理「１」が維持される。
端子ＯＵＴより出力されていた信号のレベルによって決
定される。この出力信号が論理「１」レベルのときは、
インバータ列ＩＶ１，ＩＶ２を介して所定時間遅延さ
れ、ノードＮＤのレベルは論理「１」となる。よって、
ＰチャネルトランジスタＰ３はオフし、Ｎチャネルトラ
ンジスタＮ２はオンするため、ノードＮＡは論理「０」
となる。これにより、外部出力端子ＯＵＴのレベルは前
の出力信号と同一レベルの論理「１」が維持される。
【００２７】逆に、前の出力信号が論理「０」レベルの
ときはノードＮＤのレベルは論理「０」となり、Ｐチャ
ネルトランジスタＰ３はオンしＮチャネルトランジスタ
Ｎ２はオフする。このため、ノードＮＡのレベルは論理
「１」となる。これにより、外部出力端子ＯＵＴから
は、前の出力信号とやはり同一の論理「０」レベルの信
号の出力が維持される。
ときはノードＮＤのレベルは論理「０」となり、Ｐチャ
ネルトランジスタＰ３はオンしＮチャネルトランジスタ
Ｎ２はオフする。このため、ノードＮＡのレベルは論理
「１」となる。これにより、外部出力端子ＯＵＴから
は、前の出力信号とやはり同一の論理「０」レベルの信
号の出力が維持される。
【００２８】このように、本実施例によれば不安定なレ
ベルの信号が入力された場合にも、前の出力信号の出力
が維持され、ＰチャネルトランジスタＰ１１とＮチャネ
ルトランジスタＮ１１のいずれか一方のみがオンする。
従って、ＰチャネルトランジスタＰ１１とＮチャネルト
ランジスタＮ１１には貫通電流が流れない。この結果、
従来不安定なレベルの信号が入力された場合に生じてい
た消費電力の増大を防止することができる。
ベルの信号が入力された場合にも、前の出力信号の出力
が維持され、ＰチャネルトランジスタＰ１１とＮチャネ
ルトランジスタＮ１１のいずれか一方のみがオンする。
従って、ＰチャネルトランジスタＰ１１とＮチャネルト
ランジスタＮ１１には貫通電流が流れない。この結果、
従来不安定なレベルの信号が入力された場合に生じてい
た消費電力の増大を防止することができる。
【００２９】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、第１の実施例に
おけるレベル検出回路１、あるいは出力レベル保持回路
２は、第２の実施例によるものと異なっていてもよい。
即ち、レベル検出回路１が入力信号のレベルが不安定で
あることを検出し、このとき出力レベル保持回路２が出
力端子のレベルを維持するように動作するものであれば
よい。また、図２に示された抵抗Ｒ１と、容量Ｃ１及び
Ｃ２は素子として設けてもよく、あるいは配線に寄生す
る要素として素子としては付加しないものであってもよ
い。
発明を限定するものではない。例えば、第１の実施例に
おけるレベル検出回路１、あるいは出力レベル保持回路
２は、第２の実施例によるものと異なっていてもよい。
即ち、レベル検出回路１が入力信号のレベルが不安定で
あることを検出し、このとき出力レベル保持回路２が出
力端子のレベルを維持するように動作するものであれば
よい。また、図２に示された抵抗Ｒ１と、容量Ｃ１及び
Ｃ２は素子として設けてもよく、あるいは配線に寄生す
る要素として素子としては付加しないものであってもよ
い。
【００３０】また、第２の実施例において、インバータ
ＩＶ１とインバータＩＶ２は、回路を誤動作なく安定し
て動作させために、外部出力端子ＯＵＴのレベルがＰチ
ャネルトランジスタＰ３とＮチャネルトランジスタＮ３
のゲートに入力されるタイミングを遅延させるために設
けられている。しかし、この出力端子ＯＵＴとＰチャネ
ルトランジスタＰ３及びＮチャネルトランジスタＮ２の
ゲートとを接続する信号線に寄生する容量及び抵抗によ
り、必要な遅延時間が生じる場合には、インバータＩＶ
１及びＩＶ２を設ける必要はない。
ＩＶ１とインバータＩＶ２は、回路を誤動作なく安定し
て動作させために、外部出力端子ＯＵＴのレベルがＰチ
ャネルトランジスタＰ３とＮチャネルトランジスタＮ３
のゲートに入力されるタイミングを遅延させるために設
けられている。しかし、この出力端子ＯＵＴとＰチャネ
ルトランジスタＰ３及びＮチャネルトランジスタＮ２の
ゲートとを接続する信号線に寄生する容量及び抵抗によ
り、必要な遅延時間が生じる場合には、インバータＩＶ
１及びＩＶ２を設ける必要はない。
【００３１】
【発明の効果】以上説明したように、本発明の入力バッ
ファ回路は、外部入力端子に不安定なレベルの信号が入
力された場合、レベル検出回路によりこのことが検出さ
れ、出力レベル保持回路により外部出力端子のレベルが
検出され、このレベルの出力が維持されるように、第１
のインバータと第２のインバータとを接続しているノー
ドのレベルが制御され、第２のインバータは論理的に安
定した信号が外部入力端子に入力されているときの動作
状態となって貫通電流が流れず、消費電力が低減され
る。
ファ回路は、外部入力端子に不安定なレベルの信号が入
力された場合、レベル検出回路によりこのことが検出さ
れ、出力レベル保持回路により外部出力端子のレベルが
検出され、このレベルの出力が維持されるように、第１
のインバータと第２のインバータとを接続しているノー
ドのレベルが制御され、第２のインバータは論理的に安
定した信号が外部入力端子に入力されているときの動作
状態となって貫通電流が流れず、消費電力が低減され
る。
【図１】本発明の第１の実施例による入力バッファ回路
の構成を示した回路図。
の構成を示した回路図。
【図２】本発明の第２の実施例による入力バッファ回路
の構成を示した回路図。
の構成を示した回路図。
【図３】従来の入力バッファ回路の構成を示した回路
図。
図。
ＩＮ 入力端子 ＯＵＴ 出力端子 ＩＶ１〜ＩＶ３，ＩＶ１１ インバータ Ｐ１〜Ｐ３，Ｐ１１ Ｐチャネルトランジスタ Ｎ１〜Ｎ３，Ｎ１１ Ｎチャネルトランジスタ Ｒ１，Ｒ１１，Ｒ１２ 抵抗 Ｃ１，Ｃ２ 容量
Claims (2)
- 【請求項１】外部入力端子と外部出力端子との間に第１
のインバータと第２のインバータが直列に接続された入
力バッファ回路において、 前記外部入力端子に入力された信号のレベルが論理的に
不安定である場合、このことを検出するレベル検出回路
と、 前記レベル検出回路が前記信号のレベルは論理的に不安
定であると検出した場合、前記外部出力端子のレベルを
検出してこのレベルの出力が維持されるように、前記第
１のインバータと前記第２のインバータとを接続してい
るノードのレベルを制御する出力レベル保持回路とを備
えたことを特徴とする入力バッファ回路。 - 【請求項２】前記第２のインバータは、 一端が電源電圧端子に接続された第１の抵抗と、ソース
が前記第１の抵抗の他端に接続され、ドレインが前記外
部出力端子に接続され、ゲートが前記第１のインバータ
の出力端子に接続された第１のＰチャネルトランジスタ
と、ドレインが前記外部出力端子に接続され、ゲートが
前記第１のインバータの出力端子に接続された第１のＮ
チャネルトランジスタと、一端が前記第１のＮチャネル
トランジスタのソースに接続され、他端が接地電圧端子
に接続された第２の抵抗とを有し、 前記レベル検出回路は、 一端が前記第１のＮチャネルトランジスタのソースに接
続された第３の抵抗と、一端が前記第３の抵抗の他端に
接続され、他端が接地電圧端子に接続された第１の容量
と、ソースが電源電圧端子に接続され、ドレインが第１
のノードに接続され、ゲートが前記第３の抵抗の他端に
接続された第２のＰチャネルトランジスタと、ドレイン
が前記第１のノードに接続され、ソースが接地電圧端子
に接続され、ゲートが前記第３の抵抗の他端に接続され
た第２のＮチャネルトランジスタとを有し、 前記出力レベル保持回路は、 入力端子が前記外部出力端子に接続された第３のインバ
ータと、入力端子が前記第３のインバータの出力端子に
接続された第４のインバータと、前記第３のインバータ
の出力端子と接地電圧端子との間に接続された第２の容
量と、入力端子が前記第１のノードに接続された第５の
インバータと、ソースが電源電圧端子に接続され、ゲー
トが前記第１のノードに接続された第３のＰチャネルト
ランジスタと、ソースが前記第３のＰチャネルトランジ
スタのドレインに接続され、ドレインが前記第１のイン
バータの出力端子に接続され、ゲートが前記第４のイン
バータの出力端子に接続された第４のＰチャネルトラン
ジスタと、ドレインが前記第１のインバータの出力端子
に接続され、ゲートが前記第４のインバータの出力端子
に接続された第３のＮチャネルトランジスタと、ドレイ
ンが前記第３のＮチャネルトランジスタのソースに接続
され、ソースが接地電圧端子に接続され、ゲートが前記
第５のインバータの出力端子に接続された第４のＮチャ
ネルトランジスタとを有することを特徴とする請求項１
記載の入力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214341A JP2851211B2 (ja) | 1992-08-11 | 1992-08-11 | 入力バッファ回路 |
| US08/104,654 US5412259A (en) | 1992-08-11 | 1993-08-11 | Input buffer with level detector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214341A JP2851211B2 (ja) | 1992-08-11 | 1992-08-11 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661834A JPH0661834A (ja) | 1994-03-04 |
| JP2851211B2 true JP2851211B2 (ja) | 1999-01-27 |
Family
ID=16654164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214341A Expired - Fee Related JP2851211B2 (ja) | 1992-08-11 | 1992-08-11 | 入力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412259A (ja) |
| JP (1) | JP2851211B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828232A (en) * | 1995-11-16 | 1998-10-27 | Texas Instruments Incorporated | Circuit to reduce current and voltage spikes when switching inductive loads |
| US5852372A (en) * | 1996-02-20 | 1998-12-22 | Intergraph Corporation | Apparatus and method for signal handling on GTL-type buses |
| US6914451B2 (en) * | 2001-10-17 | 2005-07-05 | Optillion Operations Ab | Adaptive level binary logic |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142112A (ja) * | 1990-10-02 | 1992-05-15 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342065A (en) * | 1981-04-10 | 1982-07-27 | Tektronix, Inc. | Protection circuit for a data driver |
| US4760283A (en) * | 1986-08-29 | 1988-07-26 | Texas Instruments Incorporated | Dynamic input latch |
| US4806786A (en) * | 1987-11-02 | 1989-02-21 | Motorola, Inc. | Edge set/reset latch circuit having low device count |
| JPH04219012A (ja) * | 1990-12-19 | 1992-08-10 | Toshiba Corp | 半導体集積回路 |
| US5256914A (en) * | 1991-10-03 | 1993-10-26 | National Semiconductor Corporation | Short circuit protection circuit and method for output buffers |
-
1992
- 1992-08-11 JP JP4214341A patent/JP2851211B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-11 US US08/104,654 patent/US5412259A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142112A (ja) * | 1990-10-02 | 1992-05-15 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661834A (ja) | 1994-03-04 |
| US5412259A (en) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20071113 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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