JP2002260393A - 昇圧電圧発生回路 - Google Patents
昇圧電圧発生回路Info
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【課題】 基準電圧発生回路を不要とした昇圧電圧発生
回路を提供する。 【解決手段】 チャージポンプ回路Ｐ１を用いて昇圧電
圧を発生させる構成とした昇圧電圧発生回路に於いて、
チャージポンプ回路Ｐ１の出力に接続された抵抗分圧回
路（Ｒ１、Ｒ２）と、抵抗分圧回路の第１の出力ノード
Ｎ５の出力電圧と、第２の出力ノードＮ６の出力電圧と
を、それぞれ、そのゲート入力電圧とし、チャージポン
プ回路Ｐ１の出力電圧値が、予め設定された規定電圧値
であるときは、その電流値が等しく、且つ、チャージポ
ンプ回路Ｐ１の出力電圧値が上記規定電圧値から増減し
たときは、その電流値の増減量が相互に異なる様に、そ
のしきい値電圧（蓄積電荷量）が設定された一対のフラ
ッシュＥＥＰＲＯＭセルＦ１、Ｆ２を、その入力トラン
ジスタ対とするカレントミラー型差動増幅器を含み、チ
ャージポンプ回路Ｐ１の稼動・非稼動を制御する制御信
号ＥＮＢを出力するポンプ動作制御回路とを設ける。
回路を提供する。 【解決手段】 チャージポンプ回路Ｐ１を用いて昇圧電
圧を発生させる構成とした昇圧電圧発生回路に於いて、
チャージポンプ回路Ｐ１の出力に接続された抵抗分圧回
路（Ｒ１、Ｒ２）と、抵抗分圧回路の第１の出力ノード
Ｎ５の出力電圧と、第２の出力ノードＮ６の出力電圧と
を、それぞれ、そのゲート入力電圧とし、チャージポン
プ回路Ｐ１の出力電圧値が、予め設定された規定電圧値
であるときは、その電流値が等しく、且つ、チャージポ
ンプ回路Ｐ１の出力電圧値が上記規定電圧値から増減し
たときは、その電流値の増減量が相互に異なる様に、そ
のしきい値電圧（蓄積電荷量）が設定された一対のフラ
ッシュＥＥＰＲＯＭセルＦ１、Ｆ２を、その入力トラン
ジスタ対とするカレントミラー型差動増幅器を含み、チ
ャージポンプ回路Ｐ１の稼動・非稼動を制御する制御信
号ＥＮＢを出力するポンプ動作制御回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に於いて用いられる昇圧電圧発生回路に係るものであ
り、例えば、電源電圧以上の高いレベルに昇圧された電
圧を必要とする不揮発性半導体記憶装置等に利用して有
効な昇圧電圧発生回路に関するものである。
置に於いて用いられる昇圧電圧発生回路に係るものであ
り、例えば、電源電圧以上の高いレベルに昇圧された電
圧を必要とする不揮発性半導体記憶装置等に利用して有
効な昇圧電圧発生回路に関するものである。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置（フラッ
シュＥＥＰＲＯＭ）において低電圧化が進んでいる。高
速アクセスを保ちながら低電圧化を進める為にフラッシ
ュＥＥＰＲＯＭセルのゲートに接合されるワード線の選
択レベルを電源電圧以上に昇圧することが通常なされて
いる。
シュＥＥＰＲＯＭ）において低電圧化が進んでいる。高
速アクセスを保ちながら低電圧化を進める為にフラッシ
ュＥＥＰＲＯＭセルのゲートに接合されるワード線の選
択レベルを電源電圧以上に昇圧することが通常なされて
いる。
【０００３】昇圧電圧を得るための回路は従来技術にお
いて周知であり、図２に、一般的な昇圧電圧発生回路の
構成を示す。Ｐ型ＭＯＳＦＥＴ Ｔ８およびＴ９のソー
スは電源電圧Ｖｃｃに接続されており、Ｐ型ＭＯＳＦＥ
Ｔ Ｔ８のゲートおよびＰ型ＭＯＳＦＥＴ Ｔ９のゲー
ト、ドレインはノードＮ７に接続される。これによりＰ
型ＭＯＳＦＥＴ Ｔ８およびＴ９はカレントミラー回路
を構成し、Ｐ型ＭＯＳＦＥＴ Ｔ８とＴ９には同一量の
電流が流れる。ノードＮ７は、Ｎ型ＭＯＳＦＥＴ Ｔ１
０のドレインにも接続されており、Ｎ型ＭＯＳＦＥＴ
Ｔ１０のゲートには基準電圧発生回路Ｖ１より出力され
る基準電圧Ｖｒｅｆが与えられている。一方、Ｎ型ＭＯ
ＳＦＥＴ Ｔ１０と対を成すＮ型ＭＯＳＦＥＴ Ｔ１１
のゲートには、チャージポンプ回路Ｐ２の出力ノードＮ
９に出力される昇圧電圧Ｖｏｕｔを抵抗Ｒ３およびＲ４
を用いて抵抗分圧した電圧Ｖｄｉｖが与えられている。
なお、Ｎ型ＭＯＳＦＥＴ Ｔ１０およびＴ１１のソース
に、そのドレインが接続されている、ソース接地のＮ型
ＭＯＳＦＥＴ Ｔ１２は、パワーダウン制御とＮ型ＭＯ
ＳＦＥＴ Ｔ１０およびＴ１１のソース電位制御を行う
ためのものである。また、チャ―ジポンプ回路Ｐ２の出
力に接続されたキャパシタＣ２は、昇圧出力電圧平滑用
のものである。
いて周知であり、図２に、一般的な昇圧電圧発生回路の
構成を示す。Ｐ型ＭＯＳＦＥＴ Ｔ８およびＴ９のソー
スは電源電圧Ｖｃｃに接続されており、Ｐ型ＭＯＳＦＥ
Ｔ Ｔ８のゲートおよびＰ型ＭＯＳＦＥＴ Ｔ９のゲー
ト、ドレインはノードＮ７に接続される。これによりＰ
型ＭＯＳＦＥＴ Ｔ８およびＴ９はカレントミラー回路
を構成し、Ｐ型ＭＯＳＦＥＴ Ｔ８とＴ９には同一量の
電流が流れる。ノードＮ７は、Ｎ型ＭＯＳＦＥＴ Ｔ１
０のドレインにも接続されており、Ｎ型ＭＯＳＦＥＴ
Ｔ１０のゲートには基準電圧発生回路Ｖ１より出力され
る基準電圧Ｖｒｅｆが与えられている。一方、Ｎ型ＭＯ
ＳＦＥＴ Ｔ１０と対を成すＮ型ＭＯＳＦＥＴ Ｔ１１
のゲートには、チャージポンプ回路Ｐ２の出力ノードＮ
９に出力される昇圧電圧Ｖｏｕｔを抵抗Ｒ３およびＲ４
を用いて抵抗分圧した電圧Ｖｄｉｖが与えられている。
なお、Ｎ型ＭＯＳＦＥＴ Ｔ１０およびＴ１１のソース
に、そのドレインが接続されている、ソース接地のＮ型
ＭＯＳＦＥＴ Ｔ１２は、パワーダウン制御とＮ型ＭＯ
ＳＦＥＴ Ｔ１０およびＴ１１のソース電位制御を行う
ためのものである。また、チャ―ジポンプ回路Ｐ２の出
力に接続されたキャパシタＣ２は、昇圧出力電圧平滑用
のものである。
【０００４】上記の回路構成により、基準電圧Ｖｒｅｆ
と分圧電圧Ｖｄｉｖの電圧値が等しい時はＮ型ＭＯＳＦ
ＥＴ Ｔ１０およびＴ１１を流れる電流値も等しく、平
衡状態となる。しかしながら、例えば、チャージポンプ
回路の出力ノードＮ９に出力される昇圧電圧Ｖｏｕｔが
低下し、Ｖｄｉｖ電位がＶｒｅｆ電位に比べて低くなっ
た時は、Ｎ型ＭＯＳＦＥＴ Ｔ１１を流れる電流量が減
少し、Ｐ型ＭＯＳＦＥＴ Ｔ８のドレインとＮ型ＭＯＳ
ＦＥＴ Ｔ１１のドレインとを接続するノードＮ８の電
位が上昇する。これにより、ノードＮ８の電位を入力と
するインバータＩ４の出力信号であるチャージポンプ回
路イネーブル信号ＥＮＢがＬｏｗレベルになり、チャー
ジポンプ回路Ｐ２が稼動する。一方、Ｎ９ノードの昇圧
電圧Ｖｏｕｔが高くなり、Ｖｄｉｖ電位がＶｒｅｆ電位
に比べて高くなった場合は、Ｎ型ＭＯＳＦＥＴ Ｔ１１
を流れる電流が増加し、Ｎ８ノードの電位が低下する。
これにより、チャージポンプ回路イネーブル信号ＥＮＢ
がＨｉｇｈレベルになり、チャージポンプ回路Ｐ２の動
作が停止する。すなわち、ノードＮ８の電位は、Ｎ型Ｍ
ＯＳＦＥＴ Ｔ１０とＴ１１を流れる電流の比で決定さ
れ、平衡状態からのＮ９ノード電位の変化に応じてチャ
ージポンプ回路Ｐ２の動作制御を行い、その出力昇圧電
圧Ｖｏｕｔをほぼ一定電位に保持する回路構成となって
いる。
と分圧電圧Ｖｄｉｖの電圧値が等しい時はＮ型ＭＯＳＦ
ＥＴ Ｔ１０およびＴ１１を流れる電流値も等しく、平
衡状態となる。しかしながら、例えば、チャージポンプ
回路の出力ノードＮ９に出力される昇圧電圧Ｖｏｕｔが
低下し、Ｖｄｉｖ電位がＶｒｅｆ電位に比べて低くなっ
た時は、Ｎ型ＭＯＳＦＥＴ Ｔ１１を流れる電流量が減
少し、Ｐ型ＭＯＳＦＥＴ Ｔ８のドレインとＮ型ＭＯＳ
ＦＥＴ Ｔ１１のドレインとを接続するノードＮ８の電
位が上昇する。これにより、ノードＮ８の電位を入力と
するインバータＩ４の出力信号であるチャージポンプ回
路イネーブル信号ＥＮＢがＬｏｗレベルになり、チャー
ジポンプ回路Ｐ２が稼動する。一方、Ｎ９ノードの昇圧
電圧Ｖｏｕｔが高くなり、Ｖｄｉｖ電位がＶｒｅｆ電位
に比べて高くなった場合は、Ｎ型ＭＯＳＦＥＴ Ｔ１１
を流れる電流が増加し、Ｎ８ノードの電位が低下する。
これにより、チャージポンプ回路イネーブル信号ＥＮＢ
がＨｉｇｈレベルになり、チャージポンプ回路Ｐ２の動
作が停止する。すなわち、ノードＮ８の電位は、Ｎ型Ｍ
ＯＳＦＥＴ Ｔ１０とＴ１１を流れる電流の比で決定さ
れ、平衡状態からのＮ９ノード電位の変化に応じてチャ
ージポンプ回路Ｐ２の動作制御を行い、その出力昇圧電
圧Ｖｏｕｔをほぼ一定電位に保持する回路構成となって
いる。
【０００５】基準電圧Ｖｒｅｆを出力する基準電圧発生
回路についても多くの回路構成が存在しているが、特開
平７−７２９４４によると、集積回路用の精密電圧基準
回路を得る方法として、一対のフラッシュＥＥＰＲＯＭ
セル（フローティングゲート型ＭＯＳトランジスタ）を
用いたカレントミラー型差動増幅器が示されている。そ
の回路構成を図３に示す。Ｐ型ＭＯＳＦＥＴ Ｔ１３お
よびＴ１４のソースはチャージポンプ回路Ｐ３の出力電
位Ｖｏｕｔに接続されている。また、Ｐ型ＭＯＳＦＥＴ
Ｔ１３のゲート、ドレインおよびＰ型ＭＯＳＦＥＴ
Ｔ１４のゲートはノードＮ１２に接続されており、これ
によりＰ型ＭＯＳＦＥＴ Ｔ１３およびＴ１４はカレン
トミラー回路を構成し、Ｐ型ＭＯＳＦＥＴ Ｔ１３とＴ
１４には同一量の電流が流れる。Ｐ型ＭＯＳＦＥＴ Ｔ
１３とＴ１４のドレインは、Ｎ型ＭＯＳＦＥＴ Ｔ１５
またはＴ１６のドレインとそれぞれ接続され、さらに、
Ｎ型ＭＯＳＦＥＴ Ｔ１５、Ｔ１６のソースは、フロー
ティングゲートに異なる量の電荷を蓄積させたフラッシ
ュＥＥＰＲＯＭセルＦ３、Ｆ４のドレインと各々接続さ
れている。Ｎ型ＭＯＳＦＥＴ Ｔ１５、Ｔ１６は、フラ
ッシュＥＥＰＲＯＭセルＦ３、Ｆ４のドレイン電圧を１
Ｖ以下にするためのものであり、ここでは、そのゲート
電圧はＮ型ＭＯＳＦＥＴのしきい値電圧の２倍の電圧２
Ｖｔｎが印加されている。フラッシュＥＥＰＲＯＭセル
Ｆ３、Ｆ４のソースは双方とも接地電位に接続されてお
り、ゲートには、出力電位である基準電圧Ｖｒｅｆと、
該基準電圧Ｖｒｅｆを抵抗Ｒ５とＲ６で分圧した、ノー
ドＮ１０の抵抗分圧電圧がそれぞれ与えられており、出
力電位Ｖｒｅｆが規定電位の時にフラッシュＥＥＰＲＯ
ＭセルＦ３，Ｆ４を流れる電流値が等しく、平衡状態と
なるように、各フラッシュＥＥＰＲＯＭセルＦ３、Ｆ４
の蓄積電荷量は調整されている。
回路についても多くの回路構成が存在しているが、特開
平７−７２９４４によると、集積回路用の精密電圧基準
回路を得る方法として、一対のフラッシュＥＥＰＲＯＭ
セル（フローティングゲート型ＭＯＳトランジスタ）を
用いたカレントミラー型差動増幅器が示されている。そ
の回路構成を図３に示す。Ｐ型ＭＯＳＦＥＴ Ｔ１３お
よびＴ１４のソースはチャージポンプ回路Ｐ３の出力電
位Ｖｏｕｔに接続されている。また、Ｐ型ＭＯＳＦＥＴ
Ｔ１３のゲート、ドレインおよびＰ型ＭＯＳＦＥＴ
Ｔ１４のゲートはノードＮ１２に接続されており、これ
によりＰ型ＭＯＳＦＥＴ Ｔ１３およびＴ１４はカレン
トミラー回路を構成し、Ｐ型ＭＯＳＦＥＴ Ｔ１３とＴ
１４には同一量の電流が流れる。Ｐ型ＭＯＳＦＥＴ Ｔ
１３とＴ１４のドレインは、Ｎ型ＭＯＳＦＥＴ Ｔ１５
またはＴ１６のドレインとそれぞれ接続され、さらに、
Ｎ型ＭＯＳＦＥＴ Ｔ１５、Ｔ１６のソースは、フロー
ティングゲートに異なる量の電荷を蓄積させたフラッシ
ュＥＥＰＲＯＭセルＦ３、Ｆ４のドレインと各々接続さ
れている。Ｎ型ＭＯＳＦＥＴ Ｔ１５、Ｔ１６は、フラ
ッシュＥＥＰＲＯＭセルＦ３、Ｆ４のドレイン電圧を１
Ｖ以下にするためのものであり、ここでは、そのゲート
電圧はＮ型ＭＯＳＦＥＴのしきい値電圧の２倍の電圧２
Ｖｔｎが印加されている。フラッシュＥＥＰＲＯＭセル
Ｆ３、Ｆ４のソースは双方とも接地電位に接続されてお
り、ゲートには、出力電位である基準電圧Ｖｒｅｆと、
該基準電圧Ｖｒｅｆを抵抗Ｒ５とＲ６で分圧した、ノー
ドＮ１０の抵抗分圧電圧がそれぞれ与えられており、出
力電位Ｖｒｅｆが規定電位の時にフラッシュＥＥＰＲＯ
ＭセルＦ３，Ｆ４を流れる電流値が等しく、平衡状態と
なるように、各フラッシュＥＥＰＲＯＭセルＦ３、Ｆ４
の蓄積電荷量は調整されている。
【０００６】かかる回路構成に於いて、出力電圧Ｖｒｅ
ｆが低い時はフラッシュＥＥＰＲＯＭセルＦ４を流れる
電流量がＦ３を流れる電流量よりも大きく減少しノード
Ｎ１１の電位が上昇する。これにより、通常のＮ型ＭＯ
ＳＦＥＴよりもしきい値電圧の低いＮ型ＭＯＳＦＥＴ
Ｔ１７のゲート電圧が上がり、チャージポンプ回路Ｐ３
の出力電位Ｖｏｕｔを出力ノード（Ｖｒｅｆ）に伝え
る。一方、出力電位Ｖｒｅｆが高い時はフラッシュＥＥ
ＰＲＯＭセルＦ４を流れる電流量がＦ３を流れる電流量
よりも大きく増加し、ノードＮ１１の電位が低下するた
め、Ｎ型ＭＯＳＦＥＴ Ｔ１７にてＶｏｕｔとＶｒｅｆ
の接続を切断する。以上の動作により、基準電圧Ｖｒｅ
ｆの電位をほぼ一定の電位に保持することを可能として
いる。上記で示したように、この基準電圧発生回路は、
低電圧では動作せず電源としてチャージポンプ回路によ
る昇圧電圧を必要とする。
ｆが低い時はフラッシュＥＥＰＲＯＭセルＦ４を流れる
電流量がＦ３を流れる電流量よりも大きく減少しノード
Ｎ１１の電位が上昇する。これにより、通常のＮ型ＭＯ
ＳＦＥＴよりもしきい値電圧の低いＮ型ＭＯＳＦＥＴ
Ｔ１７のゲート電圧が上がり、チャージポンプ回路Ｐ３
の出力電位Ｖｏｕｔを出力ノード（Ｖｒｅｆ）に伝え
る。一方、出力電位Ｖｒｅｆが高い時はフラッシュＥＥ
ＰＲＯＭセルＦ４を流れる電流量がＦ３を流れる電流量
よりも大きく増加し、ノードＮ１１の電位が低下するた
め、Ｎ型ＭＯＳＦＥＴ Ｔ１７にてＶｏｕｔとＶｒｅｆ
の接続を切断する。以上の動作により、基準電圧Ｖｒｅ
ｆの電位をほぼ一定の電位に保持することを可能として
いる。上記で示したように、この基準電圧発生回路は、
低電圧では動作せず電源としてチャージポンプ回路によ
る昇圧電圧を必要とする。
【０００７】チャージポンプ回路についても多くの回路
構成が存在しているが、代表的なものを図４に示してい
る。Ｎ型ＭＯＳＦＥＴ Ｔ１８、Ｔ１９、Ｔ２０は直列
に接続されており、それぞれのＮ型ＭＯＳＦＥＴのゲー
トは、それぞれドレインと接続されることにより、ソー
スからドレインへの逆流防止のＭＯＳダイオードとして
働いている。Ｐ型ＭＯＳＦＥＴ Ｔ２１は、チャージポ
ンプ回路のイネーブル信号ＥＮＢを受けて電源電圧Ｖｃ
ｃを回路に供給するためのものである。Ｃ３およびＣ４
はキャパシタであり、キャパシタＣ３は、Ｎ型ＭＯＳＦ
ＥＴ Ｔ１９のゲートに接続されているノードＮ１５
と、クロック信号ＣＬＫ１を受けて駆動されるインバー
タＩ５の出力ノードＮ１７との間に接続されている。一
方、キャパシタＣ４は、クロック信号ＣＬＫ２受けて駆
動されるインバータＩ６の出力ノードＮ１８と、Ｎ型Ｍ
ＯＳＦＥＴ Ｔ２０のゲートに接続されるノードＮ１６
との間に接続されている。
構成が存在しているが、代表的なものを図４に示してい
る。Ｎ型ＭＯＳＦＥＴ Ｔ１８、Ｔ１９、Ｔ２０は直列
に接続されており、それぞれのＮ型ＭＯＳＦＥＴのゲー
トは、それぞれドレインと接続されることにより、ソー
スからドレインへの逆流防止のＭＯＳダイオードとして
働いている。Ｐ型ＭＯＳＦＥＴ Ｔ２１は、チャージポ
ンプ回路のイネーブル信号ＥＮＢを受けて電源電圧Ｖｃ
ｃを回路に供給するためのものである。Ｃ３およびＣ４
はキャパシタであり、キャパシタＣ３は、Ｎ型ＭＯＳＦ
ＥＴ Ｔ１９のゲートに接続されているノードＮ１５
と、クロック信号ＣＬＫ１を受けて駆動されるインバー
タＩ５の出力ノードＮ１７との間に接続されている。一
方、キャパシタＣ４は、クロック信号ＣＬＫ２受けて駆
動されるインバータＩ６の出力ノードＮ１８と、Ｎ型Ｍ
ＯＳＦＥＴ Ｔ２０のゲートに接続されるノードＮ１６
との間に接続されている。
【０００８】上記回路構成に於いて、最初、Ｎ１５ノー
ドは電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ Ｔ１８のし
きい値電圧Ｖｔｎを引いた値、Ｖｃｃ−Ｖｔｎである
が、クロック信号ＣＬＫ１がＶｃｃから０Ｖへ変化する
ことにより、Ｎ１７ノードは０ＶからＶｃｃへ昇圧さ
れ、それに伴いＮ１５ノードは２Ｖｃｃ−Ｖｔｎへと昇
圧される。Ｎ１６ノードについては、Ｎ１５ノード電位
からＮ型ＭＯＳＦＥＴ Ｔ１９のしきい値Ｖｔｎを引い
た値、２Ｖｃｃ−２Ｖｔｎになった状態から、クロック
信号ＣＬＫ２をＶｃｃから０Ｖへ変化させることによ
り、Ｎ１８ノードは０ＶからＶｃｃへ昇圧され、それに
伴いＮ１６ノードは３Ｖｃｃ−２Ｖｔｎへ昇圧される構
成となっている。このようにして、昇圧動作が実行され
る。このチャージポンプ回路は、基準電圧発生回路が動
作中は常に稼動しており、また、電源電圧Ｖｃｃの電位
変化に応じて出力電圧Ｖｏｕｔも変動する構成となって
いる。このチャージポンプ回路の出力電位を一定電位に
保持できる構成とすることも可能であるが、そのために
は、もう１つの基準電圧発生回路が必要となる。
ドは電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ Ｔ１８のし
きい値電圧Ｖｔｎを引いた値、Ｖｃｃ−Ｖｔｎである
が、クロック信号ＣＬＫ１がＶｃｃから０Ｖへ変化する
ことにより、Ｎ１７ノードは０ＶからＶｃｃへ昇圧さ
れ、それに伴いＮ１５ノードは２Ｖｃｃ−Ｖｔｎへと昇
圧される。Ｎ１６ノードについては、Ｎ１５ノード電位
からＮ型ＭＯＳＦＥＴ Ｔ１９のしきい値Ｖｔｎを引い
た値、２Ｖｃｃ−２Ｖｔｎになった状態から、クロック
信号ＣＬＫ２をＶｃｃから０Ｖへ変化させることによ
り、Ｎ１８ノードは０ＶからＶｃｃへ昇圧され、それに
伴いＮ１６ノードは３Ｖｃｃ−２Ｖｔｎへ昇圧される構
成となっている。このようにして、昇圧動作が実行され
る。このチャージポンプ回路は、基準電圧発生回路が動
作中は常に稼動しており、また、電源電圧Ｖｃｃの電位
変化に応じて出力電圧Ｖｏｕｔも変動する構成となって
いる。このチャージポンプ回路の出力電位を一定電位に
保持できる構成とすることも可能であるが、そのために
は、もう１つの基準電圧発生回路が必要となる。
【０００９】
【発明が解決しようとする課題】これまで述べてきたよ
うに、フラッシュＥＥＰＲＯＭセルを使用した基準電圧
発生回路は、チャージポンプ回路を必要とする。また、
ワード線電位の昇圧等に使用する昇圧電位を得るために
もチャージポンプ回路を必要とする。つまり、チャージ
ポンプ回路を２つ必要とすることとなる。１対のフラッ
シュＥＥＰＲＯＭセルを利用した基準電圧発生回路を使
用せずにチャージポンプ回路の制御を行う場合でも、基
準電圧発生回路の存在は出力電位を一定に保持する上で
不可欠であった。
うに、フラッシュＥＥＰＲＯＭセルを使用した基準電圧
発生回路は、チャージポンプ回路を必要とする。また、
ワード線電位の昇圧等に使用する昇圧電位を得るために
もチャージポンプ回路を必要とする。つまり、チャージ
ポンプ回路を２つ必要とすることとなる。１対のフラッ
シュＥＥＰＲＯＭセルを利用した基準電圧発生回路を使
用せずにチャージポンプ回路の制御を行う場合でも、基
準電圧発生回路の存在は出力電位を一定に保持する上で
不可欠であった。
【００１０】本発明は、上記従来技術に於ける問題点を
解決すべくなされたものであり、チャージポンプ回路を
用いて昇圧電圧を発生させる構成とした昇圧電圧発生回
路に於いて、基準電圧発生回路を用いずにチャージポン
プ回路からの昇圧電位を一定電位に制御することを可能
とした昇圧電圧発生回路を提供するものである。
解決すべくなされたものであり、チャージポンプ回路を
用いて昇圧電圧を発生させる構成とした昇圧電圧発生回
路に於いて、基準電圧発生回路を用いずにチャージポン
プ回路からの昇圧電位を一定電位に制御することを可能
とした昇圧電圧発生回路を提供するものである。
【００１１】
【課題を解決するための手段】本発明（第１発明）の昇
圧電圧発生回路は、チャージポンプ回路を用いて昇圧電
圧を発生させる構成とした昇圧電圧発生回路に於いて、
上記チャージポンプ回路の出力に接続された抵抗分圧回
路と、一対のトランジスタであって、上記抵抗分圧回路
の第１の出力端子の出力電圧と、第２の出力端子の出力
電圧とを、それぞれ、そのゲート入力電圧とし、上記チ
ャージポンプ回路の出力電圧値が、予め設定された規定
電圧値であるときは、その電流値が等しく、且つ、上記
チャージポンプ回路の出力電圧値が上記規定電圧値から
増減したときは、その電流値の増減量が相互に異なる様
に、そのしきい値電圧が設定された一対のトランジスタ
を含み、該一対のトランジスタに於ける電流量の大小を
検出して、上記チャージポンプ回路の稼動・非稼動を制
御する制御信号を出力するポンプ動作制御回路とを設け
て成ることを特徴とするものである。
圧電圧発生回路は、チャージポンプ回路を用いて昇圧電
圧を発生させる構成とした昇圧電圧発生回路に於いて、
上記チャージポンプ回路の出力に接続された抵抗分圧回
路と、一対のトランジスタであって、上記抵抗分圧回路
の第１の出力端子の出力電圧と、第２の出力端子の出力
電圧とを、それぞれ、そのゲート入力電圧とし、上記チ
ャージポンプ回路の出力電圧値が、予め設定された規定
電圧値であるときは、その電流値が等しく、且つ、上記
チャージポンプ回路の出力電圧値が上記規定電圧値から
増減したときは、その電流値の増減量が相互に異なる様
に、そのしきい値電圧が設定された一対のトランジスタ
を含み、該一対のトランジスタに於ける電流量の大小を
検出して、上記チャージポンプ回路の稼動・非稼動を制
御する制御信号を出力するポンプ動作制御回路とを設け
て成ることを特徴とするものである。
【００１２】また、本発明（第２発明）の昇圧電圧発生
回路は、上記第１発明の昇圧電圧発生回路に於いて、上
記ポンプ動作制御回路が、上記一対のトランジスタを、
その入力トランジスタ対とするカレントミラー型差動増
幅器を含んで構成されて成ることを特徴とするものであ
る。
回路は、上記第１発明の昇圧電圧発生回路に於いて、上
記ポンプ動作制御回路が、上記一対のトランジスタを、
その入力トランジスタ対とするカレントミラー型差動増
幅器を含んで構成されて成ることを特徴とするものであ
る。
【００１３】更に、本発明（第３発明）の昇圧電圧発生
回路は、上記第１発明または第２発明の昇圧電圧発生回
路に於いて、上記一対のトランジスタが、そのフローテ
ィングゲートに、相互に異なる量の電荷が蓄積されたフ
ローティングゲート型ＭＯＳトランジスタであることを
特徴とするものである。
回路は、上記第１発明または第２発明の昇圧電圧発生回
路に於いて、上記一対のトランジスタが、そのフローテ
ィングゲートに、相互に異なる量の電荷が蓄積されたフ
ローティングゲート型ＭＯＳトランジスタであることを
特徴とするものである。
【００１４】かかる本発明によれば、チャージポンプ回
路を用いて昇圧電圧を発生させる構成とした昇圧電圧発
生回路に於いて、その内部にチャージポンプ回路を必要
とする基準電圧発生回路を設けることなく、出力電圧を
所定の規定電位に保持することが可能となるものであ
る。すなわち、本発明は、従来の昇圧電圧発生回路に於
いては、昇圧電圧発生用と基準電圧発生用とに、それぞ
れ、設ける必要があり、その結果、全体として、２つ必
要であったチャージポンプ回路を、昇圧電圧発生用チャ
ージポンプ回路を、基準電圧発生用にも兼用する構成と
して、１つのチャージポンプ回路のみで、安定した昇圧
電圧の出力を可能としたものである。チャージポンプ回
路は、その構成からチップ面積に大きく関わる要因であ
り、兼用することでチップ面積の削減になる。また、基
準電圧発生回路を使用しないことにより、消費電流削減
・チップ面積削減・制御回路削減につながるものであ
る。
路を用いて昇圧電圧を発生させる構成とした昇圧電圧発
生回路に於いて、その内部にチャージポンプ回路を必要
とする基準電圧発生回路を設けることなく、出力電圧を
所定の規定電位に保持することが可能となるものであ
る。すなわち、本発明は、従来の昇圧電圧発生回路に於
いては、昇圧電圧発生用と基準電圧発生用とに、それぞ
れ、設ける必要があり、その結果、全体として、２つ必
要であったチャージポンプ回路を、昇圧電圧発生用チャ
ージポンプ回路を、基準電圧発生用にも兼用する構成と
して、１つのチャージポンプ回路のみで、安定した昇圧
電圧の出力を可能としたものである。チャージポンプ回
路は、その構成からチップ面積に大きく関わる要因であ
り、兼用することでチップ面積の削減になる。また、基
準電圧発生回路を使用しないことにより、消費電流削減
・チップ面積削減・制御回路削減につながるものであ
る。
【００１５】
【発明の実施の形態】以下、本発明に従って構成された
昇圧電圧発生回路が示されている図１を参照して詳細に
説明する。
昇圧電圧発生回路が示されている図１を参照して詳細に
説明する。
【００１６】この昇圧電圧発生回路は、ほぼ同一構成の
一対の、電気的に消去可能であり、プログラム可能な読
み出し専用フラッシュメモリセル（フローティングゲー
ト型ＭＯＳトランジスタ）Ｆ１、Ｆ２を含む。フラッシ
ュＥＥＰＲＯＭセルはフローティングゲートに注入され
た電荷（電子）の蓄積量に従って情報を記憶する。その
フローティングゲートに異なる電荷を持たせるようにプ
ログラムされた一対のフラッシュＥＥＰＲＯＭセルF
１、Ｆ２を含むカレントミラー型差動増幅器を形成し
て、チャージポンプ回路Ｐ１を制御する構成となってい
る。フローティングゲートに電子が多く注入されている
状態においては、チャネル領域には反転層が形成されに
くく、このためメモリセルのしきい値電圧は高くなる。
フラッシュＥＥＰＲＯＭセルＦ２は、そのようにして、
高しきい値電圧に設定されている。一方、フローティン
グゲートから電子が放出されている、若しくは、フロー
ティングゲートに電子が少なく注入されている状態で
は、チャネル領域には反転層が形成されやすく、このメ
モリセルのしきい値電圧は低くなる。フラッシュＥＥＰ
ＲＯＭセルＦ１は、このようにして、低しきい値電圧に
設定されている。
一対の、電気的に消去可能であり、プログラム可能な読
み出し専用フラッシュメモリセル（フローティングゲー
ト型ＭＯＳトランジスタ）Ｆ１、Ｆ２を含む。フラッシ
ュＥＥＰＲＯＭセルはフローティングゲートに注入され
た電荷（電子）の蓄積量に従って情報を記憶する。その
フローティングゲートに異なる電荷を持たせるようにプ
ログラムされた一対のフラッシュＥＥＰＲＯＭセルF
１、Ｆ２を含むカレントミラー型差動増幅器を形成し
て、チャージポンプ回路Ｐ１を制御する構成となってい
る。フローティングゲートに電子が多く注入されている
状態においては、チャネル領域には反転層が形成されに
くく、このためメモリセルのしきい値電圧は高くなる。
フラッシュＥＥＰＲＯＭセルＦ２は、そのようにして、
高しきい値電圧に設定されている。一方、フローティン
グゲートから電子が放出されている、若しくは、フロー
ティングゲートに電子が少なく注入されている状態で
は、チャネル領域には反転層が形成されやすく、このメ
モリセルのしきい値電圧は低くなる。フラッシュＥＥＰ
ＲＯＭセルＦ１は、このようにして、低しきい値電圧に
設定されている。
【００１７】ノードＮ１はＰ型ＭＯＳＦＥＴ Ｔ１のゲ
ート、ドレイン、およびP型ＭＯＳＦＥＴ Ｔ２のゲー
トへ接続される。また、P型ＭＯＳＦＥＴ Ｔ１および
Ｔ２のソースは、それぞれ、電源電圧Ｖｃｃに接続され
ている。これによりＰ型ＭＯＳＦＥＴ Ｔ１およびＴ２
はカレントミラー回路を構成し、Ｐ型ＭＯＳＦＥＴＴ１
とＴ２には同一量の電流が流れる。Ｎ型ＭＯＳＦＥＴ
Ｔ３、Ｔ４は、フラッシュＥＥＰＲＯＭセルＦ１、Ｆ２
のドレイン電圧（ノードＮ２、Ｎ３の電位）を１Ｖ以下
に制御するために使用されているものであり、例えば、
ノードＮ２の電圧が高い場合はインバータＩ１の出力が
Ｌｏｗレベルになり、Ｎ型ＭＯＳＦＥＴ Ｔ３のゲート
がＬｏｗレベルになる。これにより、電圧の上昇を抑え
る。一方、ノードＮ２の電圧が低い場合には、インバー
タＩ１の出力がＨｉｇｈレベルとなり、Ｎ型ＭＯＳＦＥ
Ｔ Ｔ３のゲートがＨｉｇｈレベルとなり、ノードＮ２
をさらに昇圧するよう作用する。ノードＮ３についても
同様な振る舞いをし、電圧を１Ｖ以下に保持する。フラ
ッシュＥＥＰＲＯＭセルＦ１、Ｆ２のソースは、接地電
位に接続されている。
ート、ドレイン、およびP型ＭＯＳＦＥＴ Ｔ２のゲー
トへ接続される。また、P型ＭＯＳＦＥＴ Ｔ１および
Ｔ２のソースは、それぞれ、電源電圧Ｖｃｃに接続され
ている。これによりＰ型ＭＯＳＦＥＴ Ｔ１およびＴ２
はカレントミラー回路を構成し、Ｐ型ＭＯＳＦＥＴＴ１
とＴ２には同一量の電流が流れる。Ｎ型ＭＯＳＦＥＴ
Ｔ３、Ｔ４は、フラッシュＥＥＰＲＯＭセルＦ１、Ｆ２
のドレイン電圧（ノードＮ２、Ｎ３の電位）を１Ｖ以下
に制御するために使用されているものであり、例えば、
ノードＮ２の電圧が高い場合はインバータＩ１の出力が
Ｌｏｗレベルになり、Ｎ型ＭＯＳＦＥＴ Ｔ３のゲート
がＬｏｗレベルになる。これにより、電圧の上昇を抑え
る。一方、ノードＮ２の電圧が低い場合には、インバー
タＩ１の出力がＨｉｇｈレベルとなり、Ｎ型ＭＯＳＦＥ
Ｔ Ｔ３のゲートがＨｉｇｈレベルとなり、ノードＮ２
をさらに昇圧するよう作用する。ノードＮ３についても
同様な振る舞いをし、電圧を１Ｖ以下に保持する。フラ
ッシュＥＥＰＲＯＭセルＦ１、Ｆ２のソースは、接地電
位に接続されている。
【００１８】Ｎ型ＭＯＳＦＥＴ Ｔ５は、チャージポン
プ回路Ｐ１のアシストを行うためのＭＯＳダイオードで
あり、通常のＮ型ＭＯＳＦＥＴよりもしきい値の低いト
ランジスタを使用しており、特に電源立ち上げ時のポン
プ回路の出力電位アシストを行っている。また、チャ―
ジポンプ回路Ｐ１の出力に接続されたキャパシタＣ１
（１ｎＦ）は、昇圧出力電圧平滑用のものである。な
お、チャージポンプ回路Ｐ１としては、図４に示した構
成のものを用いることができる。他の構成のチャ―ジポ
ンプ回路を用いる構成としてもよいことは言うまでもな
い。
プ回路Ｐ１のアシストを行うためのＭＯＳダイオードで
あり、通常のＮ型ＭＯＳＦＥＴよりもしきい値の低いト
ランジスタを使用しており、特に電源立ち上げ時のポン
プ回路の出力電位アシストを行っている。また、チャ―
ジポンプ回路Ｐ１の出力に接続されたキャパシタＣ１
（１ｎＦ）は、昇圧出力電圧平滑用のものである。な
お、チャージポンプ回路Ｐ１としては、図４に示した構
成のものを用いることができる。他の構成のチャ―ジポ
ンプ回路を用いる構成としてもよいことは言うまでもな
い。
【００１９】チャージポンプ回路Ｐ１の出力には、抵抗
Ｒ１とＲ２とから成る抵抗分圧回路が接続されている。
ノードＮ６は１対の抵抗Ｒ１とＲ２を用いてチャージポ
ンプ回路Ｐ１の出力電圧であるノードＮ５の電圧Ｖｏｕ
ｔを抵抗分圧した電圧を有している。本実施形態におい
ては抵抗Ｒ１とＲ２の抵抗値は等しく設定されている。
すなわち、ノードＮ６の電圧はノードＮ５の出力電圧の
１／２の値であるが、このノードＮ６は上記フラッシュ
ＥＥＰＲＯＭセルＦ１のゲートに接続されおり、ノード
Ｎ５についてはフラッシュＥＥＰＲＯＭセルＦ２のゲー
トに接続されている。
Ｒ１とＲ２とから成る抵抗分圧回路が接続されている。
ノードＮ６は１対の抵抗Ｒ１とＲ２を用いてチャージポ
ンプ回路Ｐ１の出力電圧であるノードＮ５の電圧Ｖｏｕ
ｔを抵抗分圧した電圧を有している。本実施形態におい
ては抵抗Ｒ１とＲ２の抵抗値は等しく設定されている。
すなわち、ノードＮ６の電圧はノードＮ５の出力電圧の
１／２の値であるが、このノードＮ６は上記フラッシュ
ＥＥＰＲＯＭセルＦ１のゲートに接続されおり、ノード
Ｎ５についてはフラッシュＥＥＰＲＯＭセルＦ２のゲー
トに接続されている。
【００２０】チャージポンプ回路Ｐ１の出力電圧である
ノードＮ５の電位が低下した場合、フラッシュＥＥＰＲ
ＯＭセルＦ２のゲート電圧が低下するため、フラッシュ
ＥＥＰＲＯＭＦ２を流れる電流Ｉｆ２は減少する。一
方、フラッシュＥＥＰＲＯＭセルＦ１のゲート電圧も低
下するが、抵抗Ｒ１およびＲ２によりノードＮ６の電位
はノードＮ５の電位の１／２に分割されているため、電
流Ｉｆ１の変化量はフラッシュＥＥＰＲＯＭセルＦ２に
於ける電流Ｉｆ２の変化量よりも少ないものとなる。よ
って、Ｉｆ１＝Ｉｆ２の平衡状態からＩｆ１＞Ｉｆ２と
なる。これにより、Ｐ型ＭＯＳＦＥＴ Ｔ２のドレイン
とＮ型ＭＯＳＦＥＴ Ｔ４のドレインの接続点であるノ
ードＮ４の電圧は上昇し、インバータＩ３の出力信号で
あるチャージポンプ回路イネーブル信号ＥＮＢは、Ｌｏ
ｗレベルとなり、チャージポンプ回路Ｐ１が稼動され
る。これにより、チャージポンプ回路Ｐ１の出力電位で
あるノードＮ５は昇圧される。
ノードＮ５の電位が低下した場合、フラッシュＥＥＰＲ
ＯＭセルＦ２のゲート電圧が低下するため、フラッシュ
ＥＥＰＲＯＭＦ２を流れる電流Ｉｆ２は減少する。一
方、フラッシュＥＥＰＲＯＭセルＦ１のゲート電圧も低
下するが、抵抗Ｒ１およびＲ２によりノードＮ６の電位
はノードＮ５の電位の１／２に分割されているため、電
流Ｉｆ１の変化量はフラッシュＥＥＰＲＯＭセルＦ２に
於ける電流Ｉｆ２の変化量よりも少ないものとなる。よ
って、Ｉｆ１＝Ｉｆ２の平衡状態からＩｆ１＞Ｉｆ２と
なる。これにより、Ｐ型ＭＯＳＦＥＴ Ｔ２のドレイン
とＮ型ＭＯＳＦＥＴ Ｔ４のドレインの接続点であるノ
ードＮ４の電圧は上昇し、インバータＩ３の出力信号で
あるチャージポンプ回路イネーブル信号ＥＮＢは、Ｌｏ
ｗレベルとなり、チャージポンプ回路Ｐ１が稼動され
る。これにより、チャージポンプ回路Ｐ１の出力電位で
あるノードＮ５は昇圧される。
【００２１】一方、Ｎ５ノードがチャージポンプ回路Ｐ
１により昇圧されると、フラッシュＥＥＰＲＯＭセルＦ
２のゲート電圧が上昇し、Ｆ２を流れる電流Ｉｆ２が増
加する。また、フラッシュＥＥＰＲＯＭセルＦ１のゲー
ト電圧も上昇するため、Ｆ１を流れる電流Ｉｆ１も増加
する。しかしながら、上記で述べたように、増加量はフ
ラッシュＥＥＰＲＯＭセルＦ２に於ける増加量より少な
いものとなる。よって、Ｉｆ１＜Ｉｆ２となり、ノード
Ｎ４の電位は低下する。これにより、インバータ回路Ｉ
３の出力信号であるチャージポンプ回路イネーブル信号
ＥＮＢは、Ｈｉｇｈレベルとなり、チャージポンプ回路
Ｐ１は非稼動状態となる。チャージポンプ回路が非稼動
（スタンバイ）状態になると、ノードＮ５の昇圧は止ま
る。
１により昇圧されると、フラッシュＥＥＰＲＯＭセルＦ
２のゲート電圧が上昇し、Ｆ２を流れる電流Ｉｆ２が増
加する。また、フラッシュＥＥＰＲＯＭセルＦ１のゲー
ト電圧も上昇するため、Ｆ１を流れる電流Ｉｆ１も増加
する。しかしながら、上記で述べたように、増加量はフ
ラッシュＥＥＰＲＯＭセルＦ２に於ける増加量より少な
いものとなる。よって、Ｉｆ１＜Ｉｆ２となり、ノード
Ｎ４の電位は低下する。これにより、インバータ回路Ｉ
３の出力信号であるチャージポンプ回路イネーブル信号
ＥＮＢは、Ｈｉｇｈレベルとなり、チャージポンプ回路
Ｐ１は非稼動状態となる。チャージポンプ回路が非稼動
（スタンバイ）状態になると、ノードＮ５の昇圧は止ま
る。
【００２２】フラッシュＥＥＰＲＯＭセルに於けるソー
ス・ドレイン電流Ｉｄｓ／ゲート電圧Ｖｇｓの関係を示
したものが図５になる。Ｉｆ１とＩｆ２の交点Ａが電流
が等しく流れている時点であり、この状態からの電流・
電圧変化を増幅させた信号をチャージポンプ回路のオン
・オフ信号ＥＮＢとして、チャージポンプ回路Ｐ１の動
作を制御する。
ス・ドレイン電流Ｉｄｓ／ゲート電圧Ｖｇｓの関係を示
したものが図５になる。Ｉｆ１とＩｆ２の交点Ａが電流
が等しく流れている時点であり、この状態からの電流・
電圧変化を増幅させた信号をチャージポンプ回路のオン
・オフ信号ＥＮＢとして、チャージポンプ回路Ｐ１の動
作を制御する。
【００２３】以上のサイクルを繰り返すことにより、常
にほぼ一定の昇圧電位をＮ５ノードに出力することとな
る。ほぼ同一のフラッシュＥＥＰＲＯＭセルを採用する
ことによりゲート−ソース間電圧Ｖｇｓが等しい時に等
しい電流を流すわけであるから、抵抗Ｒ１、Ｒ２の抵抗
比を１：１に設定し、フラッシュＥＥＰＲＯＭセルＦ１
のしきい値電圧を２Ｖに設定した場合、例えば、昇圧電
位を４Ｖで一定にしたい時はフラッシュＥＥＰＲＯＭセ
ルＦ２のしきい値電圧を４Ｖに、また、昇圧電位を５Ｖ
で一定にしたい時はＦ２のしきい値電圧を４．５Ｖにす
れば制御可能である。また、フラッシュＥＥＰＲＯＭＦ
１のしきい値電圧を可能な限り下げることにより低電圧
領域でも安定した動作をするものである。
にほぼ一定の昇圧電位をＮ５ノードに出力することとな
る。ほぼ同一のフラッシュＥＥＰＲＯＭセルを採用する
ことによりゲート−ソース間電圧Ｖｇｓが等しい時に等
しい電流を流すわけであるから、抵抗Ｒ１、Ｒ２の抵抗
比を１：１に設定し、フラッシュＥＥＰＲＯＭセルＦ１
のしきい値電圧を２Ｖに設定した場合、例えば、昇圧電
位を４Ｖで一定にしたい時はフラッシュＥＥＰＲＯＭセ
ルＦ２のしきい値電圧を４Ｖに、また、昇圧電位を５Ｖ
で一定にしたい時はＦ２のしきい値電圧を４．５Ｖにす
れば制御可能である。また、フラッシュＥＥＰＲＯＭＦ
１のしきい値電圧を可能な限り下げることにより低電圧
領域でも安定した動作をするものである。
【００２４】なお、チャージポンプ回路Ｐ１の出力に接
続される抵抗分圧回路の構成は、図１に示されるものに
限定されるものではなく、例えば、図６に示す構成の抵
抗分圧回路（Ｒ０、Ｒ１、Ｒ２）を用いる構成としても
よい。図１と異なる部分は、抵抗分圧回路部分のみであ
り、その他の部分の構成は、図１と同一であるため、詳
細な説明は、省略する。
続される抵抗分圧回路の構成は、図１に示されるものに
限定されるものではなく、例えば、図６に示す構成の抵
抗分圧回路（Ｒ０、Ｒ１、Ｒ２）を用いる構成としても
よい。図１と異なる部分は、抵抗分圧回路部分のみであ
り、その他の部分の構成は、図１と同一であるため、詳
細な説明は、省略する。
【００２５】また、フラッシュＥＥＰＲＯＭセルにおけ
る電流値変化を検出して、チャージポンプ回路のイネー
ブル信号ＥＮＢを出力する回路として、カレントミラー
型差動増幅器以外の回路構成を採用することも可能であ
る。
る電流値変化を検出して、チャージポンプ回路のイネー
ブル信号ＥＮＢを出力する回路として、カレントミラー
型差動増幅器以外の回路構成を採用することも可能であ
る。
【００２６】更に、フラッシュＥＥＰＲＯＭセルＦ１、
Ｆ２に代えて、そのしきい値電圧が相互に異なるように
設定された他のＭＯＳトランジスタ等を用いる構成とし
てもよいものである。
Ｆ２に代えて、そのしきい値電圧が相互に異なるように
設定された他のＭＯＳトランジスタ等を用いる構成とし
てもよいものである。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明の
昇圧電圧発生回路によれば、基準電圧発生回路を用いず
に、一定に保たれた昇圧電位を得ることが可能となるた
め、チップ面積削減、制御回路削減、消費電流削減の効
果を奏するものである。
昇圧電圧発生回路によれば、基準電圧発生回路を用いず
に、一定に保たれた昇圧電位を得ることが可能となるた
め、チップ面積削減、制御回路削減、消費電流削減の効
果を奏するものである。
【図１】本発明の一実施形態の昇圧電圧発生回路の回路
構成図である。
構成図である。
【図２】従来の一般的な昇圧電圧発生回路の回路構成図
である。
である。
【図３】従来の昇圧電圧発生回路に於いて用いられる基
準電圧発生回路の回路構成図である。
準電圧発生回路の回路構成図である。
【図４】チャージポンプ回路の回路構成図である。
【図５】本発明の一実施形態の昇圧電圧発生回路に於い
て用いられるフラッシュＥＥＰＲＯＭセルＦ１、Ｆ２の
ドレイン・ソース電流Ｉｄｓ／ゲート電圧Ｖｇｓ特性グ
ラフである。
て用いられるフラッシュＥＥＰＲＯＭセルＦ１、Ｆ２の
ドレイン・ソース電流Ｉｄｓ／ゲート電圧Ｖｇｓ特性グ
ラフである。
【図６】本発明の他の実施形態の昇圧電圧発生回路の回
路構成図である。
路構成図である。
Ｔ１、Ｔ２ Ｐ型ＭＯＳＦＥＴ Ｔ３、Ｔ４ Ｎ型ＭＯＳＦＥＴ Ｆ１、Ｆ２ フラッシュＥＥＰＲＯＭセル Ｉ１〜Ｉ３ インバータ回路 Ｐ１ チャージポンプ回路 R０、Ｒ１、Ｒ２ 抵抗 Ｎ１〜Ｎ６ ノード
Claims (3)
- 【請求項１】 チャージポンプ回路を用いて昇圧電圧を
発生させる構成とした昇圧電圧発生回路に於いて、 上記チャージポンプ回路の出力に接続された抵抗分圧回
路と、 一対のトランジスタであって、上記抵抗分圧回路の第１
の出力端子の出力電圧と、第２の出力端子の出力電圧と
を、それぞれ、そのゲート入力電圧とし、上記チャージ
ポンプ回路の出力電圧値が、予め設定された規定電圧値
であるときは、その電流値が等しく、且つ、上記チャー
ジポンプ回路の出力電圧値が上記規定電圧値から増減し
たときは、その電流値の増減量が相互に異なる様に、そ
のしきい値電圧が設定された一対のトランジスタを含
み、該一対のトランジスタに於ける電流量の大小を検出
して、上記チャージポンプ回路の稼動・非稼動を制御す
る制御信号を出力するポンプ動作制御回路とを設けて成
ることを特徴とする昇圧電圧発生回路。 - 【請求項２】 請求項１に記載の昇圧電圧発生回路に於
いて、 上記ポンプ動作制御回路が、上記一対のトランジスタ
を、その入力トランジスタ対とするカレントミラー型差
動増幅器を含んで構成されて成ることを特徴とする昇圧
電圧発生回路。 - 【請求項３】 請求項１または２に記載の昇圧電圧発生
回路に於いて、 上記一対のトランジスタが、そのフローティングゲート
に、相互に異なる量の電荷が蓄積されたフローティング
ゲート型ＭＯＳトランジスタであることを特徴とする昇
圧電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001056114A JP3760104B2 (ja) | 2001-03-01 | 2001-03-01 | 昇圧電圧発生回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001056114A JP3760104B2 (ja) | 2001-03-01 | 2001-03-01 | 昇圧電圧発生回路 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18916188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001056114A Expired - Fee Related JP3760104B2 (ja) | 2001-03-01 | 2001-03-01 | 昇圧電圧発生回路 |
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| Country | Link |
|---|---|
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|---|---|---|---|---|
| KR100708564B1 (ko) * | 2004-09-30 | 2007-04-19 | 후지쯔 가부시끼가이샤 | 정류회로 |
| KR100804705B1 (ko) | 2006-07-31 | 2008-02-18 | 충북대학교 산학협력단 | 비휘발성 메모리 소자를 이용한 저전압 차지 펌프 회로 |
| US10084374B1 (en) | 2017-03-23 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN110658881A (zh) * | 2019-10-21 | 2020-01-07 | 无锡思泰迪半导体有限公司 | 一种高压的稳压电路 |
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|---|---|---|---|---|
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| CN100428102C (zh) * | 2003-08-29 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 一种电压基准电路 |
| TWI247311B (en) * | 2004-03-25 | 2006-01-11 | Elite Semiconductor Esmt | Circuit and method for preventing nonvolatile memory from over erasure |
| US7176751B2 (en) * | 2004-11-30 | 2007-02-13 | Intel Corporation | Voltage reference apparatus, method, and system |
| WO2006080364A1 (ja) * | 2005-01-25 | 2006-08-03 | Rohm Co., Ltd | 電源装置および電子装置ならびにそれらに用いるａ／ｄ変換器 |
| US7551489B2 (en) | 2005-12-28 | 2009-06-23 | Intel Corporation | Multi-level memory cell sensing |
| JP2007294846A (ja) * | 2006-03-31 | 2007-11-08 | Ricoh Co Ltd | 基準電圧発生回路及びそれを用いた電源装置 |
| US7532515B2 (en) * | 2007-05-14 | 2009-05-12 | Intel Corporation | Voltage reference generator using big flash cell |
| US8654589B2 (en) * | 2010-11-30 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Charge pump control scheme for memory word line |
Family Cites Families (4)
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|---|---|---|---|---|
| US5339272A (en) | 1992-12-21 | 1994-08-16 | Intel Corporation | Precision voltage reference |
| US5838192A (en) * | 1996-01-17 | 1998-11-17 | Analog Devices, Inc. | Junction field effect voltage reference |
| US5946258A (en) * | 1998-03-16 | 1999-08-31 | Intel Corporation | Pump supply self regulation for flash memory cell pair reference circuit |
| JP3280623B2 (ja) * | 1998-08-11 | 2002-05-13 | 沖電気工業株式会社 | チャージポンプ回路の駆動制御回路 |
-
2001
- 2001-03-01 JP JP2001056114A patent/JP3760104B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-28 US US10/087,720 patent/US6559710B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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