JPH03222195A - センス増幅回路 - Google Patents
センス増幅回路Info
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- JPH03222195A JPH03222195A JP2016844A JP1684490A JPH03222195A JP H03222195 A JPH03222195 A JP H03222195A JP 2016844 A JP2016844 A JP 2016844A JP 1684490 A JP1684490 A JP 1684490A JP H03222195 A JPH03222195 A JP H03222195A
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- Japan
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- transistor
- gate
- power supply
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- supply terminal
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- 230000003321 amplification Effects 0.000 title claims abstract description 16
- 238000003199 nucleic acid amplification method Methods 0.000 title claims abstract description 16
- 230000004913 activation Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセンス増幅回路に関し、特に差動増幅型のセン
ス増幅回路に関する。
ス増幅回路に関する。
半導体メモリ等に於ては、ビット線対等の微小信号を増
幅するため、センス増幅回路が使用されている。
幅するため、センス増幅回路が使用されている。
従来のセンス増幅回路の型式としては種々提案されてい
るが、その一つとして第４図に示された差動型のセンス
増幅回路がある。
るが、その一つとして第４図に示された差動型のセンス
増幅回路がある。
この回路は、ソースを互いに接続しゲートに第１及び第
２の入力信号ＩＮ１．ＩＮ２をそれぞれ対応して入力す
るＮチャネルＭＯＳ型の第１及び第２のトランジスタＱ
１．Ｑ２と、これら第１及び第２のトランジスタＱｌ、
Ｑ２のドレインと第１の電源供給端子（電源電圧Ｖｃｃ
）との間にそれぞれ対応して接続された第１及び第２の
抵抗Ｒ１，Ｒ２とを備えた差動増幅部１と、ソースを第
１の電源供給端子（Ｖｃｃ）と接続しゲートを第２の電
源供給端子である接地端子と接続するＰチャネルＭＯＳ
型のトランジスタＱ４、ゲート及びドレインをこのトラ
ンジスタＱ４のドレインと接続しソースを接地端子と接
続するＮチャネルＭＯＳ型のトランジスタＱ５．並びに
ゲートをトランジスタＱ５のゲート及びドレインと接続
しソースを接地端子と接続しドレインを第１及び第２の
トランジスタＱ１．Ｑ２のソースと接続するＮチャネル
ＭＯＳ型のトランジスタＱ６を備え、差動増幅部１に一
定の電流■２を供給するカレントミラー型の定電流源回
路２Ｂとを有る構成となっている。
２の入力信号ＩＮ１．ＩＮ２をそれぞれ対応して入力す
るＮチャネルＭＯＳ型の第１及び第２のトランジスタＱ
１．Ｑ２と、これら第１及び第２のトランジスタＱｌ、
Ｑ２のドレインと第１の電源供給端子（電源電圧Ｖｃｃ
）との間にそれぞれ対応して接続された第１及び第２の
抵抗Ｒ１，Ｒ２とを備えた差動増幅部１と、ソースを第
１の電源供給端子（Ｖｃｃ）と接続しゲートを第２の電
源供給端子である接地端子と接続するＰチャネルＭＯＳ
型のトランジスタＱ４、ゲート及びドレインをこのトラ
ンジスタＱ４のドレインと接続しソースを接地端子と接
続するＮチャネルＭＯＳ型のトランジスタＱ５．並びに
ゲートをトランジスタＱ５のゲート及びドレインと接続
しソースを接地端子と接続しドレインを第１及び第２の
トランジスタＱ１．Ｑ２のソースと接続するＮチャネル
ＭＯＳ型のトランジスタＱ６を備え、差動増幅部１に一
定の電流■２を供給するカレントミラー型の定電流源回
路２Ｂとを有る構成となっている。
ところで、半導体メモリ等の集積回路では、通常、電源
電圧Ｖｃｃの規格が最小４．５Ｖ、最大５．５Ｖとなっ
ている。
電圧Ｖｃｃの規格が最小４．５Ｖ、最大５．５Ｖとなっ
ている。
上述した従来のセンス増幅回路は、カレントミラー型の
定電流源回路２Ｂにより差動増幅部１へ一定の電流■２
を供給する構成となっており、電源電圧Ｖｃｃの規格は
通常４．５Ｖ〜５．５Ｖとなっているので、電源電圧Ｖ
ＣＣが変化すると差動増幅部１へ供給される電流■２の
値が変化し、差動増幅特性に悪影響を及ぼすという欠点
がある。
定電流源回路２Ｂにより差動増幅部１へ一定の電流■２
を供給する構成となっており、電源電圧Ｖｃｃの規格は
通常４．５Ｖ〜５．５Ｖとなっているので、電源電圧Ｖ
ＣＣが変化すると差動増幅部１へ供給される電流■２の
値が変化し、差動増幅特性に悪影響を及ぼすという欠点
がある。
次に、電源電圧Ｖｃｃが変化したときの電流工２への影
響について説明する≧ 第５図はこのセンス増幅回路の課題を説明するための定
電流源回路２ＢのトランジスタＱ４゜Ｑ５の電圧対電流
特性図である。
響について説明する≧ 第５図はこのセンス増幅回路の課題を説明するための定
電流源回路２ＢのトランジスタＱ４゜Ｑ５の電圧対電流
特性図である。
第５図において、トランジスタＱ４の特性曲線とトラン
ジスタＱ５の特性曲線の交点がトランジスタＱ６のゲー
トに印加される電圧Ｖ１となる。
ジスタＱ５の特性曲線の交点がトランジスタＱ６のゲー
トに印加される電圧Ｖ１となる。
この電圧Ｖ１が一定であれば、トランジスタＱ６を流れ
る電流Ｉ２も一定となり、差動増幅部１へ一定電流を供
給することができる。
る電流Ｉ２も一定となり、差動増幅部１へ一定電流を供
給することができる。
ところで、電源電圧ＶＣＣの規格は４．５Ｖ〜５．５Ｖ
となっており、電源電圧ＶＣＣが変化すると、トランジ
スタＱ４のゲート・ソース間電圧が電源電圧Ｖｃｃと等
しいため、トランジスタＱ４の特性曲線が第５図に示す
ように変化し、従って電圧Ｖ１がＶ Ｉ ＬからＶＩＨ
まで変化するのでトランジスタＱ６に流れる電流■２が
変化してしまう。
となっており、電源電圧ＶＣＣが変化すると、トランジ
スタＱ４のゲート・ソース間電圧が電源電圧Ｖｃｃと等
しいため、トランジスタＱ４の特性曲線が第５図に示す
ように変化し、従って電圧Ｖ１がＶ Ｉ ＬからＶＩＨ
まで変化するのでトランジスタＱ６に流れる電流■２が
変化してしまう。
本発明の目的は、電源電圧が変化しても差動増幅部へ供
給される電流の変動を抑えることができ、安定した増幅
特性を得ることができるセンス増幅回路を提供すること
にある。
給される電流の変動を抑えることができ、安定した増幅
特性を得ることができるセンス増幅回路を提供すること
にある。
本発明のセンス増幅回路は、ソースを互いに接続しゲー
トに第１及び第２の入力信号をそれぞれ対応して入力す
る一導電型の第１及び第２のトランジスタと、これら第
１及び第２のトランジスタのドレインと第１の電源供給
端子との間にそれぞ対応して接続された第１及び第２の
負荷素子とを備えた差動増幅部と、前記第１の電源供給
端子と第２の電源供給端子との間に直列接続されたダイ
オード接続の逆導電型の第３のトランジスタ、ダイオー
ド素子及び抵抗素子を備え前記第１の電源供給端子に供
給される電源電圧に対し所定の電圧だけ異なる基準電圧
を発生する基準電圧発生回路、ソースを前記第１の電源
供給端子と接続しゲートに前記基準電圧を印加する逆導
電型の第４のトランジスタ、ゲート及びドレインをこの
第４のトランジスタのドレインと接続しソースを前記第
２の電源供給端子と接続する一導電型の第５のトランジ
スタ、並びにソースを前記第２の電源供給端子と接続し
ドレインを前記第１及び第２のトランジスタのソースと
接続しゲートを前記第５のトランジスタのゲート及びド
レインと接続する一導電型の第６のトランジスタを含み
、前記差動増幅部へ定電流を供給する定電流源回路とを
有している。
トに第１及び第２の入力信号をそれぞれ対応して入力す
る一導電型の第１及び第２のトランジスタと、これら第
１及び第２のトランジスタのドレインと第１の電源供給
端子との間にそれぞ対応して接続された第１及び第２の
負荷素子とを備えた差動増幅部と、前記第１の電源供給
端子と第２の電源供給端子との間に直列接続されたダイ
オード接続の逆導電型の第３のトランジスタ、ダイオー
ド素子及び抵抗素子を備え前記第１の電源供給端子に供
給される電源電圧に対し所定の電圧だけ異なる基準電圧
を発生する基準電圧発生回路、ソースを前記第１の電源
供給端子と接続しゲートに前記基準電圧を印加する逆導
電型の第４のトランジスタ、ゲート及びドレインをこの
第４のトランジスタのドレインと接続しソースを前記第
２の電源供給端子と接続する一導電型の第５のトランジ
スタ、並びにソースを前記第２の電源供給端子と接続し
ドレインを前記第１及び第２のトランジスタのソースと
接続しゲートを前記第５のトランジスタのゲート及びド
レインと接続する一導電型の第６のトランジスタを含み
、前記差動増幅部へ定電流を供給する定電流源回路とを
有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
差動増幅部１は、第４図に示された従来のセンス増幅回
路と同一の構成となっている。
路と同一の構成となっている。
定電流源回路２は、第１の電源供給端子（電源電圧Ｖｃ
ｃ）と第２の電源供給端子である接地端子との間に直列
接続されたダイオード接続のＰチャネルＭＯＳ型の第３
とトランジスタＱ３．ダイオードＤＩ、Ｄ２及び抵抗Ｒ
３を備え第１の電源供給端子に供給される電源電圧ｖｃ
ｃに対し所定の電圧だけ低い基準電圧ＶＲを発生する基
準電圧発生回路２１と、ソースを第１の電源供給端子と
接続しゲートに基準電圧ｖＲを印加するＰチャネルＭＯ
Ｓ型の第４のトランジスタＱ４と、ゲート及びドレイン
をこの第４のトランジスタＱ４のドレインと接続しソー
スを接地端子と接続するＮチャネルＭＯＳ型の第５のト
ランジスタＱ５と、ソースを接地端子と接続しドレイン
を第１及び第２のトランジスタＩＱ、２Ｑのソースと接
続しゲートを第５のトランジスタＱ５のゲート及びドレ
インと接続するＮチャネルＭＯＳ型の第６のトランジス
タＱ６とを含み、差動増幅部へ一定の電流■２を供給す
る構成となっている。
ｃ）と第２の電源供給端子である接地端子との間に直列
接続されたダイオード接続のＰチャネルＭＯＳ型の第３
とトランジスタＱ３．ダイオードＤＩ、Ｄ２及び抵抗Ｒ
３を備え第１の電源供給端子に供給される電源電圧ｖｃ
ｃに対し所定の電圧だけ低い基準電圧ＶＲを発生する基
準電圧発生回路２１と、ソースを第１の電源供給端子と
接続しゲートに基準電圧ｖＲを印加するＰチャネルＭＯ
Ｓ型の第４のトランジスタＱ４と、ゲート及びドレイン
をこの第４のトランジスタＱ４のドレインと接続しソー
スを接地端子と接続するＮチャネルＭＯＳ型の第５のト
ランジスタＱ５と、ソースを接地端子と接続しドレイン
を第１及び第２のトランジスタＩＱ、２Ｑのソースと接
続しゲートを第５のトランジスタＱ５のゲート及びドレ
インと接続するＮチャネルＭＯＳ型の第６のトランジス
タＱ６とを含み、差動増幅部へ一定の電流■２を供給す
る構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するためのトランジス
タＱ４．Ｑ５の電圧対電流特性図である。
タＱ４．Ｑ５の電圧対電流特性図である。
基準電圧発生回路２１の抵抗Ｒ３をトランジスタＱ３．
ダイオードＤｉ、Ｄ２の内部抵抗に比べて十分大きい抵
抗値に設定すると、基準電圧ＶＲは次の（１）式のよう
に表わされる。
ダイオードＤｉ、Ｄ２の内部抵抗に比べて十分大きい抵
抗値に設定すると、基準電圧ＶＲは次の（１）式のよう
に表わされる。
ＶＦＬ＝ＶＣＣＩｖＴｌ ２ＶＦ −−−−−−
（１）ここで、ｖ丁はトランジスタＱ３の閾値電圧、Ｖ
ＦはダイオードＤＩ、Ｄ２の順方向オン電圧である。
（１）ここで、ｖ丁はトランジスタＱ３の閾値電圧、Ｖ
ＦはダイオードＤＩ、Ｄ２の順方向オン電圧である。
今、例えば、ＶＴ ＝ ０．８Ｖ、ＶＦ ＝０．５Ｖ
とすると、ＶＲ＝Ｖｃｃ １ 、８ （Ｖ ）となる
。
とすると、ＶＲ＝Ｖｃｃ １ 、８ （Ｖ ）となる
。
トランジスタＱ４のゲートに基準電圧ｖＲが印加される
ので、このトランジスタＱ４のゲート・ソース間電圧’
ｖ、ｓは、次の（２〉式で表わされる。
ので、このトランジスタＱ４のゲート・ソース間電圧’
ｖ、ｓは、次の（２〉式で表わされる。
Ｖｏｓ＝ Ｉ ｖＴｌ ２ＶＦ ・”
−（２）（２〉式から明らかなような、ゲート・ソース
間電圧ｖＧｓは電源電圧ＶＣＣに無関係な一定値となる
。
−（２）（２〉式から明らかなような、ゲート・ソース
間電圧ｖＧｓは電源電圧ＶＣＣに無関係な一定値となる
。
従って、トランジスタＱ４のドレイン電流■ｌもまたＶ
ＣＣにほぼ無関係な一定値となり、第２図に示すような
電圧対電流特性が得られる。その結果、トランジスタＱ
４．Ｑ５の特性曲線の交点の電圧Ｖ１ちまた電源電圧Ｖ
ＣＣにほぼ無関係な一定値となる。
ＣＣにほぼ無関係な一定値となり、第２図に示すような
電圧対電流特性が得られる。その結果、トランジスタＱ
４．Ｑ５の特性曲線の交点の電圧Ｖ１ちまた電源電圧Ｖ
ＣＣにほぼ無関係な一定値となる。
従って、この一定の電圧Ｖ１がゲートに与えられたトラ
ンジスタＱ６のドレイン電流（Ｉ２）もまたほぼ一定値
となる。
ンジスタＱ６のドレイン電流（Ｉ２）もまたほぼ一定値
となる。
このように、電源電圧Ｖ。。の変動に関係なく、定電流
源回路２のトランジスタＱ６から差動増幅部１に供給さ
れる電流Ｉ２は極めて安定な一定電流となることがわか
る。
源回路２のトランジスタＱ６から差動増幅部１に供給さ
れる電流Ｉ２は極めて安定な一定電流となることがわか
る。
なお、この実施例に於て、ゲート・ドレインを共通接続
したトランジスタＱ３を１個用いている理由は、集積回
路製造時のＭＯＳトランジスタの閾値電圧のばらつきに
対して、トランジスタＱ４のドレイン電流工、をほぼ一
定に保たせるためである。
したトランジスタＱ３を１個用いている理由は、集積回
路製造時のＭＯＳトランジスタの閾値電圧のばらつきに
対して、トランジスタＱ４のドレイン電流工、をほぼ一
定に保たせるためである。
第３図は本発明の第２の実施例を示す回路図である。
この実施例が第１図に示された第１の実施例と相違する
点は、第５のトランジスタＱ５のゲート及びドレインと
第６のトランジスタＱ６のゲートとの間＆ホース・ドレ
インがトランジスタＱ５のゲート及びドレインとトラン
ジスタＱ６のゲートとの間にダ接続されゲートに活性化
信号ＳＥを入力してオン・オフするＮチャネルＭＯＳ型
の第７のトランジスタＱ７と、活性化信号ＳＥを反転す
るインバータＩＶ１と、ソース・ドレインがトランジス
タＱ６のゲートと接地端子との間に接続されインバータ
ＩＶＩの出力信号によりトランジスタＱ７とは逆のオン
・オフ動作をするＮチャネルＭＯＳ型の第８のトランジ
スタＱ８とを備えた制御回路２２を設け、活性化信号Ｓ
Ｅ（センスイネーブル信号ＳＥ）にまり差動増幅部１の
活性化。
点は、第５のトランジスタＱ５のゲート及びドレインと
第６のトランジスタＱ６のゲートとの間＆ホース・ドレ
インがトランジスタＱ５のゲート及びドレインとトラン
ジスタＱ６のゲートとの間にダ接続されゲートに活性化
信号ＳＥを入力してオン・オフするＮチャネルＭＯＳ型
の第７のトランジスタＱ７と、活性化信号ＳＥを反転す
るインバータＩＶ１と、ソース・ドレインがトランジス
タＱ６のゲートと接地端子との間に接続されインバータ
ＩＶＩの出力信号によりトランジスタＱ７とは逆のオン
・オフ動作をするＮチャネルＭＯＳ型の第８のトランジ
スタＱ８とを備えた制御回路２２を設け、活性化信号Ｓ
Ｅ（センスイネーブル信号ＳＥ）にまり差動増幅部１の
活性化。
非活性化を制・御するようにした点にある。
活性化信号ＳＥが高レベルの場合、トランジスタＱ７は
オン状態、トランジスタＱ８はオフ状態となるため、ト
ランジスタＱ６のゲートには一定の電圧Ｖｌが印加され
るので、差動増幅部１に一定の電流■２が供給されて活
性化し差動増幅部１は安定に動作する。
オン状態、トランジスタＱ８はオフ状態となるため、ト
ランジスタＱ６のゲートには一定の電圧Ｖｌが印加され
るので、差動増幅部１に一定の電流■２が供給されて活
性化し差動増幅部１は安定に動作する。
次に、活性化信号ＳＥが低レベルの場合、トランジスタ
Ｑ７はオフ状態、トランジスタＱ８はオン状態となるた
め、トランジスタＱ６のゲートは接地電位レベルになる
。従ってトランジスタＱ６はオフ状態となり、差動増幅
部１は非活性化状態となる。
Ｑ７はオフ状態、トランジスタＱ８はオン状態となるた
め、トランジスタＱ６のゲートは接地電位レベルになる
。従ってトランジスタＱ６はオフ状態となり、差動増幅
部１は非活性化状態となる。
以上説明したように本発明は、定電流源回路に基準電圧
発生回路を設け、電源電圧が変化しても、差動増幅部へ
電流を供給するトランジスタのゲート電圧を一定にする
構成とすることにより、電源電圧が変化しても差動増幅
部へ供給される電流の変動を抑さることができるので、
安定した増幅特性を得ることができる効果がある。
発生回路を設け、電源電圧が変化しても、差動増幅部へ
電流を供給するトランジスタのゲート電圧を一定にする
構成とすることにより、電源電圧が変化しても差動増幅
部へ供給される電流の変動を抑さることができるので、
安定した増幅特性を得ることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するためのトラン
ジスタの電圧対電流特性図、第３図は本発明の第２の実
施例を示す回路図、第４図及び第５図はそれぞれ従来の
センス増幅回路の一例を示す回路図及びこの例の課題を
説明するためのトランジスタの電圧対電流特性図である
。
す回路図及びこの実施例の動作を説明するためのトラン
ジスタの電圧対電流特性図、第３図は本発明の第２の実
施例を示す回路図、第４図及び第５図はそれぞれ従来の
センス増幅回路の一例を示す回路図及びこの例の課題を
説明するためのトランジスタの電圧対電流特性図である
。
Claims (1)
- 【特許請求の範囲】 １、ソースを互いに接続しゲートに第１及び第２の入力
信号をそれぞれ対応して入力する一導電型の第１及び第
２のトランジスタと、これら第１及び第２のトランジス
タのドレインと第１の電源供給端子との間にそれぞ対応
して接続された第１及び第２の負荷素子とを備えた差動
増幅部と、前記第１の電源供給端子と第２の電源供給端
子との間に直列接続されたダイオード接続の逆導電型の
第３のトランジスタ、ダイオード素子及び抵抗素子を備
え前記第１の電源供給端子に供給される電源電圧に対し
所定の電圧だけ異なる基準電圧を発生する基準電圧発生
回路、ソースを前記第１の電源供給端子と接続しゲート
に前記基準電圧を印加する逆導電型の第４のトランジス
タ、ゲート及びドレインをこの第４のトランジスタのド
レインと接続しソースを前記第２の電源供給端子と接続
する一導電型の第５のトランジスタ、並びにソースを前
記第２の電源供給端子と接続しドレインを前記第１及び
第２のトランジスタのソースと接続しゲートを前記第５
のトランジスタのゲート及びドレインと接続する一導電
型の第６のトランジスタを含み、前記差動増幅部へ定電
流を供給する定電流源回路とを有することを特徴とする
センス増幅回路。 ２、第５のトランジスタのゲート及びドレインと第６の
トランジスタのゲートとの間に、ソース・ドレインが前
記第５のトランジスタのゲート及びドレインと前記第６
のトランジスタのゲートとの間に接続されゲートに活性
化信号を入力してオン・オフする第７のトランジスタと
、ソース・ドレインが前記第６のトランジスタのゲート
と第２の電源供給端子との間に接続され前記活性化信号
により前記第７のトランジスタとは逆のオン・オフ動作
をする第８のトランジスタとを備えた制御回路を設けた
請求項１記載のセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016844A JPH03222195A (ja) | 1990-01-25 | 1990-01-25 | センス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016844A JPH03222195A (ja) | 1990-01-25 | 1990-01-25 | センス増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222195A true JPH03222195A (ja) | 1991-10-01 |
Family
ID=11927519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016844A Pending JPH03222195A (ja) | 1990-01-25 | 1990-01-25 | センス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222195A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
| US8502611B2 (en) | 2005-08-11 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416256A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device |
| JPH0221496A (ja) * | 1988-07-07 | 1990-01-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-01-25 JP JP2016844A patent/JPH03222195A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416256A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device |
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| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
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