JPH10321815A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10321815A JPH10321815A JP9125257A JP12525797A JPH10321815A JP H10321815 A JPH10321815 A JP H10321815A JP 9125257 A JP9125257 A JP 9125257A JP 12525797 A JP12525797 A JP 12525797A JP H10321815 A JPH10321815 A JP H10321815A
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- capacitor
- insulating film
- opening
- interlayer insulating
- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 キャパシタ用コンタクトホールの形成プロセ
スを簡略化するとともにビット配線容量を低減し得る半
導体装置を提供する。 【解決手段】 ビット線用コンタクトホール１５ａが形
成されるシリコン窒化膜８および層間絶縁膜１１に、第
１のキャパシタ用コンタクトホール１２を形成する。そ
してその第１のキャパシタ用コンタクトホール１２内に
底面よりも上面の平面積が大きいプラグ電極１３を埋込
む。プラグ電極１３の上面に接続するとともに、サイド
ウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介
してビット線１６ａの側面および上面を覆うようにキャ
パシタ下部電極２４ａを形成する。
スを簡略化するとともにビット配線容量を低減し得る半
導体装置を提供する。 【解決手段】 ビット線用コンタクトホール１５ａが形
成されるシリコン窒化膜８および層間絶縁膜１１に、第
１のキャパシタ用コンタクトホール１２を形成する。そ
してその第１のキャパシタ用コンタクトホール１２内に
底面よりも上面の平面積が大きいプラグ電極１３を埋込
む。プラグ電極１３の上面に接続するとともに、サイド
ウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介
してビット線１６ａの側面および上面を覆うようにキャ
パシタ下部電極２４ａを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に、半導体
装置およびその製造方法に関し、より特定的には、コン
タクトホールを有する半導体装置およびその製造方法に
関する。
装置およびその製造方法に関し、より特定的には、コン
タクトホールを有する半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】従来、半導体装置の１種である半導体メ
モリとして、ＤＲＡＭ（Dynamic Random Access Memor
y）が知られている。図３５は、従来のＤＲＡＭを示し
た断面図である。図３５を参照して、まず従来のＤＲＡ
Ｍの断面構造について説明する。
モリとして、ＤＲＡＭ（Dynamic Random Access Memor
y）が知られている。図３５は、従来のＤＲＡＭを示し
た断面図である。図３５を参照して、まず従来のＤＲＡ
Ｍの断面構造について説明する。
【０００３】従来のＤＲＡＭのメモリセル部では、シリ
コン基板１０１の主表面上の所定領域に分離領域１０２
が設けられている。また、分離領域１０２によって囲ま
れた活性領域において、ソース／ドレイン領域１０６
ａ、１０６ｂおよび１０６ｃが形成されている。ソース
／ドレイン領域１０６ａと１０６ｂとの間に位置するチ
ャネル領域上にはゲート酸化膜１０３を介してゲート電
極１０４ａが形成されている。また、ゲート電極１０４
ａと所定の間隔を隔ててゲート電極１０４ｂおよび１０
４ｃが形成されている。ゲート電極１０４ａ〜１０４ｃ
の上部表面を覆うようにＴＥＯＳ酸化膜１０５が形成さ
れている。また、ゲート電極１０４ａ〜１０４ｃの側表
面とＴＥＯＳ酸化膜１０５の側表面とに接触するように
サイドウォール酸化膜１０７が形成されている。
コン基板１０１の主表面上の所定領域に分離領域１０２
が設けられている。また、分離領域１０２によって囲ま
れた活性領域において、ソース／ドレイン領域１０６
ａ、１０６ｂおよび１０６ｃが形成されている。ソース
／ドレイン領域１０６ａと１０６ｂとの間に位置するチ
ャネル領域上にはゲート酸化膜１０３を介してゲート電
極１０４ａが形成されている。また、ゲート電極１０４
ａと所定の間隔を隔ててゲート電極１０４ｂおよび１０
４ｃが形成されている。ゲート電極１０４ａ〜１０４ｃ
の上部表面を覆うようにＴＥＯＳ酸化膜１０５が形成さ
れている。また、ゲート電極１０４ａ〜１０４ｃの側表
面とＴＥＯＳ酸化膜１０５の側表面とに接触するように
サイドウォール酸化膜１０７が形成されている。
【０００４】また、ＴＥＯＳ酸化膜１０５およびサイド
ウォール酸化膜１０７ならびにソース／ドレイン領域１
０６ａ〜１０６ｃを覆うようにシリコン窒化膜１０８が
形成されている。シリコン窒化膜１０８上には層間絶縁
膜１０９が形成されている。シリコン窒化膜１０８およ
び層間絶縁膜１０９の、ソース／ドレイン領域１０６ｂ
上に位置する領域にはビット線用コンタクトホール１６
０が形成されている。そのビット線用コンタクトホール
１６０を介してソース／ドレイン領域１０６ｂに電気的
に接続するとともに、層間絶縁膜１０９の上部表面上に
延在するようにビット線１１０ａが形成されている。
ウォール酸化膜１０７ならびにソース／ドレイン領域１
０６ａ〜１０６ｃを覆うようにシリコン窒化膜１０８が
形成されている。シリコン窒化膜１０８上には層間絶縁
膜１０９が形成されている。シリコン窒化膜１０８およ
び層間絶縁膜１０９の、ソース／ドレイン領域１０６ｂ
上に位置する領域にはビット線用コンタクトホール１６
０が形成されている。そのビット線用コンタクトホール
１６０を介してソース／ドレイン領域１０６ｂに電気的
に接続するとともに、層間絶縁膜１０９の上部表面上に
延在するようにビット線１１０ａが形成されている。
【０００５】また、ビット線１１０ａおよび層間絶縁膜
１０９の上には層間絶縁膜１１１が形成されている。シ
リコン窒化膜１０８、層間絶縁膜１０９および１１１
の、ソース／ドレイン領域１０６ａ上に位置する領域に
はキャパシタ用コンタクトホール１６１が形成されてい
る。キャパシタ用コンタクトホール１６１を介してソー
ス／ドレイン領域１０６ａに電気的に接続するとともに
層間絶縁膜１１１の上部表面上に延在するようにドープ
ト多結晶シリコン膜１１２が形成されている。ドープト
多結晶シリコン膜１１２は、ソース／ドレイン領域１０
６ａに電気的に接続するとともにコンタクトホール１６
１を充填する垂直部分１１２ａと、その垂直部分１１２
ａと一体的に形成されるとともにキャパシタ下部電極を
構成する水平部分１１２ｂとを含んでいる。
１０９の上には層間絶縁膜１１１が形成されている。シ
リコン窒化膜１０８、層間絶縁膜１０９および１１１
の、ソース／ドレイン領域１０６ａ上に位置する領域に
はキャパシタ用コンタクトホール１６１が形成されてい
る。キャパシタ用コンタクトホール１６１を介してソー
ス／ドレイン領域１０６ａに電気的に接続するとともに
層間絶縁膜１１１の上部表面上に延在するようにドープ
ト多結晶シリコン膜１１２が形成されている。ドープト
多結晶シリコン膜１１２は、ソース／ドレイン領域１０
６ａに電気的に接続するとともにコンタクトホール１６
１を充填する垂直部分１１２ａと、その垂直部分１１２
ａと一体的に形成されるとともにキャパシタ下部電極を
構成する水平部分１１２ｂとを含んでいる。
【０００６】また、水平部分１１２ｂの両側端面に接触
するとともに垂直方向に延びるように、ドープト多結晶
シリコン膜からなるサイドウォール１１３が形成されて
いる。このサイドウォール１１３もキャパシタ下部電極
を構成する。水平部分１１２ｂの上部表面とサイドウォ
ール１１３の表面を覆うように、キャパシタ誘電体膜１
１４を介して、キャパシタ上部電極１１５が形成されて
いる。キャパシタ上部電極１１５は、ドープト多結晶シ
リコン膜からなる。キャパシタ下部電極１１２ｂ，１１
３と、キャパシタ誘電体膜１１４と、キャパシタ上部電
極１１５とによってキャパシタが構成される。そのよう
なキャパシタを覆うように層間絶縁膜１１６が形成され
ている。層間絶縁膜１１６の上部表面上には所定の間隔
を隔ててメタル配線１１８が形成されている。
するとともに垂直方向に延びるように、ドープト多結晶
シリコン膜からなるサイドウォール１１３が形成されて
いる。このサイドウォール１１３もキャパシタ下部電極
を構成する。水平部分１１２ｂの上部表面とサイドウォ
ール１１３の表面を覆うように、キャパシタ誘電体膜１
１４を介して、キャパシタ上部電極１１５が形成されて
いる。キャパシタ上部電極１１５は、ドープト多結晶シ
リコン膜からなる。キャパシタ下部電極１１２ｂ，１１
３と、キャパシタ誘電体膜１１４と、キャパシタ上部電
極１１５とによってキャパシタが構成される。そのよう
なキャパシタを覆うように層間絶縁膜１１６が形成され
ている。層間絶縁膜１１６の上部表面上には所定の間隔
を隔ててメタル配線１１８が形成されている。
【０００７】一方、周辺回路部では、シリコン基板１０
１の主表面に所定の間隔を隔ててソース／ドレイン領域
１０６ｄと１０６ｅが形成されている。ソース／ドレイ
ン領域１０６ｄと１０６ｅとの間に位置するチャネル領
域上にはゲート酸化膜１０３を介してゲート電極１０４
ｅが形成されている。また、ゲート電極１０４ｅからソ
ース／ドレイン領域１０６ｄを隔てた領域上にはゲート
酸化膜１０３を介してゲート電極１０４ｄが形成されて
いる。ゲート電極１０４ｄおよび１０４ｅの上部表面上
にはそれぞれＴＥＯＳ酸化膜１０５が形成されている。
また、ゲート電極１０４ｄおよび１０４ｅの側表面とＴ
ＥＯＳ酸化膜１０５の側表面とに接触するようにサイド
ウォール酸化膜１０７が形成されている。
１の主表面に所定の間隔を隔ててソース／ドレイン領域
１０６ｄと１０６ｅが形成されている。ソース／ドレイ
ン領域１０６ｄと１０６ｅとの間に位置するチャネル領
域上にはゲート酸化膜１０３を介してゲート電極１０４
ｅが形成されている。また、ゲート電極１０４ｅからソ
ース／ドレイン領域１０６ｄを隔てた領域上にはゲート
酸化膜１０３を介してゲート電極１０４ｄが形成されて
いる。ゲート電極１０４ｄおよび１０４ｅの上部表面上
にはそれぞれＴＥＯＳ酸化膜１０５が形成されている。
また、ゲート電極１０４ｄおよび１０４ｅの側表面とＴ
ＥＯＳ酸化膜１０５の側表面とに接触するようにサイド
ウォール酸化膜１０７が形成されている。
【０００８】ソース／ドレイン領域１０６ｄ、１０６ｅ
と、サイドウォール酸化膜１０７とＴＥＯＳ酸化膜１０
５とを覆うように層間絶縁膜１０９が形成されている。
層間絶縁膜１０９の、ソース／ドレイン領域１０６ｄ上
に位置する領域とゲート電極１０４ｅ上に位置する領域
とには、それぞれコンタクトホールが形成されている。
それらのコンタクトホール内で、ソース／ドレイン領域
１０６ｄとゲート電極１０４ｅとに電気的に接続するよ
うに配線層１１０ｂが形成されている。なお、配線層１
１０ｂは、ソース／ドレイン領域１０６ｄまたはゲート
電極１０４ｅの一方のみに接続していてもよい。配線層
１１０ｂを覆うように層間絶縁膜１１１が形成されてお
り、さらにその層間絶縁膜１１１を覆うように層間絶縁
膜１１６が形成されている。層間絶縁膜１１１および１
１６の、配線層１１０ｂの側端部上に位置する領域に
は、コンタクトホールが形成されている。そのコンタク
トホールを介して配線層１１０ｂに電気的に接続すると
ともに、層間絶縁膜１１６上に沿って延びるようにメタ
ル配線１１７が形成されている。
と、サイドウォール酸化膜１０７とＴＥＯＳ酸化膜１０
５とを覆うように層間絶縁膜１０９が形成されている。
層間絶縁膜１０９の、ソース／ドレイン領域１０６ｄ上
に位置する領域とゲート電極１０４ｅ上に位置する領域
とには、それぞれコンタクトホールが形成されている。
それらのコンタクトホール内で、ソース／ドレイン領域
１０６ｄとゲート電極１０４ｅとに電気的に接続するよ
うに配線層１１０ｂが形成されている。なお、配線層１
１０ｂは、ソース／ドレイン領域１０６ｄまたはゲート
電極１０４ｅの一方のみに接続していてもよい。配線層
１１０ｂを覆うように層間絶縁膜１１１が形成されてお
り、さらにその層間絶縁膜１１１を覆うように層間絶縁
膜１１６が形成されている。層間絶縁膜１１１および１
１６の、配線層１１０ｂの側端部上に位置する領域に
は、コンタクトホールが形成されている。そのコンタク
トホールを介して配線層１１０ｂに電気的に接続すると
ともに、層間絶縁膜１１６上に沿って延びるようにメタ
ル配線１１７が形成されている。
【０００９】上記のような従来のＤＲＡＭのメモリセル
部全体の平面レイアウト図が図３６に示されている。図
３６を参照して、従来のＤＲＡＭのメモリセル部では、
ゲート電極１０４ａ〜１０４ｃが、所定の間隔を隔てて
互いに平行に延びるように形成されている。また、ゲー
ト電極１０４ａ〜１０４ｃとほぼ直交する方向に、ビッ
ト線１１０ａが所定の間隔を隔ててほぼ平行に延びるよ
うに形成されている。ビット線１１０ａは、活性領域１
７０のソース／ドレイン領域１０６ｂに、ビット線用コ
ンタクトホール１６０を介して接続されている。また、
活性領域１７０のソース／ドレイン領域１０６ａにはキ
ャパシタ用コンタクトホール１６１を介してキャパシタ
下部電極を構成するドープト多結晶シリコン膜１１２が
接続されている。
部全体の平面レイアウト図が図３６に示されている。図
３６を参照して、従来のＤＲＡＭのメモリセル部では、
ゲート電極１０４ａ〜１０４ｃが、所定の間隔を隔てて
互いに平行に延びるように形成されている。また、ゲー
ト電極１０４ａ〜１０４ｃとほぼ直交する方向に、ビッ
ト線１１０ａが所定の間隔を隔ててほぼ平行に延びるよ
うに形成されている。ビット線１１０ａは、活性領域１
７０のソース／ドレイン領域１０６ｂに、ビット線用コ
ンタクトホール１６０を介して接続されている。また、
活性領域１７０のソース／ドレイン領域１０６ａにはキ
ャパシタ用コンタクトホール１６１を介してキャパシタ
下部電極を構成するドープト多結晶シリコン膜１１２が
接続されている。
【００１０】図３７〜図５３は、図３５に示した従来の
ＤＲＡＭの製造プロセスを説明するための断面図であ
る。以下、図３７〜図５３を参照して、従来のＤＲＡＭ
の製造プロセスについて説明する。
ＤＲＡＭの製造プロセスを説明するための断面図であ
る。以下、図３７〜図５３を参照して、従来のＤＲＡＭ
の製造プロセスについて説明する。
【００１１】まず、図３７に示すように、シリコン基板
１０１のメモリセル部の主表面上に分離領域１０２を形
成する。また、シリコン基板１０１の主表面に所定の間
隔を隔ててゲート酸化膜１０３を形成する。そのゲート
酸化膜１０３上にそれぞれゲート電極１０４ａ、１０４
ｂおよび１０４ｃを形成する。また、周辺回路部におい
ても、ゲート酸化膜１０３上にそれぞれゲート電極１０
４ｄおよび１０４ｅを形成する。ゲート電極１０４ａ〜
１０４ｅをマスクとして、不純物をシリコン基板１０１
にイオン注入することによって、ソース／ドレイン領域
１０６ａ〜１０６ｅを形成する。
１０１のメモリセル部の主表面上に分離領域１０２を形
成する。また、シリコン基板１０１の主表面に所定の間
隔を隔ててゲート酸化膜１０３を形成する。そのゲート
酸化膜１０３上にそれぞれゲート電極１０４ａ、１０４
ｂおよび１０４ｃを形成する。また、周辺回路部におい
ても、ゲート酸化膜１０３上にそれぞれゲート電極１０
４ｄおよび１０４ｅを形成する。ゲート電極１０４ａ〜
１０４ｅをマスクとして、不純物をシリコン基板１０１
にイオン注入することによって、ソース／ドレイン領域
１０６ａ〜１０６ｅを形成する。
【００１２】また、ゲート電極１０４ａ〜１０４ｅの上
部表面上にそれぞれＴＥＯＳ酸化膜１０５を形成する。
また、ゲート電極１０４ａ〜１０４ｅの側表面とＴＥＯ
Ｓ酸化膜１０５の側表面とに接触するようにサイドウォ
ール酸化膜１０７を形成する。周辺回路部のサイドウォ
ール酸化膜１０７をマスクとして再びソース／ドレイン
領域１０６ｄおよび１０６ｅに不純物をイオン注入する
ことによって、ＬＤＤ構造のソース／ドレイン領域１０
６ｄおよび１０６ｅを完成させる。
部表面上にそれぞれＴＥＯＳ酸化膜１０５を形成する。
また、ゲート電極１０４ａ〜１０４ｅの側表面とＴＥＯ
Ｓ酸化膜１０５の側表面とに接触するようにサイドウォ
ール酸化膜１０７を形成する。周辺回路部のサイドウォ
ール酸化膜１０７をマスクとして再びソース／ドレイン
領域１０６ｄおよび１０６ｅに不純物をイオン注入する
ことによって、ＬＤＤ構造のソース／ドレイン領域１０
６ｄおよび１０６ｅを完成させる。
【００１３】次に、図３８に示すように、メモリセル部
の全体を覆うようにエッチングストッパ層としてのシリ
コン窒化膜１０８を形成する。シリコン窒化膜１０８お
よび周辺回路部の全体を覆うようにシリコン酸化膜から
なる層間絶縁膜１０９を形成する。
の全体を覆うようにエッチングストッパ層としてのシリ
コン窒化膜１０８を形成する。シリコン窒化膜１０８お
よび周辺回路部の全体を覆うようにシリコン酸化膜から
なる層間絶縁膜１０９を形成する。
【００１４】この後、写真製版技術とドライエッチング
技術とを用いて図３９に示されるようなコンタクトホー
ル１０９ａ〜１０９ｃを形成する。メモリセル部のコン
タクトホール１０９ａの形成時のエッチングの際には、
シリコン窒化膜１０８がエッチングストッパ層となる。
この後、コンタクトホール１０９ａ内に位置するシリコ
ン窒化膜１０８をエッチング除去することによって、図
４０に示されるような層間絶縁膜１０９の上面からソー
ス／ドレイン領域１０６ｂにまで達するビット線用コン
タクトホール１６０が形成される。この後、図４１に示
すように、タングステンポリサイド層などからなる配線
層１１０を形成する。そして、その配線層１１０をパタ
ーニングすることによって、図４２に示されるような、
メモリセル部のビット線１１０ａと周辺回路部の配線層
１１０ｂとを形成する。
技術とを用いて図３９に示されるようなコンタクトホー
ル１０９ａ〜１０９ｃを形成する。メモリセル部のコン
タクトホール１０９ａの形成時のエッチングの際には、
シリコン窒化膜１０８がエッチングストッパ層となる。
この後、コンタクトホール１０９ａ内に位置するシリコ
ン窒化膜１０８をエッチング除去することによって、図
４０に示されるような層間絶縁膜１０９の上面からソー
ス／ドレイン領域１０６ｂにまで達するビット線用コン
タクトホール１６０が形成される。この後、図４１に示
すように、タングステンポリサイド層などからなる配線
層１１０を形成する。そして、その配線層１１０をパタ
ーニングすることによって、図４２に示されるような、
メモリセル部のビット線１１０ａと周辺回路部の配線層
１１０ｂとを形成する。
【００１５】次に、図４３に示すように、全体を覆うよ
うに層間絶縁膜１１１を形成する。そして、図４４に示
すように、層間絶縁膜１１１上に多結晶シリコン膜１５
０を形成した後その多結晶シリコン膜１５０上にＴＥＯ
Ｓ酸化膜１５１を形成する。その後、ＴＥＯＳ酸化膜１
５１の所定領域に開口１５１ａを形成する。
うに層間絶縁膜１１１を形成する。そして、図４４に示
すように、層間絶縁膜１１１上に多結晶シリコン膜１５
０を形成した後その多結晶シリコン膜１５０上にＴＥＯ
Ｓ酸化膜１５１を形成する。その後、ＴＥＯＳ酸化膜１
５１の所定領域に開口１５１ａを形成する。
【００１６】また、ＴＥＯＳ酸化膜１５１および開口１
５１ａを覆うようにＴＥＯＳ酸化膜（図示せず）を形成
した後、そのＴＥＯＳ酸化膜１５１を異方性エッチング
することによって、図４５に示されるようなサイドウォ
ール膜１５２を形成する。そのサイドウォール膜１５２
をマスクとして下層の多結晶シリコン膜１５０をエッチ
ングすることにより、開口１５１ａよりも２つのサイド
ウォール１５２の厚み分だけ径の小さい開口１５０ａを
形成することができる。そしてこのような開口１５０ａ
を用いて下層の層間絶縁膜１１１および１０９を異方性
エッチングすることによって、図４６に示されるような
キャパシタ用コンタクトホール１６１を形成する。
５１ａを覆うようにＴＥＯＳ酸化膜（図示せず）を形成
した後、そのＴＥＯＳ酸化膜１５１を異方性エッチング
することによって、図４５に示されるようなサイドウォ
ール膜１５２を形成する。そのサイドウォール膜１５２
をマスクとして下層の多結晶シリコン膜１５０をエッチ
ングすることにより、開口１５１ａよりも２つのサイド
ウォール１５２の厚み分だけ径の小さい開口１５０ａを
形成することができる。そしてこのような開口１５０ａ
を用いて下層の層間絶縁膜１１１および１０９を異方性
エッチングすることによって、図４６に示されるような
キャパシタ用コンタクトホール１６１を形成する。
【００１７】その後、キャパシタ用コンタクトホール１
６１内にレジスト１５３を埋込む。このレジスト１５３
は、後のプロセスで多結晶シリコン膜１５０をエッチン
グにより除去する際にキャパシタ用コンタクトホール１
６１の底部に位置するシリコン基板１０１の表面を保護
するために設けられている。このようなレジスト１５３
を設けた状態で、多結晶シリコン膜１５０を除去する。
そして、図４７に示すように、キャパシタ用コンタクト
ホール１６１内を埋込むとともに層間絶縁膜１１１の上
部表面上に沿って延びるドープト多結晶シリコン膜１１
２を形成する。ドープト多結晶シリコン膜１１２上にＢ
ＰＳＧ酸化膜１５４を形成する。
６１内にレジスト１５３を埋込む。このレジスト１５３
は、後のプロセスで多結晶シリコン膜１５０をエッチン
グにより除去する際にキャパシタ用コンタクトホール１
６１の底部に位置するシリコン基板１０１の表面を保護
するために設けられている。このようなレジスト１５３
を設けた状態で、多結晶シリコン膜１５０を除去する。
そして、図４７に示すように、キャパシタ用コンタクト
ホール１６１内を埋込むとともに層間絶縁膜１１１の上
部表面上に沿って延びるドープト多結晶シリコン膜１１
２を形成する。ドープト多結晶シリコン膜１１２上にＢ
ＰＳＧ酸化膜１５４を形成する。
【００１８】この後、写真製版技術とドライエッチング
技術とを用いて、ＢＰＳＧ酸化膜１５４およびドープト
多結晶シリコン膜１１２をパターニングすることによっ
て、図４８に示されるようなメモリセル部の形状が得ら
れる。そして、ＢＰＳＧ酸化膜１５４および層間絶縁膜
１１１を覆うように図４９に示すようなドープト多結晶
シリコン膜１１３を形成する。その後ドープト多結晶シ
リコン膜１１３を異方性エッチングすることによって、
図５０に示すようなドープト多結晶シリコン膜からなる
サイドウォール１１３ａを形成する。この後ＢＰＳＧ酸
化膜１５４を除去することによって、図５１に示される
ような形状が得られる。
技術とを用いて、ＢＰＳＧ酸化膜１５４およびドープト
多結晶シリコン膜１１２をパターニングすることによっ
て、図４８に示されるようなメモリセル部の形状が得ら
れる。そして、ＢＰＳＧ酸化膜１５４および層間絶縁膜
１１１を覆うように図４９に示すようなドープト多結晶
シリコン膜１１３を形成する。その後ドープト多結晶シ
リコン膜１１３を異方性エッチングすることによって、
図５０に示すようなドープト多結晶シリコン膜からなる
サイドウォール１１３ａを形成する。この後ＢＰＳＧ酸
化膜１５４を除去することによって、図５１に示される
ような形状が得られる。
【００１９】次に、図５２に示すように、ドープト多結
晶シリコン膜１１２およびサイドウォール１１３ａなら
びに層間絶縁膜１１１を覆うように、キャパシタ誘電体
膜１１４とキャパシタ上部電極となるドープト多結晶シ
リコン膜１１５とを形成する。その後キャパシタ誘電体
膜１１４とドープト多結晶シリコン膜１１５とをパター
ニングすることによって、図５３に示されるようなキャ
パシタ構造が得られる。
晶シリコン膜１１２およびサイドウォール１１３ａなら
びに層間絶縁膜１１１を覆うように、キャパシタ誘電体
膜１１４とキャパシタ上部電極となるドープト多結晶シ
リコン膜１１５とを形成する。その後キャパシタ誘電体
膜１１４とドープト多結晶シリコン膜１１５とをパター
ニングすることによって、図５３に示されるようなキャ
パシタ構造が得られる。
【００２０】この後、図３５に示したように、周辺回路
部の層間絶縁膜１１１上とメモリセル部のキャパシタ上
部電極１１５上に層間絶縁膜１１６を形成する。そして
周辺回路部の層間絶縁膜１１６および１１１の、配線層
１１０ｂ上に位置する領域に、コンタクトホールを形成
する。その後、そのコンタクトホール内を埋込むととも
に層間絶縁膜１１６の上部表面上に沿って延びるメタル
配線１１７を形成する。また、メモリセル部において
も、層間絶縁膜１１６上に所定の間隔を隔ててメタル配
線１１８を形成する。このようにして、従来のＤＲＡＭ
が形成されていた。
部の層間絶縁膜１１１上とメモリセル部のキャパシタ上
部電極１１５上に層間絶縁膜１１６を形成する。そして
周辺回路部の層間絶縁膜１１６および１１１の、配線層
１１０ｂ上に位置する領域に、コンタクトホールを形成
する。その後、そのコンタクトホール内を埋込むととも
に層間絶縁膜１１６の上部表面上に沿って延びるメタル
配線１１７を形成する。また、メモリセル部において
も、層間絶縁膜１１６上に所定の間隔を隔ててメタル配
線１１８を形成する。このようにして、従来のＤＲＡＭ
が形成されていた。
【００２１】
【発明が解決しようとする課題】図３５に示した従来の
ＤＲＡＭでは、半導体装置の高集積化に伴って、メモリ
セル部の面積の縮小化が必要になってきている。この場
合、非常に狭い活性領域にキャパシタ用コンタクトホー
ル１６１およびビット線用コンタクトホール１６０を形
成する必要がある。従来ではこのような要求を満たすた
めに、自己整合的にコンタクトホールを開口する技術が
要求される。このような自己整合的コンタクト開口法の
１つとして、従来、シリコン窒化膜をエッチングストッ
パとして用いたコンタクト開口法が知られている。
ＤＲＡＭでは、半導体装置の高集積化に伴って、メモリ
セル部の面積の縮小化が必要になってきている。この場
合、非常に狭い活性領域にキャパシタ用コンタクトホー
ル１６１およびビット線用コンタクトホール１６０を形
成する必要がある。従来ではこのような要求を満たすた
めに、自己整合的にコンタクトホールを開口する技術が
要求される。このような自己整合的コンタクト開口法の
１つとして、従来、シリコン窒化膜をエッチングストッ
パとして用いたコンタクト開口法が知られている。
【００２２】図３５に示した従来の構造では、ビット線
用コンタクトホール１６０を形成する際に上記のような
シリコン窒化膜による自己整合的コンタクト開口法を用
いている。具体的には、図３８に示すように、シリコン
窒化膜１０８を形成した後その上にシリコン酸化膜から
なる層間絶縁膜１０９を形成する。そして、図３９に示
すようにシリコン窒化膜１０８をエッチングストッパ層
として、ソース／ドレイン領域１０６ｂの上方に位置す
る層間絶縁膜１０９の部分をエッチングすることにより
自己整合的にコンタクトホール１０９ａを形成する。そ
の後、コンタクトホール１０９ａ内の窒化膜１０８を除
去することによって、図４０に示すようなビット線コン
タクトホール１６０が形成される。従来では、ビット線
用コンタクトホール１６０を形成するために上記のよう
なシリコン窒化膜１０８を用いた自己整合的コンタクト
開口法を用いていた。
用コンタクトホール１６０を形成する際に上記のような
シリコン窒化膜による自己整合的コンタクト開口法を用
いている。具体的には、図３８に示すように、シリコン
窒化膜１０８を形成した後その上にシリコン酸化膜から
なる層間絶縁膜１０９を形成する。そして、図３９に示
すようにシリコン窒化膜１０８をエッチングストッパ層
として、ソース／ドレイン領域１０６ｂの上方に位置す
る層間絶縁膜１０９の部分をエッチングすることにより
自己整合的にコンタクトホール１０９ａを形成する。そ
の後、コンタクトホール１０９ａ内の窒化膜１０８を除
去することによって、図４０に示すようなビット線コン
タクトホール１６０が形成される。従来では、ビット線
用コンタクトホール１６０を形成するために上記のよう
なシリコン窒化膜１０８を用いた自己整合的コンタクト
開口法を用いていた。
【００２３】しかしながら、このようなシリコン窒化膜
１０８をエッチングストッパ層として用いた開口法は、
図３９に示すコンタクトホール１０９ａのように、その
深さがあまり大きくないものにのみ適用可能である。こ
れは以下の理由による。すなわち、シリコン酸化膜とシ
リコン窒化膜との選択比（シリコン酸化膜のエッチング
レート／シリコン窒化膜のエッチングレート）は理論的
には３０程度であるが、シリコン窒化膜１０８の段差部
では平坦部よりエッチングが速く進行する。このため、
段差部においては、シリコン酸化膜に対するシリコン窒
化膜の選択比が１０〜１５程度に減少する。
１０８をエッチングストッパ層として用いた開口法は、
図３９に示すコンタクトホール１０９ａのように、その
深さがあまり大きくないものにのみ適用可能である。こ
れは以下の理由による。すなわち、シリコン酸化膜とシ
リコン窒化膜との選択比（シリコン酸化膜のエッチング
レート／シリコン窒化膜のエッチングレート）は理論的
には３０程度であるが、シリコン窒化膜１０８の段差部
では平坦部よりエッチングが速く進行する。このため、
段差部においては、シリコン酸化膜に対するシリコン窒
化膜の選択比が１０〜１５程度に減少する。
【００２４】このような選択比の場合に、たとえばキャ
パシタ用コンタクト１６１のように深さが大きい（アス
ペクト比が大きい）コンタクトホールをシリコン窒化膜
１０８をエッチングストッパ層として開口しようとする
と、プロセスマージンの関係からシリコン窒化膜１０８
がエッチングされる時間が長くなる。このため、キャパ
シタ用コンタクトホール１６１のように深さの深いコン
タクトホールを開口しようとすると、下地のシリコン窒
化膜１０８の段差部が完全に削られ、さらにゲート電極
１０４ｃ上に位置するＴＥＯＳ酸化膜１０５が削られて
ゲート電極１０４ｃが露出する。この場合に、キャパシ
タ用コンタクトホール１６１内にキャパシタ下部電極と
なるドープト多結晶シリコン膜１１２を形成すると、そ
のドープト多結晶シリコン膜１１２とゲート電極１０４
ｃとがショートを起こすという不都合が生じる。したが
って、従来では、深さのあまり深くないビット線用コン
タクトホール１６０の形成のみにシリコン窒化膜１０８
を用いた自己整合的開口法を採用し、キャパシタ用コン
タクトホール１６１の形成には、図４４〜図４６に示し
た径縮小プロセスを用いていた。
パシタ用コンタクト１６１のように深さが大きい（アス
ペクト比が大きい）コンタクトホールをシリコン窒化膜
１０８をエッチングストッパ層として開口しようとする
と、プロセスマージンの関係からシリコン窒化膜１０８
がエッチングされる時間が長くなる。このため、キャパ
シタ用コンタクトホール１６１のように深さの深いコン
タクトホールを開口しようとすると、下地のシリコン窒
化膜１０８の段差部が完全に削られ、さらにゲート電極
１０４ｃ上に位置するＴＥＯＳ酸化膜１０５が削られて
ゲート電極１０４ｃが露出する。この場合に、キャパシ
タ用コンタクトホール１６１内にキャパシタ下部電極と
なるドープト多結晶シリコン膜１１２を形成すると、そ
のドープト多結晶シリコン膜１１２とゲート電極１０４
ｃとがショートを起こすという不都合が生じる。したが
って、従来では、深さのあまり深くないビット線用コン
タクトホール１６０の形成のみにシリコン窒化膜１０８
を用いた自己整合的開口法を採用し、キャパシタ用コン
タクトホール１６１の形成には、図４４〜図４６に示し
た径縮小プロセスを用いていた。
【００２５】しかしながら、上記のような径縮小プロセ
スは、シリコン窒化膜ストッパを用いた自己整合的開口
法に比べて工程数が多くなり、製造プロセスが複雑化す
るという問題点があった。また、メモリセルサイズの縮
小に伴ってキャパシタ用コンタクトホール１６１のコン
タクト径も縮小化が要求されるが、図３５に示したよう
な深さの深いかつコンタクト径の小さいコンタクトホー
ルを形成するのは技術的に困難になってきているという
問題点もあった。
スは、シリコン窒化膜ストッパを用いた自己整合的開口
法に比べて工程数が多くなり、製造プロセスが複雑化す
るという問題点があった。また、メモリセルサイズの縮
小に伴ってキャパシタ用コンタクトホール１６１のコン
タクト径も縮小化が要求されるが、図３５に示したよう
な深さの深いかつコンタクト径の小さいコンタクトホー
ルを形成するのは技術的に困難になってきているという
問題点もあった。
【００２６】また、メモリセル部の縮小化に伴って、図
３６に示す隣接するビット線１６０ａ間の間隔も狭くな
ってきている。ビット線１１０ａ間の間隔が狭くなる
と、ビット配線容量（Ｃｂ）が大きくなり、そのため、
データの読出および書込に遅延が生じ、その結果高速な
アクセスが困難になるという問題点もあった。図３６に
示した従来の構造では、隣接するビット線１１０ａ間
に、ドープト多結晶シリコン膜１１２の垂直部１１２ａ
が位置している。しかし、この垂直部１１２ａの外径は
小さいため、隣接するビット線１１０ａ間のビット配線
容量を低減するまでには至らなかった。
３６に示す隣接するビット線１６０ａ間の間隔も狭くな
ってきている。ビット線１１０ａ間の間隔が狭くなる
と、ビット配線容量（Ｃｂ）が大きくなり、そのため、
データの読出および書込に遅延が生じ、その結果高速な
アクセスが困難になるという問題点もあった。図３６に
示した従来の構造では、隣接するビット線１１０ａ間
に、ドープト多結晶シリコン膜１１２の垂直部１１２ａ
が位置している。しかし、この垂直部１１２ａの外径は
小さいため、隣接するビット線１１０ａ間のビット配線
容量を低減するまでには至らなかった。
【００２７】この発明は、上記のような課題を解決する
ために成されたものであり、この発明の１つの目的は、
半導体装置において、キャパシタ用コンタクトホールを
容易に製造し得るとともにビット配線容量を低減するこ
とが可能な構造を提供することである。
ために成されたものであり、この発明の１つの目的は、
半導体装置において、キャパシタ用コンタクトホールを
容易に製造し得るとともにビット配線容量を低減するこ
とが可能な構造を提供することである。
【００２８】この発明のもう１つの目的は、半導体装置
の製造方法において、キャパシタ用コンタクトホールを
自己整合的に形成するとともにビット配線容量を低減し
得る構造を容易に製造することである。
の製造方法において、キャパシタ用コンタクトホールを
自己整合的に形成するとともにビット配線容量を低減し
得る構造を容易に製造することである。
【００２９】
【課題を解決するための手段】請求項１における半導体
装置では、１対の第１および第２のソース／ドレイン領
域と、ゲート電極と、第１のエッチングストッパ層と、
第１の層間絶縁膜と、ビット線用開口と、第１のキャパ
シタ用開口と、ビット線と、プラグ電極と、キャパシタ
下部電極とを備えている。第１および第２のソース／ド
レイン領域は、半導体領域の主表面にチャネル領域を挟
むように間隔を隔てて形成されている。ゲート電極はチ
ャネル領域上に形成されており、第１のエッチングスト
ッパ層はゲート電極上に形成されているとともに絶縁膜
からなる。第１の層間絶縁膜は第１のエッチングストッ
パ層上に形成されている。ビット線用開口は、第１の層
間絶縁膜および第１のエッチングストッパ層の第１のソ
ース／ドレイン領域上に位置する領域に形成されてい
る。第１のキャパシタ用開口は、第１の層間絶縁膜およ
び第１のエッチングストッパ層の、第２のソース／ドレ
イン領域上に位置する領域に形成されている。ビット線
は、ビット線用開口を介して第１のソース／ドレイン領
域に接続されている。プラグ電極は、第１のキャパシタ
用開口を介して第２のソース／ドレイン領域に接続され
るとともに、第１のキャパシタ用開口を充填するように
形成されている。また、そのプラグ電極では、底面の平
面積よりも上面の平面積の方が大きい。キャパシタ下部
電極は、プラグ電極の上面に電気的に接続されており、
第１の絶縁膜を介してビット線の上面および側面を覆う
ように形成されている。
装置では、１対の第１および第２のソース／ドレイン領
域と、ゲート電極と、第１のエッチングストッパ層と、
第１の層間絶縁膜と、ビット線用開口と、第１のキャパ
シタ用開口と、ビット線と、プラグ電極と、キャパシタ
下部電極とを備えている。第１および第２のソース／ド
レイン領域は、半導体領域の主表面にチャネル領域を挟
むように間隔を隔てて形成されている。ゲート電極はチ
ャネル領域上に形成されており、第１のエッチングスト
ッパ層はゲート電極上に形成されているとともに絶縁膜
からなる。第１の層間絶縁膜は第１のエッチングストッ
パ層上に形成されている。ビット線用開口は、第１の層
間絶縁膜および第１のエッチングストッパ層の第１のソ
ース／ドレイン領域上に位置する領域に形成されてい
る。第１のキャパシタ用開口は、第１の層間絶縁膜およ
び第１のエッチングストッパ層の、第２のソース／ドレ
イン領域上に位置する領域に形成されている。ビット線
は、ビット線用開口を介して第１のソース／ドレイン領
域に接続されている。プラグ電極は、第１のキャパシタ
用開口を介して第２のソース／ドレイン領域に接続され
るとともに、第１のキャパシタ用開口を充填するように
形成されている。また、そのプラグ電極では、底面の平
面積よりも上面の平面積の方が大きい。キャパシタ下部
電極は、プラグ電極の上面に電気的に接続されており、
第１の絶縁膜を介してビット線の上面および側面を覆う
ように形成されている。
【００３０】請求項１に記載の半導体装置では、上記の
ように、ビット線用開口が形成される第１の層間絶縁膜
および第２のエッチングストッパ層に、第１のキャパシ
タ用開口を設け、その第１のキャパシタ用開口内にプラ
グ電極を充填するように構成したので、ビット線用開口
と同じアスペクト比（深さ）で第１のキャパシタ用開口
を形成することが可能となる。そのため、第１のキャパ
シタ用開口の形成時に第１のエッチングストッパ層を用
いた自己整合的コンタクト開口法を用いることが可能と
なる。これにより、キャパシタ用開口の形成のために径
縮小プロセスを用いる場合に比べて製造プロセスを簡略
化することができるとともに、メモリセルサイズが縮小
化されたとしても容易にキャパシタ用コンタクトを形成
することができる。また、第１の絶縁膜を介してビット
線の上面および側面を覆うキャパシタ下部電極を設ける
ことによって、隣接するビット線間にキャパシタ下部電
極が介在された構造になり、これにより、隣接するビッ
ト線間に通常のコンタクト部のみが配置された構成に比
べてビット配線容量を著しく低減することができる。こ
れにより、メモリセルからのデータの読出およびメモリ
セルへのデータの書込速度が低下するのを防止すること
ができ、その結果高速なアクセスが可能となる。また、
請求項１に記載の半導体装置では、第２のソース／ドレ
イン領域に接続されるプラグ電極の底面の平面積より
も、キャパシタ下部電極に接続されるプラグ電極の上面
の平面積の方が大きくなるように形成されている。この
ため、プラグ電極の上面に接続するようにキャパシタ下
部電極を形成する際に、重ね合わせずれの余裕を大きく
取ることができ、その結果キャパシタ下部電極の形成プ
ロセスが容易になるという効果を奏する。
ように、ビット線用開口が形成される第１の層間絶縁膜
および第２のエッチングストッパ層に、第１のキャパシ
タ用開口を設け、その第１のキャパシタ用開口内にプラ
グ電極を充填するように構成したので、ビット線用開口
と同じアスペクト比（深さ）で第１のキャパシタ用開口
を形成することが可能となる。そのため、第１のキャパ
シタ用開口の形成時に第１のエッチングストッパ層を用
いた自己整合的コンタクト開口法を用いることが可能と
なる。これにより、キャパシタ用開口の形成のために径
縮小プロセスを用いる場合に比べて製造プロセスを簡略
化することができるとともに、メモリセルサイズが縮小
化されたとしても容易にキャパシタ用コンタクトを形成
することができる。また、第１の絶縁膜を介してビット
線の上面および側面を覆うキャパシタ下部電極を設ける
ことによって、隣接するビット線間にキャパシタ下部電
極が介在された構造になり、これにより、隣接するビッ
ト線間に通常のコンタクト部のみが配置された構成に比
べてビット配線容量を著しく低減することができる。こ
れにより、メモリセルからのデータの読出およびメモリ
セルへのデータの書込速度が低下するのを防止すること
ができ、その結果高速なアクセスが可能となる。また、
請求項１に記載の半導体装置では、第２のソース／ドレ
イン領域に接続されるプラグ電極の底面の平面積より
も、キャパシタ下部電極に接続されるプラグ電極の上面
の平面積の方が大きくなるように形成されている。この
ため、プラグ電極の上面に接続するようにキャパシタ下
部電極を形成する際に、重ね合わせずれの余裕を大きく
取ることができ、その結果キャパシタ下部電極の形成プ
ロセスが容易になるという効果を奏する。
【００３１】請求項２における半導体装置は、１対の第
１および第２のソース／ドレイン領域と、ゲート電極
と、第１のエッチングストッパ層と、第１の層間絶縁膜
と、ビット線用開口と、第１のキャパシタ用開口と、ビ
ット線と、プラグ電極と、導電層とを備えている。第１
および第２のソース／ドレイン領域は、半導体領域の主
表面にチャネル領域を挟むように間隔を隔てて形成され
ており、ゲート電極はチャネル領域上に形成されてい
る。第１のエッチングストッパ層は、ゲート電極上に形
成されており、絶縁膜からなる。第１の層間絶縁膜は第
１のエッチングストッパ層上に形成されている。ビット
線用開口は、第１の層間絶縁膜および第１のエッチング
ストッパ層の第１のソース／ドレイン領域上に位置する
領域に形成されている。第１のキャパシタ用開口は、第
１の層間絶縁膜および第１のエッチングストッパ層の第
２のソース／ドレイン領域上に位置する領域に形成され
ている。ビット線は、ビット線用開口を介して第１のソ
ース／ドレイン領域に接続されている。プラグ電極は、
第１のキャパシタ用開口を介して第２のソース／ドレイ
ン領域に接続されるとともに、第１のキャパシタ用開口
を充填するように形成されている。また、プラグ電極の
底面の平面積よりも上面の平面積の方が大きくなるよう
に形成されている。導電層は、プラグ電極の上面に電気
的に接続された垂直方向に延びるキャパシタコンタクト
部と、そのキャパシタコンタクト部の上部と一体的に形
成された水平方向に延びるキャパシタ下部電極とを有す
る。導電層のキャパシタコンタクト部は、第１の絶縁膜
を介してビット線の上面および側面を覆うように形成さ
れている。
１および第２のソース／ドレイン領域と、ゲート電極
と、第１のエッチングストッパ層と、第１の層間絶縁膜
と、ビット線用開口と、第１のキャパシタ用開口と、ビ
ット線と、プラグ電極と、導電層とを備えている。第１
および第２のソース／ドレイン領域は、半導体領域の主
表面にチャネル領域を挟むように間隔を隔てて形成され
ており、ゲート電極はチャネル領域上に形成されてい
る。第１のエッチングストッパ層は、ゲート電極上に形
成されており、絶縁膜からなる。第１の層間絶縁膜は第
１のエッチングストッパ層上に形成されている。ビット
線用開口は、第１の層間絶縁膜および第１のエッチング
ストッパ層の第１のソース／ドレイン領域上に位置する
領域に形成されている。第１のキャパシタ用開口は、第
１の層間絶縁膜および第１のエッチングストッパ層の第
２のソース／ドレイン領域上に位置する領域に形成され
ている。ビット線は、ビット線用開口を介して第１のソ
ース／ドレイン領域に接続されている。プラグ電極は、
第１のキャパシタ用開口を介して第２のソース／ドレイ
ン領域に接続されるとともに、第１のキャパシタ用開口
を充填するように形成されている。また、プラグ電極の
底面の平面積よりも上面の平面積の方が大きくなるよう
に形成されている。導電層は、プラグ電極の上面に電気
的に接続された垂直方向に延びるキャパシタコンタクト
部と、そのキャパシタコンタクト部の上部と一体的に形
成された水平方向に延びるキャパシタ下部電極とを有す
る。導電層のキャパシタコンタクト部は、第１の絶縁膜
を介してビット線の上面および側面を覆うように形成さ
れている。
【００３２】請求項２に記載の半導体装置では、上記請
求項１と同様、ビット線用開口が形成される第１の層間
絶縁膜および第１のエッチングストッパ層に、第１のキ
ャパシタ用開口を形成し、その第１のキャパシタ用開口
にプラグ電極を充填するように構成することにより、ビ
ット線用開口と同じアスペクト比で第１のキャパシタ用
開口を形成することができ、その結果、第１のエッチン
グストッパ層を用いた自己整合的開口法を第１のキャパ
シタ用開口の形成に適用することができる。これによ
り、径縮小プロセスによって第１のキャパシタ用開口を
形成する場合に比べて製造プロセスを簡略化することが
できるとともに、セルサイズが縮小化された場合にも容
易に形成することができる。また、プラグ電極の上面に
電気的に接続される導電層のキャパシタコンタクト部の
一部を、ビット線の上面および側面を覆うように形成す
ることによって、隣接するビット線間にキャパシタコン
タクト部が位置することになる。これにより、従来の通
常のコンタクト径を有するコンタクト部がビット線間に
配置された構成に比べて、隣接するビット線間を遮る部
分の面積が大きくなる。このため、隣接するビット線間
のビット線配線容量が大きくなるのを有効に防止するこ
とができる。その結果、データの読出および書込動作が
遅延するのも防止することができ、高速なアクセスが可
能となる。また、請求項２に記載の半導体装置では、第
２のソース／ドレイン領域に接続されるプラグ電極の底
面の平面積よりも、キャパシタ下部電極に接続されるプ
ラグ電極の上面の平面積の方が大きくなるように形成さ
れている。このため、プラグ電極の上面に接続するよう
にキャパシタ下部電極を形成する際に、重ね合わせずれ
の余裕を大きく取ることができ、その結果キャパシタ下
部電極の形成プロセスが容易になる。
求項１と同様、ビット線用開口が形成される第１の層間
絶縁膜および第１のエッチングストッパ層に、第１のキ
ャパシタ用開口を形成し、その第１のキャパシタ用開口
にプラグ電極を充填するように構成することにより、ビ
ット線用開口と同じアスペクト比で第１のキャパシタ用
開口を形成することができ、その結果、第１のエッチン
グストッパ層を用いた自己整合的開口法を第１のキャパ
シタ用開口の形成に適用することができる。これによ
り、径縮小プロセスによって第１のキャパシタ用開口を
形成する場合に比べて製造プロセスを簡略化することが
できるとともに、セルサイズが縮小化された場合にも容
易に形成することができる。また、プラグ電極の上面に
電気的に接続される導電層のキャパシタコンタクト部の
一部を、ビット線の上面および側面を覆うように形成す
ることによって、隣接するビット線間にキャパシタコン
タクト部が位置することになる。これにより、従来の通
常のコンタクト径を有するコンタクト部がビット線間に
配置された構成に比べて、隣接するビット線間を遮る部
分の面積が大きくなる。このため、隣接するビット線間
のビット線配線容量が大きくなるのを有効に防止するこ
とができる。その結果、データの読出および書込動作が
遅延するのも防止することができ、高速なアクセスが可
能となる。また、請求項２に記載の半導体装置では、第
２のソース／ドレイン領域に接続されるプラグ電極の底
面の平面積よりも、キャパシタ下部電極に接続されるプ
ラグ電極の上面の平面積の方が大きくなるように形成さ
れている。このため、プラグ電極の上面に接続するよう
にキャパシタ下部電極を形成する際に、重ね合わせずれ
の余裕を大きく取ることができ、その結果キャパシタ下
部電極の形成プロセスが容易になる。
【００３３】請求項３は、上記請求項１または２の構成
において、第１の絶縁膜が、ビット線の上面上に接触し
て形成された上部絶縁膜と、ビット線の側面と上部絶縁
膜の側面とに接触して形成されたサイドウォール絶縁膜
とを含むように構成する。そして、ビット線の上面はプ
ラグ電極の上面よりも上方に位置する。このように構成
することによって、ビット線の側面と上面とを覆うキャ
パシタ下部電極を容易に形成することができる。
において、第１の絶縁膜が、ビット線の上面上に接触し
て形成された上部絶縁膜と、ビット線の側面と上部絶縁
膜の側面とに接触して形成されたサイドウォール絶縁膜
とを含むように構成する。そして、ビット線の上面はプ
ラグ電極の上面よりも上方に位置する。このように構成
することによって、ビット線の側面と上面とを覆うキャ
パシタ下部電極を容易に形成することができる。
【００３４】請求項４は、上記請求項１または２の構成
において、キャパシタ下部電極の表面が凹凸形状を有す
るように構成する。このように構成することによって、
キャパシタ下部電極の表面積が増加し、その結果、キャ
パシタ容量を増大させることができる。
において、キャパシタ下部電極の表面が凹凸形状を有す
るように構成する。このように構成することによって、
キャパシタ下部電極の表面積が増加し、その結果、キャ
パシタ容量を増大させることができる。
【００３５】請求項５は、上記請求項２の構成におい
て、第２のエッチングストッパ層と、第２の層間絶縁膜
と、第２のキャパシタ用開口とをさらに備えるように構
成する。第２のエッチングストッパ層は、第１の層間絶
縁膜上と第１の絶縁膜上とに形成されており、絶縁膜か
らなる。第２の層間絶縁膜は、第２のエッチングストッ
パ層上に形成されている。第２のキャパシタ用開口は、
第１のキャパシタ用開口に達するように、第２の層間絶
縁膜と第２のエッチングストッパ層とに形成されてい
る。また、第２の層間絶縁膜と第１の絶縁膜との間に位
置する第２のエッチングストッパ層の、第２のキャパシ
タ用開口側の端部が除去されて、ビット線の上部側端部
の上方に位置する領域に凹部が形成されている。キャパ
シタコンタクト部は、第２のキャパシタ用開口内および
凹部内に充填されてビット線の上方にの延びるように形
成されている。また、キャパシタ下部電極は、第２の層
間絶縁膜の上面に沿って延びるように形成されている。
請求項５の構成では、このように第２のキャパシタ用開
口のビット線の上部側端部の上方に位置する領域に凹部
を形成し、その凹部内および第２のキャパシタ用開口内
にキャパシタコンタクト部を充填することによって、容
易にビット線の側部および上部を覆うキャパシタコンタ
クト部を形成することができる。
て、第２のエッチングストッパ層と、第２の層間絶縁膜
と、第２のキャパシタ用開口とをさらに備えるように構
成する。第２のエッチングストッパ層は、第１の層間絶
縁膜上と第１の絶縁膜上とに形成されており、絶縁膜か
らなる。第２の層間絶縁膜は、第２のエッチングストッ
パ層上に形成されている。第２のキャパシタ用開口は、
第１のキャパシタ用開口に達するように、第２の層間絶
縁膜と第２のエッチングストッパ層とに形成されてい
る。また、第２の層間絶縁膜と第１の絶縁膜との間に位
置する第２のエッチングストッパ層の、第２のキャパシ
タ用開口側の端部が除去されて、ビット線の上部側端部
の上方に位置する領域に凹部が形成されている。キャパ
シタコンタクト部は、第２のキャパシタ用開口内および
凹部内に充填されてビット線の上方にの延びるように形
成されている。また、キャパシタ下部電極は、第２の層
間絶縁膜の上面に沿って延びるように形成されている。
請求項５の構成では、このように第２のキャパシタ用開
口のビット線の上部側端部の上方に位置する領域に凹部
を形成し、その凹部内および第２のキャパシタ用開口内
にキャパシタコンタクト部を充填することによって、容
易にビット線の側部および上部を覆うキャパシタコンタ
クト部を形成することができる。
【００３６】請求項６における半導体装置の製造方法
は、以下の工程を備えている。半導体領域主表面に、１
対の第１および第２のソース／ドレイン領域とゲート電
極とを形成する。そのゲート電極を覆うように第１のシ
リコン窒化膜を形成する。その第１のシリコン窒化膜上
にシリコン酸化膜からなる第１の層間絶縁膜を形成す
る。第１のシリコン窒化膜をエッチングストッパ層とし
て、第１の層間絶縁膜の第１のソース／ドレイン領域の
上方に位置する領域をエッチングすることにより第１の
開口を形成する。その第１の開口内の第１のシリコン窒
化膜をエッチングすることにより、第１の層間絶縁膜の
上面から第１のソース／ドレイン領域にまで達する第１
のキャパシタ用開口を形成する。第１のキャパシタ用開
口を充填するとともに、第１のソース／ドレイン領域に
電気的に接続するようにプラグ電極を形成する。第１の
シリコン窒化膜をエッチングストッパ層として、第１の
層間絶縁膜の前記第２のソース／ドレイン領域の上方に
位置する領域をエッチングすることにより第２の開口を
形成する。第２の開口内の第１のシリコン窒化膜をエッ
チングすることにより、第１の層間絶縁膜の上面から第
２のソース／ドレイン領域にまで達するビット線用開口
を形成する。そのビット線用開口を介して第２のソース
／ドレイン領域に電気的に接続されるとともに第１の層
間絶縁膜上に延びるビット線を形成する。そのビット線
の上面および側面を覆うように第１の絶縁膜を形成す
る。プラグ電極の上面に電気的に接続するとともに第１
の絶縁膜を介してビット線の上面および側面を覆うよう
にキャパシタ下部電極を形成する。
は、以下の工程を備えている。半導体領域主表面に、１
対の第１および第２のソース／ドレイン領域とゲート電
極とを形成する。そのゲート電極を覆うように第１のシ
リコン窒化膜を形成する。その第１のシリコン窒化膜上
にシリコン酸化膜からなる第１の層間絶縁膜を形成す
る。第１のシリコン窒化膜をエッチングストッパ層とし
て、第１の層間絶縁膜の第１のソース／ドレイン領域の
上方に位置する領域をエッチングすることにより第１の
開口を形成する。その第１の開口内の第１のシリコン窒
化膜をエッチングすることにより、第１の層間絶縁膜の
上面から第１のソース／ドレイン領域にまで達する第１
のキャパシタ用開口を形成する。第１のキャパシタ用開
口を充填するとともに、第１のソース／ドレイン領域に
電気的に接続するようにプラグ電極を形成する。第１の
シリコン窒化膜をエッチングストッパ層として、第１の
層間絶縁膜の前記第２のソース／ドレイン領域の上方に
位置する領域をエッチングすることにより第２の開口を
形成する。第２の開口内の第１のシリコン窒化膜をエッ
チングすることにより、第１の層間絶縁膜の上面から第
２のソース／ドレイン領域にまで達するビット線用開口
を形成する。そのビット線用開口を介して第２のソース
／ドレイン領域に電気的に接続されるとともに第１の層
間絶縁膜上に延びるビット線を形成する。そのビット線
の上面および側面を覆うように第１の絶縁膜を形成す
る。プラグ電極の上面に電気的に接続するとともに第１
の絶縁膜を介してビット線の上面および側面を覆うよう
にキャパシタ下部電極を形成する。
【００３７】請求項６に記載の製造方法では、ビット線
用開口が形成される膜と同じ第１のシリコン窒化膜およ
び第１の層間絶縁膜に、第１のキャパシタ用開口を形成
するので、第１のキャパシタ用開口の形成時に第１のシ
リコン窒化膜をエッチングストッパ層とした自己整合的
開口法を用いることができる。このように第１のシリコ
ン窒化膜を用いて自己整合的に第１のキャパシタ用開口
を形成することができるので、第１のキャパシタ用開口
を径縮小プロセスを用いて形成する場合に比べて製造プ
ロセスを簡略化することができるとともに、メモリセル
サイズが縮小した場合にも第１のキャパシタ用開口を容
易に形成することができる。また、プラグ電極の上面に
形成されるキャパシタ下部電極をビット線の上面および
側面を覆うように形成することによって、隣接するビッ
ト線間にキャパシタ下部電極が介在された構造となり、
その結果、ビット配線容量を低減し得る半導体装置を容
易に製造することができる。請求項７の製造方法は、以
下のような工程を備えている。半導体領域の主表面に、
１対の第１および第２のソース／ドレイン領域とゲート
電極とを形成する。そのゲート電極を覆うように第１の
シリコン窒化膜を形成する。第１のシリコン窒化膜上に
シリコン酸化膜からなる第１の層間絶縁膜を形成する。
第１のシリコン窒化膜をエッチングストッパ層として、
第１の層間絶縁膜の第１のソース／ドレイン領域の上方
に位置する領域をエッチングすることにより第１の開口
を形成する。その第１の開口内の第１のシリコン窒化膜
をエッチングすることにより、第１の層間絶縁膜の上面
から第１のソース／ドレイン領域にまで達する第１のキ
ャパシタ用開口を形成する。第１のキャパシタ用開口を
充填するとともに、第１のソース／ドレイン領域に電気
的に接続するようにプラグ電極を形成する。第１のシリ
コン窒化膜をエッチングストッパ層として、第１の層間
絶縁膜の第２のソース／ドレイン領域の上方に位置する
領域をエッチングすることにより第２の開口を形成す
る。その第２の開口内の前記第１のシリコン窒化膜をエ
ッチングすることにより第１の層間絶縁膜の上面から第
２のソース／ドレイン領域にまで達するビット線用開口
を形成する。ビット線用開口を介して第２のソース／ド
レイン領域に電気的に接続されるとともに第１の層間絶
縁膜上に延びるビット線を形成する。ビット線の上面お
よび側面を覆うように第１の絶縁膜を形成する。第１の
層間絶縁膜と第１の絶縁膜とを覆うように第２のシリコ
ン窒化膜を形成する。その第２のシリコン窒化膜上にシ
リコン酸化膜からなる第２の層間絶縁膜を形成する。第
２のシリコン窒化膜をマスクとして第２の層間絶縁膜の
プラグ電極の上方に位置する領域をエッチングすること
により第３の開口を形成する。第３の開口内の第２のシ
リコン窒化膜をエッチングすることにより、第２の層間
絶縁膜の上面からプラグ電極の上面にまで達する第２の
キャパシタ用開口を形成するとともに、第２のキャパシ
タ用開口の、ビット線の上部側端部の上方に位置する領
域に、凹部を形成する。凹部および第２のキャパシタ用
コンタクトを充填するキャパシタコンタクト部と、第２
の層間絶縁膜の上面上に延びるキャパシタ下部電極とを
有する導電層を形成する。
用開口が形成される膜と同じ第１のシリコン窒化膜およ
び第１の層間絶縁膜に、第１のキャパシタ用開口を形成
するので、第１のキャパシタ用開口の形成時に第１のシ
リコン窒化膜をエッチングストッパ層とした自己整合的
開口法を用いることができる。このように第１のシリコ
ン窒化膜を用いて自己整合的に第１のキャパシタ用開口
を形成することができるので、第１のキャパシタ用開口
を径縮小プロセスを用いて形成する場合に比べて製造プ
ロセスを簡略化することができるとともに、メモリセル
サイズが縮小した場合にも第１のキャパシタ用開口を容
易に形成することができる。また、プラグ電極の上面に
形成されるキャパシタ下部電極をビット線の上面および
側面を覆うように形成することによって、隣接するビッ
ト線間にキャパシタ下部電極が介在された構造となり、
その結果、ビット配線容量を低減し得る半導体装置を容
易に製造することができる。請求項７の製造方法は、以
下のような工程を備えている。半導体領域の主表面に、
１対の第１および第２のソース／ドレイン領域とゲート
電極とを形成する。そのゲート電極を覆うように第１の
シリコン窒化膜を形成する。第１のシリコン窒化膜上に
シリコン酸化膜からなる第１の層間絶縁膜を形成する。
第１のシリコン窒化膜をエッチングストッパ層として、
第１の層間絶縁膜の第１のソース／ドレイン領域の上方
に位置する領域をエッチングすることにより第１の開口
を形成する。その第１の開口内の第１のシリコン窒化膜
をエッチングすることにより、第１の層間絶縁膜の上面
から第１のソース／ドレイン領域にまで達する第１のキ
ャパシタ用開口を形成する。第１のキャパシタ用開口を
充填するとともに、第１のソース／ドレイン領域に電気
的に接続するようにプラグ電極を形成する。第１のシリ
コン窒化膜をエッチングストッパ層として、第１の層間
絶縁膜の第２のソース／ドレイン領域の上方に位置する
領域をエッチングすることにより第２の開口を形成す
る。その第２の開口内の前記第１のシリコン窒化膜をエ
ッチングすることにより第１の層間絶縁膜の上面から第
２のソース／ドレイン領域にまで達するビット線用開口
を形成する。ビット線用開口を介して第２のソース／ド
レイン領域に電気的に接続されるとともに第１の層間絶
縁膜上に延びるビット線を形成する。ビット線の上面お
よび側面を覆うように第１の絶縁膜を形成する。第１の
層間絶縁膜と第１の絶縁膜とを覆うように第２のシリコ
ン窒化膜を形成する。その第２のシリコン窒化膜上にシ
リコン酸化膜からなる第２の層間絶縁膜を形成する。第
２のシリコン窒化膜をマスクとして第２の層間絶縁膜の
プラグ電極の上方に位置する領域をエッチングすること
により第３の開口を形成する。第３の開口内の第２のシ
リコン窒化膜をエッチングすることにより、第２の層間
絶縁膜の上面からプラグ電極の上面にまで達する第２の
キャパシタ用開口を形成するとともに、第２のキャパシ
タ用開口の、ビット線の上部側端部の上方に位置する領
域に、凹部を形成する。凹部および第２のキャパシタ用
コンタクトを充填するキャパシタコンタクト部と、第２
の層間絶縁膜の上面上に延びるキャパシタ下部電極とを
有する導電層を形成する。
【００３８】請求項７に記載の製造方法によれば、上記
請求項６と同様、ビット線用開口が形成される膜と同じ
第１のシリコン窒化膜および第１の層間絶縁膜に第１の
キャパシタ用開口を形成するので、第１のキャパシタ用
開口の形成時に第１のシリコン窒化膜をエッチングスト
ッパ層とした自己整合的開口法を用いることができる。
これにより、第１のキャパシタ用開口を径縮小プロセス
を用いて形成していた場合に比べて製造プロセスを簡略
化することができるとともに、セルサイズが縮小された
としても容易に第１のキャパシタ用開口を形成すること
が可能となる。また、ビット線の上部側端部の上方に位
置する領域に形成した凹部にキャパシタコンタクト部を
充填することによって、容易に、ビット線の側面および
上面を覆うキャパシタコンタクト部を形成することがで
きる。これにより、隣接するビット線間にキャパシタコ
ンタクト部が介在する形となり、従来の通常のコンタク
ト部に比べて隣接するビット線間をシールドする部分の
面積が大きくなる。このため、ビット配線容量を従来に
比べて大きくすることができる。その結果、メモリセル
からのデータの読出およびメモリセルへのデータの書込
速度の遅延を防止し得る半導体装置を容易に製造するこ
とができる。
請求項６と同様、ビット線用開口が形成される膜と同じ
第１のシリコン窒化膜および第１の層間絶縁膜に第１の
キャパシタ用開口を形成するので、第１のキャパシタ用
開口の形成時に第１のシリコン窒化膜をエッチングスト
ッパ層とした自己整合的開口法を用いることができる。
これにより、第１のキャパシタ用開口を径縮小プロセス
を用いて形成していた場合に比べて製造プロセスを簡略
化することができるとともに、セルサイズが縮小された
としても容易に第１のキャパシタ用開口を形成すること
が可能となる。また、ビット線の上部側端部の上方に位
置する領域に形成した凹部にキャパシタコンタクト部を
充填することによって、容易に、ビット線の側面および
上面を覆うキャパシタコンタクト部を形成することがで
きる。これにより、隣接するビット線間にキャパシタコ
ンタクト部が介在する形となり、従来の通常のコンタク
ト部に比べて隣接するビット線間をシールドする部分の
面積が大きくなる。このため、ビット配線容量を従来に
比べて大きくすることができる。その結果、メモリセル
からのデータの読出およびメモリセルへのデータの書込
速度の遅延を防止し得る半導体装置を容易に製造するこ
とができる。
【００３９】
（実施の形態１）図１は、本発明の実施の形態１による
ＤＲＡＭを示した断面構造図である。図１を参照して、
この実施の形態１によるＤＲＡＭのメモリセル部では、
シリコン基板１の主表面の所定領域に分離領域２が形成
されている。分離領域２は、トレンチ溝を形成した後そ
のトレンチ溝に酸化膜を埋込むように形成されている。
この分離領域２は、通常のＬＯＣＯＳ分離酸化膜を用い
たものでもよい。分離領域２によって囲まれた活性領域
には、所定の間隔を隔ててソース／ドレイン領域６ａ、
６ｂおよび６ｃが形成されている。ソース／ドレイン領
域６ａと６ｂとの間に位置するチャネル領域上にはゲー
ト酸化膜３を介してゲート電極４ａが形成されている。
また、ゲート電極４ａと所定の間隔を隔ててゲート電極
４ｂおよび４ｃが形成されている。
ＤＲＡＭを示した断面構造図である。図１を参照して、
この実施の形態１によるＤＲＡＭのメモリセル部では、
シリコン基板１の主表面の所定領域に分離領域２が形成
されている。分離領域２は、トレンチ溝を形成した後そ
のトレンチ溝に酸化膜を埋込むように形成されている。
この分離領域２は、通常のＬＯＣＯＳ分離酸化膜を用い
たものでもよい。分離領域２によって囲まれた活性領域
には、所定の間隔を隔ててソース／ドレイン領域６ａ、
６ｂおよび６ｃが形成されている。ソース／ドレイン領
域６ａと６ｂとの間に位置するチャネル領域上にはゲー
ト酸化膜３を介してゲート電極４ａが形成されている。
また、ゲート電極４ａと所定の間隔を隔ててゲート電極
４ｂおよび４ｃが形成されている。
【００４０】ゲート電極４ａ、４ｂおよび４ｃの上部表
面上にはＴＥＯＳ酸化膜５が形成されている。また、ゲ
ート電極４ａ〜４ｃとＴＥＯＳ酸化膜５を覆うように１
０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７が形
成されている。また、そのＴＥＯＳ酸化膜７を覆うよう
に３０〜５０ｎｍ程度の厚みを有するシリコン窒化膜８
が形成されている。シリコン窒化膜８上にはＢＰＳＧ酸
化膜またはＰＳＧ酸化膜からなる層間絶縁膜１１が形成
されている。層間絶縁膜１１およびシリコン窒化膜８
の、ソース／ドレイン領域６ａ上に位置する領域には、
キャパシタ用コンタクトホール１２が形成されている。
また、シリコン窒化膜８および層間絶縁膜１１のソース
／ドレイン領域６ｂ上に位置する領域には、ビット線用
コンタクトホール１５ａが形成されている。
面上にはＴＥＯＳ酸化膜５が形成されている。また、ゲ
ート電極４ａ〜４ｃとＴＥＯＳ酸化膜５を覆うように１
０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７が形
成されている。また、そのＴＥＯＳ酸化膜７を覆うよう
に３０〜５０ｎｍ程度の厚みを有するシリコン窒化膜８
が形成されている。シリコン窒化膜８上にはＢＰＳＧ酸
化膜またはＰＳＧ酸化膜からなる層間絶縁膜１１が形成
されている。層間絶縁膜１１およびシリコン窒化膜８
の、ソース／ドレイン領域６ａ上に位置する領域には、
キャパシタ用コンタクトホール１２が形成されている。
また、シリコン窒化膜８および層間絶縁膜１１のソース
／ドレイン領域６ｂ上に位置する領域には、ビット線用
コンタクトホール１５ａが形成されている。
【００４１】キャパシタ用コンタクトホール１２内には
多結晶シリコン膜からなるプラグ電極１３が充填されて
いる。また、層間絶縁膜１１を覆うように３０ｎｍ程度
の厚みを有するＴＥＯＳ酸化膜１４が形成されている。
ＴＥＯＳ酸化膜１４の、プラグ電極１３上に位置する領
域とビット線用コンタクトホール１５ａ上に位置する領
域とには、それぞれ開口部が形成されている。ビット線
用コンタクトホール１５ａ内でソース／ドレイン領域６
ｂに電気的に接続されるとともに、ＴＥＯＳ酸化膜１４
の上部表面上に沿って延びるようにビット線１６ａが形
成されている。ビット線１６ａの上部表面上には１００
〜２００Å程度の厚みを有するＴＥＯＳ酸化膜１７ａが
形成されている。ＴＥＯＳ酸化膜１７ａの側表面とビッ
ト線１６ａの側表面とに接触するようにＴＥＯＳ酸化膜
からなるサイドウォール酸化膜２０ａが形成されてい
る。
多結晶シリコン膜からなるプラグ電極１３が充填されて
いる。また、層間絶縁膜１１を覆うように３０ｎｍ程度
の厚みを有するＴＥＯＳ酸化膜１４が形成されている。
ＴＥＯＳ酸化膜１４の、プラグ電極１３上に位置する領
域とビット線用コンタクトホール１５ａ上に位置する領
域とには、それぞれ開口部が形成されている。ビット線
用コンタクトホール１５ａ内でソース／ドレイン領域６
ｂに電気的に接続されるとともに、ＴＥＯＳ酸化膜１４
の上部表面上に沿って延びるようにビット線１６ａが形
成されている。ビット線１６ａの上部表面上には１００
〜２００Å程度の厚みを有するＴＥＯＳ酸化膜１７ａが
形成されている。ＴＥＯＳ酸化膜１７ａの側表面とビッ
ト線１６ａの側表面とに接触するようにＴＥＯＳ酸化膜
からなるサイドウォール酸化膜２０ａが形成されてい
る。
【００４２】プラグ電極１３の上面に電気的に接続する
とともに、サイドウォール酸化膜２０ａおよびＴＥＯＳ
酸化膜１７ａの上部表面上に沿って延びるように、多結
晶シリコン膜からなるキャパシタ下部電極２４ａが形成
されている。キャパシタ下部電極２４ａはその両側端部
で垂直方向に延びる筒状構造を有するように形成されて
いる。また、隣接するキャパシタ下部電極２４ａ間には
シリコン窒化膜２１が形成されている。キャパシタ下部
電極２４ａを覆うようにキャパシタ誘電体膜２６が形成
されている。また、キャパシタ誘電体膜２６とシリコン
窒化膜２１とを覆うように多結晶シリコン膜からなるキ
ャパシタ上部電極２７ａが形成されている。また、キャ
パシタ上部電極２７ａを覆うようにＴＥＯＳ酸化膜また
はＢＰＳＧ酸化膜などからなる層間絶縁膜２８が形成さ
れている。層間絶縁膜２８の上部表面上には、所定の間
隔を隔ててメタル配線３０が形成されている。
とともに、サイドウォール酸化膜２０ａおよびＴＥＯＳ
酸化膜１７ａの上部表面上に沿って延びるように、多結
晶シリコン膜からなるキャパシタ下部電極２４ａが形成
されている。キャパシタ下部電極２４ａはその両側端部
で垂直方向に延びる筒状構造を有するように形成されて
いる。また、隣接するキャパシタ下部電極２４ａ間には
シリコン窒化膜２１が形成されている。キャパシタ下部
電極２４ａを覆うようにキャパシタ誘電体膜２６が形成
されている。また、キャパシタ誘電体膜２６とシリコン
窒化膜２１とを覆うように多結晶シリコン膜からなるキ
ャパシタ上部電極２７ａが形成されている。また、キャ
パシタ上部電極２７ａを覆うようにＴＥＯＳ酸化膜また
はＢＰＳＧ酸化膜などからなる層間絶縁膜２８が形成さ
れている。層間絶縁膜２８の上部表面上には、所定の間
隔を隔ててメタル配線３０が形成されている。
【００４３】一方、周辺回路部では、シリコン基板１の
主表面に所定の間隔を隔ててソース／ドレイン領域６ｄ
および６ｅが形成されている。ソース／ドレイン領域６
ｄと６ｅとの間に位置するチャネル領域上にはゲート酸
化膜３を介してゲート電極４ｅが形成されている。ゲー
ト電極４ｅからソース／ドレイン領域６ｄを隔てた領域
上にはゲート酸化膜３を介してゲート電極４ｄが形成さ
れている。ゲート電極４ｄおよび４ｅの上部表面上に
は、ＴＥＯＳ酸化膜５が形成されている。また、ゲート
電極４ｄおよび４ｅの側表面と、ＴＥＯＳ酸化膜５の側
表面とに接触するように１０〜２０ｎｍ程度の厚みを有
するＴＥＯＳ酸化膜７が形成されている。また、ＴＥＯ
Ｓ酸化膜７の側部には、シリコン窒化膜からなるサイド
ウォール絶縁膜９が形成されている。このサイドウォー
ル酸化膜９は、ＬＤＤ（Lightly Doped Drain ）構造を
有するソース／ドレイン領域６ｄおよび６ｅを形成する
ために用いる。
主表面に所定の間隔を隔ててソース／ドレイン領域６ｄ
および６ｅが形成されている。ソース／ドレイン領域６
ｄと６ｅとの間に位置するチャネル領域上にはゲート酸
化膜３を介してゲート電極４ｅが形成されている。ゲー
ト電極４ｅからソース／ドレイン領域６ｄを隔てた領域
上にはゲート酸化膜３を介してゲート電極４ｄが形成さ
れている。ゲート電極４ｄおよび４ｅの上部表面上に
は、ＴＥＯＳ酸化膜５が形成されている。また、ゲート
電極４ｄおよび４ｅの側表面と、ＴＥＯＳ酸化膜５の側
表面とに接触するように１０〜２０ｎｍ程度の厚みを有
するＴＥＯＳ酸化膜７が形成されている。また、ＴＥＯ
Ｓ酸化膜７の側部には、シリコン窒化膜からなるサイド
ウォール絶縁膜９が形成されている。このサイドウォー
ル酸化膜９は、ＬＤＤ（Lightly Doped Drain ）構造を
有するソース／ドレイン領域６ｄおよび６ｅを形成する
ために用いる。
【００４４】ＴＥＯＳ酸化膜５上にはシリコン窒化膜か
らなる絶縁膜１０が形成されている。なお、絶縁膜１０
は、ＴＥＯＳ酸化膜により形成してもよい。また、全面
を覆うように層間絶縁膜１１が形成されている。層間絶
縁膜１１上にはＴＥＯＳ酸化膜１４が形成されている。
ソース／ドレイン領域６ｄおよびゲート電極４ｅ上に位
置する、層間絶縁膜１１およびＴＥＯＳ酸化膜１４に
は、それぞれコンタクトホールが形成されている。それ
らのコンタクトホールを介してソース／ドレイン領域６
ｄおよびゲート電極４ｅに電気的に接続するように配線
層１６ｂが形成されている。なお、配線層１６ｂは、ソ
ース／ドレイン領域６ｄまたはゲート電極４ｅの一方の
みに接続していてもよい。配線層１６ｂの上部表面を覆
うようにＴＥＯＳ酸化膜１７ｂが形成されている。配線
層１６ｂの側表面とＴＥＯＳ酸化膜１７ｂの側表面とに
接触するように、ＴＥＯＳ酸化膜からなるサイドウォー
ル酸化膜２０ｂが形成されている。
らなる絶縁膜１０が形成されている。なお、絶縁膜１０
は、ＴＥＯＳ酸化膜により形成してもよい。また、全面
を覆うように層間絶縁膜１１が形成されている。層間絶
縁膜１１上にはＴＥＯＳ酸化膜１４が形成されている。
ソース／ドレイン領域６ｄおよびゲート電極４ｅ上に位
置する、層間絶縁膜１１およびＴＥＯＳ酸化膜１４に
は、それぞれコンタクトホールが形成されている。それ
らのコンタクトホールを介してソース／ドレイン領域６
ｄおよびゲート電極４ｅに電気的に接続するように配線
層１６ｂが形成されている。なお、配線層１６ｂは、ソ
ース／ドレイン領域６ｄまたはゲート電極４ｅの一方の
みに接続していてもよい。配線層１６ｂの上部表面を覆
うようにＴＥＯＳ酸化膜１７ｂが形成されている。配線
層１６ｂの側表面とＴＥＯＳ酸化膜１７ｂの側表面とに
接触するように、ＴＥＯＳ酸化膜からなるサイドウォー
ル酸化膜２０ｂが形成されている。
【００４５】また、サイドウォール酸化膜２０ｂおよび
ＴＥＯＳ酸化膜１７ｂを覆うように層間絶縁膜２８が形
成されている。層間絶縁膜２８およびＴＥＯＳ酸化膜１
７ｂの、配線層１６ｂの側端部上に位置する領域には、
コンタクトホールが形成されている。そのコンタクトホ
ールを介して配線層１６ｂに電気的に接続するととも
に、層間絶縁膜２８の上部表面上に沿って延びるように
メタル配線２９が形成されている。
ＴＥＯＳ酸化膜１７ｂを覆うように層間絶縁膜２８が形
成されている。層間絶縁膜２８およびＴＥＯＳ酸化膜１
７ｂの、配線層１６ｂの側端部上に位置する領域には、
コンタクトホールが形成されている。そのコンタクトホ
ールを介して配線層１６ｂに電気的に接続するととも
に、層間絶縁膜２８の上部表面上に沿って延びるように
メタル配線２９が形成されている。
【００４６】なお、メモリセル部におけるゲート電極４
ａ〜４ｃと、周辺回路部のゲート電極４ｄおよび４ｅと
は、同一の層をパターニングすることによって形成され
る。また、メモリセル部のビット線１６ａと周辺回路部
の配線層１６ｂとは同一の層をパターニングすることに
よって形成される。
ａ〜４ｃと、周辺回路部のゲート電極４ｄおよび４ｅと
は、同一の層をパターニングすることによって形成され
る。また、メモリセル部のビット線１６ａと周辺回路部
の配線層１６ｂとは同一の層をパターニングすることに
よって形成される。
【００４７】ここで、実施の形態１によるＤＲＡＭで
は、キャパシタ下部電極２４ａとソース／ドレイン領域
６ａとの間にプラグ電極１３を介在させている。そして
そのプラグ電極１３は、ビット線用コンタクトホール１
５ａと同様のアスペクト比（深さ）を有するキャパシタ
用コンタクトホール１２内を充填するように形成されて
いる。したがって、後述する製造プロセスで説明するよ
うに、この実施の形態１の構造では、キャパシタ用コン
タクトホール１２をビット線用コンタクトホール１５ａ
と同様の小さいアスペクト比で形成することができる。
このため、キャパシタ用コンタクトホール１２を、シリ
コン窒化膜８をエッチングストッパとして用いた自己整
合的開口法によって形成することができる。その結果、
図４４〜図４６を用いて説明した従来の径縮小プロセス
を用いてキャパシタ用コンタクトホール１６１を形成す
る場合に比べて、製造プロセスをより簡略化することが
できる。また、シリコン窒化膜８を用いた自己整合的開
口法を用いれば、メモリセルサイズが縮小化された場合
にも、容易にキャパシタ用コンタクトホール１２を形成
することができる。
は、キャパシタ下部電極２４ａとソース／ドレイン領域
６ａとの間にプラグ電極１３を介在させている。そして
そのプラグ電極１３は、ビット線用コンタクトホール１
５ａと同様のアスペクト比（深さ）を有するキャパシタ
用コンタクトホール１２内を充填するように形成されて
いる。したがって、後述する製造プロセスで説明するよ
うに、この実施の形態１の構造では、キャパシタ用コン
タクトホール１２をビット線用コンタクトホール１５ａ
と同様の小さいアスペクト比で形成することができる。
このため、キャパシタ用コンタクトホール１２を、シリ
コン窒化膜８をエッチングストッパとして用いた自己整
合的開口法によって形成することができる。その結果、
図４４〜図４６を用いて説明した従来の径縮小プロセス
を用いてキャパシタ用コンタクトホール１６１を形成す
る場合に比べて、製造プロセスをより簡略化することが
できる。また、シリコン窒化膜８を用いた自己整合的開
口法を用いれば、メモリセルサイズが縮小化された場合
にも、容易にキャパシタ用コンタクトホール１２を形成
することができる。
【００４８】また、この実施の形態１の構造では、ソー
ス／ドレイン領域６ａに接続されるプラグ電極１３の底
面の平面積よりも、キャパシタ下部電極２４ａに接続さ
れるプラグ電極１３の上面の平面積の方が大きくなるよ
うに形成されている。このため、プラグ電極１３の上面
に接続するようにキャパシタ下部電極２４ａを形成する
際に、重ね合わせずれの余裕を大きく取ることができ、
その結果キャパシタ下部電極２４ａの形成プロセスが容
易になるという効果を奏する。
ス／ドレイン領域６ａに接続されるプラグ電極１３の底
面の平面積よりも、キャパシタ下部電極２４ａに接続さ
れるプラグ電極１３の上面の平面積の方が大きくなるよ
うに形成されている。このため、プラグ電極１３の上面
に接続するようにキャパシタ下部電極２４ａを形成する
際に、重ね合わせずれの余裕を大きく取ることができ、
その結果キャパシタ下部電極２４ａの形成プロセスが容
易になるという効果を奏する。
【００４９】さらに、この実施の形態１による構造で
は、キャパシタ下部電極２４ａが、サイドウォール酸化
膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット
線１６ａの側表面と上部表面とを覆うように形成されて
いる。図１に示したメモリセル部全体の平面レイアウト
図が図２および図３に示されている。図２は、１／４ピ
ッチの場合のレイアウト図であり、図３は１／２ピッチ
の場合のレイアウト図である。図１〜図３を参照して、
この実施の形態１の構造では、ビット線１６ａの側部と
それに隣接するビット線１６ａの側部との間にキャパシ
タ下部電極２４ａが介在されている。そのため、隣接す
るビット線１６ａの側部間をキャパシタ下部電極２４ａ
が遮る構造になり、キャパシタ下部電極２４ａにシール
ド効果を持たせることができる。これにより、隣接する
ビット線１６ａ間のビット配線容量を低減することがで
きる。また、キャパシタ下部電極２４ａはビット線１６
ａの上部表面上にも形成されているので、隣接するビッ
ト線１６ａの上部表面間のビット配線容量をも低減する
ことができる。このように、ビット線１６ａ間のビット
配線容量を低減することができるので、データの書込お
よび読出動作が遅くなるのを有効に防止することができ
る。
は、キャパシタ下部電極２４ａが、サイドウォール酸化
膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット
線１６ａの側表面と上部表面とを覆うように形成されて
いる。図１に示したメモリセル部全体の平面レイアウト
図が図２および図３に示されている。図２は、１／４ピ
ッチの場合のレイアウト図であり、図３は１／２ピッチ
の場合のレイアウト図である。図１〜図３を参照して、
この実施の形態１の構造では、ビット線１６ａの側部と
それに隣接するビット線１６ａの側部との間にキャパシ
タ下部電極２４ａが介在されている。そのため、隣接す
るビット線１６ａの側部間をキャパシタ下部電極２４ａ
が遮る構造になり、キャパシタ下部電極２４ａにシール
ド効果を持たせることができる。これにより、隣接する
ビット線１６ａ間のビット配線容量を低減することがで
きる。また、キャパシタ下部電極２４ａはビット線１６
ａの上部表面上にも形成されているので、隣接するビッ
ト線１６ａの上部表面間のビット配線容量をも低減する
ことができる。このように、ビット線１６ａ間のビット
配線容量を低減することができるので、データの書込お
よび読出動作が遅くなるのを有効に防止することができ
る。
【００５０】図４〜図２０は、図１に示したＤＲＡＭの
製造プロセスを説明するための断面構造図である。図４
〜図２０を参照して、以下に実施の形態１によるＤＲＡ
Ｍの製造プロセスについて説明する。
製造プロセスを説明するための断面構造図である。図４
〜図２０を参照して、以下に実施の形態１によるＤＲＡ
Ｍの製造プロセスについて説明する。
【００５１】まず、図４に示すように、シリコン基板１
のメモリセル部の主表面の所定領域に、分離領域２を形
成する。この分離領域２は、トレンチ溝に酸化膜を埋込
むトレンチ分離領域であってもよいし、ＬＯＣＯＳ酸化
膜を用いた分離領域であってもよい。また、シリコン基
板１の主表面上に、所定の間隔を隔ててゲート酸化膜３
を形成するとともに、そのゲート酸化膜３上にそれぞれ
ゲート電極４ａ〜４ｅを形成する。ゲート電極４ａ〜４
ｅは、多結晶シリコン膜とその多結晶シリコン膜上に形
成したタングステンシリサイド膜との２層構造を有する
ように構成してもよい。ゲート電極４ａ〜４ｅをマスク
として、シリコン基板１に不純物をイオン注入すること
によって、ソース／ドレイン領域６ａ〜６ｅを形成す
る。
のメモリセル部の主表面の所定領域に、分離領域２を形
成する。この分離領域２は、トレンチ溝に酸化膜を埋込
むトレンチ分離領域であってもよいし、ＬＯＣＯＳ酸化
膜を用いた分離領域であってもよい。また、シリコン基
板１の主表面上に、所定の間隔を隔ててゲート酸化膜３
を形成するとともに、そのゲート酸化膜３上にそれぞれ
ゲート電極４ａ〜４ｅを形成する。ゲート電極４ａ〜４
ｅは、多結晶シリコン膜とその多結晶シリコン膜上に形
成したタングステンシリサイド膜との２層構造を有する
ように構成してもよい。ゲート電極４ａ〜４ｅをマスク
として、シリコン基板１に不純物をイオン注入すること
によって、ソース／ドレイン領域６ａ〜６ｅを形成す
る。
【００５２】また、ゲート電極４ａ〜４ｅの上部表面上
にＴＥＯＳ酸化膜５を形成する。また、全面を覆うよう
に１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７
を形成した後、そのＴＥＯＳ酸化膜７上に３０〜５０ｎ
ｍ程度の厚みを有するシリコン窒化膜８を形成する。こ
の後、周辺回路部に位置するシリコン窒化膜８を異方性
エッチングすることによって、図５に示されるような、
シリコン窒化膜からなるサイドウォール９を形成する。
そしてこのサイドウォール９をマスクとして周辺回路部
のシリコン基板１の表面に不純物をイオン注入すること
によって、ＬＤＤ構造を有するソース／ドレイン領域６
ｄおよび６ｅを形成する。
にＴＥＯＳ酸化膜５を形成する。また、全面を覆うよう
に１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７
を形成した後、そのＴＥＯＳ酸化膜７上に３０〜５０ｎ
ｍ程度の厚みを有するシリコン窒化膜８を形成する。こ
の後、周辺回路部に位置するシリコン窒化膜８を異方性
エッチングすることによって、図５に示されるような、
シリコン窒化膜からなるサイドウォール９を形成する。
そしてこのサイドウォール９をマスクとして周辺回路部
のシリコン基板１の表面に不純物をイオン注入すること
によって、ＬＤＤ構造を有するソース／ドレイン領域６
ｄおよび６ｅを形成する。
【００５３】また、周辺回路部のＴＥＯＳ酸化膜５の上
部表面上に、シリコン窒化膜からなる絶縁膜を５〜１０
ｎｍ程度の膜厚で形成する。なお、この絶縁膜１０はＴ
ＥＯＳ酸化膜によって形成してもよい。
部表面上に、シリコン窒化膜からなる絶縁膜を５〜１０
ｎｍ程度の膜厚で形成する。なお、この絶縁膜１０はＴ
ＥＯＳ酸化膜によって形成してもよい。
【００５４】この後、図６に示すように、ＢＰＳＧ酸化
膜またはＰＳＧ酸化膜からなる層間絶縁膜１１を形成し
た後、ソース／ドレイン領域６ａ上に位置する層間絶縁
膜１１の領域にキャパシタ用コンタクトホール１２を形
成する。このキャパシタ用コンタクトホール１２は、ま
ずシリコン窒化膜８をエッチングストッパ層として、た
とえば、ＣＨＦ3 ／ＣＦ4 のエッチャントを用いて選択
比１０〜２０以上で層間絶縁膜１１をエッチングするこ
とにより形成する。これにより、自己整合的にキャパシ
タ用コンタクトホール１２が形成される。さらに、キャ
パシタ用コンタクトホール１２内に位置するシリコン窒
化膜８を層間絶縁膜１１に対して選択的にエッチングで
きる条件で異方性エッチングする。この異方性エッチン
グは、たとえば、Ｆ系ガスをエッチャントとして選択比
１０程度で行なう。さらに、ソース／ドレイン領域６ａ
上のＴＥＯＳ酸化膜７を希フッ酸などを用いて除去す
る。この希フッ酸は、たとえば１／５０希釈ＨＦを用い
る。これにより、図７に示されるような、層間絶縁膜１
１の上面からソース／ドレイン領域６ａに至るキャパシ
タ用コンタクトホール１２が完成される。
膜またはＰＳＧ酸化膜からなる層間絶縁膜１１を形成し
た後、ソース／ドレイン領域６ａ上に位置する層間絶縁
膜１１の領域にキャパシタ用コンタクトホール１２を形
成する。このキャパシタ用コンタクトホール１２は、ま
ずシリコン窒化膜８をエッチングストッパ層として、た
とえば、ＣＨＦ3 ／ＣＦ4 のエッチャントを用いて選択
比１０〜２０以上で層間絶縁膜１１をエッチングするこ
とにより形成する。これにより、自己整合的にキャパシ
タ用コンタクトホール１２が形成される。さらに、キャ
パシタ用コンタクトホール１２内に位置するシリコン窒
化膜８を層間絶縁膜１１に対して選択的にエッチングで
きる条件で異方性エッチングする。この異方性エッチン
グは、たとえば、Ｆ系ガスをエッチャントとして選択比
１０程度で行なう。さらに、ソース／ドレイン領域６ａ
上のＴＥＯＳ酸化膜７を希フッ酸などを用いて除去す
る。この希フッ酸は、たとえば１／５０希釈ＨＦを用い
る。これにより、図７に示されるような、層間絶縁膜１
１の上面からソース／ドレイン領域６ａに至るキャパシ
タ用コンタクトホール１２が完成される。
【００５５】この後、そのキャパシタ用コンタクトホー
ル１２内を埋込むとともに層間絶縁膜１１の上部表面上
に沿って延びる多結晶シリコン膜（図示せず）を形成し
た後、その多結晶シリコン膜をドライエッチングするこ
とによって、プラグ電極１３を形成する。このプラグ電
極１３は、キャパシタ用コンタクトホール１２内を充填
するように形成する。
ル１２内を埋込むとともに層間絶縁膜１１の上部表面上
に沿って延びる多結晶シリコン膜（図示せず）を形成し
た後、その多結晶シリコン膜をドライエッチングするこ
とによって、プラグ電極１３を形成する。このプラグ電
極１３は、キャパシタ用コンタクトホール１２内を充填
するように形成する。
【００５６】次に、図８に示すように、プラグ電極１３
の上面上および層間絶縁膜１１の上面上に３０ｎｍ程度
の厚みを有するＴＥＯＳ酸化膜１４を形成する。
の上面上および層間絶縁膜１１の上面上に３０ｎｍ程度
の厚みを有するＴＥＯＳ酸化膜１４を形成する。
【００５７】次に、図９に示すように、シリコン窒化膜
８および絶縁膜１０をエッチングストッパ層として、層
間絶縁膜１１およびＴＥＯＳ酸化膜１４をエッチングす
ることによって、ビット線用コンタクトホール１５ａ
と、配線用コンタクトホール１５ｂおよび１５ｃとを自
己整合的に形成する。このビット線用コンタクト１５ａ
の自己整合的開口法で用いるエッチングは、たとえば、
ＣＨＦ3 ／ＣＦ4 のエッチャントを用いて選択比１０〜
２０以上で行なう。
８および絶縁膜１０をエッチングストッパ層として、層
間絶縁膜１１およびＴＥＯＳ酸化膜１４をエッチングす
ることによって、ビット線用コンタクトホール１５ａ
と、配線用コンタクトホール１５ｂおよび１５ｃとを自
己整合的に形成する。このビット線用コンタクト１５ａ
の自己整合的開口法で用いるエッチングは、たとえば、
ＣＨＦ3 ／ＣＦ4 のエッチャントを用いて選択比１０〜
２０以上で行なう。
【００５８】この後、ビット線用コンタクトホール１５
ａ内に位置するシリコン窒化膜８と、配線用コンタクト
ホール１５ｂおよび１５ｃ内に位置する絶縁膜１０と
を、層間絶縁膜１１に対してシリコン窒化膜８および絶
縁膜１０を選択的にエッチングできる条件で異方性エッ
チングする。これにより、図１０に示されるような、ビ
ット線用コンタクトホール１５ａと、配線用コンタクト
ホール１５ｂおよび１５ｃとが完成される。
ａ内に位置するシリコン窒化膜８と、配線用コンタクト
ホール１５ｂおよび１５ｃ内に位置する絶縁膜１０と
を、層間絶縁膜１１に対してシリコン窒化膜８および絶
縁膜１０を選択的にエッチングできる条件で異方性エッ
チングする。これにより、図１０に示されるような、ビ
ット線用コンタクトホール１５ａと、配線用コンタクト
ホール１５ｂおよび１５ｃとが完成される。
【００５９】その後、５０〜１００ｎｍ程度の厚みを有
する多結晶シリコン膜と、５０〜１００ｎｍ程度の厚み
を有するチタンシリサイド膜とからなる導電層（図示せ
ず）、および、その上に１００〜２００ｎｍ程度の厚み
を有するＴＥＯＳ酸化膜（図示せず）を形成した後、そ
のＴＥＯＳ酸化膜および導電層をパターニングする。こ
れによって、図１０に示されるような、ビット線１６ａ
およびその上のＴＥＯＳ酸化膜１７ａと、配線層１６ｂ
およびその上のＴＥＯＳ酸化膜１７ｂとが形成される。
する多結晶シリコン膜と、５０〜１００ｎｍ程度の厚み
を有するチタンシリサイド膜とからなる導電層（図示せ
ず）、および、その上に１００〜２００ｎｍ程度の厚み
を有するＴＥＯＳ酸化膜（図示せず）を形成した後、そ
のＴＥＯＳ酸化膜および導電層をパターニングする。こ
れによって、図１０に示されるような、ビット線１６ａ
およびその上のＴＥＯＳ酸化膜１７ａと、配線層１６ｂ
およびその上のＴＥＯＳ酸化膜１７ｂとが形成される。
【００６０】次に、図１１に示すように、全面を覆うよ
うにＴＥＯＳ酸化膜１９を５０〜１００ｎｍ程度の厚み
で形成した後、そのＴＥＯＳ酸化膜１９をドライエッチ
ングすることによって、図１２に示されるような、ＴＥ
ＯＳ酸化膜からなるサイドウォール酸化膜２０ａおよび
２０ｂを形成する。
うにＴＥＯＳ酸化膜１９を５０〜１００ｎｍ程度の厚み
で形成した後、そのＴＥＯＳ酸化膜１９をドライエッチ
ングすることによって、図１２に示されるような、ＴＥ
ＯＳ酸化膜からなるサイドウォール酸化膜２０ａおよび
２０ｂを形成する。
【００６１】この後、図１３に示すように、５０ｎｍ程
度の厚みでシリコン窒化膜２１を形成する。この後、図
１４に示すように、シリコン窒化膜２１上にＢＰＳＧ酸
化膜またはＴＥＯＳ酸化膜からなる絶縁膜２２を形成し
た後、シリコン窒化膜２１をエッチングストッパ層とす
る自己整合的コンタクト開口法によって、キャパシタホ
ール２３を形成する。キャパシタホール２３の形成は、
たとえば、ＣＨＦ3 ／ＣＦ4 をエッチャントとして、選
択比を１０〜２０以上に設定したエッチングを用いて行
なう。
度の厚みでシリコン窒化膜２１を形成する。この後、図
１４に示すように、シリコン窒化膜２１上にＢＰＳＧ酸
化膜またはＴＥＯＳ酸化膜からなる絶縁膜２２を形成し
た後、シリコン窒化膜２１をエッチングストッパ層とす
る自己整合的コンタクト開口法によって、キャパシタホ
ール２３を形成する。キャパシタホール２３の形成は、
たとえば、ＣＨＦ3 ／ＣＦ4 をエッチャントとして、選
択比を１０〜２０以上に設定したエッチングを用いて行
なう。
【００６２】そのキャパシタホール２３内に位置するシ
リコン窒化膜２１を絶縁膜２２に対して選択的にエッチ
ングできる等方性エッチングによって除去する。この等
方性エッチングは、たとえば熱リン酸を用いて選択比が
５０程度で行なう。これにより、図１５に示すような構
造が得られる。さらに、プラグ電極１３の上面を１／１
００希釈ＨＦなどの希フッ酸を用いてクリーニングす
る。
リコン窒化膜２１を絶縁膜２２に対して選択的にエッチ
ングできる等方性エッチングによって除去する。この等
方性エッチングは、たとえば熱リン酸を用いて選択比が
５０程度で行なう。これにより、図１５に示すような構
造が得られる。さらに、プラグ電極１３の上面を１／１
００希釈ＨＦなどの希フッ酸を用いてクリーニングす
る。
【００６３】この後、図１６に示すように、多結晶シリ
コン膜２４を１００ｎｍ程度の膜厚で形成した後、フォ
トレジスト２５をキャパシタホール２３内に埋込む。そ
して、層間絶縁膜２２上に位置する多結晶シリコン膜２
４をドライエッチングにより除去することによって、図
１７に示すような筒状のキャパシタ下部電極２４ａの形
状が得られる。この後、層間絶縁膜２２を等方性エッチ
ングにより除去することによって、図１８に示されるよ
うな構造が得られる。この層間絶縁膜２２のエッチング
は、たとえば、１０：１の希釈ＨＦによって行なう。
コン膜２４を１００ｎｍ程度の膜厚で形成した後、フォ
トレジスト２５をキャパシタホール２３内に埋込む。そ
して、層間絶縁膜２２上に位置する多結晶シリコン膜２
４をドライエッチングにより除去することによって、図
１７に示すような筒状のキャパシタ下部電極２４ａの形
状が得られる。この後、層間絶縁膜２２を等方性エッチ
ングにより除去することによって、図１８に示されるよ
うな構造が得られる。この層間絶縁膜２２のエッチング
は、たとえば、１０：１の希釈ＨＦによって行なう。
【００６４】次に、全面を覆うようにキャパシタ誘電体
膜２６および多結晶シリコン膜２７を形成する。キャパ
シタ誘電体膜２６としては、たとえば、シリコン酸化窒
化膜を用いてもよいし、Ｔａ2 Ｏ5 膜などの高誘電体膜
を用いてもよい。図１９に示した状態から、パターニン
グを行なうことによって、図２０に示すような多結晶シ
リコン膜からなるキャパシタ上部電極２７ａを形成する
ことができる。
膜２６および多結晶シリコン膜２７を形成する。キャパ
シタ誘電体膜２６としては、たとえば、シリコン酸化窒
化膜を用いてもよいし、Ｔａ2 Ｏ5 膜などの高誘電体膜
を用いてもよい。図１９に示した状態から、パターニン
グを行なうことによって、図２０に示すような多結晶シ
リコン膜からなるキャパシタ上部電極２７ａを形成する
ことができる。
【００６５】この後、図１に示すように、全面にＴＥＯ
Ｓ酸化膜またはＢＰＳＧ酸化膜などからなる層間絶縁膜
２８を形成した後、その層間絶縁膜２８のメモリセル部
の上部表面上にメタル配線３０を所定の間隔を隔てて形
成する。また、周辺回路部に位置する層間絶縁膜２８お
よびＴＥＯＳ酸化膜１７ｂにコンタクトホールを形成し
た後、そのコンタクトホール内で配線層１６ｂに電気的
に接続されるとともに層間絶縁膜２８の上部表面上に沿
って延びるメタル配線層２９を形成する。このようにし
て、図１に示した実施の形態１によるＤＲＡＭが完成さ
れる。
Ｓ酸化膜またはＢＰＳＧ酸化膜などからなる層間絶縁膜
２８を形成した後、その層間絶縁膜２８のメモリセル部
の上部表面上にメタル配線３０を所定の間隔を隔てて形
成する。また、周辺回路部に位置する層間絶縁膜２８お
よびＴＥＯＳ酸化膜１７ｂにコンタクトホールを形成し
た後、そのコンタクトホール内で配線層１６ｂに電気的
に接続されるとともに層間絶縁膜２８の上部表面上に沿
って延びるメタル配線層２９を形成する。このようにし
て、図１に示した実施の形態１によるＤＲＡＭが完成さ
れる。
【００６６】（実施の形態２）図２１は、本発明の実施
の形態２によるＤＲＡＭを示した断面図である。図２１
を参照して、この実施の形態２によるＤＲＡＭでは、プ
ラグ電極１３およびビット線１６ａについては実施の形
態１による構造と同様の構造を有している。しかし、こ
の実施の形態２では、キャパシタ構造が実施の形態１に
よる構造とは異なる。
の形態２によるＤＲＡＭを示した断面図である。図２１
を参照して、この実施の形態２によるＤＲＡＭでは、プ
ラグ電極１３およびビット線１６ａについては実施の形
態１による構造と同様の構造を有している。しかし、こ
の実施の形態２では、キャパシタ構造が実施の形態１に
よる構造とは異なる。
【００６７】具体的には、この実施の形態２の構造で
は、プラグ電極１３の上部表面に直接キャパシタ下部電
極部４３ｂが接続されているのではなく、キャパシタ下
部電極部４３ｂとプラグ電極１３との間にキャパシタコ
ンタクト部４３ａが介在されている。キャパシタコンタ
クト部４３ａとキャパシタ下部電極４３ｂとは一体的に
形成されている。
は、プラグ電極１３の上部表面に直接キャパシタ下部電
極部４３ｂが接続されているのではなく、キャパシタ下
部電極部４３ｂとプラグ電極１３との間にキャパシタコ
ンタクト部４３ａが介在されている。キャパシタコンタ
クト部４３ａとキャパシタ下部電極４３ｂとは一体的に
形成されている。
【００６８】また、シリコン窒化膜２１ａは、層間絶縁
膜１１の上部表面上と、ＴＥＯＳ酸化膜１７ａの上部表
面上とに形成されている。また、シリコン窒化膜２１ａ
上にはＴＥＯＳ酸化膜と、ＢＰＳＧ酸化膜またはＰＳＧ
酸化膜との積層膜からなる層間絶縁膜４２が形成されて
いる。層間絶縁膜４２と、シリコン窒化膜２１ａと、サ
イドウォール酸化膜２０ａと、ＴＥＯＳ酸化膜１４とに
よって、第２のキャパシタ用コンタクトホール４１が形
成されている。また、第２のキャパシタ用コンタクトホ
ール４１の、ビット線１６ａの側端部上に位置する領域
には凹部４１ａが形成されている。その第２のキャパシ
タ用コンタクトホール４１およびその凹部４１ａを充填
するようにキャパシタコンタクト部４３ａが形成されて
いる。
膜１１の上部表面上と、ＴＥＯＳ酸化膜１７ａの上部表
面上とに形成されている。また、シリコン窒化膜２１ａ
上にはＴＥＯＳ酸化膜と、ＢＰＳＧ酸化膜またはＰＳＧ
酸化膜との積層膜からなる層間絶縁膜４２が形成されて
いる。層間絶縁膜４２と、シリコン窒化膜２１ａと、サ
イドウォール酸化膜２０ａと、ＴＥＯＳ酸化膜１４とに
よって、第２のキャパシタ用コンタクトホール４１が形
成されている。また、第２のキャパシタ用コンタクトホ
ール４１の、ビット線１６ａの側端部上に位置する領域
には凹部４１ａが形成されている。その第２のキャパシ
タ用コンタクトホール４１およびその凹部４１ａを充填
するようにキャパシタコンタクト部４３ａが形成されて
いる。
【００６９】そしてそのキャパシタコンタクト部４３ａ
の上部と一体的に、層間絶縁膜４２の上部表面上に沿っ
て延びるキャパシタ下部電極部４３ｂが形成されてい
る。またキャパシタ下部電極部４３ｂの両側端部に接触
するように、上方に向かって延びる多結晶シリコン膜か
らなるサイドウォール４６が形成されている。キャパシ
タ下部電極部４３ｂとサイドウォール４６とによってキ
ャパシタ下部電極が構成される。キャパシタ下部電極部
４３ｂおよびサイドウォール４６を覆うようにキャパシ
タ誘電体膜４６が形成されており、そのキャパシタ誘電
体膜４６を覆うように多結晶シリコン膜からなるキャパ
シタ上部電極４８が形成されている。
の上部と一体的に、層間絶縁膜４２の上部表面上に沿っ
て延びるキャパシタ下部電極部４３ｂが形成されてい
る。またキャパシタ下部電極部４３ｂの両側端部に接触
するように、上方に向かって延びる多結晶シリコン膜か
らなるサイドウォール４６が形成されている。キャパシ
タ下部電極部４３ｂとサイドウォール４６とによってキ
ャパシタ下部電極が構成される。キャパシタ下部電極部
４３ｂおよびサイドウォール４６を覆うようにキャパシ
タ誘電体膜４６が形成されており、そのキャパシタ誘電
体膜４６を覆うように多結晶シリコン膜からなるキャパ
シタ上部電極４８が形成されている。
【００７０】また、周辺回路部では、ＴＥＯＳ酸化膜１
７ｂとサイドウォール酸化膜２０ｂとを覆うように層間
絶縁膜４２が形成されており、その層間絶縁膜４２上に
層間絶縁膜２８が形成されている。層間絶縁膜２８、４
２およびＴＥＯＳ酸化膜１７ｂの所定領域にはコンタク
トホールが設けられており、そのコンタクトホールを介
して、配線層１６ｂに電気的に接続するようにメタル配
線２９が形成されている。
７ｂとサイドウォール酸化膜２０ｂとを覆うように層間
絶縁膜４２が形成されており、その層間絶縁膜４２上に
層間絶縁膜２８が形成されている。層間絶縁膜２８、４
２およびＴＥＯＳ酸化膜１７ｂの所定領域にはコンタク
トホールが設けられており、そのコンタクトホールを介
して、配線層１６ｂに電気的に接続するようにメタル配
線２９が形成されている。
【００７１】ここで、この実施の形態２では、上述した
実施の形態１と同様、ビット線用コンタクトホール１５
ａと同じアスペクト比で第１のキャパシタ用コンタクト
ホール１２を形成することができるので、その第１のキ
ャパシタ用コンタクトホール１２の形成の際に、シリコ
ン窒化膜８を用いた自己整合的コンタクト開口法を用い
ることができる。さらに、キャパシタ用コンタクトホー
ルを、第１のキャパシタ用コンタクトホール１２とその
上方の第２のキャパシタ用コンタクトホール４１との２
段階に分けることによって、第２のキャパシタ用コンタ
クトホール４１のアスペクト比を小さくすることができ
る。これにより、第２のキャパシタ用コンタクトホール
４１も、シリコン窒化膜２１ａをエッチングストッパ層
とした自己整合的開口法によって形成することができ
る。
実施の形態１と同様、ビット線用コンタクトホール１５
ａと同じアスペクト比で第１のキャパシタ用コンタクト
ホール１２を形成することができるので、その第１のキ
ャパシタ用コンタクトホール１２の形成の際に、シリコ
ン窒化膜８を用いた自己整合的コンタクト開口法を用い
ることができる。さらに、キャパシタ用コンタクトホー
ルを、第１のキャパシタ用コンタクトホール１２とその
上方の第２のキャパシタ用コンタクトホール４１との２
段階に分けることによって、第２のキャパシタ用コンタ
クトホール４１のアスペクト比を小さくすることができ
る。これにより、第２のキャパシタ用コンタクトホール
４１も、シリコン窒化膜２１ａをエッチングストッパ層
とした自己整合的開口法によって形成することができ
る。
【００７２】このように、この実施の形態２では、第１
のキャパシタ用コンタクトホール１２と第２のキャパシ
タ用コンタクトホール４１との両方をシリコン窒化膜８
および２１ａを用いた自己整合的開口法によって形成す
ることができるので、従来の径縮小プロセスによってキ
ャパシタ用コンタクトホールを形成する場合に比べて、
製造方法を簡素化することができる。また、メモリセル
サイズが縮小化されたとしても容易に第１のキャパシタ
用コンタクトホール１２および第２のキャパシタ用コン
タクトホール４１を形成することができる。
のキャパシタ用コンタクトホール１２と第２のキャパシ
タ用コンタクトホール４１との両方をシリコン窒化膜８
および２１ａを用いた自己整合的開口法によって形成す
ることができるので、従来の径縮小プロセスによってキ
ャパシタ用コンタクトホールを形成する場合に比べて、
製造方法を簡素化することができる。また、メモリセル
サイズが縮小化されたとしても容易に第１のキャパシタ
用コンタクトホール１２および第２のキャパシタ用コン
タクトホール４１を形成することができる。
【００７３】また、この実施の形態２の構造では、キャ
パシタコンタクト部４３ａが、サイドウォール酸化膜２
０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット線１
６ａの側面および上面を覆うように形成されているの
で、隣接するビット線１６ａ間のビット配線容量を低減
することができる。これにより、メモリセルからのデー
タの読出およびメモリセルへのデータの書込速度の低下
を防止することができ、アクセス速度を向上させること
ができる。
パシタコンタクト部４３ａが、サイドウォール酸化膜２
０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット線１
６ａの側面および上面を覆うように形成されているの
で、隣接するビット線１６ａ間のビット配線容量を低減
することができる。これにより、メモリセルからのデー
タの読出およびメモリセルへのデータの書込速度の低下
を防止することができ、アクセス速度を向上させること
ができる。
【００７４】また、この実施の形態２の構造では、上記
した実施の形態１と同様、ソース／ドレイン領域６ａに
接続されるプラグ電極１３の底面の平面積よりも、キャ
パシタ下部電極２４ａに接続されるプラグ電極１３の上
面の平面積の方が大きくなるように形成されている。こ
のため、プラグ電極１３の上面に接続するようにキャパ
シタ下部電極２４ａを形成する際に、重ね合わせずれの
余裕を大きく取ることができ、その結果キャパシタ下部
電極２４ａの形成プロセスが容易になるという効果を奏
する。
した実施の形態１と同様、ソース／ドレイン領域６ａに
接続されるプラグ電極１３の底面の平面積よりも、キャ
パシタ下部電極２４ａに接続されるプラグ電極１３の上
面の平面積の方が大きくなるように形成されている。こ
のため、プラグ電極１３の上面に接続するようにキャパ
シタ下部電極２４ａを形成する際に、重ね合わせずれの
余裕を大きく取ることができ、その結果キャパシタ下部
電極２４ａの形成プロセスが容易になるという効果を奏
する。
【００７５】図２２〜図３０は、図２１に示した実施の
形態２によるＤＲＡＭの製造プロセスを説明するための
断面図である。以下に、図２２〜図３０を用いて実施の
形態２による製造プロセスについて説明する。
形態２によるＤＲＡＭの製造プロセスを説明するための
断面図である。以下に、図２２〜図３０を用いて実施の
形態２による製造プロセスについて説明する。
【００７６】まず、図４〜図１３に示した実施の形態１
による製造プロセスと同様のプロセスを用いて、シリコ
ン窒化膜２１までを形成する。この後、周辺回路部に位
置するシリコン窒化膜２１を除去することによって、図
２２に示されるような形状が得られる。
による製造プロセスと同様のプロセスを用いて、シリコ
ン窒化膜２１までを形成する。この後、周辺回路部に位
置するシリコン窒化膜２１を除去することによって、図
２２に示されるような形状が得られる。
【００７７】次に、図２３に示すように、ＢＰＳＧ酸化
膜またはＰＳＧ酸化膜と、その上のＴＥＯＳ酸化膜との
積層膜からなる層間絶縁膜４２を形成する。その場合の
ＴＥＯＳ酸化膜は１０〜２０ｎｍ程度の厚みで形成す
る。その後、層間絶縁膜４２のプラグ電極１３の上方に
位置する領域を、下層のシリコン窒化膜２１をエッチン
グストッパ層としてエッチングする。この場合のエッチ
ングは、ＣＨＦ3 ／ＣＦ 4 をエッチャントとして、選択
比を１０〜２０以上として行なう。これにより、キャパ
シタ用コンタクトホール４１が自己整合的に形成され
る。
膜またはＰＳＧ酸化膜と、その上のＴＥＯＳ酸化膜との
積層膜からなる層間絶縁膜４２を形成する。その場合の
ＴＥＯＳ酸化膜は１０〜２０ｎｍ程度の厚みで形成す
る。その後、層間絶縁膜４２のプラグ電極１３の上方に
位置する領域を、下層のシリコン窒化膜２１をエッチン
グストッパ層としてエッチングする。この場合のエッチ
ングは、ＣＨＦ3 ／ＣＦ 4 をエッチャントとして、選択
比を１０〜２０以上として行なう。これにより、キャパ
シタ用コンタクトホール４１が自己整合的に形成され
る。
【００７８】この後、シリコン窒化膜２１を層間絶縁膜
４２に対して選択的にエッチングすることが可能な等方
性エッチングを用いて、シリコン窒化膜２１をエッチン
グする。この等方性エッチングは、たとえば熱リン酸を
用いて選択比５０程度で行なう。このような等方性エッ
チングによって、形成されるシリコン窒化膜２１ａは、
図２４に示すように、層間絶縁膜４２に対して大きく後
退した形状になる。つまり、ビット線１６ａの側端部上
方に凹部４１ａが形成された形状になる。この後、プラ
グ電極１３の上面を希フッ酸などでクリーニングする。
このクリーニングは、たとえば１／１００希釈ＨＦを用
いて行なう。
４２に対して選択的にエッチングすることが可能な等方
性エッチングを用いて、シリコン窒化膜２１をエッチン
グする。この等方性エッチングは、たとえば熱リン酸を
用いて選択比５０程度で行なう。このような等方性エッ
チングによって、形成されるシリコン窒化膜２１ａは、
図２４に示すように、層間絶縁膜４２に対して大きく後
退した形状になる。つまり、ビット線１６ａの側端部上
方に凹部４１ａが形成された形状になる。この後、プラ
グ電極１３の上面を希フッ酸などでクリーニングする。
このクリーニングは、たとえば１／１００希釈ＨＦを用
いて行なう。
【００７９】この後、図２５に示すように、多結晶シリ
コン膜４３を形成する。この多結晶シリコン膜４３は、
第２のキャパシタ用コンタクトホール４１およびその凹
部４１ａを埋込むとともに、層間絶縁膜４２の上部表面
上に延びるように形成する。その後、多結晶シリコン膜
４３上に５０〜１００ｎｍ程度の厚みを有するＢＰＳＧ
酸化膜（図示せず）を形成した後、そのＢＳＰＧ酸化膜
と多結晶シリコン膜４３とをパターニングすることによ
って、図２６に示されるようなキャパシタコンタクト部
４３ａと、キャパシタ下部電極部４３ｂと、そのキャパ
シタ下部電極部４３ｂ上のＢＰＳＧ酸化膜４４とが得ら
れる。
コン膜４３を形成する。この多結晶シリコン膜４３は、
第２のキャパシタ用コンタクトホール４１およびその凹
部４１ａを埋込むとともに、層間絶縁膜４２の上部表面
上に延びるように形成する。その後、多結晶シリコン膜
４３上に５０〜１００ｎｍ程度の厚みを有するＢＰＳＧ
酸化膜（図示せず）を形成した後、そのＢＳＰＧ酸化膜
と多結晶シリコン膜４３とをパターニングすることによ
って、図２６に示されるようなキャパシタコンタクト部
４３ａと、キャパシタ下部電極部４３ｂと、そのキャパ
シタ下部電極部４３ｂ上のＢＰＳＧ酸化膜４４とが得ら
れる。
【００８０】この後、層間絶縁膜４２およびＢＰＳＧ酸
化膜４４を覆うように、５０〜１００ｎｍ程度の厚みを
有する多結晶シリコン膜４５を形成する。その多結晶シ
リコン膜４５を異方性エッチングすることによって、図
２７に示されるような、キャパシタ下部電極を構成す
る、多結晶シリコン膜からなるサイドウォール４６が形
成される。このサイドウォール４６と、キャパシタ下部
電極部４３ｂとによって、筒状のキャパシタ下部電極が
構成される。この後、ＢＰＳＧ酸化膜４４を気相ＨＦを
用いて、下層の層間絶縁膜４２とキャパシタ下部電極
（４６，４３ｂ）とに対して高選択比のエッチング（選
択比１０００程度）を行なう。これにより、ＢＰＳＧ酸
化膜４４を除去し、図２８に示された構造が得られる。
化膜４４を覆うように、５０〜１００ｎｍ程度の厚みを
有する多結晶シリコン膜４５を形成する。その多結晶シ
リコン膜４５を異方性エッチングすることによって、図
２７に示されるような、キャパシタ下部電極を構成す
る、多結晶シリコン膜からなるサイドウォール４６が形
成される。このサイドウォール４６と、キャパシタ下部
電極部４３ｂとによって、筒状のキャパシタ下部電極が
構成される。この後、ＢＰＳＧ酸化膜４４を気相ＨＦを
用いて、下層の層間絶縁膜４２とキャパシタ下部電極
（４６，４３ｂ）とに対して高選択比のエッチング（選
択比１０００程度）を行なう。これにより、ＢＰＳＧ酸
化膜４４を除去し、図２８に示された構造が得られる。
【００８１】次に、図２９に示すように、キャパシタ下
部電極部４３ｂおよびサイドウォール４６を覆うように
キャパシタ誘電体膜４７を形成した後、そのキャパシタ
誘電体膜４７を覆うように多結晶シリコン膜からなるキ
ャパシタ上部電極４８を形成する。キャパシタ誘電体膜
としては、シリコン酸化窒化膜などの誘電体膜や、Ｔａ
2 Ｏ5 膜などの高誘電体膜を用いる。この後、キャパシ
タ上部電極４８とキャパシタ誘電体膜４７とをパターニ
ングすることによって、図３０に示されるような形状の
キャパシタ上部電極４８が得られる。
部電極部４３ｂおよびサイドウォール４６を覆うように
キャパシタ誘電体膜４７を形成した後、そのキャパシタ
誘電体膜４７を覆うように多結晶シリコン膜からなるキ
ャパシタ上部電極４８を形成する。キャパシタ誘電体膜
としては、シリコン酸化窒化膜などの誘電体膜や、Ｔａ
2 Ｏ5 膜などの高誘電体膜を用いる。この後、キャパシ
タ上部電極４８とキャパシタ誘電体膜４７とをパターニ
ングすることによって、図３０に示されるような形状の
キャパシタ上部電極４８が得られる。
【００８２】この後、図２１に示したように、キャパシ
タ上部電極４８を覆うように層間絶縁膜２８を形成した
後、その層間絶縁膜２８の上部表面上のメモリセル部に
メタル配線３０を所定の間隔を隔てて形成する。また、
周辺回路部の層間絶縁膜２８、４２およびＴＥＯＳ酸化
膜１７ｂにコンタクトホールを形成した後、そのコンタ
クトホールを介して配線層１６ｂに電気的に接続するよ
うにメタル配線２９を形成する。このようにして、実施
の形態２によるＤＲＡＭが形成される。
タ上部電極４８を覆うように層間絶縁膜２８を形成した
後、その層間絶縁膜２８の上部表面上のメモリセル部に
メタル配線３０を所定の間隔を隔てて形成する。また、
周辺回路部の層間絶縁膜２８、４２およびＴＥＯＳ酸化
膜１７ｂにコンタクトホールを形成した後、そのコンタ
クトホールを介して配線層１６ｂに電気的に接続するよ
うにメタル配線２９を形成する。このようにして、実施
の形態２によるＤＲＡＭが形成される。
【００８３】（実施の形態３）図３１は、本発明の実施
の形態３によるＤＲＡＭを示した断面図である。図３１
を参照して、この実施の形態３では、キャパシタ下部電
極５４ａを、上述した実施の形態１および２の筒状構造
ではなく、単純スタック型の構造にしている。さらに、
キャパシタ下部電極５４ａの表面を凹凸を有するように
粗面化している。これにより、キャパシタ下部電極５４
ａの表面積が増加し、その結果キャパシタ容量を増加さ
せることができる。なお、キャパシタ下部電極５４ａ上
にはキャパシタ誘電体膜５６を介してキャパシタ上部電
極５７ａが形成されている。
の形態３によるＤＲＡＭを示した断面図である。図３１
を参照して、この実施の形態３では、キャパシタ下部電
極５４ａを、上述した実施の形態１および２の筒状構造
ではなく、単純スタック型の構造にしている。さらに、
キャパシタ下部電極５４ａの表面を凹凸を有するように
粗面化している。これにより、キャパシタ下部電極５４
ａの表面積が増加し、その結果キャパシタ容量を増加さ
せることができる。なお、キャパシタ下部電極５４ａ上
にはキャパシタ誘電体膜５６を介してキャパシタ上部電
極５７ａが形成されている。
【００８４】表面に凹凸を有するキャパシタ下部電極５
４ａは以下の方法により形成する。すなわち、高真空
（〜１０-6Ｔｏｒｒ）下においてジシラン（Ｓｉ
2 Ｈ6 ）やシラン（ＳｉＨ4 ）ガスを流すことによっ
て、多結晶シリコン膜上に選択的に多結晶シリコン粒を
選択成長させる。これにより、図３１に示すような凹凸
形状を有するキャパシタ下部電極５４ａを形成すること
が可能となる。
４ａは以下の方法により形成する。すなわち、高真空
（〜１０-6Ｔｏｒｒ）下においてジシラン（Ｓｉ
2 Ｈ6 ）やシラン（ＳｉＨ4 ）ガスを流すことによっ
て、多結晶シリコン膜上に選択的に多結晶シリコン粒を
選択成長させる。これにより、図３１に示すような凹凸
形状を有するキャパシタ下部電極５４ａを形成すること
が可能となる。
【００８５】なお、この実施の形態３の構造において
も、上述した実施の形態１と同様、プラグ電極１３を介
してキャパシタ下部電極５４ａがソース／ドレイン領域
６ａに電気的に接続される構造を有している。このた
め、実施の形態１と同様、キャパシタ用コンタクトホー
ル１２をビット線用コンタクトホール１５ａと同じアス
ペクト比で形成することができ、その結果、シリコン窒
化膜８をエッチングストッパ層とする自己整合的開口法
によって、キャパシタ用コンタクトホール１２を形成す
ることができる。これにより、キャパシタ用コンタクト
ホールを径縮小プロセスによって形成する場合に比べ
て、製造プロセスを簡略化することができる。また、キ
ャパシタ下部電極５４ａがビット線１６ａの側部および
上部を、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸
化膜１７ａを介して覆うように形成されているので、隣
接するビット線１６ａ間のビット配線容量を低減するこ
とができる。これにより、動作速度の低下を防止するこ
とができる。
も、上述した実施の形態１と同様、プラグ電極１３を介
してキャパシタ下部電極５４ａがソース／ドレイン領域
６ａに電気的に接続される構造を有している。このた
め、実施の形態１と同様、キャパシタ用コンタクトホー
ル１２をビット線用コンタクトホール１５ａと同じアス
ペクト比で形成することができ、その結果、シリコン窒
化膜８をエッチングストッパ層とする自己整合的開口法
によって、キャパシタ用コンタクトホール１２を形成す
ることができる。これにより、キャパシタ用コンタクト
ホールを径縮小プロセスによって形成する場合に比べ
て、製造プロセスを簡略化することができる。また、キ
ャパシタ下部電極５４ａがビット線１６ａの側部および
上部を、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸
化膜１７ａを介して覆うように形成されているので、隣
接するビット線１６ａ間のビット配線容量を低減するこ
とができる。これにより、動作速度の低下を防止するこ
とができる。
【００８６】（実施の形態４）図３２は、本発明の実施
の形態４によるＤＲＡＭを示した断面図である。図３２
を参照して、この実施の形態４は、図１に示した実施の
形態１と基本的には同じ構造を有している。この実施の
形態３の構造が実施の形態１と異なるのは、実施の形態
３ではキャパシタ下部電極６４ａの表面が凹凸形状を有
していることである。この凹凸形状を有するキャパシタ
上部電極６４ａを覆うようにキャパシタ誘電体膜６６を
介してキャパシタ上部電極６７ａが形成されている。こ
のようにキャパシタ下部電極６４ａの表面を粗面化して
凹凸形状に形成することによって、キャパシタ容量を増
大させることができる。キャパシタ下部電極６４ａの表
面を粗面化する方法は、上記した実施の形態３の方法と
同様な方法を用いる。
の形態４によるＤＲＡＭを示した断面図である。図３２
を参照して、この実施の形態４は、図１に示した実施の
形態１と基本的には同じ構造を有している。この実施の
形態３の構造が実施の形態１と異なるのは、実施の形態
３ではキャパシタ下部電極６４ａの表面が凹凸形状を有
していることである。この凹凸形状を有するキャパシタ
上部電極６４ａを覆うようにキャパシタ誘電体膜６６を
介してキャパシタ上部電極６７ａが形成されている。こ
のようにキャパシタ下部電極６４ａの表面を粗面化して
凹凸形状に形成することによって、キャパシタ容量を増
大させることができる。キャパシタ下部電極６４ａの表
面を粗面化する方法は、上記した実施の形態３の方法と
同様な方法を用いる。
【００８７】この実施の形態４による構造も、基本的に
は実施の形態１の構造と同様の構造を有しているので、
実施の形態１と同様、キャパシタ用コンタクトホールの
形成プロセスを容易にすることができるとともに、読出
および書込動作の速度が低下するのを防止することがで
きる。
は実施の形態１の構造と同様の構造を有しているので、
実施の形態１と同様、キャパシタ用コンタクトホールの
形成プロセスを容易にすることができるとともに、読出
および書込動作の速度が低下するのを防止することがで
きる。
【００８８】（実施の形態５）図３３は、本発明の実施
の形態５によるＤＲＡＭを示した断面図である。図３３
を参照して、この実施の形態５では、図２１に示した実
施の形態２のキャパシタ部分の構造の変形例である。具
体的には、この実施の形態５では、キャパシタコンタク
ト部７６ａの上方に位置するキャパシタ下部電極部７６
ｂが、筒状構造ではなく単純スタック型の構造を有して
いる。そしてそのキャパシタ下部電極部７６ｂの表面は
凹凸形状に形成されている。そのキャパシタ下部電極部
７６ｂを覆うようにキャパシタ誘電体膜７７を介してキ
ャパシタ上部電極７８が形成されている。このようにキ
ャパシタ下部電極部７６ｂの表面を凹凸形状に形成する
ことによって、キャパシタ容量を増大することができ
る。
の形態５によるＤＲＡＭを示した断面図である。図３３
を参照して、この実施の形態５では、図２１に示した実
施の形態２のキャパシタ部分の構造の変形例である。具
体的には、この実施の形態５では、キャパシタコンタク
ト部７６ａの上方に位置するキャパシタ下部電極部７６
ｂが、筒状構造ではなく単純スタック型の構造を有して
いる。そしてそのキャパシタ下部電極部７６ｂの表面は
凹凸形状に形成されている。そのキャパシタ下部電極部
７６ｂを覆うようにキャパシタ誘電体膜７７を介してキ
ャパシタ上部電極７８が形成されている。このようにキ
ャパシタ下部電極部７６ｂの表面を凹凸形状に形成する
ことによって、キャパシタ容量を増大することができ
る。
【００８９】また、この実施の形態５では、上述した実
施の形態２と同様、キャパシタコンタクト部７６ａがビ
ット線１６ａの側面および上面を覆うように形成されて
いるので、ビット線１６ａ間のビット配線容量を低減す
ることができ、その結果、データの読出および書込動作
速度を向上させることができる。また、プラグ電極を設
けることによって、第１のキャパシタ用コンタクトホー
ル１２と第２のキャパシタ用コンタクトホール４１とを
アスペクト比が小さくなるようにすることができる。こ
れにより、第１のキャパシタ用コンタクトホール１２と
第２のキャパシタ用コンタクトホール４１とを、窒化膜
８および２１ａをそれぞれ用いた自己整合的開口法によ
って形成することができる。これにより、径縮小プロセ
スによってキャパシタ用コンタクトホールを形成する場
合に比べて製造プロセスを簡略化することができる。
施の形態２と同様、キャパシタコンタクト部７６ａがビ
ット線１６ａの側面および上面を覆うように形成されて
いるので、ビット線１６ａ間のビット配線容量を低減す
ることができ、その結果、データの読出および書込動作
速度を向上させることができる。また、プラグ電極を設
けることによって、第１のキャパシタ用コンタクトホー
ル１２と第２のキャパシタ用コンタクトホール４１とを
アスペクト比が小さくなるようにすることができる。こ
れにより、第１のキャパシタ用コンタクトホール１２と
第２のキャパシタ用コンタクトホール４１とを、窒化膜
８および２１ａをそれぞれ用いた自己整合的開口法によ
って形成することができる。これにより、径縮小プロセ
スによってキャパシタ用コンタクトホールを形成する場
合に比べて製造プロセスを簡略化することができる。
【００９０】（実施の形態６）図３４は、本発明の実施
の形態６によるＤＲＡＭを示した断面図である。図３４
を参照して、この実施の形態６では、図２１に示した実
施の形態２とほぼ同様の構造を有している。ただし、こ
の実施の形態６では、キャパシタコンタクト部８５ａと
一体的に形成されたキャパシタ下部電極部８５ｂの表面
と、多結晶シリコン膜からなるサイドウォール８６の表
面とが凹凸形状を有するように形成されている。そし
て、そのキャパシタ下部電極部８５ｂおよびサイドウォ
ール８６を覆うようにキャパシタ誘電体膜８７を介して
キャパシタ上部電極８８が形成されている。このように
キャパシタ下部電極を構成するキャパシタ下部電極部８
５ｂおよびサイドウォール８６の表面を凹凸形状に形成
することによって、キャパシタ容量を増大させることが
できる。
の形態６によるＤＲＡＭを示した断面図である。図３４
を参照して、この実施の形態６では、図２１に示した実
施の形態２とほぼ同様の構造を有している。ただし、こ
の実施の形態６では、キャパシタコンタクト部８５ａと
一体的に形成されたキャパシタ下部電極部８５ｂの表面
と、多結晶シリコン膜からなるサイドウォール８６の表
面とが凹凸形状を有するように形成されている。そし
て、そのキャパシタ下部電極部８５ｂおよびサイドウォ
ール８６を覆うようにキャパシタ誘電体膜８７を介して
キャパシタ上部電極８８が形成されている。このように
キャパシタ下部電極を構成するキャパシタ下部電極部８
５ｂおよびサイドウォール８６の表面を凹凸形状に形成
することによって、キャパシタ容量を増大させることが
できる。
【００９１】また、この実施の形態６では、実施の形態
２の構造と同様、第１のキャパシタ用コンタクトホール
１２および第２のキャパシタ用コンタクトホール４１を
ともに、シリコン窒化膜８および２１ａを用いた自己整
合的開口法により形成することができる。これにより、
製造プロセスを簡略化することができる。また、隣接す
るビット線１６ａ間の配線容量も低減することができ、
これにより動作速度を向上させることができる。
２の構造と同様、第１のキャパシタ用コンタクトホール
１２および第２のキャパシタ用コンタクトホール４１を
ともに、シリコン窒化膜８および２１ａを用いた自己整
合的開口法により形成することができる。これにより、
製造プロセスを簡略化することができる。また、隣接す
るビット線１６ａ間の配線容量も低減することができ、
これにより動作速度を向上させることができる。
【００９２】
【発明の効果】以上のように、請求項１〜３に記載の半
導体装置によれば、製造プロセスを簡略化することがで
きるとともにビット配線容量を低減することができる。
また、請求項４に記載の半導体装置では、さらにキャパ
シタ容量を増大することができる。また、請求項５に記
載の半導体装置では、キャパシタ用コンタクトホールを
容易に形成することができる。さらに、請求項６および
７に記載の半導体装置の製造方法では、キャパシタ用コ
ンタクトホールを、シリコン窒化膜を用いた自己整合的
開口法によって容易に形成することができるとともに、
ビット配線容量を低減し得る半導体装置を容易に製造で
きる。
導体装置によれば、製造プロセスを簡略化することがで
きるとともにビット配線容量を低減することができる。
また、請求項４に記載の半導体装置では、さらにキャパ
シタ容量を増大することができる。また、請求項５に記
載の半導体装置では、キャパシタ用コンタクトホールを
容易に形成することができる。さらに、請求項６および
７に記載の半導体装置の製造方法では、キャパシタ用コ
ンタクトホールを、シリコン窒化膜を用いた自己整合的
開口法によって容易に形成することができるとともに、
ビット配線容量を低減し得る半導体装置を容易に製造で
きる。
【図１】 本発明の実施の形態１によるＤＲＡＭを示し
た断面図である。
た断面図である。
【図２】 図１に示したＤＲＡＭのメモリセル部の１／
４ピッチのレイアウト図である。
４ピッチのレイアウト図である。
【図３】 図１に示したＤＲＡＭのメモリセル部の１／
２ピッチのレイアウト図である。
２ピッチのレイアウト図である。
【図４】 図１に示した実施の形態１によるＤＲＡＭの
製造プロセスを説明するための断面図である。
製造プロセスを説明するための断面図である。
【図５】 図１に示した実施の形態１によるＤＲＡＭの
製造プロセスを説明するための断面図である。
製造プロセスを説明するための断面図である。
【図６】 図１に示した実施の形態１によるＤＲＡＭの
製造プロセスを説明するための断面図である。
製造プロセスを説明するための断面図である。
【図７】 図１に示した実施の形態１によるＤＲＡＭの
製造プロセスを説明するための断面図である。
製造プロセスを説明するための断面図である。
【図８】 図１に示した実施の形態１によるＤＲＡＭの
製造プロセスを説明するための断面図である。
製造プロセスを説明するための断面図である。
【図９】 図１に示した実施の形態１によるＤＲＡＭの
製造プロセスを説明するための断面図である。
製造プロセスを説明するための断面図である。
【図１０】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１１】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１２】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１３】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１４】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１５】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１６】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１７】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１８】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１９】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図２０】 図１に示した実施の形態１によるＤＲＡＭ
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図２１】 本発明の実施の形態２によるＤＲＡＭを示
した断面図である。
した断面図である。
【図２２】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２３】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２４】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２５】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２６】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２７】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２８】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図２９】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図３０】 図２１に示した実施の形態２によるＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
Ｍの製造プロセスを説明するための断面図である。
【図３１】 本発明の実施の形態３によるＤＲＡＭを示
した断面図である。
した断面図である。
【図３２】 本発明の実施の形態４によるＤＲＡＭを示
した断面図である。
した断面図である。
【図３３】 本発明の実施の形態５によるＤＲＡＭを示
した断面図である。
した断面図である。
【図３４】 本発明の実施の形態６によるＤＲＡＭを示
した断面図である。
した断面図である。
【図３５】 従来のＤＲＡＭを示した断面図である。
【図３６】 図３５に示した従来のＤＲＡＭのメモリセ
ル部の１／２ピッチのレイアウト図である。
ル部の１／２ピッチのレイアウト図である。
【図３７】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図３８】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図３９】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４０】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４１】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４２】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４３】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４４】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４５】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４６】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４７】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４８】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図４９】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図５０】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図５１】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図５２】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図５３】 図３５に示した従来のＤＲＡＭの製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
１ シリコン基板、６ａ，６ｂ ソース／ドレイン領
域、８，２１ａ シリコン窒化膜、１１ 層間絶縁膜、
１２ 第１のキャパシタ用コンタクトホール、１３ プ
ラグ電極、１５ａ ビット線用コンタクトホール、１６
ａ ビット線、１７ａ ＴＥＯＳ酸化膜、２０ａ サイ
ドウォール酸化膜、２４ａ キャパシタ下部電極、２６
キャパシタ誘電体膜、２７ａ キャパシタ上部電極。
域、８，２１ａ シリコン窒化膜、１１ 層間絶縁膜、
１２ 第１のキャパシタ用コンタクトホール、１３ プ
ラグ電極、１５ａ ビット線用コンタクトホール、１６
ａ ビット線、１７ａ ＴＥＯＳ酸化膜、２０ａ サイ
ドウォール酸化膜、２４ａ キャパシタ下部電極、２６
キャパシタ誘電体膜、２７ａ キャパシタ上部電極。
Claims (7)
- 【請求項１】 半導体領域の主表面にチャネル領域を挟
むように間隔を隔てて形成された１対の第１および第２
のソース／ドレイン領域と、 前記チャネル領域上に形成されたゲート電極と、 前記ゲート電極上に形成された絶縁膜からなる第１のエ
ッチングストッパ層と、 前記第１のエッチングストッパ層上に形成された第１の
層間絶縁膜と、 前記第１の層間絶縁膜および前記第１のエッチングスト
ッパ層の前記第１のソース／ドレイン領域上に位置する
領域に形成されたビット線用開口と、 前記第１の層間絶縁膜および前記第１のエッチングスト
ッパ層の前記第２のソース／ドレイン領域上に位置する
領域に形成された第１のキャパシタ用開口と、 前記ビット線用開口を介して前記第１のソース／ドレイ
ン領域に接続されたビット線と、 前記第１のキャパシタ用開口を介して前記第２のソース
／ドレイン領域に接続されるとともに、前記第１のキャ
パシタ用開口を充填するように形成され、底面の平面積
よりも上面の平面積の方が大きいプラグ電極と、 前記プラグ電極の上面に電気的に接続され、第１の絶縁
膜を介して前記ビット線の上面および側面を覆うように
形成されたキャパシタ下部電極とを備えた、半導体装
置。 - 【請求項２】 半導体領域の主表面にチャネル領域を挟
むように間隔を隔てて形成された１対の第１および第２
のソース／ドレイン領域と、 前記チャネル領域上に形成されたゲート電極と、 前記ゲート電極上に形成された絶縁膜からなる第１のエ
ッチングストッパ層と、 前記第１のエッチングストッパ層上に形成された第１の
層間絶縁膜と、 前記第１の層間絶縁膜および前記第１のエッチングスト
ッパ層の前記第１のソース／ドレイン領域上に位置する
領域に形成されたビット線用開口と、 前記第１の層間絶縁膜および前記第１のエッチングスト
ッパ層の前記第２のソース／ドレイン領域上に位置する
領域に形成された第１のキャパシタ用開口と、 前記ビット線用開口を介して前記第１のソース／ドレイ
ン領域に接続されたビット線と、 前記第１のキャパシタ用開口を介して前記第２のソース
／ドレイン領域に接続されるとともに、前記第１のキャ
パシタ用開口を充填するように形成され、底面の平面積
よりも上面の平面積の方が大きいプラグ電極と、 前記プラグ電極の上面に電気的に接続された垂直方向に
延びるキャパシタコンタクト部と、前記キャパシタコン
タクト部の上部と一体的に形成された水平方向に延びる
キャパシタ下部電極とを有する導電層とを備え、 前記導電層のキャパシタコンタクト部は、第１の絶縁膜
を介して前記ビット線の上面および側面を覆うように形
成されている、半導体装置。 - 【請求項３】 前記第１の絶縁膜は、 前記ビット線の上面上に接触して形成された上部絶縁膜
と、 前記ビット線の側面と前記上部絶縁膜の側面とに接触し
て形成されたサイドウォール絶縁膜とを含み、 前記ビット線の上面は前記プラグ電極の上面よりも上方
に位置している、請求項１または２に記載の半導体装
置。 - 【請求項４】 前記キャパシタ下部電極の表面は凹凸形
状を有している、請求項１または２に記載の半導体装
置。 - 【請求項５】 前記第１の層間絶縁膜上と前記第１の絶
縁膜上とに形成された絶縁膜からなる第２のエッチング
ストッパ層と、 前記第２のエッチングストッパ層上に形成された第２の
層間絶縁膜と、 前記第１のキャパシタ用開口に達するように、前記第２
の層間絶縁膜と前記第２のエッチングストッパ層とに形
成された第２のキャパシタ用開口とをさらに備え、 前記第２の層間絶縁膜と前記第１の絶縁膜との間に位置
する前記第２のエッチングストッパ層の、前記第２のキ
ャパシタ用開口側の端部が除去されて、前記ビット線の
上部側端部の上方に位置する領域に凹部が形成され、 前記キャパシタコンタクト部は、前記第２のキャパシタ
用開口内および前記凹部内に充填されて前記ビット線の
上方に延びるように形成されており、前記キャパシタ下
部電極は、前記第２の層間絶縁膜の上面に沿って延びる
ように形成されている、請求項２に記載の半導体装置。 - 【請求項６】 半導体領域の主表面に、１対の第１およ
び第２のソース／ドレイン領域とゲート電極とを形成す
る工程と、 前記ゲート電極を覆うように第１のシリコン窒化膜を形
成する工程と、 前記第１のシリコン窒化膜上にシリコン酸化膜からなる
第１の層間絶縁膜を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパ層とし
て、前記第１の層間絶縁膜の前記第１のソース／ドレイ
ン領域の上方に位置する領域をエッチングすることによ
り第１の開口を形成する工程と、 前記第１の開口内の前記第１のシリコン窒化膜をエッチ
ングすることにより、前記第１の層間絶縁膜の上面から
前記第１のソース／ドレイン領域にまで達する第１のキ
ャパシタ用開口を形成する工程と、 前記第１のキャパシタ用開口を充填するとともに、前記
第１のソース／ドレイン領域に電気的に接続するように
プラグ電極を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパ層とし
て、前記第１の層間絶縁膜の前記第２のソース／ドレイ
ン領域の上方に位置する領域をエッチングすることによ
り第２の開口を形成する工程と、 前記第２の開口内の前記第１のシリコン窒化膜をエッチ
ングすることにより、前記第１の層間絶縁膜の上面から
前記第２のソース／ドレイン領域にまで達するビット線
用開口を形成する工程と、 前記ビット線用開口を介して前記第２のソース／ドレイ
ン領域に電気的に接続されるとともに前記第１の層間絶
縁膜上に延びるビット線を形成する工程と、 前記ビット線の上面および側面を覆うように第１の絶縁
膜を形成する工程と、 前記プラグ電極の上面に電気的に接続するとともに前記
第１の絶縁膜を介して前記ビット線の上面および側面を
覆うようにキャパシタ下部電極を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項７】 半導体領域の主表面に、１対の第１およ
び第２のソース／ドレイン領域とゲート電極とを形成す
る工程と、 前記ゲート電極を覆うように第１のシリコン窒化膜を形
成する工程と、 前記第１のシリコン窒化膜上にシリコン酸化膜からなる
第１の層間絶縁膜を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパ層とし
て、前記第１の層間絶縁膜の前記第１のソース／ドレイ
ン領域の上方に位置する領域をエッチングすることによ
り第１の開口を形成する工程と、 前記第１の開口内の前記第１のシリコン窒化膜をエッチ
ングすることにより、前記第１の層間絶縁膜の上面から
前記第１のソース／ドレイン領域にまで達する第１のキ
ャパシタ用開口を形成する工程と、 前記第１のキャパシタ用開口を充填するとともに、前記
第１のソース／ドレイン領域に電気的に接続するように
プラグ電極を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパ層とし
て、前記第１の層間絶縁膜の前記第２のソース／ドレイ
ン領域の上方に位置する領域をエッチングすることによ
り第２の開口を形成する工程と、 前記第２の開口内の前記第１のシリコン窒化膜をエッチ
ングすることにより前記第１の層間絶縁膜の上面から前
記第２のソース／ドレイン領域にまで達するビット線用
開口を形成する工程と、 前記ビット線用開口を介して前記第２のソース／ドレイ
ン領域に電気的に接続されるとともに前記第１の層間絶
縁膜上に延びるビット線を形成する工程と、 前記ビット線の上面および側面を覆うように第１の絶縁
膜を形成する工程と、 前記第１の層間絶縁膜と前記第１の絶縁膜とを覆うよう
に第２のシリコン窒化膜を形成する工程と、 前記第２のシリコン窒化膜上にシリコン酸化膜からなる
第２の層間絶縁膜を形成する工程と、 前記第２のシリコン窒化膜をエッチングストッパ層とし
て、前記第２の層間絶縁膜の前記プラグ電極の上方に位
置する領域をエッチングすることにより第３の開口を形
成する工程と、 前記第３の開口内の前記第２のシリコン窒化膜をエッチ
ングすることにより、前記第２の層間絶縁膜の上面から
前記プラグ電極の上面にまで達する第２のキャパシタ用
開口を形成するとともに、前記第２のキャパシタ用開口
の前記ビット線の上部側端部の上方に位置する領域に凹
部を形成する工程と、 前記凹部および前記第２のキャパシタ用開口を充填する
キャパシタコンタクト部と、前記第２の層間絶縁膜の上
面上に延びるキャパシタ下部電極とを有する導電層を形
成する工程とを備えた、半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12525797A JP3577195B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置およびその製造方法 |
| TW086112729A TW346680B (en) | 1997-05-15 | 1997-09-04 | Semiconductor device and process for producing the same |
| DE19750918A DE19750918B4 (de) | 1997-05-15 | 1997-11-17 | Halbleitereinrichtung mit Bitleitung und Kondensatorelektrode und zugehöriges Herstellungsverfahren |
| US08/975,160 US6194757B1 (en) | 1997-05-15 | 1997-11-20 | Semiconductor device having contact hole and method of manufacturing the same |
| KR1019970063474A KR100261647B1 (ko) | 1997-05-15 | 1997-11-27 | 반도체 장치 및 그 제조 방법 |
| CNB981040330A CN1292483C (zh) | 1997-05-15 | 1998-01-27 | 半导体器件及其制造方法 |
| US09/756,122 US6472704B2 (en) | 1997-05-15 | 2001-01-09 | Semiconductor device having contact hole and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12525797A JP3577195B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10321815A true JPH10321815A (ja) | 1998-12-04 |
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ID=14905631
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| KR (1) | KR100261647B1 (ja) |
| CN (1) | CN1292483C (ja) |
| DE (1) | DE19750918B4 (ja) |
| TW (1) | TW346680B (ja) |
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| JP2000200886A (ja) | 1999-01-07 | 2000-07-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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