JPH06196569A - 集積半導体回路の接触孔形成方法 - Google Patents
集積半導体回路の接触孔形成方法Info
- Publication number
- JPH06196569A JPH06196569A JP5261934A JP26193493A JPH06196569A JP H06196569 A JPH06196569 A JP H06196569A JP 5261934 A JP5261934 A JP 5261934A JP 26193493 A JP26193493 A JP 26193493A JP H06196569 A JPH06196569 A JP H06196569A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- layer
- contact hole
- intermediate layer
- conductive region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000010410 layer Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 238000005538 encapsulation Methods 0.000 claims description 10
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 半導体基板上に軌道形パターンを配置された
集積半導体回路の自己整合形接触孔を形成する。 【構成】 軌道形パターン３を、長さＬ1の導電領域２
上にある２つの軌道形パターン間の間隔Ｄ1が隣接する
半導体基板１上にある間隔Ｄ0よりも広い幅を有するよ
うに形成し、Ｄ1／２＞Ｄ4≧Ｄ0／２でありまたＬ1／２
≧Ｄ4である層厚ｄ4を有する絶縁中間層４を施し、導電
領域２が少なくとも部分的に露出するまで中間層４を異
方性エッチングする各工程により、接触孔５が２つの軌
道形パターン３間の深部にある導電領域２を少なくとも
部分的に露出するようにする。
集積半導体回路の自己整合形接触孔を形成する。 【構成】 軌道形パターン３を、長さＬ1の導電領域２
上にある２つの軌道形パターン間の間隔Ｄ1が隣接する
半導体基板１上にある間隔Ｄ0よりも広い幅を有するよ
うに形成し、Ｄ1／２＞Ｄ4≧Ｄ0／２でありまたＬ1／２
≧Ｄ4である層厚ｄ4を有する絶縁中間層４を施し、導電
領域２が少なくとも部分的に露出するまで中間層４を異
方性エッチングする各工程により、接触孔５が２つの軌
道形パターン３間の深部にある導電領域２を少なくとも
部分的に露出するようにする。
Description
【０００１】
【産業上の利用分野】本発明は集積半導体回路の自己整
合による接触孔の製造方法に関する。
合による接触孔の製造方法に関する。
【０００２】
【従来の技術】集積回路を製造する場合種々の導電性パ
ターン間の接触、例えば上部導体路の深部にある導電領
域に対する接触を形成することがしばしば必要となる。
半導体基板上の全てのパターンの横方向の寸法が一段と
縮小化するにつれて、このような接触は有利には自己整
合的に、即ち実際の接触面をリソグラフィ法によらずに
既存のパターンを限定することにより形成される。しか
し多くの場合、自己整合により接触孔を形成する場合に
も処理工程に相応して費用を要するフォトレジストマス
クを完全には省略することはできず、このフォトレジス
トマスクを調整することが比較的問題がないだけであ
る。
ターン間の接触、例えば上部導体路の深部にある導電領
域に対する接触を形成することがしばしば必要となる。
半導体基板上の全てのパターンの横方向の寸法が一段と
縮小化するにつれて、このような接触は有利には自己整
合的に、即ち実際の接触面をリソグラフィ法によらずに
既存のパターンを限定することにより形成される。しか
し多くの場合、自己整合により接触孔を形成する場合に
も処理工程に相応して費用を要するフォトレジストマス
クを完全には省略することはできず、このフォトレジス
トマスクを調整することが比較的問題がないだけであ
る。
【０００３】それに関連する一例は自己整合された接触
をＤＲＡＭ回路内のビット線とトランジスタの深部にあ
るソース／ドレイン領域間に形成するものである。その
際接触孔は酸化物封入部を備えたワード線の間に配置さ
れる。
をＤＲＡＭ回路内のビット線とトランジスタの深部にあ
るソース／ドレイン領域間に形成するものである。その
際接触孔は酸化物封入部を備えたワード線の間に配置さ
れる。
【０００４】キュスターズ（Ｋｕｅｓｔｅｒｓ）その他
の論文「ＶＬＳＩ技術に関する討論会（Ｓｙｍｐｏｓｉ
ｏｎ ｉｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）」１９
８７年、日本国、第９３〜９４頁に記載されているよう
に、自己整合形接触孔は、酸化物封入後に酸化物／窒化
物／酸化物からなる三重層を全面的に施し、複数のエッ
チング工程によりフォト技術の使用下に（その際窒化物
層がエッチングストップの作用をする）導電領域の上方
で再び除去することにより形成される。その際フォトレ
ジストマスク内にある接触孔は、ほぼ酸化物封入部によ
り囲まれている実際の接触面よりも大きい。
の論文「ＶＬＳＩ技術に関する討論会（Ｓｙｍｐｏｓｉ
ｏｎ ｉｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）」１９
８７年、日本国、第９３〜９４頁に記載されているよう
に、自己整合形接触孔は、酸化物封入後に酸化物／窒化
物／酸化物からなる三重層を全面的に施し、複数のエッ
チング工程によりフォト技術の使用下に（その際窒化物
層がエッチングストップの作用をする）導電領域の上方
で再び除去することにより形成される。その際フォトレ
ジストマスク内にある接触孔は、ほぼ酸化物封入部によ
り囲まれている実際の接触面よりも大きい。
【０００５】このいわゆるＦＯＢＩＣ処理の欠点は、必
要とされる窒化物層が機械的応力を招き、ワード線の近
くにひずみを生じかねないことである。更にビット線の
パターン化の際に上部酸化物層のエッチング稜線に関連
した問題が生じる。ビット線の稜線がほぼこのエッチン
グ稜線上にある場合ビット線材の線条が直立し、短絡を
招く恐れがある。また一方エッチング稜線がビット線と
重なっていない場合不利なトポロジを得ることになる。
もう１つの欠点は、上部酸化物層が湿式エッチング処理
により僅かにしかドープされないことになり、そのため
後のフロー・オフ工程での平坦化が制限される。
要とされる窒化物層が機械的応力を招き、ワード線の近
くにひずみを生じかねないことである。更にビット線の
パターン化の際に上部酸化物層のエッチング稜線に関連
した問題が生じる。ビット線の稜線がほぼこのエッチン
グ稜線上にある場合ビット線材の線条が直立し、短絡を
招く恐れがある。また一方エッチング稜線がビット線と
重なっていない場合不利なトポロジを得ることになる。
もう１つの欠点は、上部酸化物層が湿式エッチング処理
により僅かにしかドープされないことになり、そのため
後のフロー・オフ工程での平坦化が制限される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、自己
整合による接触孔を形成するための他の実現方法を提供
することにある。
整合による接触孔を形成するための他の実現方法を提供
することにある。
【０００７】
【課題を解決するための手段】この課題は、軌道形パタ
ーンを、長さＬ1の導電領域上にある２つの軌道形パタ
ーン間の間隔Ｄ1が隣接する半導体基板上にある間隔Ｄ0
よりも広い幅を有するように形成し、Ｄ1／２＞ｄ4≧Ｄ
0／２でありまたＬ1／２≧ｄ4である層厚ｄ4を有する絶
縁中間層を施し、導電領域が少なくとも部分的に露出す
るまで中間層を異方性エッチングする各工程により、接
触孔が２つの軌道形パターン間の深部にある導電領域を
少なくとも部分的に露出することによって解決される。
ーンを、長さＬ1の導電領域上にある２つの軌道形パタ
ーン間の間隔Ｄ1が隣接する半導体基板上にある間隔Ｄ0
よりも広い幅を有するように形成し、Ｄ1／２＞ｄ4≧Ｄ
0／２でありまたＬ1／２≧ｄ4である層厚ｄ4を有する絶
縁中間層を施し、導電領域が少なくとも部分的に露出す
るまで中間層を異方性エッチングする各工程により、接
触孔が２つの軌道形パターン間の深部にある導電領域を
少なくとも部分的に露出することによって解決される。
【０００８】
【作用効果】本発明は接触孔を限定するパターンの特殊
な形状、即ち例えば上述のビット線接触孔の例における
ワード線（ゲート面）に基づくものである。接触化すべ
き導電領域の近くにあるパターン間の間隔は接触孔を形
成しない範囲に比べて拡大されている。パターン上及び
半導体基板上に析出すべき中間層の層厚をこれらの間隙
に適合させることによってまた中間層に対して異方性エ
ッチングを施すことによって自己整合形接触孔は完全に
フォト技術なしで形成することができる。その際狭い方
の間隔は完全に絶縁中間層で満たされたままであり、一
方拡大された間隔内にはスペーサが軌道形パターンの側
壁に形成され、それらによって自己整合形接触孔は囲ま
れている。
な形状、即ち例えば上述のビット線接触孔の例における
ワード線（ゲート面）に基づくものである。接触化すべ
き導電領域の近くにあるパターン間の間隔は接触孔を形
成しない範囲に比べて拡大されている。パターン上及び
半導体基板上に析出すべき中間層の層厚をこれらの間隙
に適合させることによってまた中間層に対して異方性エ
ッチングを施すことによって自己整合形接触孔は完全に
フォト技術なしで形成することができる。その際狭い方
の間隔は完全に絶縁中間層で満たされたままであり、一
方拡大された間隔内にはスペーサが軌道形パターンの側
壁に形成され、それらによって自己整合形接触孔は囲ま
れている。
【０００９】本発明の利点は、とりわけ本方法により良
好に丸味をつけられた接触孔の側面及び表面の高度な平
坦化にある。公知のＦＯＢＩＣ方法に比べて処理工程数
は減少され、窒化層は省略される。
好に丸味をつけられた接触孔の側面及び表面の高度な平
坦化にある。公知のＦＯＢＩＣ方法に比べて処理工程数
は減少され、窒化層は省略される。
【００１０】
【実施例】本発明を図面及び実施例に基づき以下に詳述
する。
する。
【００１１】図１には、半導体基板内に接触化すべき深
部にある導電領域としてソース／ドレイン領域２があ
り、また接触孔を囲む軌道形パターン３としてその側面
及び上面に酸化物封入部３ｂを有するワード線３ａがあ
る。ここには記載しないがゲート酸化物によりワード線
３ａは半導体基板１から絶縁されている。隣接して封入
されたワード線３ａ間の間隔は、半導体基板１の接触化
されない部分の上方にある間隔（幅Ｄ0）よりも導電領
域２上の間隔（幅Ｄ1）の方が大きい。この拡大されて
いる幅Ｄ1の外部では間隔は処理技術上可能な限りすべ
て小さい方が有利であり、即ちこの場合ワード線３ａを
形成するフォト技術及び絶縁に必要な酸化物封入部３ｂ
の層厚によりそのサイズを決定される。拡大部は有利に
はほぼ間隔Ｄ1に相当するか又は若干短めな長さＬ1にわ
たりワード線の方向に延びている。長さＬ1の有利な値
はとりわけワード線の方向のソース／ドレイン領域２の
伸びに関係する。
部にある導電領域としてソース／ドレイン領域２があ
り、また接触孔を囲む軌道形パターン３としてその側面
及び上面に酸化物封入部３ｂを有するワード線３ａがあ
る。ここには記載しないがゲート酸化物によりワード線
３ａは半導体基板１から絶縁されている。隣接して封入
されたワード線３ａ間の間隔は、半導体基板１の接触化
されない部分の上方にある間隔（幅Ｄ0）よりも導電領
域２上の間隔（幅Ｄ1）の方が大きい。この拡大されて
いる幅Ｄ1の外部では間隔は処理技術上可能な限りすべ
て小さい方が有利であり、即ちこの場合ワード線３ａを
形成するフォト技術及び絶縁に必要な酸化物封入部３ｂ
の層厚によりそのサイズを決定される。拡大部は有利に
はほぼ間隔Ｄ1に相当するか又は若干短めな長さＬ1にわ
たりワード線の方向に延びている。長さＬ1の有利な値
はとりわけワード線の方向のソース／ドレイン領域２の
伸びに関係する。
【００１２】次に絶縁中間層４を全面的に施すが、この
層はこの実施例ではＴＥＯＳ（テトラ・エチル・オルト
・シリケート）からなる下部層４ａとＢＰＳＧ（硼燐珪
酸ガラス）からなる上部層４ｂの二重層である。中間層
４の厚みｄ4は（これは酸化物封入部３ｂの側壁で測定
される）拡大された間隙Ｄ1は完全には満たさず、狭い
方の間隙Ｄ0のみを満たすようにする。即ち中間層４を
ほぼ同形に析出した場合はｄ4はＤ0／２≦ｄ4＜Ｄ1／２
及びｄ4≦Ｌ1／２であり、これが公称の析出層厚であ
る。
層はこの実施例ではＴＥＯＳ（テトラ・エチル・オルト
・シリケート）からなる下部層４ａとＢＰＳＧ（硼燐珪
酸ガラス）からなる上部層４ｂの二重層である。中間層
４の厚みｄ4は（これは酸化物封入部３ｂの側壁で測定
される）拡大された間隙Ｄ1は完全には満たさず、狭い
方の間隙Ｄ0のみを満たすようにする。即ち中間層４を
ほぼ同形に析出した場合はｄ4はＤ0／２≦ｄ4＜Ｄ1／２
及びｄ4≦Ｌ1／２であり、これが公称の析出層厚であ
る。
【００１３】図２では、接触化すべき導電領域２が少な
くとも部分的に露出するまで中間層４を全面的に異方性
逆エッチングする。狭い方の間隔には絶縁充填物４″が
残る。拡大された間隔を覆っている酸化物封入部３ｂの
側壁に絶縁スペーサ４′を形成し、これはソース／ドレ
イン領域に対するエッチング除去された接触面を取り囲
む。即ち絶縁スペーサ４′は形成された自己整合形接触
孔５の側壁を構成し、この側壁は本実施例では２つの並
列する部分スペーサ４ａ′、４ｂ′からなる。
くとも部分的に露出するまで中間層４を全面的に異方性
逆エッチングする。狭い方の間隔には絶縁充填物４″が
残る。拡大された間隔を覆っている酸化物封入部３ｂの
側壁に絶縁スペーサ４′を形成し、これはソース／ドレ
イン領域に対するエッチング除去された接触面を取り囲
む。即ち絶縁スペーサ４′は形成された自己整合形接触
孔５の側壁を構成し、この側壁は本実施例では２つの並
列する部分スペーサ４ａ′、４ｂ′からなる。
【００１４】この図から見て取れるように、例えばいわ
ゆるＬＤＤトランジスタを製造する場合のように別の面
でそれが必要とならない限り、接触孔５とワード線３ａ
との分離が絶縁スペーサ４により同様に良好に保証され
ているため、ワード線３ａの酸化物封入部３ｂの側方部
も場合によっては省略することができる。その場合処理
工程数が更に減少し、軌道形パターンはワード線３ａの
みにより形成されることになる。
ゆるＬＤＤトランジスタを製造する場合のように別の面
でそれが必要とならない限り、接触孔５とワード線３ａ
との分離が絶縁スペーサ４により同様に良好に保証され
ているため、ワード線３ａの酸化物封入部３ｂの側方部
も場合によっては省略することができる。その場合処理
工程数が更に減少し、軌道形パターンはワード線３ａの
みにより形成されることになる。
【００１５】接触孔５は当然ワード線に対して自己整合
されているが、しかしソース／ドレイン領域をワード線
の方向で隣接するトランジスタから分離するフィールド
酸化物に対しては自己整合されていない。従ってワード
線間にある拡大部分はソース／ドレイン領域上でワード
線方向に十分によく整合されていなければならないが、
しかしこれは一般に容易に行うことができる。それとい
うのも接触孔をスペーサで囲むことにより極めて小さ
く、例えばリソグラフィ法で可能である最小寸法よりも
小さく形成することができるからである。
されているが、しかしソース／ドレイン領域をワード線
の方向で隣接するトランジスタから分離するフィールド
酸化物に対しては自己整合されていない。従ってワード
線間にある拡大部分はソース／ドレイン領域上でワード
線方向に十分によく整合されていなければならないが、
しかしこれは一般に容易に行うことができる。それとい
うのも接触孔をスペーサで囲むことにより極めて小さ
く、例えばリソグラフィ法で可能である最小寸法よりも
小さく形成することができるからである。
【００１６】各寸法及び層厚は例えば以下のように、即
ち ｄ3b＝０．２μ Ｄ0＝０．４μ Ｄ1＝１．０μ Ｌ1＝０．６μ ｄ4a＝１００ｎｍ ｄ4b＝２５０ｎｍ として選択される。
ち ｄ3b＝０．２μ Ｄ0＝０．４μ Ｄ1＝１．０μ Ｌ1＝０．６μ ｄ4a＝１００ｎｍ ｄ4b＝２５０ｎｍ として選択される。
【００１７】更に接触孔の大きさは、少なくともビット
線の方向で（即ちワード線に垂直に）約０．３μ及びワ
ード線の方向で０．４μである。
線の方向で（即ちワード線に垂直に）約０．３μ及びワ
ード線の方向で０．４μである。
【００１８】図３は、自己整合により形成されまたＢＰ
ＳＧスペーサ４ｂ′並びにそれに隣接するＴＥＯＳスペ
ーサ４ａ′により囲まれている接触孔５を有する半導体
基板１の平面図を示すものである。狭い方の間隔Ｄ0 は
完全に絶縁充填物４″で満たされている。酸化物封入部
３ｂの下にあるワード線３ａの位置は破線で示されてい
る。接触面の形状はほぼ拡大部の形状により決定され、
例えばほぼ六角形をしている。この間隙を満たすことに
より表面は既に特別な平坦化工程（例えばフロー・オフ
処理）なしで比較的良好に平坦化される。
ＳＧスペーサ４ｂ′並びにそれに隣接するＴＥＯＳスペ
ーサ４ａ′により囲まれている接触孔５を有する半導体
基板１の平面図を示すものである。狭い方の間隔Ｄ0 は
完全に絶縁充填物４″で満たされている。酸化物封入部
３ｂの下にあるワード線３ａの位置は破線で示されてい
る。接触面の形状はほぼ拡大部の形状により決定され、
例えばほぼ六角形をしている。この間隙を満たすことに
より表面は既に特別な平坦化工程（例えばフロー・オフ
処理）なしで比較的良好に平坦化される。
【００１９】本発明の別の実施態様により、自己整合化
接触孔５と共に従来通りに例えばリソグラフィ法で限定
された接触孔を形成することができる。このことは例え
ばＤＲＡＭ記憶装置において、自己整合されたビット線
の接触をセルフィールド内にまた従来形の接触を周辺領
域内に作らなければならないときに有利である。このた
め中間層４又はＢＰＳＧ層４ｂを施した後、セルフィー
ルド内は全面的にまた接触孔の周辺領域内はそのまま残
してフォトレジストマスクを形成する。引続き上述のよ
うに異方性エッチングを行い、その際セルフィールド内
では中間層は全面的に除去される。熱処理によりＢＰＳ
Ｇ層をフロー・オフすることもできる。
接触孔５と共に従来通りに例えばリソグラフィ法で限定
された接触孔を形成することができる。このことは例え
ばＤＲＡＭ記憶装置において、自己整合されたビット線
の接触をセルフィールド内にまた従来形の接触を周辺領
域内に作らなければならないときに有利である。このた
め中間層４又はＢＰＳＧ層４ｂを施した後、セルフィー
ルド内は全面的にまた接触孔の周辺領域内はそのまま残
してフォトレジストマスクを形成する。引続き上述のよ
うに異方性エッチングを行い、その際セルフィールド内
では中間層は全面的に除去される。熱処理によりＢＰＳ
Ｇ層をフロー・オフすることもできる。
【００２０】このようにして周辺領域内に接触孔が寸法
通りに形成され、エッチング後のフロー・オフにより良
好に丸味を付けられる。更にこの周辺領域に相応して良
好なフロー・オフ特性を有する高ドープ化ＢＰＳＧ層を
装入することにより良好な平坦化が達成される。ＤＲＡ
Ｍ記憶装置の場合例えばセルフィールドだけにある記憶
コンデンサ（積層キャパシタ）により生じ以後の工程を
困難なものとしかねないセルフィールドと周辺領域との
レベル差は、本発明方法ではセルフィールド内の中間層
が全面的に除去されているため減少させられる。即ち周
辺領域はｄ4 だけセルフィールドに比べて（場合によっ
ては更に過エッチングすることにより）高められてい
る。このことは以後の平面のパターン化を容易にする。
通りに形成され、エッチング後のフロー・オフにより良
好に丸味を付けられる。更にこの周辺領域に相応して良
好なフロー・オフ特性を有する高ドープ化ＢＰＳＧ層を
装入することにより良好な平坦化が達成される。ＤＲＡ
Ｍ記憶装置の場合例えばセルフィールドだけにある記憶
コンデンサ（積層キャパシタ）により生じ以後の工程を
困難なものとしかねないセルフィールドと周辺領域との
レベル差は、本発明方法ではセルフィールド内の中間層
が全面的に除去されているため減少させられる。即ち周
辺領域はｄ4 だけセルフィールドに比べて（場合によっ
ては更に過エッチングすることにより）高められてい
る。このことは以後の平面のパターン化を容易にする。
【図１】半導体基板上の軌道形パターン上に全面的に中
間層を施されている本発明の実施例に基づくデバイスの
図３のＩ−Ｉ線に沿って切断した断面図。
間層を施されている本発明の実施例に基づくデバイスの
図３のＩ−Ｉ線に沿って切断した断面図。
【図２】図１の半導体デバイスの中間層を全面的に異方
性逆エッチングされている半導体デバイスの断面図。
性逆エッチングされている半導体デバイスの断面図。
【図３】本発明の実施例に基づき形成された半導体デバ
イスの平面図。
イスの平面図。
１ 半導体基板 ２ 導電領域 ３ 軌道形パターン ３ａ ワード線 ３ｂ 酸化物封入部 ４ 中間層 ４ａ 中間層の上方部分層 ４ｂ 中間層の下方部分層 ４′ 絶縁スペーサ ４ａ′ ＴＥＯＳスペーサ ４ｂ′ ＢＰＳＧスペーサ ４″ 絶縁充填物 ｄ4 中間層の厚み ｄ4a 中間層の上部厚み ｄ4b 中間層の下部厚み Ｄ1 接触孔の間隔の幅 Ｄ0 狭い方の間隔の幅
Claims (8)
- 【請求項１】 半導体基板上に配設された軌道形パター
ンを有する集積半導体回路の自己整合による接触孔の形
成方法において、 軌道形パターン（３）を、長さＬ1の導電領域（２）上
にある２つの軌道形パターン間の間隔Ｄ1が隣接する半
導体基板（１）上にある間隔Ｄ0よりも広い幅を有する
ように形成し、 Ｄ1／２＞ｄ4≧Ｄ0／２でありまたＬ1／２≧ｄ4である
層厚ｄ4を有する絶縁中間層（４）を施し、 導電領域（２）が少なくとも部分的に露出するまで中間
層（４）を異方性エッチングする各工程により、接触孔
（５）が２つの軌道形パターン（３）間の深部にある導
電領域（２）を少なくとも部分的に露出するようにした
ことを特徴とする集積半導体回路の接触孔形成方法。 - 【請求項２】 軌道形パターン（３）として半導体基板
（１）上に絶縁して施された酸化物封入部（３ｂ）を有
するワード線（３ａ）と、導電領域（２）として半導体
基板（１）内に配設されているドープ領域（２）を使用
することを特徴とする請求項１記載の方法。 - 【請求項３】 絶縁中間層（４）として下側のＴＥＯＳ
（テトラ・エチル・オルト・シリケート）層（４ａ）と
上側の高ドープＢＰＳＧ（硼燐珪酸ガラス）層（４ｂ）
の二重層を使用することを特徴とする請求項１又は２記
載の方法。 - 【請求項４】 異方性エッチング後に熱処理を行うこと
を特徴とする請求項１ないし３の１つに記載の方法。 - 【請求項５】 異方性エッチングを行う前にフォトレジ
ストマスクを中間層（４）上に形成し、その際フォトレ
ジストマスクは中間層（４）を覆わずに自己整合形接触
孔（５）を形成する第一領域と、中間層（４）をほぼ覆
い接触孔（５）を限定する第二領域とを有しており、ま
た中間層（４）の異方性エッチングをフォトレジストマ
スクの使用下に行い、それにより第一領域内には自己整
合形接触孔を、また第二領域内にはリソグラフィ法によ
り限定される接触孔を形成することを特徴とする請求項
１ないし４の１つに記載の方法。 - 【請求項６】 半導体基板（１）上に露出する表面を有
する軌道形パターン（３）と、軌道形パターン（３）間
に配設されている深部にある導電領域（２）と、導電領
域（２）を少なくとも部分的に露出する拡大された間隔
（Ｄ1）内にある接触孔（５）と、接触孔（５）と軌道
形パターン（３）の側壁との間にある絶縁スペーサ
（４′）と、隣接する軌道形パターン（３）の側壁間に
ある絶縁充填物（４″）とを有し、導電領域（２）上の
２つの軌道形パターン（３）間の間隔（Ｄ1）が隣接す
る半導体基板（１）上の２つの軌道形パターンの間隔
（Ｄ0）よりも広い幅を有していることを特徴とする半
導体デバイス。 - 【請求項７】 軌道形パターン（３）として絶縁されて
半導体基板（１）上に施されている酸化物封入部（３
ｂ）を有するワード線（３ａ）と、導電領域として半導
体基板（１）内に配置されているドープ領域（２）とを
有することを特徴とする請求項６記載の半導体デバイ
ス。 - 【請求項８】 絶縁スペーサ（４′）及び絶縁充填物
（４″）がＴＥＯＳ層（４ａ）及びＢＰＳＧ層（４ｂ）
を含む二重層からなることを特徴とする請求項６又は７
記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4232621A DE4232621C1 (de) | 1992-09-29 | 1992-09-29 | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| DE4232621.4 | 1992-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196569A true JPH06196569A (ja) | 1994-07-15 |
Family
ID=6469129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261934A Pending JPH06196569A (ja) | 1992-09-29 | 1993-09-24 | 集積半導体回路の接触孔形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5432381A (ja) |
| EP (1) | EP0591769B1 (ja) |
| JP (1) | JPH06196569A (ja) |
| KR (1) | KR100279014B1 (ja) |
| AT (1) | ATE176085T1 (ja) |
| DE (2) | DE4232621C1 (ja) |
| TW (1) | TW234776B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245305A (ja) * | 1994-03-04 | 1995-09-19 | Yamaha Corp | 配線形成法 |
| WO2015040798A1 (ja) * | 2013-09-20 | 2015-03-26 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970004922B1 (ko) * | 1993-07-27 | 1997-04-08 | 삼성전자 주식회사 | 고집적 반도체 배선구조 및 그 제조방법 |
| JP3104534B2 (ja) * | 1994-06-27 | 2000-10-30 | ヤマハ株式会社 | 半導体装置とその製法 |
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
| JP3277103B2 (ja) * | 1995-09-18 | 2002-04-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6348411B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method of making a contact structure |
| US6166441A (en) * | 1998-11-12 | 2000-12-26 | Intel Corporation | Method of forming a via overlap |
| US6566759B1 (en) * | 1999-08-23 | 2003-05-20 | International Business Machines Corporation | Self-aligned contact areas for sidewall image transfer formed conductors |
| US6261924B1 (en) | 2000-01-21 | 2001-07-17 | Infineon Technologies Ag | Maskless process for self-aligned contacts |
| KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
| US6976181B2 (en) * | 2001-12-20 | 2005-12-13 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| KR20030087744A (ko) * | 2002-05-09 | 2003-11-15 | 삼성전자주식회사 | 집적 회로의 콘택홀 형성방법 |
| DE10342547B4 (de) | 2003-09-12 | 2007-02-08 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungseinrichtung mit Durchkontaktierungselementen und Anschlusseinheiten |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916087A (en) * | 1988-08-31 | 1990-04-10 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches |
| DE69029046T2 (de) * | 1989-03-16 | 1997-03-06 | Sgs Thomson Microelectronics | Kontakte für Halbleiter-Vorrichtungen |
| JP2689703B2 (ja) * | 1989-08-03 | 1997-12-10 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH03201532A (ja) * | 1989-12-28 | 1991-09-03 | Casio Comput Co Ltd | 微細孔または微細溝の形成方法 |
| US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
| US5094900A (en) * | 1990-04-13 | 1992-03-10 | Micron Technology, Inc. | Self-aligned sloped contact |
| JPH0429318A (ja) * | 1990-05-25 | 1992-01-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04279037A (ja) * | 1991-03-07 | 1992-10-05 | Toshiba Corp | 固体撮像素子の製造方法 |
| JPH04315454A (ja) * | 1991-04-12 | 1992-11-06 | Sony Corp | 半導体装置の製造方法 |
-
1992
- 1992-09-29 DE DE4232621A patent/DE4232621C1/de not_active Expired - Fee Related
-
1993
- 1993-09-17 US US08/122,302 patent/US5432381A/en not_active Expired - Lifetime
- 1993-09-22 AT AT93115286T patent/ATE176085T1/de not_active IP Right Cessation
- 1993-09-22 DE DE59309324T patent/DE59309324D1/de not_active Expired - Lifetime
- 1993-09-22 EP EP93115286A patent/EP0591769B1/de not_active Expired - Lifetime
- 1993-09-23 TW TW082107826A patent/TW234776B/zh not_active IP Right Cessation
- 1993-09-24 JP JP5261934A patent/JPH06196569A/ja active Pending
- 1993-09-27 KR KR1019930020538A patent/KR100279014B1/ko not_active IP Right Cessation
-
1995
- 1995-01-17 US US04/373,006 patent/US5460690A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245305A (ja) * | 1994-03-04 | 1995-09-19 | Yamaha Corp | 配線形成法 |
| WO2015040798A1 (ja) * | 2013-09-20 | 2015-03-26 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| JPWO2015040798A1 (ja) * | 2013-09-20 | 2017-03-02 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| US10068876B2 (en) | 2013-09-20 | 2018-09-04 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4232621C1 (de) | 1994-03-10 |
| DE59309324D1 (de) | 1999-03-04 |
| US5432381A (en) | 1995-07-11 |
| EP0591769A3 (de) | 1994-12-14 |
| US5460690A (en) | 1995-10-24 |
| KR100279014B1 (ko) | 2001-02-01 |
| TW234776B (ja) | 1994-11-21 |
| EP0591769A2 (de) | 1994-04-13 |
| KR940007994A (ko) | 1994-04-28 |
| EP0591769B1 (de) | 1999-01-20 |
| ATE176085T1 (de) | 1999-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7297998B2 (en) | Semiconductor devices having a buried and enlarged contact hole and methods of fabricating the same | |
| KR101040367B1 (ko) | 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법 | |
| US6403996B1 (en) | Semiconductor memory device using double layered capping pattern and semiconductor memory device formed thereby | |
| US6194757B1 (en) | Semiconductor device having contact hole and method of manufacturing the same | |
| KR100434505B1 (ko) | 다마신 배선을 이용한 반도체 소자의 제조방법 | |
| US7326613B2 (en) | Methods of manufacturing semiconductor devices having elongated contact plugs | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| JPH098254A (ja) | デュアルパッド付き半導体素子及びその製造方法 | |
| JPH06196569A (ja) | 集積半導体回路の接触孔形成方法 | |
| KR20100057203A (ko) | 반도체 장치의 배선 구조물 및 이의 형성방법 | |
| KR100434511B1 (ko) | 다마신 배선을 이용한 반도체 소자의 제조방법 | |
| KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| JP4391060B2 (ja) | 集積回路メモリ素子及びその製造方法 | |
| KR100524990B1 (ko) | 반도체메모리소자의 제조방법 | |
| JP2003023108A (ja) | 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法 | |
| US6458680B2 (en) | Method of fabricating contact pads of a semiconductor device | |
| KR100699915B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7211488B2 (en) | Method of forming inter-dielectric layer in semiconductor device | |
| KR100515441B1 (ko) | 집적회로 제조 방법 | |
| KR100319166B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR20010109370A (ko) | 자기 정렬 콘택홀의 형성 방법 | |
| KR100445408B1 (ko) | 반도체소자의콘택방법 | |
| KR20040065491A (ko) | 자기 정렬 콘택 구조를 갖는 반도체 소자의 형성 방법 | |
| KR20090008607A (ko) | 콘택 형성 방법 | |
| KR19990055753A (ko) | 반도체 소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030821 |