JPH1065118A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1065118A
JPH1065118A JP8217439A JP21743996A JPH1065118A JP H1065118 A JPH1065118 A JP H1065118A JP 8217439 A JP8217439 A JP 8217439A JP 21743996 A JP21743996 A JP 21743996A JP H1065118 A JPH1065118 A JP H1065118A
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film layer
layer
conductor
wiring layer
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Yoshikazu Ono
吉和 大野
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Abstract

(57)【要約】 【課題】 ビット線がワード線と電気的に短絡すること
がなく、かつ、コンデンサの下部電極または配線層が、
ビット線およびワード線と電気的に短絡することのな
い、高集積度の半導体装置を得るとともに、そのような
半導体装置の製造方法を得る。 【解決手段】 第１の絶縁膜層８、３０の有する第１の
孔１１ｃおよび第２の孔１１ｄ内に、それぞれ、コンデ
ンサの下部電極３４ａと半導体基板１とを電気的に接続
する第１の導電体１２ｃと、ビット線１３ａと半導体基
板１とを電気的に接続する第２の導電体１２ｄとを、ワ
ード線４に対して自己整合的に形成するとともに、第２
の絶縁膜層１４、３２の有する第３の孔１７ｂ内に、コ
ンデンサの下部電極３４ａを、ビット線１３ａに対して
自己整合的に形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に半導体基板とその上部に形
成された配線層または電極とを電気的に接続するために
形成された、コンタクトホールに関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Randam Access Memo
ry）などの高集積化がすすみ、半導体装置に組み込まれ
る素子の高集積化に伴って配線層がますます微細化され
てきている。
【０００３】図４５は、従来のＤＲＡＭを示す断面図で
ある。図において、１はシリコン基板、２はこのシリコ
ン基板１の表面部分に形成された分離酸化膜、３は前記
シリコン基板１の主表面上に形成されたゲート酸化膜、
４はこのゲート酸化膜上に形成されたワード線で、この
ＤＲＡＭのゲート電極でもある。そして５は、このゲー
ト電極４上に形成された絶縁膜、６は前記シリコン基板
１の表面部分に形成されたソース・ドレインである不純
物拡散領域、７は前記ゲート酸化膜３とゲート電極４と
絶縁膜５との側面に形成されたサイドウォールスペーサ
であって、前記ゲート酸化膜３とゲート電極４と絶縁膜
５と不純物拡散領域６とサイドウォールスペーサ７と
で、ＭＯＳトランジスタが形成されている。
【０００４】そして、８は前記トランジスタ上に形成さ
れた絶縁膜層であって、この上に形成された配線層であ
るビット線１３ａは、コンタクトホール１１内の導電体
１２ａによって、不純物拡散領域６と電気的に接続され
ている。そして、１４は前記絶縁膜層８上に形成された
もう一つの絶縁膜層であって、その上には、下部電極１
８ａ、誘電膜２０、上部電極２１からなるコンデンサが
形成されており、このコンデンサの下部電極１８ａは、
コンタクトホール１７によって、不純物拡散領域６と電
気的に接続されている。このコンデンサの上には、さら
に絶縁膜層２２が形成されており、その上には配線層２
３が形成されていて、この断面以外の所で、内部配線と
電気的に接続されている。
【０００５】次に、図４６から図５８を用いて、上記の
従来のＤＲＡＭの製造方法について説明する。図４６か
ら図５８は、図４５に示されるＤＲＡＭの製造方法の、
第１工程から第１３工程までを示す断面図である。
【０００６】図４６を参照して、シリコン基板１に分離
酸化膜２、ゲート酸化膜３、ゲート電極４、絶縁膜５、
拡散層６およびサイドウォールスペーサ７を形成する。
そして図４７に示すように、これらの上に絶縁膜層８を
堆積してから、図４８に示すようにその上にレジストを
塗布し、写真製版工程を経て開口部９を有するレジスト
パターン１０を形成する。そして、このレジストパター
ン１０をマスクとして絶縁膜層８をエッチングし、コン
タクトホール１１を開口する。
【０００７】次に、前記レジストパターン１０を除去し
た後、図４９を参照して、絶縁膜層８上とコンタクトホ
ール１１内に導電膜１２を堆積してから、図５０に示す
ように、この導電膜１２を全面エッチバックし、導電体
１２ａを形成する。そして、図５１に示すように別の導
電膜１３を堆積してからその上にレジストを塗布して、
写真製版工程を経ることにより、レジストパターン１４
を形成する。その後、このレジストパターン１４をマス
クとして、導電膜１３をエッチングし、図５２に示すよ
うにビット線１３ａを形成する。
【０００８】そして、図５３を参照して、絶縁膜層８上
とビット線１３ａ上とにもう一つの絶縁膜層１４を堆積
してから、その上にレジストを塗布し、写真製版工程を
経て、開口部１５を有するレジストパターン１６を形成
する。次に、このレジストパターン１６をマスクとし
て、絶縁膜層１４と絶縁膜層８とをエッチングし、図５
４に示すようにコンタクトホール１７を形成する。
【０００９】その後、前記レジストパターン１６を除去
してから、図５５を参照して、絶縁膜層１４上とコンタ
クトホール１７内とに導電膜１８を堆積する。そしてレ
ジストを塗布し、写真製版工程を経て、レジストパター
ン１９を形成する。次に、図５６に示すように、このレ
ジストパターン１９をマスクとして導電膜１８をエッチ
ングして、コンデンサの下部電極１８ａを形成する。そ
して、前記レジストパターン１９を除去した後、図５７
を参照して、コンデンサの誘電膜２０を形成してからそ
の上にコンデンサの上部電極となる導電膜２１を形成す
る。そして、図５８に示すように絶縁膜層２２を堆積し
てから、最後に、その上に配線層２３を形成する。
【００１０】従来の半導体装置は上記のように構成さ
れ、トランジスタのオン、オフに従って、コンデンサに
電荷が蓄積されたり、コンデンサに蓄積された電荷が、
ビット線１３ａに読み出されたりする。
【００１１】
【発明が解決しようとする課題】上記のような従来の半
導体装置では、コンデンサの下部電極１８ａは、ビット
線１３ａとゲート電極４とを避けて、不純物拡散領域６
と電気的に接続しなければならないが、メモリセルの微
細化にともなって、ビット線１３ａやゲート電極４を避
けることが困難になり、図４５に示すように、コンタク
トホール１７の形成時にビット線１３ａやゲート電極４
を露出させてしまい、コンデンサの下部電極１８ａとビ
ット線１３ａやゲート電極４とが電気的に短絡するとい
う問題があった。また、図５９に示すように、ビット線
１３ａと不純物拡散領域６とを電気的に接続する導電体
１２ａについても、同様にしてゲート電極４と電気的に
短絡するという問題があった。
【００１２】この発明は、かかる問題点を解決するため
になされたものであり、本発明の１の目的は、コンデン
サの下部電極がビット線やゲート電極と電気的に短絡し
ないとともに、ビット線がゲート電極と電気的に短絡す
ることのない高集積度の半導体集積装置を提供すること
であり、本発明の他の目的は、そのような半導体装置の
製造方法を提供することである。
【００１３】
【課題を解決するための手段】第１の発明に係る半導体
装置は、半導体基板の主表面の上部に形成された第１の
配線層と、前記第１の配線層の上部に形成され、前記半
導体基板の主表面に達する第１および第２の孔を有する
第１の絶縁膜層と、前記第１の絶縁膜層の上部に形成さ
れた第２の配線層と、前記第１の絶縁膜層の有する前記
第１の孔内に、前記第１の配線層に対して自己整合的に
形成され、前記半導体基板と電気的に接続する、前記第
１の配線層と電気的に絶縁された第１の導電体と、前記
第１の絶縁膜層の有する前記第２の孔内に、前記第１の
配線層に対して自己整合的に形成され、前記第２の配線
層と前記半導体基板とを電気的に接続する、前記第１の
配線層と電気的に絶縁された第２の導電体とを備えると
ともに、前記第２の配線層の上部に形成され、前記第１
の絶縁膜層の有する前記第１の孔に達する第３の孔を有
する第２の絶縁膜層と、前記第２の絶縁膜層の上部と前
記第２の絶縁膜層の有する前記第３の孔内とに、前記第
２の配線層に対して自己整合的に形成され、前記第１の
導電体と電気的に接続する、前記第２の配線層と電気的
に絶縁された電極または第３の配線層とを備えたもので
ある。
【００１４】また、第２の発明に係る半導体装置は、電
極または第３の配線層が、第１の導電体と、前記第１の
導電体の上面の一部および側面の一部とで電気的に接続
しているものである。
【００１５】また、第３の発明に係る半導体装置は、第
１の発明において、第２の絶縁膜層の上部と第２の絶縁
膜層の有する第３の孔内とに、第２の配線層に対して自
己整合的に形成され、第１の導電体と電気的に接続す
る、前記第２の配線層と電気的に絶縁された電極または
第３の配線層、に代えて、第２の絶縁膜層の上部に形成
された電極または第３の配線層と、前記第２の絶縁膜層
の有する第３の孔内に、第２の配線層に対して自己整合
的に形成され、前記電極または前記第３の配線層と第１
の導電体とを電気的に接続する、前記第２の配線層と電
気的に絶縁された第３の導電体とを備えたものである。
【００１６】また、第４の発明に係る半導体装置は、電
極または第３の配線層が金属または金属化合物を含み、
第３の導電体が、前記金属または前記金属化合物の拡散
を抑制するものである。
【００１７】また、第５の発明に係る半導体装置は、第
３の導電体が第１の導電体と、前記第１の導電体の上面
の一部および側面の一部とで電気的に接続しているもの
である。
【００１８】また、第６の発明に係る半導体装置は、第
１の導電体および第２の導電体の、半導体基板の主表面
からの高さと、第１の絶縁膜層の、前記半導体基板の前
記主表面からの高さとが、実質的に同じであるものであ
る。
【００１９】また、第７の発明に係る半導体装置の製造
方法は、半導体基板の主表面上に第１の配線層を形成す
る工程と、前記半導体基板の前記主表面上と前記第１の
配線層上とに、第１の絶縁膜層を形成する工程と、前記
第１の絶縁膜層に、前記半導体基板の前記主表面に達す
る第１および第２の孔を形成する工程と、前記第１の絶
縁膜層に形成した前記第１および前記第２の孔内に、そ
れぞれ第１の導電体および第２の導電体を、前記第１の
配線層に対して自己整合的に形成する工程と、前記第２
の導電体上に第２の配線層を形成する工程と、前記第１
の導電体上と前記第２の配線層上とに、第２の絶縁膜層
を形成する工程と、前記第２の絶縁膜層に、前記第１の
導電体に達する第３の孔を形成する工程と、前記第２の
絶縁膜層の上部と前記第２の絶縁膜層に形成した前記第
３の孔内とに、電極または第３の配線層を、前記第２の
配線層に対して自己整合的に形成する工程とを備えたも
のである。
【００２０】また、第８の発明に係る半導体装置の製造
方法は、第７の発明において、第２の絶縁膜層の上部と
前記第２の絶縁膜層に形成した第３の孔内とに、電極ま
たは第３の配線層を、第２の配線層に対して自己整合的
に形成する工程、に代えて、第２の絶縁膜層に形成した
第３の孔内に、第３の導電体を、第２の配線層に対して
自己整合的に形成する工程と、前記第３の導電体上に、
電極または第３の配線層を形成する工程とを備えたもの
である。
【００２１】また、第９の発明に係る半導体装置の製造
方法は、半導体基板の主表面上に第１の配線層を形成す
る工程と、前記半導体基板の前記主表面上と前記第１の
配線層上とに、第１の絶縁膜層を形成する工程と、前記
第１の絶縁膜層に、前記半導体基板の前記主表面に達す
る第１および第２の孔を形成する工程と、前記第１の絶
縁膜層に形成した前記第１および前記第２の孔内に、そ
れぞれ第１の導電体および第２の導電体を、前記第１の
配線層に対して自己整合的に形成する工程と、前記第１
の絶縁膜層上と前記第１および前記第２の導電体上と
に、第３の絶縁膜層を形成する工程と、前記第３の絶縁
膜層に、前記第２の導電体に達する第４の孔を形成する
工程と、前記第２の導電体上に、前記第３の絶縁膜層と
はエッチング速度の異なる第２の配線層を形成する工程
と、前記第３の絶縁膜層上と前記第２の配線層上とに、
第２の絶縁膜層を形成する工程と、前記第２の絶縁膜層
に、前記第３の絶縁膜層に達する第３の孔を形成する工
程と、前記第３の絶縁膜層に、前記第１の導電体に達す
る第５の孔を形成する工程と、前記第２の絶縁膜層の上
部と、前記第２の絶縁膜層に形成した前記第３の孔内お
よび前記第３の絶縁膜層に形成した前記第５の孔内と
に、電極または第３の配線層を、前記第２の配線層に対
して自己整合的に形成する工程とを備えたものである。
【００２２】また、第１０の発明に係る半導体装置の製
造方法は、第９の発明において、第２の絶縁膜層の上部
と、前記第２の絶縁膜層に形成した第３の孔内および第
３の絶縁膜層に形成した第５の孔内とに、電極または第
３の配線層を、第２の配線層に対して自己整合的に形成
する工程、に代えて、前記第２の絶縁膜層に形成した第
３の孔内および第３の絶縁膜層に形成した第５の孔内と
に、第３の導電体を、第２の配線層に対して自己整合的
に形成する工程と、前記第３の導電体上に、電極または
第３の配線層を形成する工程とを備えたものである。
【００２３】
【発明の実施の形態】以下、図１から図４４を用いて、
この発明の実施の形態について説明する。
【００２４】実施の形態１．まず、図１〜図１８を用い
て、この発明の実施の形態１について説明する。
【００２５】図１は、この発明の実施の形態１における
半導体装置を示す断面図である。図１を参照して、１は
半導体基板であるシリコン基板、２はこのシリコン基板
１の表面部分に形成された分離酸化膜、３は前記シリコ
ン基板１の主表面上に形成されたゲート酸化膜、４はこ
のゲート酸化膜上に形成された第１の配線層であるワー
ド線で、このＤＲＡＭのゲート電極でもある。そして５
は、このゲート電極４上に形成された絶縁膜、６は前記
半導体基板１の表面部分に形成されたソース・ドレイン
である不純物拡散領域、７は前記ゲート酸化膜３とゲー
ト電極４と絶縁膜５との側面に形成された二酸化シリコ
ンのサイドウォールスペーサあって、前記ゲート酸化膜
３とゲート電極４と絶縁膜５と不純物拡散領域６とサイ
ドウォールスペーサ７とで、ＭＯＳトランジスタが形成
されている。前記分離酸化膜２上にも、ワード線４と絶
縁膜５の側壁に、サイドウォール・スペーサ７が形成さ
れている。
【００２６】そして、３０は前記トランジスタ上に形成
された第１の絶縁膜層の下層である、窒化シリコン（Ｓ
ｉ3Ｎ4）膜またはシリコンオキシナイトライド（ＳｉＯ
Ｎ）膜、８は第１の絶縁膜層の上層である二酸化シリコ
ン膜であって、第１の絶縁膜層の下層３０のエッチング
速度が、前記第１の絶縁膜層の上層８のエッチング速度
に比較して遅い。１１ｃおよび１１ｄは、それぞれ、こ
の第１の絶縁膜層に開口させた第１の孔および第２の孔
であるコンタクトホールであって、前記第１の孔内には
第１の導電体１２ｃが、前記第２の孔内には第２の導電
体１２ｄが、それぞれ、ワード線４に対して自己整合的
に形成されている。この第２の導電体１２ｄ上には、絶
縁膜層３１ａを備えた第２の配線層であるビット線１３
ａが形成されており、このビット線１３ａは、前記第２
の導電体１２ｄによって、シリコン基板１に形成された
不純物拡散領域６と電気的に接続されている。
【００２７】また、３２は、第１の絶縁膜層の上層８と
絶縁膜層３１ａ上とに形成された第２の絶縁膜層の下層
である窒化シリコン膜またはシリコンオキシナイトライ
ド膜であって、その上には、第２の絶縁膜層の上層であ
る二酸化シリコン膜１４が形成されており、この第２の
絶縁膜層の下層３２のエッチング速度が、前記第２の絶
縁膜層の上層１４のエッチング速度に比較して遅い。１
７ｂは、この第２の絶縁膜層に形成された、第１の導電
体に達する第３の孔であるコンタクトホールであって、
その内側壁には、二酸化シリコンからなるサイドウォー
ル・スペーサ３３が形成されている。
【００２８】そして、前記第２の絶縁膜層の上層１４の
上部と、前記第３の孔１７ｂ内であってサイドウォール
・スペーサ３３を除いた部分には、コンデンサの下部電
極３４ａが、前記ビット線１３ａに対して自己整合的に
形成されており、この下部電極３４ａは、前記第１の導
電体１２ｃによって、半導体基板１に形成された不純物
拡散領域６と電気的に接続されている。そして、このコ
ンデンサの下部電極３４ａ上には、コンデンサの誘電膜
２０が、さらにその上部には上部電極２１が形成されて
おり、下部電極３４ａ、誘電膜２０および上部電極２１
とで、コンデンサを構成している。このコンデンサの上
部には絶縁膜２２が形成されており、さらにその上には
配線層２３が形成されていて、この断面以外の所で、内
部配線と電気的に接続されている。
【００２９】次に、図２から図１８を用いて、上記の半
導体装置の製造方法について説明する。図２から図１８
は、図１に示される半導体装置の製造工程の、第１工程
から第１７工程を示す断面図である。
【００３０】図２を参照して、シリコン基板１上にＬＯ
ＣＯＳ（Local Oxidation of Silicon）法を用いて分離
酸化膜２を形成する。次に、シリコン基板１の表面上に
二酸化シリコン膜、不純物を含有させたポリシリコン
膜、および二酸化シリコン膜を順次形成してから、写真
製版工程を経ることにより、ゲート酸化膜３、ゲート電
極であるワード線４、および絶縁膜５をそれぞれ形成す
る。そして、絶縁膜５と分離酸化膜２とをマスクとし
て、シリコン基板１にイオン注入を行い、ソース・ドレ
インとなる不純物拡散層６を形成する。
【００３１】次に、二酸化シリコンをＣＶＤ（Chenmica
l Vapor Deposition）法で全面に堆積した後、異方性エ
ッチングにより全面にエッチバックして、ゲート酸化膜
３、ゲート電極であるワード線４および絶縁膜５の両側
面に、二酸化シリコンのサイドウォール・スペーサ７を
形成する。これによりＭＯＳトランジスタが形成される
とともに、分離酸化膜２上にも、ワード線４と絶縁膜５
との側壁に、二酸化シリコンのサイドウォール・スペー
サ７が形成される。
【００３２】そして、図３に示すように、全面に、ＣＶ
Ｄ法により、窒化シリコンまたはシリコンオキシナイト
ライドからなる、５０〜１０００Åの膜厚の、第１の絶
縁膜層の下層３０を堆積してから、やはりＣＶＤ法で、
第１の絶縁膜層の上層である二酸化シリコン膜８を、２
５０〜５０００Å堆積する。
【００３３】次に、図４を参照して、第１の絶縁膜層の
上層８上にレジストを塗布してから写真製版工程を経る
ことにより、開口部９ａと９ｂとを有するレジストパタ
ーン１０を形成する。そして、第１の絶縁膜層の下層で
ある窒化シリコン膜またはシリコンオキシナイトライド
膜３０よりもエッチング速度の早い二酸化シリコンのエ
ッチングプロセスを用いて、ＲＩＥ（Reactive Ion Etc
hing）法で第１の絶縁膜層の上層８をドライエッチング
して、第１の絶縁膜層の上層８にコンタクトホール１１
ａ、および１１ｂを開口する。
【００３４】ところで、窒化シリコンまたはシリコンオ
キシナイトライドよりもエッチング速度の早い二酸化シ
リコンのエッチングプロセスとしては、ｃ−Ｃ4Ｆ8，Ｃ
3Ｆ8，Ｃ3Ｆ6，Ｃ5Ｆ12，Ｃ4Ｆ8，Ｃ5Ｆ10，ＣＨＦ3な
どのフロロカーボン系ガス、およびこれらの混合ガス、
ならびにアルゴンＡｒ、一酸化炭素ＣＯまたは酸素０2
などとフロロカーボン系ガスとの混合ガス、およびアル
ゴンＡｒ、一酸化炭素ＣＯまたは酸素０2などと、これ
らのフロロカーボン系ガスの混合ガスとの混合ガスを用
いたドライエッチングプロセスがある。
【００３５】そして、図５に示すように、第１の絶縁膜
層の下層である窒化シリコン膜またはシリコンオキシナ
イトライド膜３０を、四弗化炭素（ＣＦ4）ガスなどを
用いたＲＩＥ法でドライエッチングして、第１の孔であ
るコンタクトホール１１ｃ、および第２の孔であるコン
タクトホール１１ｄを形成する。
【００３６】次に、図６を参照して、レジストパターン
１０を除去してから、ＣＶＤ法で、燐濃度が１×１０19
〜８×１０20／cm3であるポリシリコン１２を全面に堆
積し、図７に示すように、二酸化シリコン膜８上のポリ
シリコンを、全面にエッチバックすることにより除去し
て、コンタクトホール１１ｃ内に第１の導電体１２ｃ
を、コンタクトホール１１ｄ内に第２の導電体１２ｄを
それぞれ形成する。
【００３７】そして、図８に示すように、二酸化シリコ
ン８と第１および第２の導電体１２ｃ、１２ｄ上に、Ｃ
ＶＤ法またはスパッタ法により、タングステン（Ｗ）と
シリコン（Ｓｉ）の化合物、またはチタン（Ｔｉ）とシ
リコン（Ｓｉ）の化合物からなる導電膜層１３と、ＣＶ
Ｄ法による二酸化シリコン（ＳｉＯ2）からなる、膜厚
３００〜３０００Åの絶縁膜層３１を順次形成する。
【００３８】次に、図９を参照して、二酸化シリコン膜
層３１上にレジストを塗布してから写真製版工程を経る
ことにより、レジストパターン１４を形成する。そし
て、このレジストパターンをマスクとして二酸化シリコ
ン膜層３１と導電膜層１３を順次エッチングして、図１
０に示すように、絶縁膜層３１ａを有する、第２の配線
層であるビット線１３ａを形成する。このとき、第１の
導電体１２ｃの表面、および第２の導電体１２ｄの一部
表面は、図に示すように、少しオーバーエッチングされ
る。その後、このレジストパターン１４を除去する。
【００３９】そして、図１１に示すように、全面に、Ｃ
ＶＤ法により窒化シリコンまたはシリコンオキシナイト
ライドからなる、５０〜１０００Åの膜厚の、第２の絶
縁膜層の下層３２を堆積してから、やはりＣＶＤ法で、
第１の絶縁膜層の上層である二酸化シリコン膜１４を、
２５０〜５０００Å堆積する。
【００４０】次に、図１２を参照して、第２の絶縁膜層
の上層１４上にレジストを塗布してから写真製版工程を
経ることにより、開口部１５を有するレジストパターン
１６を形成する。そして、第２の絶縁膜層の下層である
窒化シリコン膜またはシリコンオキシナイトライド膜３
２よりもエッチング速度の早い二酸化シリコンのエッチ
ングプロセスを用いて、ＲＩＥ法で二酸化シリコン膜１
４をドライエッチングして、コンタクトホール１７ａを
開口する。そして、図１３に示すように、第２の絶縁膜
層の下層である窒化シリコン膜またはシリコンオキシナ
イトライド膜３２を、四弗化炭素（ＣＦ4）ガスなどを
用いたＲＩＥ法でドライエッチングして、第３の孔であ
るコンタクトホール１７ｂを形成する。
【００４１】次に、、図１４を参照して、レジストパタ
ーン１６を除去してから、二酸化シリコン膜１４上とコ
ンタクトホール１７ｂ内に、ＣＶＤ法により、二酸化シ
リコンを全面に堆積した後エッチバックして、コンタク
トホール１７ｂ内に第１の導電体１２ｃを露出させると
ともに、このコンタクトホール１７ｂの内側壁にサイド
ウォール・スペーサ３３を形成する。
【００４２】そして、図１５に示すように、全面に燐濃
度が１×１０19〜８×１０20／cm3であるポリシリコン
３４をＣＶＤ法で堆積した後、図１６に示すように、レ
ジストを塗布してから写真製版工程を経ることにより、
レジストパターン１９を形成する。そして、このレジス
トパターン１９をマスクとして、ポリシリコン層３４を
エッチングすることにより、二酸化シリコン層１４上
と、コンタクトホール１７ｂ内であってサイドウォール
・スペーサ３３を除いた部分とに、コンデンサの下部電
極３４ａを形成する。
【００４３】次に、図１７を参照して、レジストパター
ン１９を除去してから、ＣＶＤ法により、窒化シリコン
からなるコンデンサの誘電膜２０とポリシリコンからな
る上部電極２１とを堆積する。そして、コンデンサの上
部電極２１上に、ＣＶＤ法で二酸化シリコン膜２２を堆
積し、このシリコン膜に内部配線を露出させるコンタク
トホール（図示せず）を形成してから、アルミ銅（Ａｌ
Ｃｕ）またはアルミシリコン銅（ＡｌＳｉＣｕ）からな
る配線層２３を形成して、図１８に示される半導体装置
が形成される。
【００４４】以上説明したように、この実施の形態１に
おける半導体装置およびその製造方法によれば、第１の
絶縁膜層に第２の孔であるコンタクトホール１１ｄを開
口する際に、その下層の絶縁膜層３０のエッチング速度
がその上層の絶縁膜層８のエッチング速度に比較して遅
い絶縁膜層を第１の絶縁膜層としたので、ビット線１３
ａと半導体基板１とを電気的に接続する第２の導電体１
２ｄを、ワード線４に対して自己整合的に形成できる。
【００４５】さらに、第１の絶縁膜層に第１の孔である
コンタクトホール１１ｃを開口する際に、その下層の絶
縁膜層３０のエッチング速度がその上層の絶縁膜層８の
エッチング速度に比較して遅い絶縁膜層を第１の絶縁膜
層としたので、コンデンサの下部電極３４ａと半導体基
板１とを電気的に接続する第１の導電体１２ｃを、ワー
ド線４に対して自己整合的に形成できるとともに、第２
の絶縁膜層に第３の孔１７ｂを開口する際に、その下層
の絶縁膜層３２のエッチング速度がその上層の絶縁膜層
１４のエッチング速度に比較して遅い絶縁膜層を第２の
絶縁膜層とし、さらに、第３の孔１７ｂの内側壁にサイ
ドウォール・スペーサ３３を形成したので、コンデンサ
の下部電極３４ａを、ビット線１３ａに対して自己整合
的に形成できる。
【００４６】したがって、微細なメモリセルを必要とす
る高集積度のＤＲＡＭにおいても、ビット線がゲート電
極と電気的に短絡することのなく、かつ、コンデンサの
下部電極がビット線やゲート電極と電気的に短絡するこ
とのない、高集積度の半導体集積装置を実現できる。
【００４７】実施の形態２．次に、図１９を用いて、こ
の発明の実施の形態２について説明する。
【００４８】図１９は、この発明の実施の形態２におけ
る半導体装置を示す断面図である。前記実施の形態１で
は、第２の絶縁膜層の上層１４上と、第２の絶縁膜層の
有する第３の孔１７ｂ内であってサイドウォール・スペ
ーサ３３を除いた部分とにコンデンサを形成していた
が、この実施の形態２では、図１９に示すように、コン
デンサの代わりに、燐を１×１０19〜８×１０20／cm3
含有させたポリシリコンからなる第３の配線層３４ｂを
形成している。こうすることによって、高集積度のロジ
ックデバイスにおいても、第３の配線層３４ａがビット
線１３ａやワード線４と電気的に短絡することのない、
微細な回路を形成することができる。
【００４９】実施の形態３．次に、図２０〜図２９を用
いて、この発明の実施の形態３について説明する。
【００５０】図２０は、この発明の実施の形態３におけ
る半導体装置を示す断面図である。図２０を参照して、
前記実施の形態１では、第１の絶縁膜層の上に、第２の
配線層であるビット線１３ａまたは第２の絶縁膜層を形
成していたが、この実施の形態３では、第１の絶縁膜層
と、第２の配線層であるビット線１３ａまたは第２の絶
縁膜層との間に、第２の導電体１２ｄに達する第４の孔
４３と、第１の導電体１２ｃに達する第５の孔４４とを
有する、ビット線１３ａよりもエッチング速度の遅い第
３の絶縁膜層４０を形成している。そして、第１の導電
体１２ｃの表面、および第２の導電体１２ｄの一部表面
は、前記実施の形態１のようにオーバーエッチングされ
ていない。それ以外の構造に関しては、図１に示される
実施の形態１と同様である。
【００５１】次に、図２１から図２９を参照して、上記
の半導体装置の製造方法について説明する。図２１から
図２９は、図２０に示される半導体装置の製造工程の、
第１工程から第９工程を示す断面図である。
【００５２】まず、図２１を参照して、前記実施の形態
１の場合と同様の工程を経て、第１の絶縁膜層に形成さ
れた、第１の孔であるコンタクトホール１１ｃと第２の
孔であるコンタクトホール１１ｄ内とに、それぞれ第１
の導電体１２ｃと第２の導電体１２ｄとを形成する。そ
して、図２２に示すように、ＣＶＤ法で、窒化シリコン
またはシリコンオキシナイトライドを５０〜１０００Å
堆積して、第３の絶縁膜層４０を形成する。次に、図２
３を参照して、この窒化シリコン膜またはシリコンオキ
シナイトライド膜４０の上に、レジストを塗布してから
写真製版工程を経ることにより、開口部４１を有するレ
ジストパターン４２を形成する。そして、このレジスト
パターン４２をマスクとして、第３の絶縁膜層４０をエ
ッチングして、第４の孔であるコンタクトホール４３を
開口し、第２の導電体１２ｄの上部表面を露出させる。
【００５３】次に、図２４に示すように、第３の絶縁膜
層４０と第２の導電体１２ｄ上に、ＣＶＤ法またはスパ
ッタ法により、タングステン（Ｗ）とシリコン（Ｓｉ）
の化合物、またはチタン（Ｔｉ）とシリコン（Ｓｉ）の
化合物からなる導電膜層１３と、ＣＶＤ法による二酸化
シリコン（ＳｉＯ2）からなる、膜厚３００〜３０００
Åの絶縁膜層３１を順次形成する。そして、二酸化シリ
コン膜層３１上にレジストを塗布してから写真製版工程
を経ることにより、レジストパターン１４を形成する。
【００５４】次に、図２５を参照して、このレジストパ
ターン１４をマスクとして、二酸化シリコン膜層３１と
導電膜層１３を順次エッチングして、絶縁膜層３１ａを
有する、第２の配線層であるビット線１３ａを形成す
る。このとき、第１の導電体１２ｃと第２の導電体１２
ｄ上にも第３の絶縁膜層４０を形成しているので、第１
の導電体１２ｃおよび第２の導電体１２ｄの表面は、前
記実施の形態１のようにオーバーエッチングされない。
その後、このレジストパターン１４を除去する。
【００５５】そして、図２６に示すように、全面に、Ｃ
ＶＤ法により窒化シリコンまたはシリコンオキシナイト
ライドからなる、５０〜１０００Åの膜厚の、第２の絶
縁膜層の下層３２を堆積してから、やはりＣＶＤ法で、
第１の絶縁膜層の上層である二酸化シリコン膜１４を、
２５０〜５０００Å堆積する。
【００５６】次に、図２７を参照して、第２の絶縁膜層
の上層１４上にレジストを塗布してから写真製版工程を
経ることにより、開口部１５を有するレジストパターン
１６を形成する。そして、第２の絶縁膜層の下層である
窒化シリコン膜またはシリコンオキシナイトライド膜３
２よりもエッチング速度の早い二酸化シリコンのエッチ
ングプロセスを用いて、ＲＩＥ法で第２の絶縁膜層の上
層１４をドライエッチングして、コンタクトホール１７
ａを開口する。そして、図２８に示すように、第２の絶
縁膜層の下層３２および第３の絶縁膜層４０である、窒
化シリコン膜またはシリコンオキシナイトライド膜を、
四弗化炭素（ＣＦ4）ガスなどを用いたＲＩＥ法でドラ
イエッチングして、第２の絶縁膜層に第３の孔であるコ
ンタクトホール１７ｂを、第３の絶縁膜層４０に第５の
孔であるコンタクトホール４４を、順次形成する。
【００５７】その後、実施の形態１の場合と同様の工程
を経て、サイドウォール・スペーサ３３、コンデンサの
下部電極３４ａ、誘電膜２０、上部電極２１、二酸化シ
リコン膜２２および配線層２３を形成して、図２９に示
される半導体装置が形成される。
【００５８】以上説明したように、この実施の形態３に
おける半導体装置およびその製造方法によれば、導電膜
層１３をエッチングしてビット線１３ａを形成する時
に、第１の導電体１２ｃと第２の導電体１２ｄ上とに、
ビット線１３ａよりもエッチング速度の遅い第３の絶縁
膜層４０を形成してあるので、第１の導電体１２ｃおよ
び第２の導電体１２ｄの表面は、実施の形態１の場合の
ようにオーバーエッチングされない。したがって、実施
の形態１に比較して、第１の絶縁膜層に形成された第１
の孔１１ｃ内における導電体の、横断面積の広い部分が
増加するので、コンデンサの下部電極３４ａとシリコン
基板１との間の電気抵抗が減少して、コンデンサの下部
電極３４ａとシリコン基板１との間の、良好な電気抵抗
特性を得ることができる。
【００５９】また、上記実施の形態では、コンデンサを
形成する場合について説明したが、前記実施の形態２で
説明したように、このコンデンサの代わりに、燐を１×
１０19〜８×１０20／cm3含有させたポリシリコンから
なる第３の配線層を形成しても良く、上記実施の形態と
同様の効果を奏する。
【００６０】実施の形態４．次に、図３０〜図３７を用
いて、この発明の実施の形態４について説明する。
【００６１】図３０は、この発明の実施の形態４におけ
る半導体装置を示す断面図である。前記実施の形態１で
は、第２の絶縁膜層の上層１４上と、第２の絶縁膜層の
有する第３の孔１７ｂ内であってサイドウォール・スペ
ーサ３３を除いた部分とに、ポリシリコンからなるコン
デンサの下部電極３４ａを形成し、さらにその上に、窒
化シリコンからなる誘電膜２０とポリシリコンからなる
上部電極２１とを形成していたが、この実施の形態４で
は、図３０に示すように、第２の絶縁膜層の上層１４上
には、電極に金属または金属化合物を必要とする、高誘
電率材料を用いたコンデンサを形成し、第２の絶縁膜層
の有する第３の孔１７ｂ内であってサイドウォール・ス
ペーサ３３を除いた部分には、コンデンサの下部電極３
４ａとは別の材料からなる第３の導電体５０ａを形成し
ている。それ以外の構造に関しては、図１に示される実
施の形態１と同様である。
【００６２】次に、図３１から図３７を参照して、上記
の半導体装置の製造方法について説明する。図３１から
図３７は、図３０に示される半導体装置の製造工程の、
第１工程から第７工程を示す断面図である。
【００６３】まず、図３１を参照して、前記実施の形態
１の場合と同様の工程を経て、第２の絶縁膜層の有する
第３の孔１７ｂ内にサイドウォール・スペーサ３３を形
成する。そして、図３２に示すように、後で形成するコ
ンデンサの下部電極となる金属または金属化合物に対し
て拡散抑制効果のある、チタンと、ニッケルまたは酸素
との化合物、タンタルと、ニッケルまたは酸素との化合
物、あるいは、タングステンと、ニッケルまたは酸素と
の化合物からなる導電膜５０を、ＣＶＤ法で全面に堆積
する。次に、図３３を参照して、第２の絶縁膜層の上層
１４上の導電膜５０を、全面にエッチバックすることに
より除去し、第２の絶縁膜層の有する第３の孔１７ｂ内
であってサイドウォール・スペーサ３３を除いた部分
に、後で形成するコンデンサの下部電極となる金属また
は金属化合物に対して拡散抑制効果のある第３の導電体
５０ａを形成する。
【００６４】そして、図３４に示すように、ＣＶＤ法ま
たはスパッタ法で、第２の絶縁膜層の上層１４と第３の
導電体５０ａ上に、プラチナ、ルテニウム（Ｒｕ）、二
酸化ルテニウム（ＲｕＯ2)、タングステン、チタンある
いはタンタルからなる導電膜３４を、厚さ２００〜１０
０００Å形成する。次に、レジストを塗布した後、写真
製版工程を経ることにより、レジストパターン１９を形
成してから、図３５に示すように、このレジストパター
ン１９をマスクとして、導電膜３４を、酸素、アルゴ
ン、ヘリウム、二酸化炭素または塩素を用いてドライエ
ッチングし、コンデンサの下部電極３４ａを形成する。
【００６５】次に、図３６を参照して、レジストパター
ン１９を除去してから、ＣＶＤ法またはスパッタ法によ
りＳＴＯ、ＢＳＴあるいはＰＺＴからなる高誘電膜２０
と、プラチナ、ルテニウム（Ｒｕ）、二酸化ルテニウム
（ＲｕＯ2）、タングステン、チタンあるいはタンタル
からなる上部電極２１とを形成する。そして、コンデン
サの上部電極２１上に、ＣＶＤ法で二酸化シリコン膜２
２を堆積し、このシリコン膜に内部配線を露出させるコ
ンタクトホール（図示せず）を形成してから、アルミ銅
（ＡｌＣｕ）またはアルミシリコン銅（ＡｌＳｉＣｕ）
からなる配線層２３を形成して、図３７に示される半導
体装置が形成される。
【００６６】以上説明したように、この実施の形態４に
おける半導体装置およびその製造方法によれば、電極に
金属または金属化合物を必要とする、高誘電率材料を用
いたコンデンサを形成するとともに、第２の絶縁膜層の
有する第３の孔１７ｂ内であって、サイドウォール・ス
ペーサ３３を除いた部分に、前記コンデンサの下部電極
３４ａを構成する金属または金属化合物の拡散を抑制す
る材料からなる、第３の導電体５０ａを形成したので、
シリコン基板内への金属または金属化合物の拡散による
デバイス特性の劣化を生じることなく、高いコンデンサ
容量を有する微細なメモリセルを形成できて、高蓄積容
量かつ高集積度の半導体集積装置を実現できる。
【００６７】また、上記実施の形態では、エッチングに
よりビット線１３ａを形成する時に、第１の導電体１２
ｃおよび第２の導電体１２ｄがオーバーエッチングされ
る場合について説明したが、前記実施の形態３で説明し
たように、第１および第２の導電体１２ｃ、１２ｄ上
に、ビット線１３ａよりもエッチング速度の遅い第３の
絶縁膜層４０を形成することによって、エッチングによ
りビット線１３ａを形成する時に、第１および第２の導
電体１２ｃ、１２ｄがオーバーエッチングされないよう
にしても良く、上記実施の形態と同様の効果を奏する。
【００６８】実施の形態５．次に、図３８を用いて、こ
の発明の実施の形態５について説明する。
【００６９】図３８は、この発明の実施の形態５におけ
る半導体装置を示す断面図である。前記実施の形態４で
は、第２の絶縁膜層の上層１４と第３の導電体５０ａ上
にコンデンサを形成していたが、この実施の形態５で
は、図３８に示すように、コンデンサの代わりに、プラ
チナ、ルテニウム（Ｒｕ）、二酸化ルテニウム（ＲｕＯ
2）、タングステン、チタンあるいはタンタルからなる
第３の配線層３４ｂを形成している。こうすることによ
って、実施の形態４で説明した、高誘電率コンデンサを
備えた記憶素子の形成時に、微細かつ高集積度の論理回
路を同じ工程で形成できて、論理回路も備えた高蓄積容
量かつ高集積度の半導体装置の製造工程数を、大幅に低
減することができる。
【００７０】また、上記実施の形態では、エッチングに
よりビット線１３ａを形成する時に、第１の導電体１２
ｃおよび第２の導電体１２ｄがオーバーエッチングされ
る場合を示したが、前記実施の形態３で説明したよう
に、第１および第２の導電体１２ｃ、１２ｄ上に、ビッ
ト線１３ａよりもエッチング速度の遅い第３の絶縁膜層
４０を形成することによって、エッチングによりビット
線１３ａを形成する時に、第１および第２の導電体１２
ｃ、１２ｄがオーバーエッチングされないようにしても
良く、上記実施の形態と同様の効果を奏する。
【００７１】実施の形態６．次に、図３９〜図４４を用
いて、この発明の実施の形態６について説明する。
【００７２】図３９は、この発明の実施の形態６におけ
る半導体装置を示す断面図である。図３９を参照して、
前記実施の形態１では、第２の絶縁膜層１４上と、第２
の絶縁膜層の有する第３の孔１７ｂ内であってサイドウ
ォール・スペーサ３３を除いた部分とに形成したコンデ
ンサの下部電極３４ａは、第１の絶縁膜層の有する第１
の孔１１ｃに形成した第１の導電体１２ｃと、その上面
の一部でのみ接続されているが、この実施の形態６で
は、コンデンサの下部電極３４ａは、第１の導電体１２
ｃと、その上面の一部に加えて側面の一部とも接続され
ている。それ以外の構造に関しては、図１に示される実
施の形態１と同様である。
【００７３】次に、図４０から図４４を参照して、上記
の半導体装置の製造方法について説明する。図４０から
図４４は、図３９に示される半導体装置の製造工程の第
１工程から第５工程を示す断面図である。
【００７４】まず、図４０を参照して、前記実施の形態
１の場合と同様の工程を経て、第２の絶縁膜層の上層１
４上にレジストを塗布してから写真製版工程を経ること
により、開口部１５を有するレジストパターン１６を形
成し、第２の絶縁膜層の下層である窒化シリコン膜また
はシリコンオキシナイトライド膜３２よりもエッチング
速度の早い二酸化シリコンのエッチングプロセスを用い
て、ＲＩＥ法で二酸化シリコン膜１４をドライエッチン
グして、コンタクトホール１７ａを開口する。そして、
図４１に示すように、第２の絶縁膜層の下層である窒化
シリコン膜またはシリコンオキシナイトライド膜３２
を、四弗化炭素（ＣＦ4）ガスなどを用いたＲＩＥ法で
ドライエッチングして、第３の孔であるコンタクトホー
ル１７ｂを形成する。
【００７５】次に、図４２を参照して、レジストパター
ン１６を除去してから、二酸化シリコン膜１４上とコン
タクトホール１７ｂ内とに、ＣＶＤ法により、二酸化シ
リコンを全面に堆積した後エッチバックして、コンタク
トホール１７ｂ内に第１の導電体１２ｃを露出させると
ともに、このコンタクトホール１７ｂの内側壁にサイド
ウォール・スペーサ３３を形成する。
【００７６】そして、図４３に示すように、二酸化シリ
コンの全面エッチングを更に進めて、第１の導電体１２
ｃに接する、第１の絶縁膜層の上層８の一部をオーバー
エッチングすることにより、第１の導電体１２ｃの側面
の一部を露出させる。このオーバーエッチングにより形
成される、第１の絶縁膜層の上層８の溝の、第１の導電
体１２ｃの最上面からの深さｋは、５００〜３０００Å
である。この時、第２の絶縁膜層の上層１４とサイドウ
ォール・スペーサ３３も少しオーバーエッチングされる
が、ビット線１３ａが露出することはない。
【００７７】その後、実施の形態１の場合と同様の工程
を経て、コンデンサの下部電極３４ａ、誘電膜２０、上
部電極２１、二酸化シリコン膜２２および配線層２３を
形成して、図４４に示される半導体装置が形成される。
【００７８】以上説明したように、この実施の形態６に
おける半導体装置およびその製造方法によれば、第２の
絶縁膜層１４上と、第２の絶縁膜層の有する第３の孔１
７ｂ内であってサイドウォール・スペーサ３３を除いた
部分とに形成したコンデンサの下部電極３４ａは、第１
の絶縁膜層の有する第１の孔１１ｃに形成した第１の導
電体１２ｃと、その上面の一部に加えて側面の一部とも
電気的に接続されるので、第１の絶縁膜層の有する第１
の孔１１ｃに対して、第２の絶縁膜層の有する孔１７ｂ
がずれて開口して、コンデンサの下部電極３４ａが第１
の導電体１２ｃの上面と接触する面積が減少しても、第
１の導電体の側面との接触面積が付加されるので、コン
デンサの下部電極３４ａとシリコン基板１との間の、良
好な電気抵抗特性が得られる。
【００７９】また、上記実施の形態では、コンデンサを
形成する場合について説明したが、前記実施の形態２で
説明したように、このコンデンサの代わりに、燐を１×
１０19〜８×１０20／cm3含有させたポリシリコンから
なる第３の配線層を形成しても良く、上記実施の形態と
同様の効果を奏する。
【００８０】さらに、上記実施の形態では、第２の絶縁
膜層上と、第２の絶縁膜層の有する第３の孔１７ｂ内で
あってサイドウォール・スペーサ３３を除いた部分と
に、コンデンサの下部電極３４ａを形成する場合につい
て説明したが、前記実施の形態４で説明したように、第
２の絶縁膜層の有する第３の孔１７ｂ内であってサイド
ウォール・スペーサ３３を除いた部分に第３の導電体を
形成し、さらにその上と第２の絶縁膜上とに、コンデン
サの下部電極または第３の配線層を形成しても良く、上
記実施の形態と同様の効果を奏する。
【００８１】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
【００８２】第１および第７の発明によれば、第１の絶
縁膜層に開口した第２の孔内に第２の導電体を、第１の
配線層に対して自己整合的に形成するとともに、第１の
絶縁膜層に開口した第１の孔内に第１の導電体を、第１
の配線層に対して自己整合的に形成し、かつ、第２の絶
縁膜層に開口した第３の孔内に、電極または第３の導電
体を、第２の配線層に対して自己整合的に形成したの
で、第２の配線層が第１の配線層と電気的に短絡するこ
とがなく、かつ、電極または第３の配線層が、第１およ
び第２の配線層と電気的に短絡することのない、高集積
度の半導体装置を実現できる。
【００８３】また、第２の発明によれば、第１の発明に
おいて、電極または第３の配線層が、第１の導電体と、
その上面の一部および側面の一部とで電気的に接続され
るようにしたので、第１の絶縁膜層の有する第１の孔に
対して、第２の絶縁膜層の有する第２の孔がずれて開口
して、電極または第３の配線層が第１の導電体の上面と
接触する面積が減少しても、第１の導電体の側面との接
触面積が付加されるので、電極または第３の配線層と半
導体基板との間の、良好な電気抵抗特性が得られる。
【００８４】また、第３および第８の発明によれば、第
１の絶縁膜層に開口した第２の孔内に、第２の導電体
を、第１の配線層に対して自己整合的に形成するととも
に、第１の絶縁膜層に開口した第１の孔内に、第１の導
電体を、第１の配線層に対して自己整合的に形成し、か
つ、第２の絶縁膜層に開口した第３の孔内に、電極また
は第３の配線層と第１の導電体とを電気的に接続する第
３の導電体を、第２の配線層に対して自己整合的に形成
したので、第２の配線層が第１の配線層と電気的に短絡
することがなく、かつ、電極または第３の配線層が、第
１および第２の配線層と電気的に短絡することのない、
高集積度の半導体装置を実現できる。
【００８５】また、第４の発明によれば、電極または第
３の配線層が金属または金属化合物を含み、第３の導電
体が、その金属または金属化合物の拡散を抑制するよう
にしたので、半導体基板への金属または金属化合物の拡
散によるデバイス特性の劣化を生じることがなく、高蓄
積容量かつ高集積度の半導体装置を実現できる。
【００８６】また、第５の発明によれば、第３の導電体
が第１の導電体と、その第１の導電体の上面の一部およ
び側面の一部とで電気的に接続するようにしたので、第
１の絶縁膜層の有する第１の孔に対して、第２の絶縁膜
層の有する第２の孔がずれて開口して、第３の導電体が
第１の導電体の上面と接触する面積が減少しても、第１
の導電体の側面との接触面積が付加されるので、電極ま
たは第３の配線層と半導体基板との間の、良好な電気抵
抗特性が得られる。
【００８７】また、第６、第９および第１０の発明によ
れば、第１の導電体および第２の導電体の、半導体基板
の主表面からの高さと、第１の絶縁膜層の、半導体基板
の主表面からの高さとを、実質的に同じにしたので、第
１の絶縁膜層の有する第１の孔内における導電体の、横
断面積の広い部分が増加して、電極または第３の配線層
と半導体基板との間の、良好な電気抵抗特性を得ること
ができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。
【図２】 この発明の実施の形態１における半導体装置
の製造工程の第１工程を示す断面図である。
【図３】 この発明の実施の形態１における半導体装置
の製造工程の第２工程を示す断面図である。
【図４】 この発明の実施の形態１における半導体装置
の製造工程の第３工程を示す断面図である。
【図５】 この発明の実施の形態１における半導体装置
の製造工程の第４工程を示す断面図である。
【図６】 この発明の実施の形態１における半導体装置
の製造工程の第５工程を示す断面図である。
【図７】 この発明の実施の形態１における半導体装置
の製造工程の第６工程を示す断面図である。
【図８】 この発明の実施の形態１における半導体装置
の製造工程の第７工程を示す断面図である。
【図９】 この発明の実施の形態１における半導体装置
の製造工程の第８工程を示す断面図である。
【図１０】 この発明の実施の形態１における半導体装
置の製造工程の第９工程を示す断面図である。
【図１１】 この発明の実施の形態１における半導体装
置の製造工程の第１０工程を示す断面図である。
【図１２】 この発明の実施の形態１における半導体装
置の製造工程の第１１工程を示す断面図である。
【図１３】 この発明の実施の形態１における半導体装
置の製造工程の第１２工程を示す断面図である。
【図１４】 この発明の実施の形態１における半導体装
置の製造工程の第１３工程を示す断面図である。
【図１５】 この発明の実施の形態１における半導体装
置の製造工程の第１４程を示す断面図である。
【図１６】 この発明の実施の形態１における半導体装
置の製造工程の第１５工程を示す断面図である。
【図１７】 この発明の実施の形態１における半導体装
置の製造工程の第１６工程を示す断面図である。
【図１８】 この発明の実施の形態１における半導体装
置の製造工程の第１７工程を示す断面図である。
【図１９】 この発明の実施の形態２における半導体装
置を示す断面図である。
【図２０】 この発明の実施の形態３における半導体装
置を示す断面図である。
【図２１】 この発明の実施の形態３における半導体装
置の製造工程の第１工程を示す断面図である。
【図２２】 この発明の実施の形態３における半導体装
置の製造工程の第２工程を示す断面図である。
【図２３】 この発明の実施の形態３における半導体装
置の製造工程の第３工程を示す断面図である。
【図２４】 この発明の実施の形態３における半導体装
置の製造工程の第４工程を示す断面図である。
【図２５】 この発明の実施の形態３における半導体装
置の製造工程の第５工程を示す断面図である。
【図２６】 この発明の実施の形態３における半導体装
置の製造工程の第６工程を示す断面図である。
【図２７】 この発明の実施の形態３における半導体装
置の製造工程の第７工程を示す断面図である。
【図２８】 この発明の実施の形態３における半導体装
置の製造工程の第８工程を示す断面図である。
【図２９】 この発明の実施の形態３における半導体装
置の製造工程の第９工程を示す断面図である。
【図３０】 この発明の実施の形態４における半導体装
置を示す断面図である。
【図３１】 この発明の実施の形態４における半導体装
置の製造工程の第１工程を示す断面図である。
【図３２】 この発明の実施の形態４における半導体装
置の製造工程の第２工程を示す断面図である。
【図３３】 この発明の実施の形態４における半導体装
置の製造工程の第３工程を示す断面図である。
【図３４】 この発明の実施の形態４における半導体装
置の製造工程の第４工程を示す断面図である。
【図３５】 この発明の実施の形態４における半導体装
置の製造工程の第５工程を示す断面図である。
【図３６】 この発明の実施の形態４における半導体装
置の製造工程の第６工程を示す断面図である。
【図３７】 この発明の実施の形態４における半導体装
置の製造工程の第７工程を示す断面図である。
【図３８】 この発明の実施の形態５における半導体装
置を示す断面図である。
【図３９】 この発明の実施の形態６における半導体装
置を示す断面図である。
【図４０】 この発明の実施の形態６における半導体装
置の製造工程の第１工程を示す断面図である。
【図４１】 この発明の実施の形態６における半導体装
置の製造工程の第２工程を示す断面図である。
【図４２】 この発明の実施の形態６における半導体装
置の製造工程の第３工程を示す断面図である。
【図４３】 この発明の実施の形態６における半導体装
置の製造工程の第４工程を示す断面図である。
【図４４】 この発明の実施の形態６における半導体装
置の製造工程の第５工程を示す断面図である。
【図４５】 従来の半導体装置を示す断面図である。
【図４６】 従来の半導体装置の製造工程の第１工程を
示す断面図である。
【図４７】 従来の半導体装置の製造工程の第２工程を
示す断面図である。
【図４８】 従来の半導体装置の製造工程の第３工程を
示す断面図である。
【図４９】 従来の半導体装置の製造工程の第４工程を
示す断面図である。
【図５０】 従来の半導体装置の製造工程の第５工程を
示す断面図である。
【図５１】 従来の半導体装置の製造工程の第６工程を
示す断面図である。
【図５２】 従来の半導体装置の製造工程の第７工程を
示す断面図である。
【図５３】 従来の半導体装置の製造工程の第８工程を
示す断面図である。
【図５４】 従来の半導体装置の製造工程の第９工程を
示す断面図である。
【図５５】 従来の半導体装置の製造工程の第１０工程
を示す断面図である。
【図５６】 従来の半導体装置の製造工程の第１１工程
を示す断面図である。
【図５７】 従来の半導体装置の製造工程の第１２工程
を示す断面図である。
【図５８】 従来の半導体装置の製造工程の第１３工程
を示す断面図である。
【図５９】 従来の半導体装置の他の例を示す断面図で
ある。
【符号の説明】
１ 半導体基板 ４ 第１の配線
層 ８ 第１の絶縁膜層 １１ｃ 第１の孔 １１ｄ 第２の孔 １２ｃ 第１の導
電体 １２ｄ 第２の導電体 １３ａ 第２の配
線層 １４ 第２の絶縁膜層 １７ｂ 第３の孔 ３０ 第１の絶縁膜層 ３２ 第２の絶
縁膜層 ３４ａ 電極 ３４ｂ 第３の配
線層 ４０ 第３の絶縁膜層 ４３ 第４の孔 ４４ 第５の孔 ５０ａ 第３の導
電体

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面の上部に形成された
    第１の配線層と、 前記第１の配線層の上部に形成され、前記半導体基板の
    前記主表面に達する第１および第２の孔を有する第１の
    絶縁膜層と、 前記第１の絶縁膜層の上部に形成された第２の配線層
    と、 前記第１の絶縁膜層の有する前記第１の孔内に、前記第
    １の配線層に対して自己整合的に形成され、前記半導体
    基板と電気的に接続する、前記第１の配線層と電気的に
    絶縁された第１の導電体と、 前記第１の絶縁膜層の有する前記第２の孔内に、前記第
    １の配線層に対して自己整合的に形成され、前記第２の
    配線層と前記半導体基板とを電気的に接続する、前記第
    １の配線層と電気的に絶縁された第２の導電体と、 前記第２の配線層の上部に形成され、前記第１の絶縁膜
    層の有する前記第１の孔に達する第３の孔を有する第２
    の絶縁膜層と、 前記第２の絶縁膜層の上部と前記第２の絶縁膜層の有す
    る前記第３の孔内とに、前記第２の配線層に対して自己
    整合的に形成され、前記第１の導電体と電気的に接続す
    る、前記第２の配線層と電気的に絶縁された、電極また
    は第３の配線層とを備えた半導体装置。
  2. 【請求項２】 電極または第３の配線層が、第１の導電
    体と、前記第１の導電体の上面の一部および側面の一部
    とで電気的に接続していることを特徴とする、請求項１
    に記載の半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置において、 第２の絶縁膜層の上部と第２の絶縁膜層の有する第３の
    孔内とに、第２の配線層に対して自己整合的に形成さ
    れ、第１の導電体と電気的に接続する、前記第２の配線
    層と電気的に絶縁された、電極または第３の配線層に代
    えて、 第２の絶縁膜層の上部に形成された電極または第３の配
    線層と、 前記第２の絶縁膜層の有する第３の孔内に、第２の配線
    層に対して自己整合的に形成され、前記電極または前記
    第３の配線層と第１の導電体とを電気的に接続する、前
    記第２の配線層と電気的に絶縁された第３の導電体とを
    備えた半導体装置。
  4. 【請求項４】 電極または第３の配線層が金属または金
    属化合物を含み、 第３の導電体が、前記金属または前記金属化合物の拡散
    を抑制することを特徴とする、請求項３に記載の半導体
    装置。
  5. 【請求項５】 第３の導電体が第１の導電体と、前記第
    １の導電体の上面の一部および側面の一部とで電気的に
    接続していることを特徴とする、請求項３または請求項
    ４に記載の半導体装置。
  6. 【請求項６】 第１の導電体および第２の導電体の、半
    導体基板の主表面からの高さと、第１の絶縁膜層の、前
    記半導体基板の前記主表面からの高さとが、実質的に同
    じであることを特徴とする、請求項１ないし請求項５の
    いずれかに記載の半導体装置。
  7. 【請求項７】 半導体基板の主表面上に第１の配線層を
    形成する工程と、 前記半導体基板の前記主表面上と前記第１の配線層上と
    に、第１の絶縁膜層を形成する工程と、 前記第１の絶縁膜層に、前記半導体基板の前記主表面に
    達する第１および第２の孔を形成する工程と、 前記第１の絶縁膜層に形成した前記第１および前記第２
    の孔内に、それぞれ第１の導電体および第２の導電体
    を、前記第１の配線層に対して自己整合的に形成する工
    程と、 前記第２の導電体上に第２の配線層を形成する工程と、 前記第１の導電体上と前記第２の配線層上とに、第２の
    絶縁膜層を形成する工程と、 前記第２の絶縁膜層に、前記第１の導電体に達する第３
    の孔を形成する工程と、 前記第２の絶縁膜層の上部と前記第２の絶縁膜層に形成
    した前記第３の孔内とに、電極または第３の配線層を、
    前記第２の配線層に対して自己整合的に形成する工程と
    を備えた、半導体装置の製造方法。
  8. 【請求項８】 請求項７に記載の半導体装置の製造方法
    において、 第２の絶縁膜層の上部と前記第２の絶縁膜層に形成した
    第３の孔内とに、電極または第３の配線層を、第２の配
    線層に対して自己整合的に形成する工程に代えて、 第２の絶縁膜層に形成した第３の孔内に、第３の導電体
    を、第２の配線層に対して自己整合的に形成する工程
    と、 前記第３の導電体上に、電極または第３の配線層を形成
    する工程とを備えた、半導体装置の製造方法。
  9. 【請求項９】 半導体基板の主表面上に第１の配線層を
    形成する工程と、 前記半導体基板の前記主表面上と前記第１の配線層上と
    に、第１の絶縁膜層を形成する工程と、 前記第１の絶縁膜層に、前記半導体基板の前記主表面に
    達する第１および第２の孔を形成する工程と、 前記第１の絶縁膜層に形成した前記第１および前記第２
    の孔内に、それぞれ第１の導電体および第２の導電体
    を、前記第１の配線層に対して自己整合的に形成する工
    程と、 前記第１の絶縁膜層上と前記第１および前記第２の導電
    体上とに、第３の絶縁膜層を形成する工程と、 前記第３の絶縁膜層に、前記第２の導電体に達する第４
    の孔を形成する工程と、 前記第２の導電体上に、前記第３の絶縁膜層とはエッチ
    ング速度の異なる第２の配線層を形成する工程と、 前記第３の絶縁膜層上と前記第２の配線層上とに、第２
    の絶縁膜層を形成する工程と、 前記第２の絶縁膜層に、前記第３の絶縁膜層に達する第
    ３の孔を形成する工程と、 前記第３の絶縁膜層に、前記第１の導電体に達する第５
    の孔を形成する工程と、 前記第２の絶縁膜層の上部と、前記第２の絶縁膜層に形
    成した前記第３の孔内および前記第３の絶縁膜層に形成
    した前記第５の孔内とに、電極または第３の配線層を、
    前記第２の配線層に対して自己整合的に形成する工程と
    を備えた、半導体装置の製造方法。
  10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 第２の絶縁膜層の上部と、前記第２の絶縁膜層に形成し
    た第３の孔内および第３の絶縁膜層に形成した第５の孔
    内とに、電極または第３の配線層を、第２の配線層に対
    して自己整合的に形成する工程に代えて、 前記第２の絶縁膜層に形成した第３の孔内および第３の
    絶縁膜層に形成した第５の孔内とに、第３の導電体を、
    第２の配線層に対して自己整合的に形成する工程と、 前記第３の導電体上に、電極または第３の配線層を形成
    する工程とを備えた、半導体装置の製造方法。
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