JPH1026966A

JPH1026966A - シングルチップフレームバッファおよびグラフィックアクセラレータ

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Publication number: JPH1026966A
Application number: JP7135297A
Authority: JP
Inventors: Dennis Fielder; デニス・フィールダー; James Derbyshire; ジェイムズ・ダービーシャイアー; Peter Gillingham; ピーター・ギリンガム; Randy Torrance; ランディ・トーレンス; Cormac O'connell; コーマック・オコーネル
Original assignee: Accelerix Ltd
Current assignee: Accelerix Ltd
Priority date: 1994-06-02
Filing date: 1995-06-01
Publication date: 1998-01-27
Anticipated expiration: 2019-07-28
Also published as: EP0690430A3; JP5299745B2; EP0690430A2; JP2003241957A; USRE37944E1; USRE40326E1; US5694143A; USRE44589E1; JP2008181136A; USRE41565E1; KR960001972A; JP3547101B2; JP2010266871A

Abstract

(57)【要約】【目的】本発明は、計算機のグラフィックおよびビデ
オ表示システムにおいて、表示プロセッサとメモリ間に
大規模なバスを設けることにより、インターフェース処
理速度の高速化を実現し、またチップ内の消費電力を制
御、抑制することにより、グラフィックおよびビデオ表
示において高速化を実現する。【構成】グラフィック画素データとビデオ画素データ
の少なくとも１つを記憶するダイナミックランダムアク
セスメモリ（ＤＲＡＭ）と、画素データを処理するため
の画素データユニット（ＰＤＵ）とから構成され、ＤＲ
ＡＭと同じ集積回路（ＩＣ）チップに集積される。また
更に、該ＩＣチップは、ＤＲＡＭからＰＤＵに同時に画
素データのブロックを転送するパラレルバスを含み、Ｐ
ＤＵは処理された画素データを表示するために画素デー
タブロックを処理する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビットマップメモリ
ーを利用した計算機端末表示に対する計算機モニター表
示制御装置、特にフレームバッファメモリシステムと、
それからの信号入力の前に計算機モニターに対して画素
データを処理するフレームバッファメモリに接続した画
素論理回路に関連する。

【０００２】

【従来の技術】よく知られている通り、画素は、いくつ
かの色を表示する計算機表示装置上の画像の構成要素で
ある。各論理的画素は実際には、赤、緑、青の３つの画
素から定義されるデータからなり、それらは、視覚的に
混ぜられ、表示装置上の点に色をつける。本願におい
て、「画素」という言葉は、１つの論理画素、即ち、デ
ータにより定義される赤、緑、青の組を意味する。

【０００３】フレームバッファは、表示装置に表示され
る全画素数からなるフレームを含むメモリ（記憶領域）
である。ＶＧＡモニターは６４０ｘ４８０画素の大きさ
のフレームの表示装置を有し、それゆえＶＧＡフレーム
バッファは６４０ｘ４８０あるいは３０７，２００画素
を保持することができるメモリである。

【０００４】画素は任意の数のビットをデジタル信号で
記憶され、標準的な「原色」表示装置は１画素当り２４
ビットを使用し、各画素の赤、緑、青色に対し、８ビッ
トを使用する。もう１つの標準は、画素あたり８ビット
のものである。

【０００５】

【発明が解決しようとする課題】計算機の表示装置を制
御するための多くのシステムが存在するが、多くのシス
テムはグラフィック（図形）プロセッサ、フレームバッ
ファ、画素論理動作に対し別々の集積回路を持つ。グラ
フィックプロセッサは、１つのチップあるいは必要な処
理機能を実行するために内部で接続された複数のチップ
でありうる。フレームバッファは、メモリ制御チップ並
びに複数のビデオランダムアクセスメモリ（ＶＲＡＭ）
あるいはダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）チップからなる。画素論理回路は通常、複数の高速
論理回路、高速スタティックランダムアクセスメモリ
（ＳＲＡＭ）チップおよび３重ランダムアクセスメモリ
−デジタル／アナログ変換チップ（ＲＡＭＤＡＣ）から
構成される。

【０００６】表示制御システムの限界処理の１つは、で
きるだけ早くグラフィック（図形）処理を行うことであ
る。問題点はシステムの最大速度を決定する。グラフィ
ックシステムにおいて大きな問題点の１つは、グラフィ
ックプロセッサとフレームバッファメモリのインターフ
ェース処理速度である。これら２つのシステム間のバス
幅はシステムが画素を処理する速度（１秒間に処理され
る画素数）に比例する。最近のシステムは１６ビットあ
るいは３２ビットインターフェースを持ち、最も強力な
システムでは６４ビットのインターフェースを持つ。

【０００７】もう１つの大きな問題点はグラフィックプ
ロセッサとＲＡＭＤＡＣの間に存在する。これら２つの
インターフェースの容量負荷の駆動において消費される
電力は、グラフィックシステム全対の電力の相当の部分
を占める。

【０００８】

【課題を解決するための手段】本発明は実質的にパーソ
ナルコンピュータあるいはワークステーションのグラフ
ィックまたは／あるいはビデオ表示システムの高速化を
上記問題点を取り除くことにより実現する。表示プロセ
ッサのメモリと画素プロセッサ間の大規模パラレルバス
を与えることにより実現される。全画素線のデータ、フ
レームもしくはフレームの一部は、画素プロセッサが同
時に処理された他のビットと共に各ビットを処理するこ
とにより、メモリと画素プロセッサ間で同時に伝送され
る。例えば、バスは、上記の従来技術のように最大６４
ビットの代わりに、５１２８本の差動バス線から構成さ
れることができる。大規模パラレルバスを与えるため
に、表示プロセッサのＤＲＡＭメモリのアーキテクチャ
が改変される。さらに、速度利得を実現するために、制
御回路のような補助回路と同様に、メモリ、表示プロセ
ッサ、デコーダ等が同じ集積回路に集積される。

【０００９】回路の大規模な並列処理により、回路は、
システム電源からの突然の大容量の電力の需要の衝撃を
最小にし、集積された表示プロセッサにおいて電力消費
を最小にする具体化の中に含まれる。

【００１０】ＲＡＭＤＡＣ機能はまた、図形処理の実行
において、制限要因として図形制御−ＲＡＭＤＡＣバス
を除外することにより同一チップ上で集積される。

【００１１】本発明において、メモリ制御、基本的な画
素プロセッサないしＲＡＭＤＡＣを含む画素論理システ
ムを含むフレームバッファシステム全体は、１つの集積
回路チップに集積される。これは１つの独立したＩＣと
して実現されるか、もしくはグラフィックプロセッサが
同じＩＣに集積されることができる。本発明のフレーム
バッファはＤＲＡＭとして実現され、現状のＤＲＡＭプ
ロセス（必要とされるバッファの大きさにに対する適当
な次元と共に）を使用して製作される。画素プロセッサ
は、ＤＲＡＭフレームバッファに対し強く結合した１ブ
ロックの論理回路として実現される。出力画素論理回路
はむしろ高速論理回路、多数の高速ＳＲＡＭないし３つ
の高速ＤＡＣで実現される。

【００１２】本発明は、Ｗｉｎｄｏｗｓ３．１、Ｃｈ
ｉｃａｇｏ（Ｗｉｎｄｏｗｓ４）、Ｗｉｎｄｏｗｓ
ＮＴのようなビットマップ画素グラフィックシステムを
使用する任意の表示装置を制御するために使用すること
ができる。後述する本発明の説明により、設計が任意の
表示の大きさに対しサポートできることが理解できる。
ここで説明する実施例は、１２８０ｘ１０２４画素の表
示サイズに対し行われている。また、実施例は６４０ｘ
４８０画素のＶＧＡ表示に対する原色（１画素当たり２
４ビット）をサポートするために使用することができ
る。これらのチップの中の３つを１組として、１２８０
ｘ１０２４画素まですべてのビット配置画面に対する原
色をサポートするために同時に動作させることができ
る。

【００１３】１つのチップ上で８ビットフレームバッフ
ァにより１２８０ｘ１０２４をサポートするため、１０
メガビットのＤＲＡＭがチップに集積されなければなら
ない。チップの停止を考慮した時、１６メガビットＤＲ
ＡＭ過程において実現されなければならない。しかしな
がら、例えばより小さい表示のサポートに対するより小
さいチップは他の技術を使用することにより実現でき
る。

【００１４】前述したように、シングルチップグラフィ
ックシステムは、新規のアーキテクチャの中で大規模パ
ラレルバスを使用する。これは、フレームバッファメモ
リと画素プロセッサ（画素データユニットＰＤＵ、最も
基本的なしかし最も頻繁に使用されるグラフィックコマ
ンドのいくつかを実現する基本グラフィックプロセッ
サ）間の最大の幅を持つインターフェースを与える。こ
こで述べられている実施例において、インターフェース
バスは５１２８ビット幅であり、最も強力な以前のシス
テムにおいて最大幅のバス（６４ビット）より大きい大
きさである。ＰＤＵは３２ビットバスを使用しグラフィ
ックプロセッサの残りの部分にインターフェースされ
る。

【００１５】本発明は、多くの異なる動作モードで使用
できる。例えば、任意の大きさの１つのグラフィックウ
ィンドウの表示に使用できる。また、任意の数のグラフ
ィックウィンドウに対して使用できる。それにより、こ
れらの中の任意の１つのウィンドウはリアルタイムビデ
オを表示することができる。本発明はまた種々のビデオ
入力間のレート変換を実現し、それらを画素レートに同
期させる。それはまた、動画ビデオウィンドウが表示全
体をカバーすることを可能とする。それにより、動画ビ
デオが、ＧＲＥＹ８、ＲＧＢ３３２、ＲＧＢ５６５、Ｒ
ＧＢ５５５、ＡＲＧＢ８８８８、ＬＵＴ８、ＲＧＢ８８
８、ＹＵＶ４１１、ＹＵＶ４２２、ＹＵＶ４２０等のよ
うなフォーマットを含む種々の異なるフォーマットで入
力される。

【００１６】本発明において、さらに、ミラーリングの
ような、さらなるビデオ機能がサポートされる。ビデオ
は表示装置上に正しい方向で表示されるか、もしくは水
平方向に鏡のように写し出される。これにより、ユーザ
が鏡に写した自分自身を見れるビデオ会議モードのサポ
ートを可能とする。

【００１７】ここで使用される新規のアーキテクチャと
回路はまた、回路が１つのＩＣで５１２８ビットで同時
に動作しなければならないようなシステムにおいて必要
な多大な電力の浪費を避けるために、増大を抑制する電
力を供給する。

【００１８】本発明の実施例において、画素データを処
理するための画素データユニット（ＰＤＵ）はＤＲＡＭ
と同じ集積回路（ＩＣ）内に集積され、ＩＣチップはさ
らに画素データのブロックを同時にＤＲＡＭからＰＤＵ
に転送するための大規模パラレルバスを含み、ＰＤＵは
処理された画素データを結果として表示するために画素
データのブロックを処理できるような、シングルチップ
表示プロセッサはグラフィック（図形）画素データとビ
デオ画素データの少なくともどちらか１つを記憶するダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）から構
成される。

【００１９】本発明のもう１つの実施例において、画素
データを表示システムに供給する方法は、フレームバッ
ファへの画素データの記憶と、グラフィック出力シフト
レジスタの対応する並列入力へ送信される画素ビットと
同じ数のバス線を有する大規模パラレルバス経由のフレ
ームバッファの１行からの画素データの並列送信と、シ
フトレジスタから表示回路へのデータの順次的読み込み
とから構成される。

【００２０】

【実施例】図１は基本的なパーソナルコンピュータのア
ーキテクチャを示す。中央演算処理装置（ＣＰＵ）１は
一般的にＩＳＡバスとして知られている標準バス３にイ
ンターフェースされる。ＣＰＵはバス３を介して、立ち
上げ時プログラムを記憶した読みだし専用メモリ（ＲＯ
Ｍ）、および計算機で使用されるプログラム、ファイ
ル、データを格納するランダムアクセスメモリ（ＲＡ
Ｍ）７と通信する。ＣＰＵ１はまたプログラム、ファイ
ル、データを不揮発的に記憶したハードディスク装置
９、プリンター１０、キーボード１１および指示装置１
２（マウスやトラックボールのようなもの）とバス３を
介して通信する。

【００２１】より旧式なコンピュータにおいて、表示装
置１３はＩＳＡバスに接続された表示プロセッサを介し
てバスにインターフェースされている。近年、速度に対
する計算機の要求は、例えばビデオや他のマルチメディ
アアプリケーションを操作するためのいくつかの変更を
必要としてきた。計算機の１つの重大な速度の問題点
は、マルチメディアに含まれる信号を充分な速度で処理
できなかったＩＳＡバスの速度であった。それゆえ、ロ
ーカルバスあるいはＶＥＳＡバスのような、図１におい
てＩＳＡバスよりずっと高速で動作しバッファ１７を介
して計算機システムＣＰＵ１にインターフェースするシ
ステムバス１５のような新しいバスが作られた。ビデオ
インターフェース回路１９は、グラフィックプロセッサ
２１と補助回路と同様にバス１５に接続される。グラフ
ィックプロセッサ２１からのデジタル出力信号は、各画
素の色が取り出される参照テーブル（ＬＵＴ：Ｌｏｏｋ
ＵｐＴａｂｌｅ）２３に与えられ、ＬＵＴの出力信
号は、表示装置に与えられるためにアナログの赤、緑、
青色信号に変換するデジタルアナログ変換器に与えられ
る。

【００２２】一般的に知られているように、グラフィッ
クプロセッサ２１は描画装置２７、表示プロセッサ２
８、およびＣＲＴ制御装置２９から構成される。グラフ
ィックプロセッサ２１は表示画素データを、フレームバ
ッファと呼ばれるＶＲＡＭ（ビデオランダムアクセスメ
モリ）のようなメモリ３１の中に記憶する。ここで、画
素データは描画装置２７によって生成または修正され、
表示プロセッサ２８によってＶＲＡＭ３１の中に再記憶
され、ＣＲＴ制御装置２９により表示のためにＬＵＴ２
３に出力される。

【００２３】グラフィックプロセッサ２１はバス３３を
介してＶＲＡＭ３１に接続され、そのサイズはシステム
バスと、表示プロセッサ２８により操作されるバスサイ
ズによって決定されてきた。以前から知られているよう
に、このバスは１６ビットあるいは３２ビットの幅を持
ち、もっとも強力な最近の計算機のみ６４ビットバスを
持つ。グラフィックプロセッサ２１の速度は、ＶＲＡＭ
３１に対しデータを伝送する速度によって制限されるシ
ステムが画素を処理することができる速度に比例する。
この速度はバス３３の幅によって制限されてきた。

【００２４】図２において、従来技術のシステムバスに
接続された構成要素は、本発明のシングルチップ表示プ
ロセッサにより取って代わられた。具体例については後
述する。

【００２５】図１のシステムのグラフィックプロセッサ
２１の代わりに、表示プロセッサ４０は、３２ビットバ
ス４１を介してシステムバス１５と制御入力（図示して
いない）に接続されており、４ビットバス４２を介して
デジタル化されたビデオ信号を受信する。表示プロセッ
サ４０は１つの集積回路において、ＤＲＡＭ４４、画素
プロセッサ４６、画素論理システム４５、および３重Ｒ
ＡＭＤＡＣ４９から構成される。後述するように、これ
は更に、画素フレームバッファサブシステム、画素出力
経路サブシステム、ビデオ入力フォーマッタ４８、およ
びフレームバッファ制御を説明している。これらは、グ
ラフィックアクセラレータの機能を与えるため内部で接
続されている。

【００２６】描画装置４７は、後段の処理のためにメモ
リ４４に格納されたグラフィックデータをバス４１を介
して生成するためにシステムバスに接続されている。あ
るいは、描画装置４７は、後述するように本発明により
描画機能が与えられるため、主計算プロセッサから画素
プロセッサに対するプログラム命令において実現され
る。この説明において、各画素は８ビットで記述されて
いる。

【００２７】図３において、本発明の実施例を構成する
フレームバッファと画素出力経路サブシステムを示す。
１画素当り８ビットのバッファサブシステムは実施例の
最大のサブシステムを形成し、８つの別々のフレームバ
ッファブロック５０からなる。これらの各ブロックは、
８ビット画素によって定義される全体のフレームの各画
素の１ビットを保持する。この構成により、シングルフ
レームバッファブロック内で、全画素が１ビットずつ互
いに画素間で処理するスピードとバンド幅を促進するよ
うな相互作用が起こる。

【００２８】３２ビットバス５２（図２のバス４１に対
応）は各フレームバッファサブシステムをシステムグラ
フィックプロセッサに接続する。システムは１サイクル
３２ビットで読みだす。しかしながら、書き込みサイク
ルの間、システムは全ての８つのバッファブロック５０
に対しデータを送信し、２５６（３２ｘ８）ビットの有
効書き込み幅を許可する。しかし、システムバス幅は、
必要なシリコン領域とバス幅に比例して増加するスルー
プットの間で決定される。システムバスが２のべき乗の
数となる任意の数の伝導体を持つことが可能であること
は認めなければならない。

【００２９】２番目の重要なサブシステムは、画素出力
経路サブシステム５４である。画素出力経路サブシステ
ム５４はグラフィック画素入力ポートとビデオ画素入力
ポート（図中、「グラフィック入力」と「ビデオ入
力」）からなり、それらのいずれも３２ビット（４画
素）幅からなり、それらはそれぞれフレームバッファの
グラフィック出力ポートとビデオ出力ポートに接続され
る。画素出力経路サブシステム５４は各出力サイクルに
対する唯一の画素に対するデータを必要とする。グラフ
ィック出力とビデオ出力に対する４画素幅入力により、
フレームバッファ出力動作において、１／４の出力サイ
クルスピードでの動作が可能となる。しかしながら、こ
れら入力の他の幅（ビット容量）は、フレームバッファ
（後述）の出力レジスタが他のスピードで動作すること
を可能とするため使用される。例えば、８個のグラフィ
ック出力とビデオ出力に対する入力画素幅は、フレーム
バッファ出力レジスタが１／８の出力周波数で動作する
ことを可能にする。

【００３０】画素出力経路サブシステム５４は、グラフ
ィック入力とビデオ入力上の画素データを受信し、これ
らの画素を入力し、赤、緑、青のアナログ信号（図２の
ＲＧＢ）をモニター上の表示装置に対して出力する。画
素出力経路サブシステム５４の詳細な動作については、
図１８に関連して以下に説明する。

【００３１】フレームバッファ制御５６は、フレームバ
ッファブロック５０に接続され、「フレームバッファ制
御」バス上の制御データをシステムプロセッサから受信
し、またＤＲＡＭの制御、画素データユニットの動作の
ようなフレームバッファの機能、ビデオ入力、ビデオ出
力、グラフィック出力動作からなるフレームバッファの
動作を制御する。

【００３２】ビデオ入力フォーマッタ５８中のビデオデ
ータは、１６ビットバス「ビデオ入力」上のビデオ画素
の入力を受信し、これらの画素を効果的に記憶するため
にビデオ画素を再フォーマットする。

【００３３】図４は、図３に説明されたものと同一のフ
レームバッファブロック５０のブロック構成図であり、
それは１２８０ｘ１０２４を形成する１ビット画素フレ
ームバッファブロックである。これは２５６０行と５４
４列からなる表示画素を記憶するＤＲＡＭ５８を使用す
ることにより実現される。

【００３４】表示装置によく似たメモリを構成するのは
有利である。例えば、表示画素の１つの行をメモリの１
つの行に記憶すべきである。画素が表示画面上に表示さ
れた時、同時に１つの画素が表示される。最初に１つの
行が走査され、それから行間を再トレースし、次の行が
走査される。それゆえ、１つの行の全ての画素が、次の
行の画素を読む前に読み出される。このように、ＤＲＡ
Ｍは、ファーストページモードに似た方法で読み出され
る。この動作は、行に対するアクセスがその行からのビ
ットをアクセスするよりも長い時間がかかるという理由
から従来のランダムアクセスより速い速度で動作する。
またそれは、行サイクルが行からのビットを読みだすよ
りもずっと大きい電力を使用するという理由からずっと
少ない電力で使用できる。

【００３５】２５６０列幅に選ばれた各ＤＲＡＭバッフ
ァブロックのサイズは、ＤＲＡＭバッファブロックのア
スペクトレシオの最適化と、１つのワード線（行）が最
大２５００列を持つ（容量と速度の考慮に従う）という
事実の、２つの要因に基づいている。それゆえ、１２８
０ｘ１０２８画素のシステムによってサポートされる最
大表示画面サイズに対して、２行の画素はＤＲＡＭバッ
ファブロックの１つの行に適合する。それゆえ表示装置
の１０２４行をサポートするため、ＤＲＡＭは５１２行
が必要である。ＤＲＡＭの３２行の特別行がプロトタイ
プシステムの各バッファブロックに追加され、それは、
グラフィックプロセッサに対するメモ書き用メモリのよ
うに、ＰＤＵレジスタに対する画素の色やパターンを記
憶し、テキストに対するフォントを記憶し、ビデオを記
憶する等種々の目的に利用される。メモリの別々の領域
において、動画ビデオに対する画素データを記憶するこ
とは、実際の表示メモリ領域に記憶するよりは、しばし
ば有利であり、それにより、ビデオデータをグラフィッ
クデータとは異なるフォーマットで記憶でき、多くの高
度な表示機能が処理できる。それゆえ、ＤＲＡＭの特別
な３２行（あるいはそれに等価な表示画素の６４行）は
これらの項目を記憶するのに使用される。

【００３６】もちろん、もし、表示装置が最大１２８０
ｘ１０２４画素でなかったら、動画ビデオデータを含み
高解像度のビデオデータの記憶を可能にするこれらの機
能に対してより多くの線が利用できる。本発明は、ＤＲ
ＡＭの３２行の特別行を使用することで制限されるもの
ではない、より少ないあるいはより多い数の特別行を使
用してもよい。

【００３７】２５６０行、５６４列のＤＲＡＭバッファ
ブロックサイズはもう１つのよい選択である。これは８
ビット画素モードにおいて１２８０ｘ１０２４画素表示
のサポート、および原色モードにおいて（画素あたり２
４ビット）、８００ｘ６００（ＳＶＧＡ）表示をサポー
トをする。

【００３８】一般的に、本発明は最も重要と考えられる
要因に依存する任意の効果的なサイズのＤＲＡＭアレイ
を使用する時に利用される。

【００３９】各フレームバッファブロック５０はまたビ
デオ入力シフトレジスタ６０、ビデオ出力シフトレジス
タ６２、グラフィック出力シフトレジスタ６４の３つの
シフトレジスタからなり、メモリ制御６６に接続された
制御入力を持つ。ビデオ出力シフトレジスタはビデオ出
力ポート「ビデオ出力」を有し、グラフィック出力シフ
トレジスタはグラフィック出力ポート「グラフィック出
力」を有し、該グラフィック出力ポートは「ビデオ入
力」と画素出力経路サブシステム５４の入力ポートの
（図３）「グラフィック入力」に対する入力となる。こ
れらの３つのシフトレジスタ６０、６２、６４は外部の
ソースからのビデオ画素データを入力、および表示装置
への伝送に対する画素出力経路サブシステム５４へのビ
デオ画素データとグラフィック画素データの出力のため
に使用される。入力および出力される画素は同時に１つ
の画素に伝送され、これらシフトレジスタは、ＶＲＡＭ
（ビデオランダムアクセスメモリ）と同様に行に沿って
連続的に構成される。上記シフトレジスタは６４０ビッ
ト幅（後述する３２０ビットレジスタ２個より構成され
る。）である。

【００４０】これらのシフトレジスタはＤＲＡＭバッフ
ァブロックと等しいピッチ間隔であるべきである、すな
わち、各レジスタビット記憶構造が、集積回路において
ＤＲＡＭバッファブロックの４列と等しい物理的な幅で
あるということは重要なことである。

【００４１】シフトレジスタが１２８０ビット幅のピッ
チ間隔の等しいシフトレジスタから構成された時、これ
は６４０ビット形式の２倍の集積回路の領域を必要とす
るが、シフトレジスタへ１２８０画素の全ての線を記憶
することができる。一般的にここで説明された機能的な
方法によって、ピッチ間隔の等しいシフトレジスタの有
効な幅が利用される。

【００４２】それぞれのシフトレジスタは類似の方法で
動作するので、グラフィック出力シフトレジスタ６４の
動作についてのみ、以下に説明する。

【００４３】表示装置がインターバルを再トレースする
間、システムプロセッサは新しい画素の行を表示装置に
出力するよう要求する。ＤＲＡＭフレームバッファ６５
の中の１つのワード線は論理レベルが「ＨＩＧＨ」にな
り、ＤＲＡＭの行が読み出される。この行の３２０ビッ
トは、データバス６８を介して１つのサイクルの中で、
グラフィック出力シフトレジスタ６４に伝送される。シ
ステムが最初の画素に対して要求した時、グラフィック
出力シフトレジスタ６４はデータを順次シフトし出力し
始める。これら３２０画素に対するシフトアウト期間の
間はいつでも、システムは次の３２０画素の組を要求で
きる。次にＤＲＡＭバッファブロックは次の３２０画素
を含んだ行を読みだし、これらを２番目の３２０ビット
グラフィック出力レジスタに書き込む（グラフィック出
力レジスタは２つの３２０ビットレジスタから構成され
ることに注意する）。

【００４４】最初の３２０画素の組が順次読みだされる
と即座に、２番目のグラフィック出力レジスタ６４が読
みだされ始める。次に、２番目のグラフィック出力レジ
スタ６４が読みだされている間はいつでも、その次の３
２０画素が最初の３２０ビットレジスタにロードされ
る。この過程は線を構成する最後のデータが読みだされ
るまで続く（すなわち、最大で、１２８０画素幅の最大
画面の４倍まで）。

【００４５】この実施例において並列に動作する８つの
フレームバッファ５０が存在し、グラフィック画素は１
画素当り８ビットで格納され、１画素あたり１ビットの
みが各グラフィック出力レジスタ６４から必要とされ
る。しかしながら、シフトレジスタのサイクル時間が、
同時に１ビットが出力される場合よりも４倍遅くなるよ
うに４ビットが並列に出力される。約７０Ｈｚのリフレ
ッシュレートで動作する１２８０ｘ１０２４画素の画面
サイズの場合、出力画素レートは１３５ＭＨｚである。
並列な４ビットの出力では、シフトレジスタは３４ＭＨ
ｚでの動作のみが必要であり、これにより実現が容易と
なる。

【００４６】ビデオ出力シフトレジスタ６２はグラフィ
ック出力シフトレジスタ６４と類似の方法で動作すべき
である。該ビデオ出力シフトレジスタ６２はビデオウィ
ンドウに遭遇した時に使用される。システムは、該ビデ
オ出力シフトレジスタ６２がフレームバッファブロック
６５からの更なる３２０ビットのデータをロードされる
タイミングを決定する。このデータはグラフィック出力
レジスタ６４に対し出力される。

【００４７】ビデオ入力シフトレジスタ６０は４ビット
バスで示され、ビデオデータストリームを転送するため
の「ビデオ入力」バスを有する。シフトレジスタ６０
は、それの３２０ビットレジスタの１つがいっぱいにな
るまでビデオデータを計算し、またフレームバッファに
このデータをダウンロードする。この入力ビデオデータ
ストリームは、図２の入力４２に示されているように、
ＶＥＳＡ（ビデオ電子標準協会）のメディアチャンネル
のようなチップ外部のソースからから発生する。それゆ
え、デジタル化されたビデオデータは、画素あたり３２
ビットモードでおいてでさえ、４ビットバスに入力され
相対的に遅い速度で実行される。

【００４８】画素データユニット（ＰＤＵ）７０は、各
フレームバッファブロック６５とピッチ間隔が等しく、
メモリ制御６６と同様に大規模パラレルバス６８に接続
されている。各ＰＤＵは、画素の処理に対して異なった
機能を利用しながら６４０画素が同時に処理されるよう
に６４０ビットを処理する。一般的に、ＰＤＵに対して
任意のビット幅が使用される。しかしながら、６４０の
幅が、この回路がＤＲＡＭ６５とピッチ間隔を等しくす
るためには望ましい（１ＰＤＵビットは各４ＤＲＡＭ列
に対応する）。

【００４９】シフトレジスタに関して、必要とされる集
積回路のチップの領域を最小化は、より大きなスループ
ットとＰＤＵ幅のビット数の最大化の間の関係で決定さ
れる。例えば、３２０ビット幅は、同様の動作を許すた
めに、集積回路の１／２の領域のみを必要とするが、２
倍のサイクル数を必要とする。しかしながら、任意のＰ
ＤＵのビットサイズが選ばれても、それはＤＲＡＭに対
してピッチ間隔が等しくなければならない。

【００５０】ビットマップ画素において実行されるため
に必要な一般的な動作は、１ビットブロック転送であ
る、すなわち、任意の画素ブロックを論理動作を同時に
実行する表示画面上の新しい位置（フレームバッファＤ
ＲＡＭの一部分からまた別の部分へ）へ移動することで
ある。８つのフレームバッファブロックのそれぞれが、
フレーム全体の各画素の１ビットを保持するため、これ
ら転送機能は各フレームバッファブロックに対して全く
局所的であり、８ブロック全てにおいて同時に起こりう
る。垂直方向に移動するために、ＤＲＡＭは１つの行に
アクセスし、これをセンスアンプあるいはＰＤＵレジス
タの中に記憶する、次にこれを別の行に書き戻す。水平
方向に移動するために、システムはＰＤＵレジスタに対
して３２ビットワードでアクセスすることができるため
（本実施例において）、任意の画素が、システムバスを
使用し、３２ビットまでのブロック内を同時に３２の倍
数ごとに、水平方向に移動される。高解像度の移動なた
めに、システムバスを介して各ＰＤＵとメモリ制御６６
にそれぞれ接続されたバレルシフター７２が利用され
る。

【００５１】各フレームバッファブロックに対するメモ
リ制御６６はＤＲＡＭを制御するために標準メモリ制御
回路を含む。またそれは、ＰＤＵ７０の動作に対する命
令デコーダとＰＤＵ７０、バレルシフター７２のアドレ
ス指定と制御を行う回路を含む。

【００５２】メモリ制御６６は領域デコーダを含むべき
である。通常、デコーダは入力の組の１つを選択する。
例えば、２０個の３２ビット幅ＰＤＵ回路に対して、通
常のデコーダは２０個のＰＤＵの中のただ１つのみのア
クセスを許可する。領域デコーダは１つのＰＤＵ、２０
個すべての２つの隣接したアドレスを持つＰＤＵ、ある
いは隣接したアドレスを持つ制限数（すなわち２０）ま
での任意の数のＰＤＵにアクセスすることを許す。これ
により、多くの異なる幅のデータがシステムによりＰＤ
Ｕに書き込まれる。例えば、それにより、システムがシ
ングルサイクルの中で全ての幅のＰＤＵレジスタを消去
することが許される。

【００５３】部分的な領域デコード機能が実行される。
これは、２０個のＰＤＵから１個か、２０個か、あるい
は２個か４個かまたは８個のグループのＰＤＵを選択す
るようないくつかの領域デコード機能を許す。このデコ
ーダを使用する利点は標準的なプリでコードアドレスに
より実行されることである。１ビットの各プリデコード
バスを１に設定することを許可することだけでなく、各
バス上の任意の数のビットを１に設定できる。これは、
密度の高い等しいピッチ間隔を持つ回路において、さら
なる領域を必要とせず、レジスタへの書き込みに対して
ずっと高い自由度を与える。

【００５４】全領域あるいは部分的な領域デコードはＰ
ＤＵに対してのみだけではなく、シフトレジスタとＤＲ
ＡＭそれ自身に対しても利用される。シフトレジスタに
おいて各３２０ビットレジスタの１部分がロードされ、
あるいはメモリに対して書き込まれる。ＤＲＡＭにおい
て、複数のワード線が「ＨＩＧＨ」になることが許され
る。これはメモリのフラッシュ消去またはメモリのサブ
セクションのフラッシュ消去ないしメモリのラージセク
ションへのパターンのロードを許可する。

【００５５】図５は２５６０ｘ５４４ビットのＤＲＡＭ
の詳細なブロック構成図である。ＤＲＡＭブロックサイ
ズは、ビット線の容量とセル容量の比率が妥当な値（１
０のオーダー）のままであるように２７２行に制限され
る（制限されたブロックは構成要素７４に示されてい
る）。センスアンプ７６の行は、標準的なＤＲＡＭのよ
うにＤＲＡＭセル読みだしないし再記録するためのアレ
イの各サイドに沿って配置される。本発明においてビッ
ト線センスアンプは、関連するメモリアレイがアクセス
されていない時にＰＤＵの動作に対する一時的データレ
ジスタのような追加の機能を持つことができる。本実施
例において、Ｘデコーダ７８Ａ、７８Ｂに対するアドレ
スは、「Ｘアドレス」入力線を経由する。これらの中で
１つのデコーダアレイのみが、ある１つの時間において
可能状態となる、すなわち最も重要な「Ｘアドレス」ビ
ットが、Ｘデコーダ７８Ａに対し反転しないで使用さ
れ、Ｘデコーダ７８Ｂの可能状態に対して反転して使用
される。

【００５６】本発明で使用されているＤＲＡＭ７４と標
準的なＤＲＡＭの大きな違いは、広域なデータバス構造
である。標準的なＤＲＡＭにおいて１つのワード線は、
１行のセンスアンプにより１行のセルのアクセスないし
読みだしを許す。次にこれらのセンスアンプの小さいサ
ブセットはＹ選択信号により可能状態となり、該サブセ
ットによりセル内に記憶されたデータをデータバス上に
出力する。データバスは、４ビットあるいは可能であれ
ば８ビット幅でしかなく、センスアンプ上を行とワード
線に対して平行に走っている。Ｙ選択線は、列とビット
線に対して平行に複数のＤＲＡＭアレイとセンスアンプ
の行の上を走っている。

【００５７】本発明において、データバスとＹ選択線の
位置は図６に示されているように物理的に交換される。
この図において、よく知られているようにワード線
（行）８１はビット線（列）８２と直交しその交点に隣
接して、ビット記憶セル８３は、ワード線を介してセル
行が可能状態にされた時に、該行上のセルに記憶された
電荷がビット線に出力されるように接続される。センス
アンプの行はビット線に接続される。よく知られている
ように各センスアンプはビット線ポート、データバスポ
ートないしＹ選択ポートを有する。

【００５８】前述したように従来技術においては、各セ
ンスアンプのデータバスポートに並列に接続されたデー
タバスはワード線に平行に走り、Ｙ選択線はビット線に
平行に走っている。しかしながら、本発明においては、
データバス線８６はビット線に平行に走り、１組は２つ
のセンスアンプのデータバスポートに接続されている。
このように、４ビット線ごとに１つのデータバスの組が
あり多くのデータバスの組により大規模パラレルバス６
８が構成される。

【００５９】一方、Ｙ選択線はセンスアンプ８４に対し
ページモードで作用し、それゆえ、複数のセンスアンプ
が同時に選択される。このようにＹ選択線は多数のセン
スアンプのＹ選択ポートに接続されている。Ｙ選択線
は、ワード線に平行に走り、各データバスに接続された
２つのセンスアンプ８４から１つを選択するために２本
の線のみが必要とされる。

【００６０】図６はさらに、レジスタ６４の代表的な１
つおよびＰＤＵ７０に対する大規模データバス線の拡張
を示す。

【００６１】前述したように、センスアンプ８４はＹ選
択ポートを経由してアドレス指定され、データを同時に
レジスタ６４、ＰＤＵ７０等に対して送信するためにデ
ータをデータバス線に出力する。

【００６２】本実施例の６４０ビット幅のデータバスに
より、データバス上のデータの同時の使用に対してセン
スアンプの１／２が選択される。前述したように、２つ
のＹ選択線８７はワード線の行に平行に走る。６４０ビ
ット幅のＰＤＵに対して走るデータバス線は１サイクル
中での完全なロードと読みだしの実行を許可する。この
方法は任意の数のデータバス線に対して利用される。例
えば、１２８０データバスはすべての行のセンスアンプ
がデータバスに同時にアクセスできるようにビット線に
対して平行に走る。

【００６３】図７は、２０個の３２ビットＰＤＵユニッ
ト９０からなる６４０ビットＰＤＵを示す。各３２ビッ
トＰＤＵは３２個の同一の１ビットＰＤＵから構成され
る。３２ビットＰＤＵユニットのそれぞれは、ＰＤＵア
ドレスとバッファグローバル信号をデコードする専用Ｐ
ＤＵデコーダ９１によって制御される。前述したよう
に、ＰＤＵはＤＲＡＭと１つのＰＤＵに対して４列とい
う間隔の整合性をもつ。ＤＲＡＭ集積回路のレイアウト
において、金属のワード線がポリシリコンのワード線に
接続されているセル間でギャップが設けられている。こ
のギャップはＰＤＵデコーダ９１を位置付けるＰＤＵお
よびＤＲＡＭに対する追加の電源線において使用され
る。

【００６４】図８は、１ビットＰＤＵのブロック構成図
である。１ビットＰＤＵは、ソースレジスタ９３、行き
先レジスタ９４、ブラシレジスタ（ＢｒｕｓｈＲｅｇ
ｉｓｔｅｒ）９５、ＲＯＰ４レジスタ９６およびマスク
レジスタ９７、システムバスインターフェース９９、な
いしＲＯＰ４（４入力ラスター動作）回路９８から構成
される。これらの回路のすべてはデータバスインターフ
ェース１００を経由して大規模パラレルデータバス６８
に接続される。

【００６５】１ビットＰＤＵは、４入力ラスター動作機
能を使用する標準的なビットブロック伝送（ＢｉｔＢｌ
ｔ）コマンドを実行するために必要な最小の回路であ
る。ＢｉｔＢｌｔはもっともよく使われるグラフィック
コマンドであるため、より速くより効果的にこのコマン
ドが実行されるほど、グラフィックプロセッサはより強
力になりうる。本発明により、ＢｉｔＢｌｔコマンドを
１サイクルで実行でき、６４０画素（５１２８ビット）
かそれ以上を同時に処理できる。

【００６６】知られている通り、４入力ＢｉｔＢｌｔコ
マンドは基本的に表示装置上の１つの位置（ソース）か
ら表示装置上の２番目の位置（行き先）へのソースと行
き先の画素の間で定義された論理的動作を伴った画素ブ
ロックのコピーである。例えば、ソース画素は書き込み
が行われる行き先画素との間で、ＡＮＤか、ＯＲか、も
しくはＸＯＲされる。さらに、ブラシ変数は、さらなる
可能な機能のためにソースと行き先画素に対して論理的
に動作する。本構成において、３つの変数に対する任意
の論理的動作はソース、行き先、ブラシの間で出力をマ
スクする４番目の１ビット変数と共に許される。３つの
変数において２５６の可能な論理動作が存在するため、
各ＰＤＵはすべての動作の実行と出力のマスキングを行
う。

【００６７】図８に示された例において、３つの変数は
ソース、行き先、ブラシレジスタ９３、９４、９５の中
で保持され、マスクビットがマスクレジスタ９７の中で
保持される。ＲＯＰ４プロセッサ９８は実際の動作を実
行し、ＲＯＰ４レジスタはＲＯＰ４プロセッサの出力デ
ータを保持する。

【００６８】すべてのＰＤＵユニットのレジスタは２つ
のレジスタバスＲＢ０とＲＢ１に対して２つのポートを
持ち、メモリ（大規模パラレルバス６８を通して）、シ
ステムバス（システムインターフェース９９を介しシス
テムバスＳＢを通して）、あるいは他の任意のＰＤＵレ
ジスタによってアクセスされうる。すべてのレジスタは
同時にＲＯＰ４プロセッサ９８に１つのサイクルで動作
が完遂するように接続されうる。

【００６９】１ビットＰＤＵのレイアウトは図８に示さ
れたレイアウトに従う。レジスタとＲＯＰ４プロセッサ
は列上にありＤＲＡＭに対しておよび互いにピッチ間隔
が等しくされている。２つの異なった金属のバス（１つ
のバスはデータバスとシステムインターフェースへ延
び、１つのバスはＲＯＰ４プロセッサ９８とレジスタを
接続している）はこの回路上を走り、それぞれすべての
レジスタに接続されているが、１つはＲＯＰ４プロセッ
サ９８上で接続が切れている。

【００７０】ＰＤＵのＲＢ０インターフェースが直接的
に大規模パラレルデータバスにインターフェースするた
め、ＤＲＡＭのセンスアンプがＰＤＵの動作に対して一
時的記憶レジスタとして使用することができる。

【００７１】ＰＤＵとシフトレジスタから構成される集
積回路の高い集積度のために、追加の要素を作り、誤り
の発見された要素に取って代わるようなリダンダンシー
（余分な構成要素）を利用することが好ましい。ＤＲＡ
Ｍに対しては、よく知られている修復技術を使用して、
使用されていないＤＲＡＭセルの追加の列とセンスアン
プが誤りの見つかったものに取って代わるような列のリ
ダンダンシーが使用されるべきである。

【００７２】図９は、ソース、行き先、ブラシ、および
ＲＯＰ４レジスタに対して使用される回路の概略図であ
る。レジスタをできるだけ小さくするために、それらが
４列のＤＲＡＭと等しいピッチ間隔であるため、レジス
タは交差した１対のインバータ１０２から構成されるべ
きであることが望ましい。この回路にアクセスするため
に、２組のＮＭＯＳ型電界効果トランジスタ（ＦＥＴ）
が使用されるのが好ましい、各組のトランジスタはそれ
ぞれのゲートを１ビットＰＤＵに対するＲＢ０＿ＡＣＣ
とＲＢ１＿ＡＣＣ線入力に接続され、それぞれのソース
は互いに接続され、インバータ１０２のそれぞれのポー
トの１つに接続されており、１組のそれぞれのドレイン
はＲＢ０とＲＢ１のリード線に接続される（前述）、他
の組のドレインは２つのバスの位相が反転したＲＢ０
＿、ＲＢ１＿のリード線に接続されている。相互結合さ
れた１組のインバータの反対の極性を持った共通ソース
はそれぞれ１ビットＰＤＵに対するＰＲとＰＲ＿リード
線入力に接続されている。

【００７３】ＰＤＵのレイアウトのために、２ポートレ
ジスタが使用される。また、すべてのレジスタをＲＯＰ
４プロセッサに接続するためにバスが使用される。２ポ
ートの各ＰＤＵレジスタによって、レジスタにアクセス
するための最大の柔軟性が得られ、これらのレジスタは
すべて同じ設計であるため、１つのレジスタに対しての
み実施されればよい。

【００７４】このレジスタの設計は多くの点でＤＲＡＭ
のセンスアンプに類似しているということが理解でき
る。このように、このレジスタがインバータ１０２に対
し過剰電圧をかけることにより書き込まれた場合、５１
２８個のレジスタに同時に書き込む時に多大な電力が消
費される。それゆえ、インバータは、不当な力による過
剰な電圧が各ビットにかからないような方法で書き込ま
れるのが好ましい。

【００７５】書き込みにおいて、相互結合されたインバ
ータは、最大電圧（ＶＤＤ）電源（以下、電源と称す）
と接地（ＶＳＳ）に接続されるよりも、ＰＲ線とＰＳ＿
線に接続される。書き込みは、ＰＲ線とＰＳ＿線を１／
２ＶＤＤに等しくすることにより始まる。次に入力デー
タがレジスタバスに与えられる。選択線ＲＢ０＿ＡＣＣ
あるいはＲＢ１＿ＡＣＣは論理的に「ＨＩＧＨ」にな
り、最終的にＰＲとＰＳ＿線は過度に速い立ち上げ時間
を伴わず徐々にそれぞれＶＤＤとＶＳＳになる。

【００７６】ＦＥＴにアクセスするＮＭＯＳはＶＤＤを
通過させないが、ＶＤＤ−Ｖｔの値は通過させるという
ことに注意すべきである。ここでＶｔはＦＥＴの動作し
きい電圧値である。レジスタを読み込む時のこの問題を
解決するため２つの方法がある。

【００７７】最初の方法において、レジスタバスに対し
て、読み込み動作前にあらかじめＶＤＤの電圧が加えら
れる。しかしながら、この動作に対する５１２８個の別
々のバス上のＶＳＳに対する相互結合の適当な側を落と
すために必要な電源電圧は非常に高いので、以下に述べ
る第２の方法が好ましい。

【００７８】第２の方法において、電圧ＶＰＰを供給す
ることができる電源が、レジスタをアクセスするために
使用される。ＶＰＰはチップ内あるいはチップ外で生成
され、ＶＤＤよりも高いＶｔ電圧よりもわずかに高い電
圧である。レジスタをアクセスするため、ＲＢ０＿ＡＣ
ＣとＲＢ１＿ＡＣＣの電圧が上げられた時、それらはＶ
ＰＰとなるまで電圧を上げられまた、結果としてＲＢ０
とＲＢ１バスの上の電圧はＶＤＤになる。ＶＰＰ電源は
５１２８レジスタを同時にアクセスするために十分に強
力でなくてはならない。これを可能とするために、ＲＢ
０＿ＡＣＣとＲＢ１＿ＡＣＣは最初のＶＤＤまでの引上
のタイミングを合わし、次にＶＰＰ電圧電源がこれらの
線をＶＤＤからＶＰＰへ引き上げる。

【００７９】図１０は、マスクレジスタを示したもので
ある。このレジスタは図９に示したレジスタ構成と、３
番目のポート、ＤＡＴＡ、ないしＲＯＰ４プロセッサに
直接接続されるＤＡＴＡ＿を含むことを除けば同じもの
である。

【００８０】図１１は、ＲＯＰ４プロセッサのブロック
構成図である。命令（例えば、入力バスＲＯＰ３上にお
いて、３入力上で２５６の論理動作を指示する）は、８
対１マルチプレクサ１０６を使用することにより実行さ
れる。ＲＯＰ３バスは８ビットバスであり、即ち命令は
マルチプレクサ１０６に対する入力データとして使用さ
れる８ビットである。３つのレジスタ９３、９４、９５
からの３つの値（マルチプレクサ１０６のそれぞれの入
力に対応するＳＲＣ，ＳＲＣ＿，ＢＲＵＳＨ，ＢＲＵＳ
Ｈ＿，ＤＥＳＴ，ＤＥＳＴ＿線によって伝送される）は
マルチプレクサに対する線を選択する時に使用される。
２対１マルチプレクサ１０８に対するマスクレジスタ入
力、ＭＡＳＫ、ＭＡＳＫ＿は、ＲＯＰ４の出力線ＯＵ
Ｔ、ＯＵＴ＿上への出力に対するマルチプレクサ１０６
の出力の選択か、あるいはＤＥＳＴと名付けられたポー
トに接続する経路を介して行き先値をそれ自身に戻す古
い行き先値の書き込みを決定する。

【００８１】図１２は、８対１マルチプレクサの概略図
である。ここで複数（８）のパラレル線（１つの線がＲ
ＯＰ３バスの１つの線を形成する）上のＦＥＴ１１０
は、それらのソースをドレイン回路に直列に接続され、
前述した選択方法に従い、ゲートはソース、行き先、ブ
ラシレジスタに接続された線に接続されている。パラレ
ル線の反対の端は１つにまとめて接続され、またマルチ
プレクサの出力に接続される。集積回路のレイアウトを
小さく保つために、ＮＭＯＳ通過トランジスタが、以前
に説明した実現において使用される一方で、標準的なＣ
ＭＯＳロジックあるいはＣＭＯＳ伝送ゲートを使用する
ことにより、マルチプレクサの他の実現が使用される。

【００８２】図１３は、２対１マルチプレクサ実現の概
略図である。ＮＭＯＳ型ＦＥＴ１１２Ａ、１１２Ｂの組
のゲートはそれぞれ２ビットバスＲＯＰ４の線（図１１
のＭＡＳＫ、ＭＡＳＫ＿のリード線に対応した）に接続
される。ＦＥＴ１１２Ａのドレインは、ＲＯＰ３＿ＯＵ
Ｔ線を介して８対１マルチプレクサ１０６の出力に接続
され、ＦＥＴ１１２ＢのドレインはＤＥＳＴポートに接
続される。ＦＥＴ１１２Ａ、１１２Ｂは共に出力ポート
ＯＵＴ、インバータ１１４の入力、出力ポートＯＵＴ＿
に接続される出力に接続される。

【００８３】ＮＭＯＳ型ＦＥＴがＶＤＤ−Ｖｔのみを通
過させるということから、２対１マルチプレクサにおい
てインバータ１１４を通してしきい損失が存在するとい
うことに注意すべきである。それゆえ、２対１マルチプ
レクサにおいてインバータのしきい値は（ＶＤＤ−Ｖ
ｔ）／２に設定されるべきである。それゆえ、もしＯＵ
Ｔリード線が論理的に「ＨＩＧＨ」レベルになった時、
それは、ＶＤＤ−Ｖｔの電圧になる。しかしながら、Ｒ
ＯＰ４レジスタが上述したタイプであるので、この電圧
と接地の差を容易に検出できる。それゆえ、最大のＶＤ
Ｄ値は、ＲＯＰ４制御装置の出力データが保存された
時、そのレジスタに再記憶される。

【００８４】図１４はデータバスインターフェース１０
０の構成概略図である。ＤＲＡＭデータバス（ＤＢ、Ｄ
Ｂ＿）とＰＤＵレジスタバス（ＲＢ、ＲＢ＿）間のイン
ターフェースは図８に示されている。この回路はＤＲＡ
Ｍのセンスアンプにアクセスするビット線に対する回路
に類似している。ＡＣＣＥＳＳ線を介して可能状態にさ
れるゲートを持つ２つのＮＭＯＳ型ＦＥＴ１８０Ａ、１
８０Ｂは、ソース・ドレイン回路を通して、データバス
ＤＢ、ＤＢ＿がレジスタバスＲＢ、ＲＢ＿を駆動、ある
いはレジスタバスがデータバスを駆動するのを許可す
る。

【００８５】ＦＥＴ１８１、１８２Ａ、１８２Ｂにおい
て、それらのゲートはＥＱＵ線に接続されており、ソー
ス・ドレイン回路はそれぞれ、（ＤＢ、ＤＢ＿）、（Ｖ
ＢＬＰ、ＤＢ）、（ＶＢＬＰ、ＤＢ＿）にアクセスし、
ＥＱＵ線に制御信号が現われた時、ソース・ドレイン回
路を通して、データバスを共通電圧ＶＢＬＰに等しくす
る。このように電圧を等しくすることは、センスアンプ
あるいはレジスタバスがデータバスＤＢ、ＤＢ＿に書き
込む前に必要である。ＶＢＬＰはＶＤＤ／２に等しく、
レジスタバスが書き込む前に、データバスに対するこの
中間電圧でのプリチャージを許す。もし、データバスが
レジスタ線に書き込む場合、レジスタバスはＶＤＤ／２
にプリチャージされなければならない、また上記回路
は、システムバスインターフェース９９の中にある（図
８）。

【００８６】ＤＲＡＭへの書き込みに対しては、以下の
順序に従うｉ）システムバスインターフェース９９を使用してレジ
スタバスがＶＢＬＰ＝ＶＤＤ／２にプリチャージされ
る。ｉｉ）ＰＤＵの１つのレジスタが、レジスタの電圧値ま
でレジスタバスを駆動するように、レジスタバスに対し
て可能状態にされる。同時にデータバスはデータバスイ
ンターフェース１００を使用してＶＤＤ／２にプリチャ
ージされる。ｉｉｉ）レジスタバスがレジスタを駆動するために、Ｄ
Ｂ＿ＡＣＣＥＳＳ信号が「ＨＩＧＨ］になる。同時にア
ドレス指定されたＤＲＡＭのセンスアンプはＶＤＤ／２
にプリチャージされる。ｉｖ）センスアンプが、データバスがセンスアンプに対
して書き込みができるように、データバスに対して可能
状態にされる。同時にビット線はＶＤＤ／２にプリチャ
ージされる。ｖ）センスアンプが、センスアンプの電圧値までビット
線を駆動するように、ビット線に対して可能状態にされ
る。同時にワード線は、ビット線がアクセスしたセルに
書き込みができるように論理的に「ＨＩＧＨ」レベルに
なる。メモリの読みだしは逆の順序になる。

【００８７】図１５は図８に示されたシステムバスイン
ターフェース９９の概略図である。該システムバスイン
ターフェース９９は、レジスタバス線ＲＢ、ＲＢ＿をプ
リチャージし、ＶＢＬＢ、ＥＱＵ、ないしＲＢおよびＲ
Ｂ＿に接続され、図１４（図１４のＤＢ、ＤＢ＿線に対
してＲＢ、ＲＢ＿バス線に入れ替える）の回路の中のＦ
ＥＴ１８１、１８２、１８２Ｂと類似の方法で動作する
３つのＮＭＯＳ型ＦＥＴ１８４、１８５Ａ、１８５Ｂか
らなる。

【００８８】図１５の回路はまた、ＳＢ線からのＲＢ、
ＲＢ＿線の間において、３状態反転バッファ１８８、１
８９からなる単一終了３状態バスインターフェースに対
する微分を含み、バッファ１８８はＳＢ入力線上の信号
を反転し、バッファ１８８、１８９からの微分出力を生
じるインバータ１９０と直列に接続されている。バッフ
ァ１８８、１８９はＲＷ＿ＡＣＣバスを介して可能状態
にされる。

【００８９】３状態バッファ１９１はバッファ１８９に
対して逆の平行な方向で接続され、ＲＢ＿バス線からの
ＳＢ線を駆動し、ＲＷ＿ＡＣＣを介して可能状態にされ
る。

【００９０】上述した回路は、微分レジスタバスＲＢ、
ＲＢ＿が単一終了ＳＢバスに対する読みだしまたは書き
込みを可能とする。

【００９１】図１６は、図４に関連した２ｘ３２０ビッ
トシフトレジスタを説明したブロック構成図である。シ
フトレジスタは制御バスを介して制御回路１１８に接続
された２つの同一の３２０ビットシフトレジスタセグメ
ント１１６からなる。各シフトレジスタセグメント１１
６は２ポートが好ましく、大容量パラレルデータバス６
８を介してＤＲＡＭに接続した３２０ビット読みだし／
書き込みパラレルポートＤＢ、ＤＢ＿と、データをシフ
トイン／アウトするための４ビット読みだし／書き込み
シリアルポートＳＨ＿ＤＡＴＡ、ＳＨ＿ＤＡＴＡ＿を持
つ。

【００９２】制御回路１１８は、シフトレジスタに対し
て、２つのアドレスをプリデコードする（各ポートに対
して１つ）。プリデコードアドレスは最終デコーダに対
し必要とされる回路を制限するために使用され、またパ
ラレルポートに対し領域デコーダを実現する。

【００９３】図１７は図１６に関連した３２０ビットシ
フトレジスタを説明したブロック構成図である。それ
は、それぞれ専用のデコーダとイネーブル回路１２２を
伴った１０個の３２ビットシフトレジスタユニット１２
０からなる。前述したように、データバスは領域デコー
ダあるいは改変された領域デコーダを使用して３２ビッ
トでアクセスされる。それゆえ、単一サイクルの中で、
１つの３２ビットブロックがアクセスされるか、１０個
の３２ビットブロック全てがアクセスされるか、あるい
はこれらのブロックのいくつかがアクセスされる。シリ
アルポートが４ビットアクセスに制限されているため、
この実施例において、１つの３２ビットシフトレジスタ
のみが上記アクセスにより可能状態にされる。

【００９４】ＰＤＵに関して言えば、１２８列ごとに１
つのデコーダが存在する。それゆえに、デコーダとイネ
ーブル回路１２２は、集積回路の中のＤＲＡＭセル間の
ワード線のストラップがあるレジスタ間の空き領域に配
置される。

【００９５】図１８は図１７に関連した３２０ビットシ
フトレジスタにおいて使用されるシングル３２ビットシ
フトレジスタユニットを説明したブロック構成図であ
る。図示されたように直列に接続された８つの４ビット
レジスタ１２４から構成され、ＮＡＮＤゲート１２５か
らなるシリアルポートデコーダは制御回路１１８（図１
６）に接続された入力を持ち、その出力はインバータ１
２６の入力に接続され、該インバータの出力はレジスタ
１２４のアクセスポートに接続されている。レジスタ１
２４は、等しいピッチ間隔で、非常に小さくなければな
らなく、２つのポートを持ち、同じクロックタイミング
で動作するというＰＤＵレジスタに対するものと同じ制
限を持っている。それゆえ、各レジスタは、ＰＤＵ中に
あるものと同じものである。

【００９６】図１９は図３に示された出力経路サブシス
テム５４のブロック構成図である。このサブシステム
は、画素のフォーマットおよび制御のよく知られた機
能、参照テーブルを使用した色に対する論理画素の翻
訳、ないし表示装置への出力に対するデジタルの色信号
のアナログ値への変換を実現する。しかしながら、従来
技術との比較においては、フレームバッファと同様、同
じチップ内に集積されており、またそのためにＤＲＡＭ
プロセスの中で設計される。

【００９７】グラフィック画素データとビデオ画素デー
タは、「グラフィック」と「ビデオ」バス上でフレーム
バッファの中のシフトレジスタから４つの８ビット画素
を同時に受信し、グラフィックフォーマッタ１３０とビ
デオフォーマッタ１３１へ出力される。該フォーマッタ
において、画素は、１サイクル１画素のデータ流れを可
能にするためにフォーマットされ、再度タイミングが合
わされる。最終的なビデオ信号は、ＹＵＶのようなフォ
ーマットのビデオ信号がＲＧＢに変換される色領域変換
器３３に与えられる。

【００９８】フォーマットされたグラフィックデータは
グラフィックフォーマッタ１３０からグラフィックデー
タ参照テーブル１３５へ出力され、そこでは、論理８ビ
ット画素値が３つの８ビット値に変換される。色領域変
換器の出力はビデオ参照テーブル１３７に与えられる。
ビデオ信号がすでにＲＧＢの形式であるため、該テーブ
ル１３７は画素の色のガンマ補正に対してのみ使用され
る。これらの参照テーブルは２５６ｘ２４ビットＳＲＡ
Ｍによって実現される。

【００９９】上記参照テーブル１３５、１３７の出力
は、以下のように、表示装置への出力に対してグラフィ
ックあるいはビデオ信号の２つのうちの１つを選択する
マルチプレクサ３９の入力に与えられる。

【０１００】フレームバッファグラフィック領域内で、
特別な８ビットの値は、他の値がそうするように画素の
色を示すのではなく、ビデオウィンドウの端を示す。こ
の画素値は表示装置にグラフィックデータではなくビデ
オデータが送られることを示す。これを実現するため
に、ビデオキーカラーレジスタ１４１は、システムバス
ＳＹＳから受信した特別なビット値を記憶する。グラフ
ィックフォーマッタ１３０の出力からのグラフィック画
素はコンパレータ（比較器）１４３の入力の１つに与え
られる、すなわち、レジスタ１４１に記憶された特別な
ビット値がコンパレータ１４３のもう一方の入力に与え
られる。コンパレータ１４３は特別ビット値のグラフィ
ックデータを比較し、またフレームバッファからのビデ
オウィンドウのビット値の端はコンパレータによって検
出され、出力制御回路１４５に対し信号を出力する。出
力制御は、ビデオ入力信号をグラフィック入力信号の代
わりにその出力に渡すことにより、マルチプレクサ３９
にスイッチ信号を出す。出力信号はマルチプレクサ１４
７に与えられる。ビデオウィンドウの反対の端は、リー
ディング端と類似の方法で検出される。

【０１０１】カーソル定義データはスタティックランダ
ムメモリ（ＳＲＡＭ）１４９に記憶され、読み出し出力
が制御信号１４５を出力するために「カーソル」入力に
与えられる。システムプロセッサは、カーソルがある位
置を検出し、それはカーソルアドレス回路１５１をアド
レスＣＵＲ＿ＲＯＷによって可能状態にし、ＳＲＡＭ１
４９にアドレスを与える。ＳＲＡＭから受信したデータ
から、出力制御１４５は、カーソル前景色（カーソル前
景色レジスタ１５３によって記憶されシステムバスＳＹ
Ｓから受信したデータを定義する）、後景色（カーソル
後景色レジスタ１５５によって記憶されシステムバスＳ
ＹＳから受信したデータを定義する）、グラフィック参
照テーブル１３５からのグラフィック画素、ビデオ参照
テーブル１３７からのビデオ画素もしくは、グラフィッ
ク画素またはビデオ画素（もしカーソルが反転ビデオモ
ードであれば）の反転の中のどれを表示装置に送信する
か、もしくは上記回路からのその入力が出力に渡される
ものを制御するためにマルチプレクサ１４７に制御信号
を与えるかを決定する。

【０１０２】マルチプレクサ１４７からの出力データは
３つの８ビットデジタルアナログ変換器１５７に与えら
れ、データはそれぞれ赤、緑、青のＲＧＢ信号に変換さ
れビデオモニターの使用に対し、赤、緑、青のポートに
出力される。

【０１０３】本発明により消費される電力は、電力を浪
費する多数の回路が同時に動作するために最小であるべ
きであるということに注意すべきである。例えば、５１
２８までＰＤＵは同時に動作する。本発明において電力
の浪費を最小にする特別な技術の１つはここで説明され
たようなレジスタの構成、構造、動作を使用することで
ある。この方法において、バスはＶＳＳの振れに対する
最大のＶＤＤより小さい値をもち、データはさらに検出
され最大論理値で記憶される。

【０１０４】本発明の２番目の高い電力利用部分は大容
量で広域なデータバスである。５１２８までデータバス
は同時にアクセスされる。もしＶＳＳ電圧の振れに対す
る最大のＶＤＤがすべてのこれらのデータバス上で許さ
れれば、大量の電力が必要とされるであろう。

【０１０５】図２０はこれらのデータバスにおいて使用
された電力を最小化するための回路を示す。データバス
電圧を制限する回路自己時間は最大ＶＤＤよりずっと小
さい値までゆれる。

【０１０６】相互結合インバータ１５９Ａ、１５９Ｂは
それぞれセンスアンプの送信と受信を形成する。アクセ
スＦＥＴ１６１を介してデータバスリード線の対ＤＢと
ＤＢ＿に連結されている。電源入力はＰＲ＿ＴとＰＳ＿
Ｔリード線にそれぞれ接続されアクセスＦＥＴ１６１の
ゲートはセンスアンプの送信のためのＤＢ＿ＳＥＬ＿Ｔ
リード線とセンスアンプの受信のためのＤＢ＿ＳＥＬ＿
Ｒリード線にそれぞれ接続されている。これらは、同時
に動作する６３９個の同一のセンスアンプに沿ってフレ
ームバッファの中に位置する。

【０１０７】ダミーデータバス、ＤＤＢ、ＤＤＢ＿とそ
れに接続する以下に述べる他の回路が、本当のデータバ
ス上の電圧がセンスアンプを読み出すためにそれの受信
を可能にするために十分に分割される時を決定するため
に使用される。これらの他の回路はメモリ制御の中に位
置する。

【０１０８】ＦＥＴ１６４は保護ダイオードのように動
作する。データバスに対するレジスタ転送を実行する前
に、データバスは最初に、ＶＤＤ／２のような所定のプ
リチャージ電圧にＥＱＵ信号を出力することにより、プ
リチャージされなければならない。本当のデータバスＤ
Ｂ、ＤＢ＿とダミーデータバスＤＢ、ＤＢ＿はプリチャ
ージ回路１６９、１７０を介して前述した方法でプリチ
ャージされる。データが転送される各レジスタビット
は、ＤＢ＿ＳＥＬ＿Ｒ制御信号が、プリチャージされた
データバスがレジスタノートに対しプリチャージ電圧ま
でチャージすることを可能にすることにより、もしく
は、示されたように同時にＰＳ＿ＲとＰＲ＿Ｒ制御線を
指定した時に、各レジスタビットにおいて各々のプリチ
ャージトランジスタを使用することにより、プリチャー
ジされなければならない。

【０１０９】データバスのプリチャージとレジスタのプ
リチャージができなくなった後、送信センスアンプ１５
９Ａは最初に電荷をデータバスＤＢとＤＢ＿に出力する
ように可能状態にされる。受信センスアンプはこの間、
ＰＲ＿ＲとＰＳ＿Ｒリード線を強制的にＶＤＤ／２の電
圧にすることにより均一にされる。データバスがチャー
ジされる時、ダミーデータバスも、ＦＥＴ１６５を通し
てダミーデータバスＤＤＢ、ＤＤＢ＿にアクセスするＦ
ＥＴ１６３を介して同時にチャージされる。ＦＥＴ１６
３、１６５は、センスアンプ１５９Ａの中のＦＥＴと同
じサイズでありまたそれぞれＦＥＴ１６１にアクセスす
るべきである。

【０１１０】差動アンプ１６７はダミーデータバスに接
続されており、該データバスはダミーデータバス（ここ
では本当のデータバス）が読み出し可能である時を検出
する大きさに作られる。その大きさは、マージンが任意
の２つのデータバスの差をカバーするように含まれるよ
うに作られなければならない。

【０１１１】ダミーデータバスが常に既知の方向に移動
することより、作動アンプは所定のオフセットで設計さ
れる。ＤＤＢ電圧はＤＤＢ＿がＶＳＳまで変化する間Ｖ
ＤＤまで変化する。オフセットの設定の１つの方法は、
例えば、トランジスタ１６８とトランジスタ１６９を等
しく、しかし２００ｍＶから５００ｍＶのオフセットを
設定するためにトランジスタ１７０の長さに対する幅の
割合い（Ｗ／Ｌ）を１７１より小さくすることである。

【０１１２】差動アンプが読み出し可能信号を検出した
時、ＤＢ＿ＯＫリード線上のデータバスＯＫ信号が活動
状態にされる。この信号は送信センスアンプ１５９Ａを
不可能状態にし、受信センスアンプ１５９Ｂを可能状態
にするために使用される。

【０１１３】プリチャージ回路１７２はセンスアンプ１
５９Ｂをプリチャージするために回路１６９の代わりに
選択的に使用され、ＦＥＴ１６１とセンスアンプ１５９
Ｂのインターフェースに接続される。プリチャージ回路
１７２は、使用されている時は、プリチャージ回路１６
９と類似の方法でＶＢＬＰ電圧線とＥＱＵ可能線に接続
される。

【０１１４】この方法において、データバス電圧はデー
タの正確な読み出しに必要な電圧以上に上昇しないよう
制限される、それはほとんど常にＶＤＤより小さく、結
果としてかなりの電圧が節約でき浪費を防げる。

【０１１５】本発明において、当業者は、前述した実施
例の別の構成、具体例、あるいはバリエーションを考え
ることができる。請求の範囲で記載されていることは、
すべて本発明の一部分として考えられる。

【図面の簡単な説明】

【図１】従来技術に基づいた基本的パーソナルコンピ
ュータのアーキテクチャーのブロック構成図。

【図２】本発明におけるパーソナルコンピュータの表
示プロセッサの一部分のブロック構成図。

【図３】本発明における実施例のフレームバッファと
画素出力経路サブシステムのブロック構成図。

【図４】フレームバッファサブシステムの一部分を形
成するために使用される１つのフレームバッファブロッ
クのブロック構成図。

【図５】１つのフレームバッファのＤＲＡＭの詳細な
ブロック構成図。

【図６】行、列、センスアンプ、データバス線および
Ｙ選択線の位置を示すＤＲＡＭの部分的に概略図を部分
的にブロック構成を表す図。

【図７】画素データユニット（ＰＤＵ）のブロック構
成図。

【図８】図７の画素データユニット（ＰＤＵ）を構成
するものと同等の１ビットＰＤＵのブロック構成図。

【図９】図８の１ビットＰＤＵの中で使用されてい
る、ソースレジスタ、行き先レジスタ、ブラシレジスタ
あるいはプロセッサのレジスタの概略図。

【図１０】マスクレジスターの概略図。

【図１１】ＲＯＰ４プロセッサーのブロック構成図。

【図１２】８対１マルチプレクサの実現概略図。

【図１３】２対１マルチプレクサの実現概略図

【図１４】図８に示されたデータバスインターフェー
スの構成概略図。

【図１５】図８に示されたシステムバスインターフェ
ースの構成概略図。

【図１６】図４に関連した任意の２つの３２０ビット
シフトレジスタのブロック構成図。

【図１７】図１６に関連した１つの３２０ビットシフ
トレジスタのブロック構成図。

【図１８】図１７で説明されている３２０ビットシフ
トレジスタの中で使用される１つの３２ビットシフトレ
ジスタのブロック構成図。

【図１９】図３で示されている出力経路サブシステム
のブロック構成図。

【図２０】本発明における、大規模パラレルデータバ
スの中で使用される電源パワーを最小にするための回路
図。

【符号の説明】

１ＣＰＵ、３ＩＳＡバス、５ＲＯＭ、７ＲＡ
Ｍ、９ディスク、１０プリンター、１１キーボー
ド、１２指示装置、１３表示装置、１５システム
バス、１７バッファ、１９ビデオインターフェー
ス、２１グラフィックプロセッサ、２３参照テーブ
ル（ＬＵＴ）、２７，４７描画装置、２８，４０表
示プロセッサ、２９ＣＲＴ制御装置、３１ＶＲＡ
Ｍ、３３データバス、３９，１０６，１４７マルチ
プレクサ、４１，４２，５２バス、４４ＤＲＡＭ、４
５画素論理システム、４６画素プロセッサ、４８，
５８ビデオ入力フォーマッタ、４９ＲＡＭＤＡＣ、
５０フレームバッファ、５４画素出力経路サブシステ
ム、５６フレームバッファ制御、６０ビデオ入力シ
フトレジスタ、６２ビデオ出力シフトレジスタ、６４
グラフィック出力シフトレジスタ、６５ＤＲＡＭ、
６６メモリ制御、６８大規模パラレルバス、７０，
９０画素データユニット（ＰＤＵ）、７２バレルシ
フター、７４ＤＲＡＭ、７６，８４センスアンプ、
７８Ａ，７８ＢＸデコーダ、７９，１９０インバー
タ、８１ワード線（行）、８２ビット線（列）、８
３ビット記憶セル、８６データバス、８７Ｙ選択
線、９１ＰＤＵデコーダ、９３ソースレジスタ、９４
行き先レジスタ、９５ブラシレジスタ、９６ＲＯ
Ｐ４レジスタ、９７マスクレジスタ、９８ＲＯＰ
４、９９システムバスインターフェース、１００デ
ータバスインターフェース、１０２，１１４，１２６イ
ンバータ、１０４，１１０，１１２Ａ，１１２Ｂ，１６
１，１６３，１６４，１６５，１８０Ａ，１８０Ｂ，１
８１，１８２Ａ，１８２Ｂ，１８４，１８５Ａ，１８５
Ｂ電界効果トランジスタ（ＦＥＴ）、１０８２対１
（２ｔｏ１）マルチプレクサ、１１６シフトレジス
タ、１１８制御回路、１２０３２０ビットシフトレ
ジスタ、１２２イネーブル回路、１２４４ビットシ
フトレジスタ、１２５ＮＡＮＤゲート、１３０グラ
フィックフォーマッタ、１３１ビデオフォーマッタ、１
３３色領域（カラースペース）変換器、１３５グラ
フィック参照テーブル、１３７ビデオ参照テーブル、
１４１ビデオキーカラーレジスタ、１４３コンパレ
ータ（比較器）、１４５出力制御、１５１カーソル
アドレス回路、１５３カーソル前景色レジスタ、１５
５カーソル後景色レジスタ、１５７デジタル・アナ
ログ（Ｄ／Ａ）変換器、１５９Ａ送信センスアンプ、
１５９Ｂ受信センスアンプ、１６７差動アンプ、１
６９，１７０，１７２プリチャージ回路、１８８，１
８９，１９１３状態反転バッファ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年４月３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】

【作用および効果】本発明は、Ｗｉｎｄｏｗｓ３．
１、Ｃｈｉｃａｇｏ（Ｗｉｎｄｏｗｓ４）、Ｗｉｎｄ
ｏｗｓＮＴのようなビットマップ画素グラフィックシ
ステムを使用する任意の表示装置を制御するために使用
することができる。後述する本発明の説明により、設計
が任意の表示の大きさに対しサポートできることが理解
できる。ここで説明する実施例は、１２８０ｘ１０２４
画素の表示サイズに対し行われている。また、実施例は
６４０ｘ４８０画素のＶＧＡ表示に対する原色（１画素
当たり２４ビット）をサポートするために使用すること
ができる。これらのチップの中の３つを１組として、１
２８０ｘ１０２４画素まですべてのビット配置画面に対
する原色をサポートするために同時に動作させることが
できる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００６３

【補正方法】変更

【補正内容】

【００６３】図７は、３２ビットＰＤＵユニット９０と
専用ＰＤＵデコーダ９１を示す。６４０ビットＰＤＵ
は、２０個の３２ビットＰＤＵユニット９０からなる。
３２ビットＰＤＵのそれぞれは、３２個の同一の１ビッ
トＰＤＵから構成される。３２ビットＰＤＵユニットの
それぞれは、ＰＤＵアドレスとバッファグローバル信号
をデコードする専用ＰＤＵデコーダ９１によって制御さ
れる。前述したように、ＰＤＵはＤＲＡＭと１つのＰＤ
Ｕに対して４列という間隔の整合性をもつ。ＤＲＡＭ集
積回路のレイアウトにおいて、金属のワード線がポリシ
リコンのワード線に接続されているセル間でギャップが
設けられている。このギャップはＰＤＵデコーダ９１を
位置付けるＰＤＵおよびＤＲＡＭに対する追加の電源線
において使用される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００９５

【補正方法】変更

【補正内容】

【００９５】図１８は、４ビットレジスタ１２４と、Ｎ
ＡＮＤゲート１２５からなるシリアルポートデコーダと
を示す。図１７に関連した３２０ビットシフトレジスタ
において使用されるシングル３２ビットシフトレジスタ
は、図示されたように直列に接続された８つの４ビット
レジスタ１２４から構成され、ＮＡＮＤゲート１２５か
らなるシリアルポートデコーダは制御回路１１８（図１
６）に接続された入力を持ち、その出力はインバータ１
２６の入力に接続され、該インバータの出力はレジスタ
１２４のアクセスポートに接続されている。レジスタ１
２４は、等しいピッチ間隔で、非常に小さくなければな
らなく、２つのポートを持ち、同じクロックタイミング
で動作するというＰＤＵレジスタに対するものと同じ制
限を持っている。それゆえ、各レジスタは、ＰＤＵ中に
あるものと同じものである。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図７】画素データユニット（ＰＤＵ）を説明するた
めのブロック構成図。

【図１０】マスクレジスターの概略図。

【図１１】ＲＯＰ４プロセッサーのブロック構成図。

【図１２】８対１マルチプレクサの実現概略図。

【図１３】２対１マルチプレクサの実現概略図

【図１７】図１６に関連した１つの３２０ビットシフ
トレジスタを説明するためのブロック構成図。

【図１８】図１７で説明されている３２０ビットシフ
トレジスタの中で使用される１つの３２ビットシフトレ
ジスタを説明するためのブロック構成図。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図２０

【補正方法】変更

【補正内容】

【図２０】

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェイムズ・ダービーシャイアーイギリス、シービー４・５エルビー、ケンブリッジ、ウィリンガム、ロング・レイン９番 (72)発明者ピーター・ギリンガムカナダ、ケイ２ケイ・２ケイ９、オンタリオ、カナタ、スレイト・クレセント43番 (72)発明者ランディ・トーレンスカナダ、ケイ１ワイ・４ティ４、オンタリオ、オタワ、ヒルダ・ストリート41番アパートメント204 (72)発明者コーマック・オコーネルカナダ、ケイ２ケイ・１ビー６、オンタリオ、カナタ、ジャクソン・コート27番

Claims

【特許請求の範囲】

【請求項１】シングルチップ表示プロセッサにおい
て、（ａ）グラフィック画素データとビデオ画素データ
の少なくとも１つを記憶するダイナミックランダムアク
セスメモリ（ＤＲＡＭ）と、（ｂ）ＤＲＡＭと同じ集積
回路（ＩＣ）に集積され、上記画素データを処理する画
素データユニット（ＰＤＵ）とから構成され、（ｃ）上
記ＩＣは、ＤＲＡＭから上記ＰＤＵへ同時に画素データ
のブロックを転送する大規模パラレルバスを含み、上記ＰＤＵが処理された画素データを結果として表示す
るために画素データのブロックを処理することを特徴と
するシングルチップ表示プロセッサ。
【請求項２】請求項１に記載のものであって、上記Ｄ
ＲＡＭは、ワード線の行と、上記ワード線の行と直交す
るビット線の列と、上記画素データビットの記憶のため
に上記ビット線とワード線に接続されるビット記憶セル
と、上記ビット線に接続されたセンスアンプの行と、セ
ンスアンプのグループの動作を可能状態にするために複
数の上記センスアンプの上記グループに接続されたセン
スアンプ選択線とから構成され、上記センスアンプと選
択線は上記ワード線に対し並列なＩＣチップによって支
持され、データバス線はそれぞれセンスアンプの出力に
接続されている上記大規模パラレルバスを含みビット線
に対し並列なＩＣチップによって支持され、ＰＤＵが所
定のビット線列数に等しいピッチ間隔であることを特徴
とするプロセッサ。
【請求項３】請求項２に記載のものであって、上記Ｐ
ＤＵが、センスアンプからの論理ビットを受け取るため
にデータバスに接続されているシングルビットＰＤＵプ
ロセッサからなる複数のＰＤＵユニットから構成される
プロセッサ。
【請求項４】請求項２に記載のものであって、上記Ｐ
ＤＵが、４つのビット線列と等しいピッチ間隔を有し、
シングルビットＰＤＵプロセッサから構成され、パラレ
ル処理のために対応するデータバスからのビットを仮想
的に同時に受信するプロセッサ。
【請求項５】請求項３に記載のものであって、隣接し
たアドレスを有する任意の数のＰＤＵプロセッサの動作
を同時に可能状態にするアドレスデコーダを有し、任意
の隣接したビット線からの任意の幅を持つデータが上記
任意の数のＰＤＵプロセッサに書き込まれるか、あるい
は任意の幅を持った上記の数のＰＤＵプロセッサがシン
グルサイクルの中で消去されることを特徴とするプロセ
ッサ。
【請求項６】請求項３に記載のものであって、各ＰＤ
Ｕは、１ビットソース可変レジスタと、行き先可変レジ
スタと、ブラシ可変レジスタと、上記レジスタに記憶さ
れたビット上で論理的な動作のための４入力ラスター動
作（ＲＯＰ４）回路と、ＲＯＰ４回路の出力データを記
憶するＲＯＰ４レジスタと、ＰＤＵプロセッサの出力デ
ータをマスキングするためのマスクレジスタから構成さ
れ、各レジスタはＲＯＰ４回路に接続され、ＲＯＰ４回
路と各レジスタは４本のビット線列に等しいピッチ間隔
でデータバスに接続されていることを特徴とするプロセ
ッサ。
【請求項７】請求項６に記載のものであって、各ソー
ス、行き先、ブラシ可変レジスターはそれぞれ、１組の
ＮＭＯＳトランジスターを介してメモリアクセス回路を
通過し各データバスに接続されている相互結合インバー
タから構成されるプロセッサ。
【請求項８】請求項６に記載のものであって、２ポー
トの各ソース、行き先、ブラシ可変レジスタはそれぞ
れ、１組のＮＭＯＳトランジスターを経由してメモリ回
路を通過し１つのポートから対応するデータバスに接続
される相互結合インバータからなり、２番目のポートか
らＲＯＰ４回路に接続されたレジスタバスに接続される
プロセッサ。
【請求項９】請求項８に記載のものであって、各イン
バータは、ＶＤＤ電圧とＶＳＳ接地入力からなり、さら
にインバータに対する書き込みサイクルを供給するため
に、レジスタバスに対して入力データを入力し、レジス
タを選択しＶＤＤとＶＳＳに対して電圧と接地入力を上
げることにより、上記電圧と接地入力を１／２ＶＤＤの
電圧に等しくする手段からなるプロセッサ。
【請求項１０】請求項９に記載のものであって、読み
だしサイクルを実行するために、レジスターを読む前に
レジスターバスに対しＶＤＤの電圧をプリチャージする
プロセッサ。
【請求項１１】請求項９に記載のものであって、読み
だしサイクルを実行するために、出力電圧ＶＤＤの代わ
りに、ＶＤＤより高いＮＭＯＳトランジスター動作しき
い値電圧（Ｖｔ）よりも高い電圧のＶＰＰを与えるプロ
セッサ。
【請求項１２】請求項１に記載のものであって、各Ｐ
ＤＵが、アクセス手段を介して一組のデータバス線に接
続する相互結合したＶＤＤとＶＳＳ接地入力からなるレ
ジスターからなる少なくとも１つのインバータからな
り、ＶＤＤとＶＳＳの差の中間の電圧をデータバス線に
プリチャージすることにより一組のデータバス線に対す
るインバータをアクセスするサイクルを実現し、インバ
ータを一組のデータバス線に接続するために各レジスタ
ーを選択し、電源入力と接地入力をそれぞれＶＤＤ、Ｖ
ＳＳまで上昇させる手段とからなるプロセッサ。
【請求項１３】請求項１２に記載のものであって、上
記中間電圧は約ＶＤＤ／２であるプロセッサ。
【請求項１４】請求項１２に記載のものであって、Ｄ
ＲＡＭが使用されていないインターバルに、一時的にビ
ット線に接続したセンスアンプにＰＤＵからのデータを
記憶する手段を含むプロセッサ。
【請求項１５】請求項１４に記載のものであって、Ｐ
ＤＵからの上記データを大規模パラレルバスを介して一
時記憶手段としてのセンスアンプに対し送信する手段を
含むプロセッサ。
【請求項１６】請求項２に記載のものであって、ＤＲ
ＡＭの各ビット線列は複数の送信と受信センスアンプか
らなり、それらは、それぞれビット線の組に接続し、上
記複数のセンスアンプは並列に機能的データバスの一対
の機能的データバス線に接続されている、またさらに、
ダミーの一組のデータバス線からなるダミーデータバス
と、データを一組の機能的データバス線に出力する複数
の送信センスアンプを可能状態にし対応する一組のビッ
ト線上の電圧をＶＤＤ／２に等しくする手段と、機能的
に対のデータバス線と共に同時に一組のダミーデータバ
ス線をチャージする手段と、一組のダミーデータバス線
が読み出し可能になるタイミングを検出し送信センスア
ンプへ不可能状態の信号を与え、受信センスアンプに可
能状態の信号を与える手段とからなり、一組の機能的デ
ータバス線上の電圧は正確にデータを読み出すための電
圧値より高くならないように制限されるプロセッサ。
【請求項１７】ビット線と、ワード線と、ビット線と
ワード線に接続されたデータ記憶セルと、ビット線に接
続された送信と受信のセンスアンプと、上記センスアン
プに接続されたデータバスと、機能的データバスの一組
の機能的データバス線に並列に接続されている複数のセ
ンスアンプと、ダミーの一組のデータバス線からなるダ
ミーデータバスと、データを一組の機能的データバス線
に出力する複数の送信センスアンプを可能状態にし対応
する一組のビット線上の電圧をＶＤＤ／２に等しくする
手段と、機能的に対のデータバス線と共に同時に一組の
ダミーデータバス線をチャージする手段と、一組のダミ
ーデータバス線が読み出し可能になるタイミングを検出
し送信センスアンプへ不可能状態の信号を与え、受信セ
ンスアンプに可能状態の信号を与える手段とからなり、
一組の機能的データバス線上の電圧は正確にデータを読
み出すための電圧値より高くならないように制限される
ＤＲＡＭ。
【請求項１８】請求項１に記載のものであって、ＤＲ
ＡＭメモリが、マルチビット画素のフレーム全体の各画
素に対し１ビットを記憶する別々のバッファブロックの
中で構成されるプロセッサ。
【請求項１９】請求項１８に記載のものであって、シ
ステムグラフィックプロセッサからの画素ビットを書き
込みのためにそれぞれのバッファブロックへ送信し、ま
たすべてのバッファブロックにおいて、ブロードキャス
トモードで、システムグラフィックプロセッサからの画
素ビットを同じビット値の書き込みのために送信するシ
ステムバスを含むプロセッサ。
【請求項２０】請求項１８に記載のものであって、出
力画素データを与えるためのファーストページモードに
おいてバッファブロックを読み出す手段を含むプロセッ
サ。
【請求項２１】請求項１８に記載のものであって、バ
ッファブロックは、ビット容量において少なくとも２５
６０列幅、５４４行の深さの大きさを持つプロセッサ。
【請求項２２】請求項１８に記載のものであって、バ
ッファブロックは、メモ帳データ、画素色データ、パタ
ーンデータ、テキストフォントデータ、ビデオデータの
中で少なくとも１つを記憶するためのメモリの追加行を
含むプロセッサ。
【請求項２３】請求項１８に記載のものであって、バ
ッファブロックは、ビット容量において少なくとも２５
６０列幅、５６４行の深さの大きさを持つプロセッサ。
【請求項２４】請求項１８に記載のものであって、各
バッファブロックは、ＤＲＡＭと、上記大規模パラレル
バスを介してＤＲＡＭとピッチ間隔整合がとられ接続さ
れた関連したＰＤＵを含むプロセッサ。
【請求項２５】請求項１８に記載のものであって、Ｄ
ＲＡＭとピッチ間隔の等しい大規模パラレルバスを介し
て接続されたグラフィック出力シフトレジスタと、上記
バスを介してデータを同時にＤＲＡＭからグラフィック
出力シフトレジスタへ送信し、表示回路による処理のた
めに上記送信データを順次出力する手段とを含むプロセ
ッサ。
【請求項２６】請求項２５に記載のものであって、シ
フトレジスタは１組のシフトレジスタセグメントと、連
続した画素のグループに対応したデータを各シフトレジ
スタの交互に一列に並んだ組に送信する手段とから構成
され、完全な表示線に関連した画素データは、連続した
順番で１組のシフトレジスタから順次読み出されるプロ
セッサ。
【請求項２７】請求項２６に記載のものであって、ビ
ットの並列なグループにおいてシフトレジスタから上記
データを読み出す手段と、サイクルの中で画素データレ
ートの端数のレートでシフトレジスタを動作するための
手段を含むプロセッサ。
【請求項２８】請求項２６に記載のものであって、さ
らに、並列にＤＲＡＭから画素データを受信し、また表
示回路により処理のため受信画素データを順次出力する
ために大規模パラレルバスに接続されたビデオ出力シフ
トレジスタと、直列ビデオ画素データを受信し、大規模
パラレルバスを介して直列ビデオ画素データを出力する
ために大規模パラレルバスに接続されたビデオ入力シフ
トレジスタを含むプロセッサ。
【請求項２９】表示プロセッサにおいて、（ａ）グラフィック画素データとビデオ画素データのう
ちの少なくとも１つを記憶するダイナミックランダムア
クセスメモリ（ＤＲＡＭ）と、（ｂ）上記グラフィック画素データとビデオ画素データ
のうちの少なくとも１つを処理するプロセッサーと、（ｃ）上記プロセッサにより処理されるデータを受信
し、該受信データを表示信号に変換するランダムアクセ
スメモリ・デジタル／アナログ変換器（ＲＡＭＤＡＣ）
とから構成され、（ｄ）上記ＤＲＡＭ、上記プロセッサ、上記ＲＡＭＤＡ
Ｃは同じ集積回路チップの中に集積されることを特徴と
する表示プロセッサ。
【請求項３０】請求項２９に記載のものであって、上
記画素データブロックを処理し、同じ集積回路チップ内
に集積された画素データユニット（ＰＤＵ）を含むプロ
セッサ。
【請求項３１】表示プロセッサにおいて、（ａ）行の中の画素データを記憶するためのフレームバ
ッファと、（ｂ）上記画素データを処理するための出力論理回路
と、（ｃ）フレームバッファと出力論理回路とに内部で接続
され１行中の画素ビットと同じ数のバス線数を持つ大規
模パラレルバスと、（ｄ）出力論理回路によって処理されたデータを表示信
号に変換するために出力論理回路に接続されたランダム
アクセスメモリ・デジタル／アナログ変換器（ＲＡＭＤ
ＡＣ）とから構成され、（ｅ）上記フレームバッファ、出力論理回路、バスない
しＲＡＭＤＡＣは同じ集積回路内に集積されることを特
徴とする表示プロセッサ。
【請求項３２】表示プロセッサシステムにおける画素
データを出力する方法であって、（ａ）フレームバッファ中に画素データを記憶するステ
ップと、（ｂ）フレームバッファの１行から同時に、対応するグ
ラフィック出力シフトレジスタの並列入力に出力される
画素ビットと同じ数のバス線を持った大規模パラレルバ
スを介して画素データを送信するステップと、（ｃ）シフトレジスタから表示回路へデータを順次読み
だすステップとからなる画素データを出力する方法。
【請求項３３】請求項３２に記載のものであって、各
ビットの記憶位置がフレームバッファの所定行数に等し
いシフトレジスタが、１組のフレームバッファとピッチ
が等しいレジスタセグメントからなり、（ｉ）連続した画素表示データを同時にフレームバッフ
ァから１組のレジスタセグメントに対し送信するステッ
プと、（ｉｉ）１つのレジスタセグメントの順次読みだしを開
始するステップと、（ｉｉｉ）連続した画素表示データを他の組のレジスタ
セグメントに送信するステップと、（ｉｖ）レジスタセグメントの最初の組が読みだされた
後、上記他の組のレジスタセグメントの順次読みだしを
開始するステップと、表示フレームに対する全ての画素データがシフトレジス
タに送信されるまで、（ｉ）、（ｉｉ）、（ｉｉｉ）、
（ｉｖ）のステップを繰り返すステップとから構成され
る方法。
【請求項３４】請求項３３に記載のものであって、フ
レームバッファは２５６０ビット記憶行幅であり、各レ
ジスタセグメントは３２０ビット幅であり、上記データ
を列から１２８０本のバス線を持つレジスタセグメント
へ伝送する大規模パラレルバスを介して送信ステップが
実行されることを特徴とする方法。
【請求項３５】請求項３３に記載のものであって、デ
ータをシフトレジスタから表示回路へ、数ビット同時に
並列に読みだすステップを含む方法。
【請求項３６】請求項３２に記載のものであって、Ｐ
ＤＵにおいて画素データを処理しフレームバッファにお
いて処理されたデータを記憶することにより、データを
フレームバッファの１行から画素データユニット（ＰＤ
Ｕ）へ大規模パラレルバスを介して送信するステップを
含む方法。
【請求項３７】請求項３６に記載のものであって、フ
レームバッファにおいて画素データを記憶する手段、デ
ータをＰＤＵに送信する手段、データをフレームバッフ
ァから上記シフトレジスタへ送信する手段のうち少なく
とも１つは、領域デコーダを介してアドレス指定するこ
とにより制御される。
【請求項３８】請求項３６に記載のものであって、フ
レームバッファが大規模パラレルバスに接続された複数
のビット線センスアンプを有するダイナミックランダム
アクセスメモリ（ＤＲＡＭ）からなり、ＰＤＵに対し一
時記憶レジスタとして使用されるビット線センスアンプ
にＰＤＵからのデータを一時的に記憶するステップを含
む方法。