JPH0325792A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0325792A JPH0325792A JP1162327A JP16232789A JPH0325792A JP H0325792 A JPH0325792 A JP H0325792A JP 1162327 A JP1162327 A JP 1162327A JP 16232789 A JP16232789 A JP 16232789A JP H0325792 A JPH0325792 A JP H0325792A
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- output
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- preamplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 230000005856 abnormality Effects 0.000 abstract description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装贋ζこ関し、特に，低消費電力
化のために、外部アドレス遷移時に単発（一定期間）動
作するプリアンプ（差動増幅器）回路を有する半導体記
憶装置香ζ関するものである。
化のために、外部アドレス遷移時に単発（一定期間）動
作するプリアンプ（差動増幅器）回路を有する半導体記
憶装置香ζ関するものである。
第３図は従来の卒導体記憶装置におけるコラムアドレス
からプリアンプまでの構或を示す回路図である。図中、
（１）はアドレスパツ′７ア、（２）はコラムアドレス
遷移発生回路％（３）はアドレス遷移検知回路、（４）
はコラムデコーダ、（５）はプリアンプ（差動増幅器）
制御信号発生回路，（６）はプリアンプ出カラッチ信号
発生回路、（７）はプリアンプ（差動増幅器） ． ＋
８１はインバータ、（９）〜ａ５ｌはｎ型トランジスタ
、ｆｌｅ １？）はＰ型トランジスタをそれぞれ表わす
。
からプリアンプまでの構或を示す回路図である。図中、
（１）はアドレスパツ′７ア、（２）はコラムアドレス
遷移発生回路％（３）はアドレス遷移検知回路、（４）
はコラムデコーダ、（５）はプリアンプ（差動増幅器）
制御信号発生回路，（６）はプリアンプ出カラッチ信号
発生回路、（７）はプリアンプ（差動増幅器） ． ＋
８１はインバータ、（９）〜ａ５ｌはｎ型トランジスタ
、ｆｌｅ １？）はＰ型トランジスタをそれぞれ表わす
。
第４図は第３図の構成の回路動作を示すタイミングチャ
ートである。
ートである。
次に動作について説明する。
まず、外部のコラムアドレスが切り換わると−アドレス
切り換わりを示すワンショットパルスｌ２が発生する。
切り換わりを示すワンショットパルスｌ２が発生する。
このｌ２を受け，（３）のアドレス遷移を検知する回路
が動作し、コラムデコーダ（４）およびプリアンプ（差
動増幅器）（７）を制御する信号Ｏｓ，ｌ５を発生する
。ｙｆ８はコラムデコーダ（４）を選択可能にする信号
で−アドレスＹ２に対応するコラムデコーダ（４）が，
〆４の■｛の期間選択される。このとき，Ｖｃｃ −Ｖ
ｔｈ ニフ！Ｊ チ’ｒ − シサｈティタＩ ／Ｏ
．Ｉ／Ｏ線がｎ，Ｗ｝ランジスタ（９）叫がＯＮするこ
とによッテ、ＢｉｔＬｉｎｅ− ＢｉｔＬｉｎｅ （
Ｃ （Ｄとき、すでにセンスされているので、Ｂｉｔ
Ｌｉｎｅはここでは“Ｈ’ Ｂｉｔ Ｌｉｎｅは゜ビに
なっているものとする）とそれぞれ短絡され、ｌ７０線
がＢｉｔ Ｌｉｎｅに引かれ＠Ｌｏｗ”６こ下がろうと
し、Ｉ／Ｏ ，Ｉ／Ｏ線の間に曙位差が生じる。次に、
アドレス遷移を示す信号ｈにより、ブリアンプ（７》を
制御する｛ｉ号メ５を発生させる。この信号Ｉｓを受け
、ある遅延をもってプリアンプ（７｝を活性化する信号
ｌＩＩ６を％生させる。この信号メ。が゛Ｈ”の期間プ
リアンプすなわち差動増１４器（７）が動作する。この
差動増幅器には通常カレントミラー型を用いる場合が多
く、動作中は貫通電流が流れるため、低消費化のために
、信号ｌ６をある期間のみ”Ｈ”とし、プリアンプを単
発動作させる。ところで、信号ｌ６はＩ／’０ ，Ｉ／
Ｏ線にある電位差が伺いてから発生し、ブリアンプを活
性化させて、プリアンプの出力として信＠Ｓ．を発生さ
せる。ここでは、Ｉ／Ｏが゜Ｈ” Ｉ／Ｏが“Ｌ′のと
き、ｌ，は゜Ｈ になるとする（１／０がＬ Ｉ／
ＯがＨの場合はＩアは”Ｌ”のまま）。
が動作し、コラムデコーダ（４）およびプリアンプ（差
動増幅器）（７）を制御する信号Ｏｓ，ｌ５を発生する
。ｙｆ８はコラムデコーダ（４）を選択可能にする信号
で−アドレスＹ２に対応するコラムデコーダ（４）が，
〆４の■｛の期間選択される。このとき，Ｖｃｃ −Ｖ
ｔｈ ニフ！Ｊ チ’ｒ − シサｈティタＩ ／Ｏ
．Ｉ／Ｏ線がｎ，Ｗ｝ランジスタ（９）叫がＯＮするこ
とによッテ、ＢｉｔＬｉｎｅ− ＢｉｔＬｉｎｅ （
Ｃ （Ｄとき、すでにセンスされているので、Ｂｉｔ
Ｌｉｎｅはここでは“Ｈ’ Ｂｉｔ Ｌｉｎｅは゜ビに
なっているものとする）とそれぞれ短絡され、ｌ７０線
がＢｉｔ Ｌｉｎｅに引かれ＠Ｌｏｗ”６こ下がろうと
し、Ｉ／Ｏ ，Ｉ／Ｏ線の間に曙位差が生じる。次に、
アドレス遷移を示す信号ｈにより、ブリアンプ（７》を
制御する｛ｉ号メ５を発生させる。この信号Ｉｓを受け
、ある遅延をもってプリアンプ（７｝を活性化する信号
ｌＩＩ６を％生させる。この信号メ。が゛Ｈ”の期間プ
リアンプすなわち差動増１４器（７）が動作する。この
差動増幅器には通常カレントミラー型を用いる場合が多
く、動作中は貫通電流が流れるため、低消費化のために
、信号ｌ６をある期間のみ”Ｈ”とし、プリアンプを単
発動作させる。ところで、信号ｌ６はＩ／’０ ，Ｉ／
Ｏ線にある電位差が伺いてから発生し、ブリアンプを活
性化させて、プリアンプの出力として信＠Ｓ．を発生さ
せる。ここでは、Ｉ／Ｏが゜Ｈ” Ｉ／Ｏが“Ｌ′のと
き、ｌ，は゜Ｈ になるとする（１／０がＬ Ｉ／
ＯがＨの場合はＩアは”Ｌ”のまま）。
プリアンプ（７》が非活性の場合は、イδ号ｆＩｉｙは
Ｌｏｗになっている。次に、プリアンプ（７》の出力デ
ータメ，をブリアンプ制御信号ｌ，を受け、差動増幅器
ブ〆 リアンプ）出力ラッチ信号発生回路（６）から発生する
信号Ｉｓ ， Ｉｎにより“Ｈ″出力ｌ，をラツテし、
゛Ｈ”のＤａｔａ Ｏｕｔを出力する。
Ｌｏｗになっている。次に、プリアンプ（７》の出力デ
ータメ，をブリアンプ制御信号ｌ，を受け、差動増幅器
ブ〆 リアンプ）出力ラッチ信号発生回路（６）から発生する
信号Ｉｓ ， Ｉｎにより“Ｈ″出力ｌ，をラツテし、
゛Ｈ”のＤａｔａ Ｏｕｔを出力する。
従来の半導体記憶装置は以上のように構成されていたの
で、プロセス製造上、最も厳しいデコーダ、メモリセル
アレイ内の（４）あるいはトランスファーゲート（９）
，四にプロ匁ス異常（ ｖｔｈが高い、Ｂ低下等）があ
る例えば０４の連延，，．（９） ，αＱのｖｔｈが異
常に高いなどと、第４図のタイミングチャート中の破線
で示すように，Ｉ／Ｏ ，Ｉ／Ｏ線の開きが遅れ、十分
な電位差がつぐまでに時間がかかる。
で、プロセス製造上、最も厳しいデコーダ、メモリセル
アレイ内の（４）あるいはトランスファーゲート（９）
，四にプロ匁ス異常（ ｖｔｈが高い、Ｂ低下等）があ
る例えば０４の連延，，．（９） ，αＱのｖｔｈが異
常に高いなどと、第４図のタイミングチャート中の破線
で示すように，Ｉ／Ｏ ，Ｉ／Ｏ線の開きが遅れ、十分
な電位差がつぐまでに時間がかかる。
この已き、プリアンプを活性化させる馬および出力をラ
ッチするＭ号〆８，ｓ，は信号〆，によって発生するの
で、Ｉ／Ｏ ，！／０の電位差が十分でない間に発生１
７てしまう。乙ころで、Ｉ／Ｏ ， Ｉ／Ｏの電位差が
十分でない状態でブリアンプ（カレントミラー型）７ｉ
？動作させ，ると、ブリアンプの出力ｌ，が第４図中の
破線で示すように遅れが生じる。
ッチするＭ号〆８，ｓ，は信号〆，によって発生するの
で、Ｉ／Ｏ ，！／０の電位差が十分でない間に発生１
７てしまう。乙ころで、Ｉ／Ｏ ， Ｉ／Ｏの電位差が
十分でない状態でブリアンプ（カレントミラー型）７ｉ
？動作させ，ると、ブリアンプの出力ｌ，が第４図中の
破線で示すように遅れが生じる。
すなわち、期間Ｔの間の馬とＩｓ ， ｌ＊との重なり
がずれ、ブリアンプの出力を正しくラッチできず誤動作
するという問題点があった。
がずれ、ブリアンプの出力を正しくラッチできず誤動作
するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、何らかなプロセス異常によりブリアンプ出力
に遅延が生じても、正しくブリアンプの出力をラッチす
ることを可能とした半導体記憶装置を得ることを・目的
とする。
たもので、何らかなプロセス異常によりブリアンプ出力
に遅延が生じても、正しくブリアンプの出力をラッチす
ることを可能とした半導体記憶装置を得ることを・目的
とする。
この発明に係る半導体記憶装置はダミーのＢ，Ｌ ，Ｂ
，Ｌ ， Ｉ／Ｏ ， Ｉ／Ｏ ブリアンプ回路を備
え、ダミーブリアンプの出力ｆこより正規のブリアンプ
出力をラッチするようにしたものである。
，Ｌ ， Ｉ／Ｏ ， Ｉ／Ｏ ブリアンプ回路を備
え、ダミーブリアンプの出力ｆこより正規のブリアンプ
出力をラッチするようにしたものである。
この発明における半導体記憶装置はブリアンプ出力をダ
ミープリアンプの出力によりラッチするようにしたので
、プロ々ス異常によるブリアンプ出力の遅延によるラッ
チ誤動作を防ぐことができ以下、この発明の一実施例を
図についで説明す゛る。なお、この実施例の説明におい
て、従来の技術こ重複する部分ｆこついては適宜その説
明を省略する。
ミープリアンプの出力によりラッチするようにしたので
、プロ々ス異常によるブリアンプ出力の遅延によるラッ
チ誤動作を防ぐことができ以下、この発明の一実施例を
図についで説明す゛る。なお、この実施例の説明におい
て、従来の技術こ重複する部分ｆこついては適宜その説
明を省略する。
第１図はこの発明の一実施例による半導体記憶装置の回
路構成を示す図である。本発明では、ダミーＢ，Ｌ（２
５）および珂Ｌ （２６）とダミーのコラムデコーダ（
２３）とダミーのＩ／ＯＣ２７）ｉ、１ ／ ０ （２
８）とダミーのブリアンプ０４）を設け、ダミーピット
ラインＤＢＬは常にＬｏｗになるようにしてお《。これ
ら、ダＺ−Ｂ，Ｌ，Ｘ／０，ブリアンプ等は、正規のブ
リアンプと同じアレイ内に配置する。
路構成を示す図である。本発明では、ダミーＢ，Ｌ（２
５）および珂Ｌ （２６）とダミーのコラムデコーダ（
２３）とダミーのＩ／ＯＣ２７）ｉ、１ ／ ０ （２
８）とダミーのブリアンプ０４）を設け、ダミーピット
ラインＤＢＬは常にＬｏｗになるようにしてお《。これ
ら、ダＺ−Ｂ，Ｌ，Ｘ／０，ブリアンプ等は、正規のブ
リアンプと同じアレイ内に配置する。
前記従来の問題点でも説明したが、プロセス異常がある
乏例えばＬＳｉが長めに仕上がりｖｔｈが上がるとする
と、通常設計基準の厳しいデコーダＩ／Ｏゲート（９）
， ｄｏ）， １Ｂ）， １１９痔（７） Ｖｔｈは
異常６ζ高くなる場合がある。
乏例えばＬＳｉが長めに仕上がりｖｔｈが上がるとする
と、通常設計基準の厳しいデコーダＩ／Ｏゲート（９）
， ｄｏ）， １Ｂ）， １１９痔（７） Ｖｔｈは
異常６ζ高くなる場合がある。
このとき、ダミーのデコーダ、プリアンプ等を同じアレ
イ内｛こ配置しているので、プロセス異常によるブリア
ンプ出力の遅延も正規のブリアンプとダミーのプリアン
プ両方の出力も同様に遅延する。第１図の各信号を示す
タイミングテヤート第２図における破線で示す信号が、
ブリアンプ出力の遅延がある場合である。第２図に示す
ように、ブリアンプ出力メ，をラツチするための信号ｙ
ｊｓ ， ｄ，を発生するための発生回路（６）にダミ
ーのブリアンプ出力ＳＯを入力し、ｌ１，がＨ１ζなっ
てから、Ｉ，を発生するようにしている。従来の方式で
はブリアンプの出力とは別系統にプリアンプ出力をラッ
チする信号を発生させていたのに対して、本実施例では
ブリアンプの出力をラッチする信号の発生回路１こ入力
している；なおコラムアドレスが切｝）換わってからの
回路動作および従来の回路第３図と同一の番号を示す部
分の名称等は従来の技術で示したものと同様である。
イ内｛こ配置しているので、プロセス異常によるブリア
ンプ出力の遅延も正規のブリアンプとダミーのプリアン
プ両方の出力も同様に遅延する。第１図の各信号を示す
タイミングテヤート第２図における破線で示す信号が、
ブリアンプ出力の遅延がある場合である。第２図に示す
ように、ブリアンプ出力メ，をラツチするための信号ｙ
ｊｓ ， ｄ，を発生するための発生回路（６）にダミ
ーのブリアンプ出力ＳＯを入力し、ｌ１，がＨ１ζなっ
てから、Ｉ，を発生するようにしている。従来の方式で
はブリアンプの出力とは別系統にプリアンプ出力をラッ
チする信号を発生させていたのに対して、本実施例では
ブリアンプの出力をラッチする信号の発生回路１こ入力
している；なおコラムアドレスが切｝）換わってからの
回路動作および従来の回路第３図と同一の番号を示す部
分の名称等は従来の技術で示したものと同様である。
〔発明の効果』
以上のようにこの発明によれば、ダミーのデコーダ、プ
リアンプ等を設け、ダミープリアンプの出力を正規のブ
リアンプ出力ラッチ信号発生回路に入力したので、プロ
セス異常によりブリアンプの出力が遅れても、その遅延
に追従してブリアンプの出力をラッチする信号も遅れる
のでラッチの誤動作を防ぐことができる。
リアンプ等を設け、ダミープリアンプの出力を正規のブ
リアンプ出力ラッチ信号発生回路に入力したので、プロ
セス異常によりブリアンプの出力が遅れても、その遅延
に追従してブリアンプの出力をラッチする信号も遅れる
のでラッチの誤動作を防ぐことができる。
第１図はこの発明の一実施例による半導体記憶装置の回
路図、第２図は第１図の各信号のタイミングチャート図
、第３図は従来の半導体記憶装置の回路図、第４図は第
３図の各信号のタイミングチャート図をそれぞれ示す。 図において、（１）はアドレスバツファ、（２）はコラ
ムアドレス遷移発生回路、（３）はアドレス遷移検知回
路、（４）はコラムデコーダ、（５）はプリアンプ（差
動増幅器）制御信号発生回路、（６）はブリアンプ出力
ラッチ信号発生回路、（７）はブリアンプ、（８）はイ
ンバータ、（９）〜α５），α８｝’− ９ ２）はｎ
型ＭＯＳ ｝ランジスタ、（１０，（１７）（．ｔＰＷ
ＭＯＳ ト−ｙンジスタ、（２３）はダミーコラムデコ
ーダ、ａ４）はダミーブリアンプ、（２のはダミービッ
トライン，ｅ２６）はダ藍一ビットライン、Ｑ７）はダ
ミーＩ／Ｏ線、Ｃ２８）はダミーＩ／Ｏ線である。 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図は第１図の各信号のタイミングチャート図
、第３図は従来の半導体記憶装置の回路図、第４図は第
３図の各信号のタイミングチャート図をそれぞれ示す。 図において、（１）はアドレスバツファ、（２）はコラ
ムアドレス遷移発生回路、（３）はアドレス遷移検知回
路、（４）はコラムデコーダ、（５）はプリアンプ（差
動増幅器）制御信号発生回路、（６）はブリアンプ出力
ラッチ信号発生回路、（７）はブリアンプ、（８）はイ
ンバータ、（９）〜α５），α８｝’− ９ ２）はｎ
型ＭＯＳ ｝ランジスタ、（１０，（１７）（．ｔＰＷ
ＭＯＳ ト−ｙンジスタ、（２３）はダミーコラムデコ
ーダ、ａ４）はダミーブリアンプ、（２のはダミービッ
トライン，ｅ２６）はダ藍一ビットライン、Ｑ７）はダ
ミーＩ／Ｏ線、Ｃ２８）はダミーＩ／Ｏ線である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＡＴＤ回路および一定期間のみ動作するプリアンプ回
路を有する半導体記憶装置において、ダミーのプリアン
プ回路を備えることにより、プリアンプ出力の遅延に伴
いプリアンプ出力をラッチする信号も追従して遅延させ
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162327A JPH0325792A (ja) | 1989-06-22 | 1989-06-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162327A JPH0325792A (ja) | 1989-06-22 | 1989-06-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325792A true JPH0325792A (ja) | 1991-02-04 |
Family
ID=15752432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162327A Pending JPH0325792A (ja) | 1989-06-22 | 1989-06-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134840A (ja) * | 2007-11-01 | 2009-06-18 | Panasonic Corp | 半導体記憶装置 |
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
-
1989
- 1989-06-22 JP JP1162327A patent/JPH0325792A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
| JP2009134840A (ja) * | 2007-11-01 | 2009-06-18 | Panasonic Corp | 半導体記憶装置 |
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