JP2006099232A - 半導体信号処理装置 - Google Patents
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Abstract
【解決手段】 主演算回路(20)に対する演算処理命令を、マイクロ命令メモリ(21)にマイクロプログラムの形態で格納し、このマイクロプログラムに従ってコントローラ22の制御の下に主演算回路の動作制御を実行する。主演算回路(20)においてはメモリセルマット(30)が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器(ALU)が配置される。エントリとALUとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。マイクロプログラム制御方式に従って効率的に大量のデータを処理することができる。
【選択図】 図6
Description
図1は、この発明に従う半導体信号処理装置が用いられる処理システムの全体構成を概略的に示す図である。図1において、信号処理システム1は、各種処理を実行する演算機能を実現するシステムLSI2と、システムLSI2と外部システムバス3を介して接続される外部メモリとを含む。この外部メモリは、大容量メモリ4と、高速メモリ5と、立上げ時の命令などの固定情報を格納する読出専用メモリ(リード・オンリー・メモリ:ROM)6を含む。大容量メモリ4は、たとえばクロック同期型ダイナミック・ランダム・アクセス・メモリ(SDRAM)で構成され、高速メモリ5は、たとえばスタティック・ランダム・アクセス・メモリ(SRAM)で構成される。
また、ビットシリアル態様で演算処理を行なっており、処理されるデータのビット幅は固定されないため、種々のデータ構成を有する種々のアプリケーションに容易に適応することができる。
図10は、この発明の実施の形態2に従う基本演算ブロックFBiの構成を概略的に示す図である。この図10に示す基本演算ブロックFBiにおいては、コントローラ22の以下の構成が、先の図6に示す実施の形態1に従うコントローラ22の構成と異なる。すなわち、コントローラ22において、ループ命令実行時ループの開始アドレスを格納する開始アドレスレジスタ70と、ループの終了アドレスを格納する終了アドレスレジスタ72が設けられる。これらの開始アドレスレジスタ70および終了アドレスレジスタ72の格納値は、PC値計算ユニット42へ与えられる。この図10に示すコントローラ22の他の構成は、図6に示すコントローラ22の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
以上のように、この発明の実施の形態2に従えば、ループ演算命令を準備しているため、主演算回路が非動作状態となる期間を低減することができ、高速処理が実現される。
図13は、この発明の実施の形態3に従う基本演算ブロックFBiの構成を概略的に示す図である。図13において、主演算回路20において、2つのメモリセルマット30Aおよび30Bが設けられる。これらのメモリセルマット30Aおよび30Bそれぞれに対して、読出/書込回路38Aおよび38Bが設けられる。メモリセルマット30Aおよび30Bは、同一構成を有し、それぞれ複数のエントリERYに分割される。読出/書込回路38Aおよび38Bにおいて、エントリERYそれぞれに対応して、センスアンプおよびライトドライバSAWが設けられる。
図18は、この発明の実施の形態4において一例として実行される演算処理の内容を概略的に示す図である。この発明の実施の形態4においては、画像データPに対して、フィルタ処理を実行する。すなわち、図18に示すように、注目画素P(i,j)に対し上下左右の隣接画素P(i−1,j)、P(i+1,j)、P(i,j−1)、およびP(i,j+1)を用いて、この図18に示すフィルタマトリクスを適用して、フィルタ後の画素B(i,j)を生成する。すなわち、次式で示されるフィルタ処理を行なって、エッジ強調画像を求める。
=5・P(i,j)−P(i−1,j)−P(i+1,j)
−P(i,j−1)−P(i,j+1)
0≦i<N−1、
0≦j<M−1
ここで、NおよびおよびMは、1フレームの画像データの画素行および画素列の数を示す。したがって、このエッジ強調フィルタ処理においては、注目画素P(i,j)に対する処理として、注目画素データに加えて隣接4画素のデータが必要となる。
基本演算ブロックFBAに対して3行の画素に対するフィルタ演算のためのマイクロプログラムが、対応のマイクロ命令メモリ(21)に設定される。このマイクロプログラムの設定後、フレームの第0行から第2行の画素データを、SDRAM4から外部バスコントローラ14および内部システムバス7を介して基本演算ブロックFBAのメモリセルマットに転送する。この転送動作が完了すると、基本演算ブロックFBAの演算を起動し、その演算ブロックFBAにおいて、そのマイクロ命令メモリに格納されたマイクロプログラムに従ってフィルタ演算処理が開始される。この転送およびデータのメモリセルマットの格納の完了は、たとえば制御レジスタ群45に含まれるステータスレジスタに格納されるビット値をモニタすることにより参照される。たとえば、図6に示す入力ポートレジスタ45iにデータ転送時ビットがセットされ、この基本演算ブロックFBAにおける演算の待ち合せが指定されてもよい。
基本演算ブロックFBAにおいて、マイクロ命令メモリに格納されたマイクロプログラムに従ってフィルタ演算処理が実行される。基本演算ブロックFBAにおいて第1行の画素に対するフィルタ演算処理が実行されている間に並行して、ホストCPU8は、基本演算ブロックFBBに対し、同様、3行の画素に対するフィルタ演算のためのマイクロプログラムをマイクロ命令メモリへ格納し、また第239行から第241行の画素データをこの基本演算ブロックFBBへSDRAM4から転送し、対応のメモリセルマットに格納する。
DMAコントローラ13は、このこの基本演算ブロックFBAからのDMA転送要求を受けると、基本演算ブロックFBAからの演算結果データをSDRAM4に転送し、この転送完了後、第3行の画素データを基本演算ブロックFBAに転送する。基本演算ブロックFBAにおいては、この第0行の画素データ格納領域に、新たに転送された第3行の画素データを順次格納する。これにより、処理の完了した第0行の画素データが、新たな第3行の画素データで置換される。
基本演算ブロックFBAは、第3行の画素データの転送完了後、第2行の画素に対してフィルタ演算を実行する。一方、基本演算ブロックFBBにおいては、DMA転送要求発行に従って、DMAモードで、第240行の画素についてのフィルタ演算結果をSDRAM4に転送し、その転送完了後、SDRAM4から次の第242行の画素データを受ける。この第242行の画素データは、先に格納された第239行の画素データと置換される。
基本演算ブロックFBAにおいて第2行の画素データに対するフィルタ演算処理完了後、DMA転送要求を発行し、DMAコントローラの制御の下に、DMAモードで、基本演算ブロックFBAからSDRAM4に対して、第2行の画素のフィルタ演算結果データが転送される。この転送完了後、SDRAM4は、第4行の画素データを基本演算ブロックFBAに転送する。この新たに転送される第4行の画素データは、基本演算ブロックFBAのメモリセルマットの第1行の画素データ格納領域に格納される。
図23は、この発明の実施の形態5に従う主演算回路20の具体的構成の一例を示す図である。主演算回路20において、メモリセルマット30に配列されるメモリセルMCは、シングルポートSRAMセルである。メモリセル行それぞれに対応してワード線WLが配置され、メモリセル列それぞれに対応してビット線対BLPが配置される。メモリセルMCは、これらのビット線対BLPとワード線WLの交差部に対応して配置される。ワード線WLには、対応の行のメモリセルMCが接続され、ビット線対BLPには、対応の列のメモリセルMCが接続される。
図25は、この発明の実施の形態6に従うシステムLSIの構成を概略的に示す図である。この図25においては、基本演算ブロックFB1の構成のみを具体的に示すが、基本演算ブロックFB1−FBh各々において、コントローラ22からのワークデータをメモリセルマット30へ転送するための切換回路(MUX)80が設けられる。この切換回路(MUX)80は、システムバスI/F24とコントローラ22の一方を、主演算回路20に含まれるメモリセルマット30に結合する。具体的には、この切換回路80が、図23に示す主演算回路内の入出力回路76に結合される。
図27は、この発明の実施の形態7に従うシステムLSIの構成を概略的に示す図である。図27に示すシステムLSI2においては、基本演算ブロックFB1−FBhそれぞれにおいて、システムバスI/F24と主演算回路20の間に、与えられたデータの行および列の並べ替えを行なう転置回路85と、システムバスI/F24および転置回路85の一方と主演算回路20との間の接続を設定する切換回路(MUX)87が設けられる。この図27においても、基本演算ブロックFB1−FBhは同一構成を有するため、基本演算ブロックFB1の構成を代表的に示す。この図27に示す半導体信号処理装置1の他の構成は、図1に示す半導体信号処理装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
まず、主演算回路のメモリセルマットの書込対象の先頭のビット位置(ワード線アドレス)およびエントリ位置(ビット線アドレス)をそれぞれ、ビット位置レジスタ94bおよびエントリ位置レジスタ93aに設定する。次いで、リード/ライト方向レジスタ90dに、書込を示すビットを設定する。
システムバスI/F24からシステムバス転置メモリI/F91経由で、転置メモリ90に対し、転送データが書込まれる。この転置メモリ90への書込データは、Y方向に整列する多ビットデータDTEとして、転置メモリ90のX方向についての先頭行から順に格納される。この転置メモリ90に対するデータ書込ごとに、システムバスアクセス回数カウンタレジスタ93aのカウント値がインクリメントされる(ステップSP2)。
転置メモリ90の記憶内容がフル状態となるまで、すなわち、システムバスアクセス回数カウンタレジスタ93aのカウント値がメモリ内部バスのバス幅Lに到達するまで、システムバス転置メモリI/F91を介してのデータ書込が行なわれる(ステップSP3)。
転置メモリ90にL回のデータ書込が、内部システムバス7からシステムバスI/F24およびシステムバス転置メモリI/F91を介して行なわれると、転置メモリ90からメモリセルマットへのデータ転送を行なうため、システムバス転置メモリI/F91は、内部システムバス7に対するウエイト制御信号をアサートし、システムバスI/F24に対し、後続のデータ書込を待機させる状態に設定する(ステップSP4)。この転置メモリ90の記憶状況がフル状態となるか否かは、システムバスアクセス回数カウンタレジスタ93aのカウント値をモニタすることにより行なわれる。
転置メモリ90の格納内容が空となるまで、メモリセルマットアクセス回数カウンタレジスタ93bの格納値がLとなるまで、転置メモリ90からメモリセルマット転置メモリI/F92を介してのLビット単位のデータ転送が継続される(ステップSP5、SP6)。
図29に示すフロー図の判定ステップSP6において、転置メモリ90の記憶内容が空であると判定されると、すべての転送データが転送されたかの判定が行なわれる(ステップSP7)。転送データが残っている場合には、再び、アクセス回数レジスタカウンタ93aおよび93bのカウント値を初期化して、ついで、図29に示すステップSP2に戻る。このとき、また、エントリ位置レジスタ94aの格納値はL加算される。エントリ位置レジスタ94aの格納値がメモリセルマットのエントリ数を超えた場合には、エントリ位置レジスタ94aの値が0に設定され、メモリセルマットにおいて次のワード線を選択するため、ビット位置レジスタ94bの格納値を1増分する(ステップSP8)。システムバス転置メモリI/F91が、内部システムバスI/F7へのウエイトを解除し、内部システムバス7から転置メモリ90へのデータの書込を再開する。
Claims (8)
- 行列状に配列される複数のメモリセルを有しかつ各々が複数のメモリセルを有する複数のエントリに分割されるメモリアレイと、前記メモリアレイの各エントリに対応して配置される複数の演算回路とを含む主演算回路、
マイクロ命令を格納するマイクロ命令メモリ、および
前記マイクロ命令メモリからのマイクロ命令に従って、前記メモリアレイおよび前記複数の演算回路に対する動作制御を行なう制御回路を備える、半導体信号処理装置。 - 前記マイクロ命令は、前記メモリアレイと前記複数の演算回路との間のデータの転送を指示するロード/ストア命令と、前記複数の演算回路で実行する演算内容を指示する演算命令とを含む、請求項1記載の半導体信号処理装置。
- 前記マイクロ命令メモリの一連の演算命令の開始アドレスと終了アドレスとを格納するレジスタ回路をさらに備え、
前記マイクロ命令は、前記開始アドレスと前記終了アドレスとの間の命令を繰返し実行するループ命令を含む、請求項1記載の半導体信号処理装置。 - 前記メモリアレイは、複数のマットに分割され、かつ各前記メモリセルは書込ポートと読出ポートとを有するマルチポートメモリセルであり、
前記制御回路は、各前記メモリマットに対して並行して書込および読出の制御を行なう、請求項1記載の半導体信号処理装置。 - 前記主演算回路は複数個並列に設けられ、
前記制御回路が各主演算回路に対応して配置され、
前記半導体信号処理装置は、さらに、
各主演算回路に対応して配置され、外部メモリと対応の主演算回路との間でデータ転送を行なうための転送制御回路をさらに備え、
前記転送制御回路は、1つの主演算回路においての演算実行時に別の主演算回路において外部メモリとのデータ転送を行なうように演算と前記外部メモリとの間のデータ転送をパイプライン態様で実行するように対応の主演算回路の動作を制御する、請求項1記載の半導体信号処理装置。 - 各前記エントリは、前記メモリアレイの列方向に整列する複数ビット幅のメモリセルで構成され、
前記主演算回路は、さらに、
前記複数ビット幅より小さいビット幅の内部データバスと、
第1のアドレス信号に従って前記複数のエントリの同一位置のビットを同時に選択するエントリ選択回路と、
第2のアドレス信号に従って、前記複数のエントリの同時に選択されたビットのうち、前記内部バスのバス幅と同数のビットを同時に選択して前記内部データバスに接続するビット選択回路をさらに備える、請求項1記載の半導体信号処理装置。 - 前記主演算回路外部とデータの授受を行なうシステムバスと、
前記システムバスからのデータと前記制御回路からのデータの一方を選択して前記メモリアレイに転送する切換回路をさらに備える、請求項1記載の半導体信号処理装置。 - 各前記エントリは、前記メモリアレイの列方向に整列する複数ビット幅のメモリセルで構成され、
前記半導体信号処理装置は、さらに、
前記主演算回路外部とデータの転送を行なうシステムバスと、
前記システムバスと前記主演算回路との間に配置され、与えられた多ビットデータの並び替えを行なう転置回路をさらに備え、前記転置回路は前記エントリの同一エントリに同一データのビットが格納されるように、前記システムバスからの多ビットデータの転置を行なう、請求項1記載の半導体信号処理装置。
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