JPH06102842A - 分割シリアルレジスタ及び動作カウンタの付いたビデオランダムアクセスメモリを含むグラフィックディスプレイシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 分割シリアルレジスタ、アクセススタートポ
イントアドレスレジスタ、動作長さの終わりにアクセス
動作を停止する構成体とを備えたビデオランダムアクセ
スメモリを具備するグラフィックディスプレイ及び処理
システムを提供する。 【構成】 グラフィックシステムは、下位半分と上位半
分の複数の記憶エレメントを有する分割シリアルレジス
タ109 と、アクセススタートポイントアドレスレジスタ
137 と、所望の動作長さの終わりにアクセス動作を停止
する構成体140,142,145 とを備えたビデオランダムアク
セスメモリ105 を具備する。読み取りデータアクセス動
作に対してスタート及びストップポイントアドレスの両
方が指定され、これらを用い処理システムの動作速度が
高められる。ランダムアクセスメモリは、分割シリアル
レジスタ109 の記憶エレメントに記憶セルの列を接続す
るためのマルチプレクサ160 も備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、グラフィック
表示を発生するためのグラフィックディスプレイ及び処
理システムに係り、より詳細には、分割シリアルレジス
タ構成のランダムアクセスメモリの形態の半導体メモリ
を用いたシステムに係る。

【０００２】

【従来の技術】典型的なランダムアクセスメモリにおい
ては、行のアクセスに必要な時間が列のアクセスに要す
る時間のほぼ２倍である。全体的にスピーディな動作を
得るには、行をアクセスし、その行を保持しながらそれ
に沿って多数の列をアクセスすることが所望される。こ
れを“ページモード”動作と称している。１つの行をア
クセスする間にその配列に沿った全ての列がアクセスさ
れる場合には、５０ないし７０％の時間の節約となる。
このような時間節約は、メモリの書き込み動作中又はメ
モリの読み取り動作中に得られる。特定のシステム設計
については、メモリの書き込み時間とメモリの読み取り
時間との間で兼ね合いをとって効率的な動作を達成する
ことができる。

【０００３】コンピュータグラフィックシステムの用途
では、メモリの読み取り及び書き込み時間と、ビデオス
クリーンに送るべきデータを発生するのに用いるマイク
ロプロセッサの能力及び速度との間で更に兼ね合いをと
ることができる。考慮すべき他のファクターには、ディ
スプレイの巾及び高さと、ビデオランダムアクセスメモ
リのサイズと、システムがライン向きのものであるかタ
イル向きのものであるかといったことが含まれる。多数
の兼ね合いの中の最終的な選択は、システムの設計者又
はユーザに残されている。

【０００４】このような用途に用いられる装置の供給者
は、設計者及びユーザが各々の形式の装置を多数の異な
った用途に当てはめられるように多数のオプション機能
を含む装置を製造することを好む。これにより、１つの
装置設計の努力で大規模な製造運転ができると共に、装
置当たりのコストを下げることができる。

【０００５】上記の設計戦略を促進するものとして、集
積回路の製造者は、ビデオランダムアクセスメモリ集積
回路装置の融通性と動作速度とを高める機能を追加する
ことによりこれら装置の設計を改善してきた。ランダム
アクセスメモリの設計に追加された幾つかの特徴は、メ
モリアレイへのそしてメモリアレイからのアクセス性を
改善するために分割シリアルレジスタを追加したこと
と、この分割シリアルレジスタから読み取るための選択
可能なタップを追加したことである。これらの特徴によ
り、ユーザはビデオランダムアクセスメモリにデータを
密接に詰め込むことができ、これにより、メモリスペー
スの浪費を回避できる。

【０００６】前記したように、２つの動作モード、即ち
ライン向きのものとタイル向きのものがある。ライン向
きの動作においては、グラフィックプロセッサが逐次の
順序でデータを発生して記憶し、これがディスプレイ上
でラインごとに見えるというものである。ビデオランダ
ムアクセスメモリにデータを記憶しそしてそれをディス
プレイに読み出すことは、ビットごとにそしてラインご
とにシリアルな順序で行われる。分割シリアルレジスタ
からディスプレイに読み出すには、ディスプレイのスイ
ープ信号と相関するようにタイミングがとられる。公知
のビデオランダムアクセスメモリ装置の設計は、ライン
向きのシステムに広く使用できるという非常に望ましい
特徴がある。

【０００７】

【発明が解決しようとする課題】公知のビデオランダム
アクセスメモリ装置の設計は、タイル向きのシステムに
対し融通性及び有用性がかなり低い。典型的に、タイル
向きのディスプレイは、サイズ及び形状の等しい格子、
タイルと称する、に分割される。タイルのサイズ及び形
状は、とりわけシステム設計者又はユーザによって選択
されるべきファクターである。例えば、タイルは、方形
であるか又は長方形である。長方形の場合には、長い方
の寸法を横に寝かすか又は縦に立てるようにして方向が
定められる。あるタイルサイズ及び向きの場合に、現在
入手できるビデオランダムアクセスメモリ装置は、幾つ
かの考えられるシステム用途で効率的に使用するに充分
な融通性に欠ける。より詳細には、単一タイルを表すデ
ータをランダムアクセスメモリアレイの記憶セルの種々
の行に記憶しなければならない。

【０００８】分割シリアルレジスタが出現する前は、グ
ラフィック処理システムが１行のデータビット全体をダ
イナミックランダムアクセスメモリから読み出し用の長
いデータレジスタに転送していた。このデータレジスタ
から、１行のデータビット全体がシリアルなシーケンス
で読み出されていた。この動作は、あるグラフィック処
理システムではその速度を著しく制限していたことが現
在知られている。というのは、データレジスタの出力が
シリアルクロックの制御のもとで読み出されたシリアル
ビット流であったからである。長い読み出し動作の間に
は、新たなデータをダイナミックランダムアクセスメモ
リからデータレジスタに転送することができなかった。
というのは、データレジスタに存在するデータを読み出
すことができるようになる前に新たなデータがこの既存
のデータを破壊してしまうからである。

【０００９】グラフィック処理システムに使用する分割
シリアルレジスタの出現に伴い、分割シリアルレジスタ
の上位半分と下位半分とを定めることが可能になった。
これは、分割シリアルレジスタをアドレスするために使
用されるカウンタの各半分にある最上位ビットを参照す
ることにより行われる。従って、分割シリアルレジスタ
の一方の半分からデータをアクセスする間に、ランダム
アクセスメモリから他方の半分へ再ロードすることがで
きる。又、分割シリアルレジスタの半分をロードする間
には、シリアルなアクセスを開始するところの分割シリ
アルレジスタの半分内にあるアドレスがスタートポイン
トアドレスレジスタにロードされる。データアクセス動
作のスタートポイントアドレスはスタートポイントレジ
スタにロードされた情報によって定めることができる
が、データ読み出しのアクセス動作は、下半分から読み
出すときには分割シリアルレジスタの中間点で終了し、
上半分から読み出すときには分割シリアルレジスタの各
端で終了する。分割シリアルレジスタに関するこの動作
の仕方は、あるグラフィック処理システムの設計では著
しい問題もしくは制約をもたらす。

【００１０】例えば、分割シリアルレジスタが５１２ビ
ットを記憶する場合には、分割シリアルレジスタの下半
分におけるアクセス動作のエンドポイントがビット２５
５となり、そして分割シリアルレジスタの上半分におけ
るアクセス動作のエンドポイントがビット５１１とな
る。グラフィック処理システムの典型的に有効なアクセ
ス動作はしばしば８ビットから１２８ビットまで変化す
るので、アクセス動作をビット２５５又はビット５１１
で強制的に終わらせるには、グラフィック処理システム
の動作速度を不必要に低下させることになる。

【００１１】

【課題を解決するための手段】これら及び他の問題は、
下位半分及び上位半分の複数の記憶エレメントを有する
分割シリアルレジスタと、アクセススタートポイントア
ドレスレジスタと、所望の動作長さの終わりにアクセス
動作を停止させる構成体とを有したビデオランダムアク
セスメモリを備えたグラフィックディスプレイ及び処理
システムによって解決される。

【００１２】グラフィック処理システムの分割シリアル
レジスタに対して、データアクセス動作のスタートポイ
ント及びストップポイント、即ち特定の動作長さが方法
と装置によって定められる。分割レジスタにおけるアク
セススタートポイントのアドレスがアクセススタートポ
イントアドレスレジスタにロードされる。動作長さは動
作長さカウンタにロードされる。この情報を合わせて、
分割シリアルレジスタの各アクセス動作に対するスター
ト及びストップポイントアドレスが決定される。

【００１３】グラフィック処理システムは、分割シリア
ルレジスタの選択された記憶エレメントにおいて読み取
りアクセス動作をスタート及びストップできるという動
作上の利点がある。グラフィックディスプレイ及び処理
システムは、高速度で動作する。

【００１４】グラフィックディスプレイ及び処理システ
ムは、新規な分割レジスタ及びマルチプレクサと共に構
成されたランダムアクセスメモリを有しており、このメ
モリアレイから分割レジスタへデータを転送するように
なっている。メモリアレイのカラムアドレスの下位半分
又は上位半分のいずれかに記憶されたデータは、マルチ
プレクサを介して、分割レジスタアドレスの下位半分又
は上位半分のいずれかに選択的に転送される。

【００１５】この構成の利点は、システム設計者が、特
にタイル向きの動作において表示すべき情報の特定のビ
ットをメモリアレイ内のどこに記憶するかを判断する際
に、より大きな融通性もしくは選択性を特にタイル向き
の動作においてもてることである。データのタイルは、
ランダムアクセスメモリアレイの単一の行に沿って記憶
エレメントにマップすることができる。その後、ランダ
ムアクセスメモリの記憶エレメントからのデータは、分
割レジスタに転送されそしてラインごとのシーケンスで
ラスタスキャンディスプレイに送信される。

【００１６】

【実施例】以下、添付図面を参照し、本発明の好ましい
実施例を詳細に説明する。

【００１７】図１には、情報を与えるためのグラフィッ
クディスプレイ構成体を含むデータ処理システム１００
がブロック図の形態で示されている。図１のシステムの
構成及び動作の更に詳しい説明については、参考として
ここに開示する１９８６年１月２３日に出願された米国
特許出願第８２１，６４１号に見ることができる。

【００１８】データ処理システム１００は、ホスト処理
システム１０２と、テキサス・インスツルーメント社の
ＴＭＳ３４０１０又はＴＭＳ３４０２０グラフィックシ
ステムプロセッサのようなグラフィックプロセッサ１０
３と、ビデオランダムアクセスメモリ１０５と、データ
レジスタ１０７と、ビデオパレット１０８と、デジタル
／ビデオコンバータ１１０と、ビデオディスプレイ１１
２とを備えている。

【００１９】ホスト処理システム１０２は、データ処理
システム１００の主たる計算機能を発揮する。ホスト処
理システム１０２に含まれているのは、プロセッサと、
入力装置と、長時間記憶装置と、リードオンリメモリ
と、ランダムアクセスメモリと、コンピュータシステム
を形成するための関連する周辺装置とである。このホス
ト処理システムの構成及び動作は、従来式のものであ
る。その処理機能により、ホスト処理システム１０２
は、ユーザのためのスクリーンに表示すべきグラフィッ
ク表示の情報内容を決定する。

【００２０】グラフィックプロセッサ１０３は、スクリ
ーンに表示すべき特定のグラフィック表示を発生するた
めのデータ操作の主要部分の役割を果たす。グラフィッ
クプロセッサ１０３は、ホストバス１０１によりホスト
処理システム１０２へ両方向接続される。図１の構成で
は、グラフィックプロセッサ１０３はホスト処理システ
ム１０２とは独立して動作する。しかしながら、グラフ
ィックプロセッサ１０３は、ホスト処理システム１０２
からの要求に応答する。又、グラフィックプロセッサ１
０３は、メモリバス１０４により、メモリ１０５及びビ
デオパレット１０８と通信する。ビデオランダムアクセ
スメモリ１０５に記憶されるデータは、グラフィックプ
ロセッサ１０３によって制御される。次いで、グラフィ
ックプロセッサは、ビデオランダムアクセスメモリ１０
５又はリードオンリメモリ１１４に記憶されたプログラ
ムによって部分的に又は全体的に制御される。リードオ
ンリメモリ１１４は、種々の形式のグラフィック像デー
タを記憶する。

【００２１】更に、グラフィックプロセッサ１０３は、
ビデオパレット１０８内に記憶されたデータを制御し、
ビデオ制御バス１１６を介してデジタル／ビデオコンバ
ータ１１０の動作を制御する。デジタル／ビデオコンバ
ータにより、グラフィックプロセッサ１０３は、ビデオ
グラフィック像のライン長さ及びフレーム当たりのライ
ン数を制御することができる。重要なことに、グラフィ
ックプロセッサ１０３は、グラフィック表示情報がビデ
オランダムアクセスメモリ１０５のどこに記憶されるか
を決定し制御する。その後、ビデオランダムアクセスメ
モリ１０５から読み出す間に、グラフィックプロセッサ
は、ビデオランダムアクセスメモリ及び分割シリアルレ
ジスタ１０７からの読み出しシーケンスと、アクセスさ
れるべきアドレスと、ディスプレイ１１２に所望のグラ
フィック像を発生するのに必要な制御情報とを決定す
る。

【００２２】ビデオランダムアクセスメモリ１０５は、
ユーザに与えるべきグラフィック像を定めるビットマッ
プグラフィックデータを記憶する。ビデオランダムアク
セスメモリ１０５からデータレジスタ１０７、ビデオパ
レット１０８及びデジタル／ビデオコンバータ１１０を
経てディスプレイ１１２へデータを転送する制御は、グ
ラフィックプロセッサ１０３によって行われる。ビデオ
ランダムアクセスメモリ１０５から出力されたビデオデ
ータは、ビデオ出力バス１１８によってデータレジスタ
１０７へ転送され、そこで、表示ビット流に組み立てら
れる。データレジスタ１０７はシフトレジスタである。

【００２３】データレジスタ１０７の記憶エレメントは
ダイナミック又はスタティック電子回路で構成される。
記憶エレメントの代替物としては、双安定電子装置や、
磁気装置や、光学装置や、充分な動作速度をもったオプ
トエレクトロニック装置が含まれる。

【００２４】ビデオランダムアクセスメモリ１０５の典
型的な構成によれば、多数の個別のランダムアクセスメ
モリ集積回路のバンクが設けられる。ビデオランダムア
クセスメモリ１０５の記憶セルは、ダイナミック又はス
タティックな電子回路として製造される。単一の読み出
しアクセス動作の場合には、集積回路の各々に対して選
択された記憶エレメントから１ビットのデータのみが読
み出される。従って、多数の個別の集積回路の各々から
の１ビットを含む１群のビットが一度に読み出される。
データレジスタ１０７は、リード１２０によってビデオ
パレット１０８へ送るための表示ビット流を組み立て
る。上記の説明ではビデオランダムアクセスメモリ１０
５を電子回路として述べたが、双安定電子装置、磁気装
置、光学装置又は充分な速度をもつオプトエレクトロニ
ック装置として製造されたメモリによって本発明を実施
することもできる。

【００２５】グラフィックプロセッサ１０３からの情報
の制御のもとで、テキサス・インスツルーメント社のＴ
ＭＳ３４０７０ビデオパレットのようなビデオパレット
１０８は、データレジスタ１０７から受け取ったデータ
をバス１２５上のビデオレベル信号に変換する。この変
換は、ルックアップテーブルを介して行われる。ビデオ
パレット１０８から出力されたビデオレベル信号は、
色、彩度及び輝度情報を含んでいる。

【００２６】デジタル／ビデオコンバータ１１０は、ビ
デオパレット１０８からデジタルビデオ信号を受け取
り、ビデオ制御バス１１６により受け取られた信号の制
御のもとで、デジタルビデオ信号をアナログレベルに変
換し、これらは出力ライン１２７を経てビデオディスプ
レイ１１２へ送られる。水平ライン当たりのピクセル数
及びディスプレイ当たりのライン数は、グラフィックプ
ロセッサ１０３によって決定される。又、同期、帰線及
び帰線消去信号は、グラフィックプロセッサ１０３によ
って制御される。この信号グループ全体で、ビデオディ
スプレイ１１２へ出力される所望のビデオを指定する。

【００２７】ビデオディスプレイ１１２は、ユーザが見
るための指定のビデオ像を発生する。２つの技術が広く
知られている。第１の技術は、各ピクセルごとに、色、
色相、輝度及び彩度に関してビデオデータを指定する。
第２の技術では、赤、青及び緑のカラーレベルが各ピク
セルごとに指定される。ビデオパレット１０８、デジタ
ル／ビデオコンバータ１１０及びビデオディスプレイ
は、選択された技術に適合するように設計及び製造され
る。

【００２８】図２には、集積回路のビデオランダムアク
セスメモリ１０５のレイアウトがブロック図で示されて
いる。メモリ１０５内に含まれているのは、メモリセル
の４つのアレイ１０５−１、１０５−２、１０５−３及
び１０５−４である。これらのセルは、行列構成で配列
される。ランダムアクセスの場合、行列アドレスはアド
レスリード及びアドレスバスによって集積回路に送られ
る。又、ランダムアクセスの場合、行列アドレスは、行
列デコーダによって各々デコードされる。データは、デ
ータバスから列デコーダ及び感度増幅器を経てメモリア
レイの選択されたセルに書き込まれる。シリアルな読み
出しの場合、データは、メモリアレイの選択された行か
ら転送ゲートを経てデータレジスタへ読み取られる。シ
リアルアドレスカウンタは、一連のシリアルデータレジ
スタアドレスをシリアルデータポインタ又はデコーダへ
送り込む。これらのアドレスに応答して、一連のデータ
がシリアルデータレジスタからデータバスを経てシリア
ル出力バッファへ送られる。そこから、データは、図１
に示すように、レジスタ１０７、ビデオパレット、デジ
タル／ビデオ信号コンバータ及びビデオディスプレイへ
と送られる。

【００２９】ランダムアクセス構成体を完成するために
は、種々のランダムアクセス入力及び出力回路が４倍に
される。

【００３０】シリアル出力動作の場合には、一群の共通
の回路が読み出し動作を非常に効率的に制御する。この
一群の回路は、初期テープレジスタ、動作カウントレジ
スタ、動作カウンタ、比較器及びシリアルアドレスカウ
ンタを備えており、このカウンタは、一連のアドレス
を、別のアドレスバスを経て、各シリアルデータレジス
タに関連したシリアルデータポインタに供給する。シリ
アルな読み出しに対するこれら共通の回路の動作につい
ては、以下で説明する。

【００３１】図３には、グラフィックプロセッサ１０
３、ビデオランダムアクセスメモリ１０５−１、分割レ
ジスタ１０９−１、ある制御回路、及び相互接続バスと
リードが詳細なブロック図で示されている。ビデオラン
ダムアクセスメモリ１０５は、記憶セルが行列構成とな
った４つのメモリアレイ１０５−１、１０５−２、１０
５−３及び１０５−４を含む例示的なメモリである。典
型的に、４つのメモリアレイが１つの半導体チップに含
まれる。表示の１つのピクセルを表す情報は、多数のデ
ータビットを含んでいる。１つのピクセルに対し、各ア
レイに１つのビット、例えば、Ｂ０が記憶される。１つ
のピクセルに対するこれらビットの全ては、同じ行アド
レス及び同じ列アドレスに記憶され、従って、これらは
１回のアクセス動作で全メモリに書き込んだりそこから
読み出したりすることができる。特定の設計において
は、通常、ピクセル内のビットと同数のメモリアレイが
存在する。ピクセル当たり５ビット以上が必要とされる
場合には、チップ当たりに更に多くのアレイを設けるか
又は更に多くのチップを設けるようにしてもよい。

【００３２】図３には、４つのビデオランダムアクセス
メモリアレイ１０５−１、１０５−２、１０５−３及び
１０５−４が互いに接続されて示されているが、汎用性
に影響することなく図示及び説明を簡略化するために、
そのうちの１つであるアレイ１０５−１についてのみ以
下に説明する。この１つのメモリアレイ１０５−１及び
それに関連したマルチプレクサ１３０−１、分割レジス
タ１０９−１及び制御回路について図示して説明するこ
とは、１つ以上の半導体チップから互いに接続される他
のメモリアレイ及びそれに関連した回路にも適用でき
る。

【００３３】図１のビデオディスプレイ１１２のスクリ
ーンは、２つの方法のいずれかで構成されると考えられ
る。通常、ディスプレイでは、非常に多数の水平ライン
があって、その各々が多数のピクセルを含んでいる。も
う１つのしばしば使用されるが異なった機構は、ディス
プレイを多数のタイルに分割するものである。各タイル
は、ある数のピクセルをディスプレイの隣接領域に含ん
でいる。ディスプレイのタイル領域はサイズが均一であ
るので、ある数のピクセルを横方向にそしてある数のピ
クセルを高さ方向に含んでいる。以下の説明において
は、タイルを横切るピクセルの数がビデオランダムアク
セスメモリアレイ１０５−１の区分内の列の数及び分割
レジスタ１０９−１の区分内の記憶エレメントの数に等
しい。分割レジスタ１０９−１はシフトレジスタである
か又はシリアルレジスタである。以下、分割レジスタは
分割シリアルレジスタ１０９−１として説明する。タイ
ルを横切る１本のライン内の情報をタイルのセグメント
と考える。メモリアレイ１０５−１ではピクセル当たり
１ビットしかないので、アレイ１０５−１のタイルセグ
メントにおけるビットの数は、メモリアレイの区分に使
用される列の数及び分割シリアルレジスタ１０９−１の
区分に使用される記憶エレメントの数に等しい。高さ方
向におけるピクセルの数はタイルにおけるラインの数に
等しい。以下に示す例では、図１２に示すディスプレイ
においてタイルが横方向に３２ピクセルでありそして高
さ方向に８ピクセルである。これについては以下に説明
する。

【００３４】ビデオランダムアクセスメモリアレイ１０
５−１は、ディスプレイのタイルを表すデータがメモリ
アレイ１０５−１の単一行にタイルの逐次セグメントと
して記憶されるように構成される。全データタイルは、
メモリアレイ１０５−１の単一行に記憶される。行及び
列アドレス情報と所望のディスプレイ或いはピクセル情
報がグラフィックプロセッサ１０３によって発生され
る。

【００３５】ランダムアクセス書き込みの場合には、バ
ス１０４を経てアドレスレジスタ１０６へアドレスが送
られ、ランダムアクセスメモリアレイ１０５−１内の識
別された行列記憶位置がアクセスされる。各アドレスに
記憶すべき表示データは、バス１０４及びリード１１１
を経てランダムアクセスメモリアレイ１０５−１へ送ら
れる。グラフィックプロセッサがいずれかのタイルにつ
いてランダムアクセスアドレス及び表示データを発生す
ると、このデータは、公知技術の場合とは異なり、バス
１０４を経て送られてランダムアクセスメモリ１０５−
１へ書き込まれる。これは、単一の行をアクセスした後
に、データ書き込むべき逐次選択された列をアクセスす
ることにより行われる。これは、ランダムアクセス書き
込み動作で、単一行アクセス中に、ほぼ全タイルのデー
タを書き込めるようにする。行のアクセス動作は、列の
アクセスよりもほぼ２倍の時間を要するので、単一行の
アクセスを行いそして行アクセスが有効である間に多数
の列アクセスを行うことにより相当の動作時間が節約さ
れる。

【００３６】メモリアレイ１０５−１及び分割シリアル
レジスタ１０９−１の各々は、アドレスによって下位部
分と上位部分とに分割される。この分割により、メモリ
アレイ１０５−１から図１のビデオディスプレイ１１２
への読み出しが相当に容易にされる。メモリアレイ１０
５−１からの読み出しは、ディスプレイのラインによっ
て順次に行われる。ラスタでディスプレイのラインを走
査するときには、各ピクセルに対する適当なデータがデ
ィスプレイスクリーン上に投射すべきビームに順次に加
えられる。グラフィックプロセッサ１０３は、メモリア
レイ１０５−１の記憶セルをアドレスする順序と、マル
チプレクサ１３０−１によって行われる選択と、分割シ
リアルレジスタ１０９−１の記憶エレメントからデータ
を読み取るための順序とを決定し、ビデオディスプレイ
１１２へ送られる情報の所望の出力シーケンスを得るよ
うにする。

【００３７】メモリの行は、部分行、例えば下位アドレ
ス半行及び上位アドレス半行によってアドレスされる。
グラフィックプロセッサ１０３の制御のもとで、マルチ
プレクサ１３０−１は、メモリアレイの下位半分又は上
位半分のいずれかから読み出されたデータがビットライ
ンによって分割シリアルレジスタ１０９−１の下位半分
のアドレスに送られるか又は上位半分のアドレスに送ら
れるかを決定する。分割シリアルレジスタ１０９−１に
いったんデータが記憶されると、タイルのデータ又はセ
グメントの１つ以上のビットを分割シリアルレジスタ１
０９−１からビデオディスプレイ１１２へ送ることがで
きる。

【００３８】多数のメモリアレイに共通の更に別の制御
回路が設けられていて、分割シリアルレジスタ１０９−
１から送られるべきデータの特定の部分を決定する。分
割シリアルレジスタ１０９−１からのデータは、各記憶
エレメントにおいて個別のタップから読み取ることがで
きる。概念的には、これらのタップはゲート回路１３２
によって表され、分割シリアルレジスタ１０９−１の各
記憶エレメントから個別の出力を受け取るようになって
いる。カウンタデコーダ１３５は、読み出しクロック信
号ＣＬＯＣＫによって決定された時間スロットの間に、
分割シリアルレジスタの記憶エレメント出力のどの１つ
をビデオディスプレイ１１２へ送るかを決定する。

【００３９】送信されるべき最初のピクセルデータは分
割シリアルレジスタ１０９−１のどの位置にあってもよ
いので、グラフィックプロセッサ１０３は、その最初の
ピクセルデータのアドレスを初期タップ即ちスタートポ
イントレジスタ１３７へロードする。比較器１４５から
リセット信号を受け取ると、初期タップレジスタ１３７
は最初のピクセルデータアドレスをカウンタデコーダ１
３５へロードし、ゲート回路１３２が分割シリアルレジ
スタの正しい記憶エレメントからデータを送信できるよ
うにする。最初のピクセルデータアドレスのロード動作
はカウンタデコーダ１３５に対して並列であってもよ
い。

【００４０】その後に読み出されるデータは、一般に、
分割シリアルレジスタ１０９−１の記憶エレメントに沿
って順次に送られるが、公知技術とは異なり、必ずしも
連続的に送られる必要はない。ある場合には、分割シリ
アルレジスタ１０９−１の半分の一部分のみからデータ
を読み取ることが効果的であると分かっている。このよ
うな状態は、ディスプレイシステムがタイル向きであっ
てタイルを表すデータが前記したようにメモリアレイ１
０５−１の単一行に沿って記憶されるときに生じる。従
って、効率という点から、分割シリアルレジスタ１０９
−１からデータを読み出すための逐次アドレス動作が、
レジスタの半分の終了前に割り込まれねばならない。公
知技術の場合とは異なり、これらの割り込みは、グラフ
ィックプロセッサ１０３が動作カウントレジスタ１４０
へ数値即ち動作カウントをロードして、割り込みの前
に、即ちカウンタデコーダ１３５及びゲート回路１３２
が次の読み出しのための新たな初期又はスタートタップ
アドレスへジャンプする前にアクセスされる分割シリア
ルレジスタ１０９−１の逐次アドレスの番号を決定する
ことによって行われる。便利な動作長さは、セグメント
に含まれたピクセルの数に等しい。カウントレジスタ１
４０の数値及び動作カウンタ１４２からの動作カウント
は、比較器１４５によって比較される。これらが一致し
ないときには、各読み出し動作ごとに信号ＣＬＯＣＫに
よって動作カウンタを増加しながらアドレスの現在シー
ケンスが続けられる。２つのカウントが例えばセグメン
トの終わりに一致するときには、動作カウンタ１４２を
リセットしそして新たな初期タップアドレスを初期タッ
プレジスタ１３７にロードするための信号が比較器１４
５によって発生される。その結果、カウンタデコーダ１
３５は、ゲート回路１３２が分割シリアルレジスタ１０
９−１の新たな初期タップアドレスにジャンプできるよ
うにし、これにより、逐次アドレス動作に割り込めるよ
うにする。

【００４１】タイル向きのシステムは、分割シリアルレ
ジスタ１０９−１の一方の半分からタイルのセグメント
内にある全てのピクセルを読み出しそして分割シリアル
レジスタの他方の半分へ転送して別のタイルからセグメ
ントのピクセルを読み出すのに必要とされるアドレスの
数に等しい一連のアドレスを通して動作するのが効果的
である。典型的に、タイルは、レジスタの半分が終わる
前に終了するので、レジスタの半分の終わりではなくて
タイルの終わりに読み出し動作を中断するのが効果的で
ある。この動作の詳細な説明については、図５ないし１
２を参照して以下で行う。

【００４２】図４には、メモリアレイ１０５−１の記憶
セル及びビットラインと、それに関連した分割シリアル
レジスタ１０９−１の記憶エレメントとの物理的な構成
が示されている。メモリアレイ１０５−１及び分割シリ
アルレジスタ１０９−１の両方は、アドレスにより、記
憶セルの半分を含むメモリアレイアドレスの下位半分Ｌ
と、残りの記憶セルを含むメモリアレイアドレスの上位
半分Ｈとの部分に分割される。下位半分の呼称Ｌ
０．．．Ｌ１２７は上位半分の呼称Ｈ０．．．Ｈ１２７
の下に示されており、一見したところでは２つの半分が
図４において互いに目立つようになっている。

【００４３】公知のメモリアレイとは異なり、メモリア
レイ１０５−１の下位半分のアドレスの記憶セルＬはメ
モリアレイの上位半分のアドレスの記憶セルＨとインタ
ーリーブされている。同様に、公知のランダムアクセス
メモリシステム構成体とは異なり、分割シリアルレジス
タ１０９−１の下位半分のアドレスの記憶エレメントＬ
は、分割シリアルレジスタ１０９−１の上位半分のアド
レスの記憶エレメントＨとインターリーブされる。

【００４４】このようにメモリ列の２つの部分の記憶セ
ルと、分割シリアルレジスタ１０９−１の２つの部分の
記憶エレメントとをインターリーブすることにより、メ
モリアレイ１０５−１及び分割シリアルレジスタ１０９
−１が集積回路として製造されるときに著しい効果が得
られる。又、インターリーブにより、メモリアレイ１０
５−１の記憶セルをマルチプレクサ１３０−１を経て分
割シリアルレジスタ１０９−１の記憶エレメントに接続
するように構成されたビットラインの全長及び複雑さ
が、メモリアレイ１０５−１及び分割シリアルレジスタ
１０９−１の上位及び下位の半分が図４に示すように列
及びレジスタエレメントのインターリーブではなくて全
物理区分によって分割されたときに必要とされるビット
ラインレイアウトに対して実質的に減少される。

【００４５】図４は、マルチプレクサ１３０−１の区分
１３０−１．１についての概略図であり、これは、メモ
リアレイ１０５−１のアドレスのいずれかの半分にある
１つのセルから分割シリアルレジスタ１０９−１のアド
レスのいずれかの半分にある記憶エレメントへデータを
転送するのに使用できるものである。マルチプレクサ１
３０−１の図示された区分１３０−１．１は、メモリア
レイ１０５−１の上位半分の１つの列アドレス又は下位
半分の１つの列アドレスを分割シリアルレジスタ１０９
−１の関連する上位又は下位半分の記憶エレメントへ接
続する。完全なマルチプレクサ１３０−１は、各ビット
ライン対ごとにこのようなマルチプレクサ区分１３０−
１．１の１つを使用する。

【００４６】図５には、図４に示したマルチプレクサ１
３０−１の区分１３０−１．１の論理動作を説明する真
理値表が示されている。図３の経路１６０によってグラ
フィックプロセッサから受け取るワン・アウトオブ・フ
ォー（４つの中から１つ）コードは、一例として示すス
イッチング装置の制御端子Ｈ−Ｈ、Ｌ−Ｌ、Ｌ−Ｈ及び
Ｈ−Ｌに送られる。このワン・アウトオブ・フォーコー
ドに応答して、マルチプレクサ区分１３０−１．１の１
つのゲートがイネーブルされる。他の３つのゲートはデ
ィスエーブルされたままである。入力制御信号は、下位
半分−下位半分Ｌ−Ｌ、下位半分−上位半分Ｌ−Ｈ、上
位半分−下位半分Ｈ−Ｌ及び上位半分−上位半分Ｈ−Ｈ
と示されている。入力はメモリアレイの上位半分Ｈ又は
下位半分Ｌから送られ、そして出力は分割シリアルレジ
スタの上位半分Ｈ又は下位半分Ｌへ送られる。

【００４７】図５の真理値表によって表されたマルチプ
レクサの動作は、図４に示すように、メモリアレイ又は
分割シリアルレジスタの記憶エレメントのインターリー
ブによって左右されないことに注意されたい。ここに述
べるマルチプレクサの動作は、分割メモリアレイの他の
構成体の列アドレスを分割シリアルレジスタのアドレス
に接続するのに使用される。

【００４８】図１及び３のグラフィックプロセッサ１０
３は、グラフィックディスプレイの全ての情報を発生す
る。各データビットは、いつでもそしていかなる順序で
も発生することができる。プロセッサ１０３は、いつど
のビットが発生されるかそしてそのビットがランダムア
クセスメモリ１０５に記憶するためにどこに予め指定さ
れ又はマップされるかを知っている。ビットをランダム
アクセスメモリ１０５にランダムに書き込むときには、
効率という点を除けばビットを書き込む順序は重要では
ないが、各ビットは、ランダムアクセスメモリ内のそれ
自身予め指定された又はビットマップされた位置におい
て記憶エレメントに記憶されねばならない。

【００４９】データをメモリアレイに効率的に且つスピ
ーディにランダムに書き込むためには、個々のピクセル
ではなくてタイルによって書き込むようにアクセスする
のが有効である。１つ以上のタイルに対する全ての変更
された情報が迅速に発生され書き込まれる。他の変更さ
れないタイルに対する全ての記憶された情報は、リフレ
ッシュされるだけでよく、再び書き込む必要はない。こ
のように情報が変化したところでタイルに書き込みだけ
でよいことにより、全ての書き込みを非常に効率的に行
うことができる。

【００５０】図６には、図３及び４に示されたランダム
アクセスメモリアレイ１０５−１内の記憶位置を表すカ
ルテシアン座標が示されている。アレイの下位半分及び
上位半分は、列をインターリーブするのではなく中央に
おいて分割されることに注意されたい。このアレイは、
簡単な図によって概念を示す目的で中央において分割さ
れて示されている。しかしながら、実際には、図４に示
すように、メモリ記憶エレメントと列リードとをアドレ
スによってインターリーブすることが好ましいと考えら
れる。インターリーブされた構成では、図６に示すラン
ダムアクセスメモリアレイ１０５−１と以下の説明とに
基づいて上位半分及び下位半分の転送動作を取り扱うこ
とができる。

【００５１】図６の格子は、８Ｘ８の方形アレイであ
り、各方形は、グラフィックディスプレイに表示される
べきタイルの１／８として与えられる情報を表してい
る。図６及びその後の図７ないし１２においては、方形
がデータのセグメントを表している。各セグメントには
番号が付けられていて、読み取り装置は、メモリアレイ
の記憶位置からマルチプレクサ及び分割シリアルレジス
タを通してディスプレイへ至るまで以下に述べるように
番号で識別されたセグメントをたどることができる。方
形内の番号は情報をタイルのセグメントとして識別す
る。各データセグメントは、メモリの行の区分に記憶さ
れる。番号付けされた方形又はセグメントの各１つによ
って表されたデータは、メモリアレイ１０５−１に図示
されたように記憶される３２ビットのデータ（即ち、３
２列Ｘ１行）を含んでいる。表示像のタイルは、ランダ
ムアクセスメモリアレイ１０５−１の単一行、即ち行１
に沿ってメモリセルに記憶された全てのビットによって
表される。前記したように、図１２のディスプレイに関
しては、タイルが３２ビット巾Ｘ８ビット高さであり、
図１２について以下で述べるように、ディスプレイにお
いて垂直の列に方向付けされている。

【００５２】データは、逐次の順序でランダムアクセス
メモリアレイ１０５−１の記憶セルに書き込むことがで
きるが、各ビットはその予め指定された位置に記憶しな
ければならないことを想起されたい。ディスプレイシス
テムの全動作速度を高めるために、グラフィックプロセ
ッサはタイルによってディスプレイ像の情報を形成しそ
してその情報をメモリアレイに記憶する。図６において
は、メモリアレイの各行に含まれる全てのデータが完全
なタイルと同等である。グラフィックプロセッサ１０３
は、単一のタイルを形成する全てのデータを発生するの
で、メモリアレイ１０５−１において一度に１つの選択
された行のみをアクセスする。その選択された行がアク
セスされる間に、一度に１つの列がアクセスされるが、
これは１つのタイルに関連した新しいデータ全部がラン
ダムアクセスメモリのアクセスされた行に記憶されるま
で行われる。グラフィックプロセッサ１０３は、メモリ
アレイの１つの行のみをアクセスしながら１つのタイル
に含まれた全てのデータを書き込むか又は記憶するの
で、著しいシステム作動効率が得られる。各行のアクセ
スは、一般に、各列のアクセスに要する時間の２倍であ
る。効率的な動作については、各行をアクセスするたび
に１つの列しかアクセスしないときに最悪のケースとな
る。本発明の構成では、ランダムアクセスメモリにラン
ダムに書き込む場合に、この最悪のケースに対し作動時
間を約７０％短縮することができる。

【００５３】データの完全なディスプレイスクリーンが
図１のランダムアクセスメモリ１０５に記憶された後
に、システムは、ランダムアクセスメモリからそのデー
タの読み取りを開始して分割シリアルレジスタ１０９−
１、データレジスタ１０７及びビデオディスプレイ１１
２へ転送することができる。図６に示すように、データ
はセグメントによってメモリに記憶される。ビデオディ
スプレイは、公知のラスタ走査技術を使用して、グラフ
ィック情報をディスプレイスクリーン又は陰極線管に表
示する。その間に、グラフィックプロセッサ１０３は、
ランダムアクセスメモリ１０５を走査してデータをディ
スプレイに転送する。メモリアレイからのデータは、マ
ルチプレクサ、分割シリアルレジスタ、データレジスタ
１０７及びカラーパレットを経て転送され、グラフィッ
ク情報をスクリーン上の所定位置に別に投射した後にラ
スタビームが１本の水平線を横切ってスイープするとき
にこのラスタビームと整合される。メモリアレイからデ
ータを読み出す逐次の順序は、グラフィックディスプレ
イシステムのハードウェア及びファームウェアによって
固定される。ディスプレイの第１データはセグメント１
であり、次いで、セグメント２であり、等々となって最
後にセグメント６４となる。データレジスタ１０７のア
ドレスの１つの半行からのデータがディスプレイ１１２
へ読み出される間に、アドレスの別の半行からのデータ
をメモリアレイ１０５から分割シリアルレジスタ１０９
−１のアイドル状態の半分へ転送することができる。分
割シリアルレジスタから送られた情報は、メモリから転
送されるデータの各半レジスタごとに全半レジスタより
も少ない（少ないことがしばしばである）。

【００５４】分割シリアルレジスタから、データは図１
のデータレジスタ１０７によりビデオパレットに送られ
る。データレジスタ１０７は、アレイ１０５−１、１０
５−２、１０５−３及び１０５−４の各々から図３の出
力リード１１８−１、１１８−２、１１８−３及び１１
８−４を経て逐次データ流を並列に受け取るように構成
されている。作動中、データレジスタ１０７は、入力デ
ータの複数の並列流を取り込み、それらを１つのインタ
ーリーブされたシーケンスでシフトして出力する。各ピ
クセルに対する全てのビットは出力データ流において互
いにグループ構成にされる。従って、各ピクセルを記述
する全てのデータが一度にビデオパレットに送られる。

【００５５】ビデオパレットは、ピクセルデータを、デ
ジタル／ビデオコンバータに送り込むのに所望される形
態に変換する。デジタル／ビデオコンバータから、ビデ
オ信号はディスプレイに送り込まれる。スクリーンの各
ラインの終わりに、ラスタは、典型的に、１ライン以上
下のスクリーンの開始側に帰線即ち復帰する。この帰線
中に、グラフィック情報がビームから消去される。帰線
が完了すると、ラスタはスクリーンの別のラインを横切
ってスイープを開始し、グラフィックディスプレイ情報
を投射する。ラスタビームは全スクリーンを横切ってス
イープしそして帰線するので、メモリアレイから読み取
られたデータは、スクリーンを横切る各完全なスイープ
ごとに適切な逐次の順序でビデオディスプレイ１１２の
ビーム変調器へ送られねばならない。

【００５６】メモリからデータを読み取ってマルチプレ
クサ、シリアルシフトレジスタ及びゲートを通してデー
タレジスタへそれを転送する動作は、図７ないし１３に
ついての以下の説明を入念に読むことにより理解できよ
う。

【００５７】図７には、図７に示された記憶されたデー
タを図３及び４のランダムアクセスメモリから逐次に読
み取る動作を表す表が示されている。図７において、最
も左のカラムは、メモリアレイ１０５−１からデータセ
グメントを読み取るためのタイムスロットを示してい
る。レジスタの下位半分と示されたカラムは、読み出し
動作の奇数番号のタイムスロットの間に選択されたセグ
メントをビデオディスプレイ１１２へ転送する準備とし
てどのビットグループもしくはタイル部分がメモリアレ
イから図４の分割シリアルレジスタ１０７−１の下位半
分へ読み出されるかを示す。同様に、レジスタの上位半
分と示されたカラムは、偶数番号のタイムスロットの間
に他の選択されたセグメントをディスプレイに転送する
準備としてメモリアレイから分割シリアルレジスタ１０
７−１の上位アドレスに読み出されるビットのグループ
を示している。マルチプレクサと示されたカラムは、デ
ータをビデオディスプレイに送る前に分割シリアルレジ
スタ１０７−１へ転送するためにマルチプレクサ１３０
−１を動作する制御信号情報を表している。ＲＡＭ及び
レジスタと示されたカラムは、当該文字が各々メモリア
レイ１０５−１及び分割シリアルレジスタ１０７−１の
下位半分Ｌ又は上位半分Ｈを示しており、従って、図４
に用いられるマルチプレクサ制御信号構成を示してい
る。

【００５８】図７及び８に示すように、読み取りタイム
スロット０の間に、メモリアレイ１０５−１の第１行の
下位半分Ｌからのデータは、マルチプレクサを通して、
分割シリアルレジスタ１０７−１の下位半分Ｌへ読み出
される。マルチプレクサ１３０−１は、下位半分Ｌから
下位半分Ｌへの転送（制御信号Ｌ−Ｌ）に対してセット
されている。各セグメントもしくは方形１、９、１７及
び２５には３２ビットがある。これらの番号は、タイル
１のセグメントであることを示すものであると理解され
たい。このデータがタイムスロット１中に分割シリアル
レジスタ１０７−１に存在する間は、セグメント１を表
す３２ビットのみがビデオディスプレイ１１２へ送られ
る。タイルセグメント１を表す番号１は、円で囲まれて
いて、そのセグメントをビデオディスプレイへ送るべき
であることを示している。初期タップレジスタ１３７に
記憶されるべき初期タップアドレスは、セグメント１の
第１ビットのアドレスである。動作カウントレジスタ１
４０には３２が記憶され、これにより、分割シリアルレ
ジスタから３２ビットが読み出されたときに逐次の読み
取りが中断される。セグメント９、１７及び２５はタイ
ムスロット１の間には送られない。逐次読み出しの次の
ステップについて、図６及び８を説明する。セグメント
１、９、１７及び２５がレジスタの下位半分に存在する
間には、メモリアレイ１０５−１の第２行の下位半分Ｌ
からのデータがマルチプレクサを通して分割シリアルレ
ジスタ１０７−１の上位半分Ｈへ転送される。マルチプ
レクサ１３０−１は、下位半分Ｌから上位半分Ｈへの転
送（制御信号Ｌ−Ｈ）に対してセットされる。セグメン
ト２、１０、１８及び２６のビットは、分割シリアルレ
ジスタ１０７−１の上位半分へ転送される。タイムスロ
ット２の間に、セグメント２を表す３２ビットがディス
プレイ装置へ送られる。これは、セグメントが分割シリ
アルレジスタへ転送される間に適当なスタートアドレス
及び動作カウントを記憶することによって行われる。番
号２は、セグメント２がセグメント１に続くシーケンス
においてディスプレイに送られることを指示するために
円で囲まれている。図７ないし１１において、各タイム
ストッロごとに、１つのセグメント番号だけが円で囲ま
れており、どのタイルセグメントがディスプレイに向か
うシーケンスにあるかを示している。各タイムスロット
ごとに、適当なスタートアドレス及び動作カウントが記
憶され使用される。

【００５９】図１０及び１１は、セグメント５７及び５
８をディスプレイに送るためにマルチプレクサを経て分
割シリアルレジスタへ転送されるメモリ行１及び２から
のデータを示す追加例である。

【００６０】図８には、図３の分割シリアルディスプレ
イ１０７−１からディスプレイへ送られるタイルセグメ
ントのシーケンスに対するタイムラインを示している。
ランダムアクセスメモリの下位半分の逐次行に記憶され
たデータを分割シリアルレジスタの下位半分と上位半分
に交互に送り、その後、ランダムアクセスメモリの上位
半分に記憶されたデータを同様に送ることにより、タイ
ルセグメントは、図１２に示すように、逐次の順序１、
２、３．．．６４で図１のビデオディスプレイ１１２へ
送信することができる。

【００６１】図１３を説明すれば、メモリアレイ１０５
−１からの記憶されたデータは、ビデオディスプレイ１
１２にラスタ走査シーケンスで表されたタイルセグメン
ト情報によって形成された像としてグラフィック表示さ
れている。データの番号付けされたセグメントは、順序
１、２、．．．６４でビデオディスプレイに送られる。
ラスタの各走査には、走査当たり８個のタイルの各々に
対して１セグメントづつの８個のデータセグメントが含
まれる。ディスプレイの全スクリーンには８個のタイル
がある。各タイルは、スクリーン上の個別の列にあり、
その列の最上行の番号によって識別される。従って、タ
イルは、１、２、．．．８と番号付けされる。ディスプ
レイスクリーンの各タイルに対する全てのデータは、図
６のメモリアレイ１０５の異なった行からマップされる
ことに注意されたい。

【００６２】図１４は、分割シフトレジスタを用いたシ
ステムに対するシリアル読み出し回路及びシリアル読み
出し制御回路の別の構成を示している。図３の特徴と同
じ特徴が同じ識別番号で示されていることに注意された
い。別の特徴については別の識別番号が用いられてい
る。

【００６３】メモリセルのアレイからデータをシリアル
に読み出すべきときには、リード１６０の制御信号によ
りメモリの下位半分又は上位半分のいずれかからのデー
タが分割シフトレジスタの下位半分又は上位半分のいず
れかに転送される。分割シフトレジスタは、各段にデー
タ出力用のタップをもつように構成される。タップアド
レスレジスタ１７５には、データシーケンスの第１ビッ
ト及びその後のデータを出力すべきところのタップのア
ドレスがロードされる。信号が比較器１４５からタップ
アドレスレジスタ１７５へ送られたときには、タップア
ドレスがレジスタデコーダ１９２へロードされる。この
レジスタデコーダ１９２は、現在のシリアル読み出し動
作の間にタップアドレスを記憶する。デコードされた信
号はゲート１３２−１へ送られて、選択されたタップを
識別すると共にこのタップがそれに関連するシフトレジ
スタ段からデータを読み出すことができるようにする。

【００６４】分割シフトレジスタ１９１−１及び動作カ
ウンタ１４２へ送られるシフトクロック信号は、シフト
レジスタ１９１−１の段に沿ってデータをシフトすると
共に、動作カウンタ１４２のカウントを増加する。各ク
ロックサイクル中に、データの新たなビットがその選択
されたタップに関連したシフトレジスタ段に記憶され
る。この新たなビットはゲート１３２−１及びリード１
１８−１を経て読み出されて、図示されていないビデオ
ディスプレイに送信される。

【００６５】比較器１４５は、動作カウンタ１４２のカ
ウントを、動作カウントレジスタ１４０に記憶された動
作カウント値と連続的に比較する。これらが一致しない
ときは、比較器は低出力信号を発生する。しかしなが
ら、これらが一致すると、比較器は高出力信号を発生す
る。この高出力信号は、動作カウンタ１４２をゼロにリ
セットする信号であると共に、タップアドレスレジスタ
１７５が新たなタップアドレスをレジスタデコーダ１９
２へ送信できるようにする信号でもある。

【００６６】以上、本発明の好ましい実施例について詳
細に説明したが、これは本発明を単に解説するものに過
ぎず、特許請求の範囲内で種々の変更がなされ得ること
は明らかであろう。

【００６７】以上の記載に関連して、以下の各項を開示
する。 （１）逐次アドレスを有する複数のデータ記憶エレメン
トで、アドレスによって第１部分と第２部分とに分割さ
れているような記憶エレメントを含むデータレジスタ
と、上記記憶エレメントを逐次アドレスするためのアド
レス発生器と、上記記憶エレメントのアドレスの第１部
分にある第１スタートアドレスに上記アドレス発生器を
プリセットするためのスタートアドレスレジスタと、上
記記憶エレメントの逐次アドレス動作をディスエイブル
すると共に、上記記憶エレメントのアドレスの第２部分
にある第２スタートアドレスに上記アドレス発生器をプ
リセットするための制御回路とを具備することを特徴と
するランダムアクセスメモリシステム。

【００６８】（２）上記制御回路は、スタートアドレス
レジスタと、アクセス動作において逐次アドレスの数を
カウントする動作カウンタと、記憶エレメントの逐次ア
ドレス動作をいつ停止するかを決定する比較器とを備え
た上記第１項に記載のランダムアクセスメモリシステ
ム。

【００６９】（３）データを記憶するための複数の記憶
エレメントを含み、この記憶エレメントは、逐次アドレ
スを有していて、アドレスによって上位の半分と下位の
半分に分割されるデータレジスタと、記憶されたデータ
を読み取るべき一連の記憶エレメントアドレスを発生す
るデコーダと、第１スタートアドレスを送って、一連の
下位半分の記憶エレメントアドレスを開始するようにデ
コーダをプリセットするためのアドレスレジスタと、ア
クセス動作において逐次アドレスの数をカウントするた
めのカウンタと、一連の下位半分の記憶エレメントアド
レスの発生をいつ停止するかを決定するための比較器
と、アドレスレジスタを含んでいて、上位の記憶エレメ
ントアドレスにおいてデコーダを第２スタートアドレス
にジャンプさせるための回路とを具備することを特徴と
するランダムアクセスメモリシステム。

【００７０】（４）記憶セルのメモリアレイであって、
記憶セルの個別アドレスによってアクセスされるべきデ
ータを記憶するように構成されており、記憶セルがアド
レスによって記憶エレメントの上位半分と下位半分に分
割されているようなメモリアレイと、アドレスによって
シリアルにアクセスされるべきデータを記憶するように
構成された記憶エレメントを有するデータレジスタであ
って、記憶エレメントがアドレスによって上位半分と下
位半分に分割されているようなデータレジスタと、記憶
セルから記憶エレメントへ記憶されたデータを転送する
ためのゲートと、記憶エレメントの一連のアドレスを発
生するためのアクセス回路と、データレジスタの下位半
分における記憶エレメントの一連のアドレスを開始する
ように第１アドレスをアクセス回路にプリセットするた
めのレジスタと、一連のアドレスの発生を停止すると共
にデータレジスタの下位半分における第２アドレスをア
クセス回路にプリセットするための制御回路とを具備す
ることを特徴とするランダムアクセスメモリシステム。

【００７１】（５）上記記憶セル及びエレメントはダイ
ナミックメモリデバイスである上記第４項に記載のラン
ダムアクセスメモリシステム。 （６）上記記憶セル及びエレメントはスタティックメモ
リデバイスである上記第４項に記載のランダムアクセス
メモリシステム。 （７）上記記憶セル及びエレメントは双安定電子装置で
ある上記第４項に記載のランダムアクセスメモリシステ
ム。

【００７２】（８）上記記憶セル及びエレメントは双安
定磁気装置である上記第４項に記載のランダムアクセス
メモリシステム。 （９）上記記憶セル及びエレメントは双安定光学装置で
ある上記第４項に記載のランダムアクセスメモリシステ
ム。 （１０）上記記憶セル及びエレメントは双安定オプトエ
レクトロニックデバイスである上記第４項に記載のラン
ダムアクセスメモリシステム。

【００７３】（１１）スクリーンを含むビデオディスプ
レイと、ビデオディスプレイのスクリーンに表示される
べき情報を表すデータ信号を発生するためのデータプロ
セッサと、データプロセッサから受け取ったデータ信号
を記憶するための記憶セルのメモリアレイと、メモリア
レイの記憶セルから送られたデータ信号を受け取って記
憶するための上位及び下位のアドレス部分を有するデー
タレジスタと、データレジスタ内の特定のスタートアド
レス及び特定のストップアドレスの両方を指定して、デ
ータレジスタの記憶位置からビデオディスプレイのスク
リーンへデータ信号を送信するデータアクセス動作をど
こでスタートしそしてストップするかを各々決定するた
めの構成体とを具備することを特徴とするグラフィック
処理システム。

【００７４】（１２）タイルとして表示されるべきデー
タを発生するデータプロセッサと、記憶セルの選択され
た行に全データタイルを記憶するように構成されたラン
ダムアクセスメモリシステムと、データプロセッサから
ランダムアクセスメモリシステムの選択された行へデー
タのタイルを転送するためのアクセス回路とを具備する
ことを特徴とするグラフィックディスプレイシステム。

【００７５】（１３）記憶セルに接続され、各記憶セル
に関連した下位半分及び上位半分の列ラインを含んでい
る複数の列ラインと、ランダムアクセスメモリシステム
は分割レジスタを含み、分割レジスタの各半分は、ラン
ダムアクセスメモリシステムの複数の列ラインの半分か
ら同時にデータを受け取るように構成されており、そし
て記憶セルの下位半分又は上位半分のいずれかから列ラ
インを通して分割レジスタの下位半分又は上位半分のい
ずれかにデータを転送するように構成されたマルチプレ
クサとを更に具備する上記第１２項に記載のグラフィッ
クディスプレイシステム。

【００７６】（１４）ラスタ走査ディスプレイ装置と、
ランダムアクセスメモリからラスタ走査ディスプレイ装
置へラインごとのシーケンスでデータを転送するための
シリアル読み出し回路とを具備する上記１２項に記載の
グラフィックディスプレイシステム。 （１５）所定数のラインセグメントを含むディスプレイ
スクリーンタイルのためのデータを発生するデータプロ
セッサと、情報記憶位置が行列配置されたランダムアク
セスメモリと、タイルデータをランダムアクセスメモリ
に送信しそしてディスプレイスクリーンタイルの所定数
のラインセグメントに対し単一行のデータ記憶位置にそ
れを記憶するためのアクセス回路とを具備することを特
徴とするグラフィックディスプレイシステム。

【００７７】（１６）下位半分と上位半分の記憶セルを
含む記憶セルに接続された複数の列ラインと、分割レジ
スタを含むランダムアクセスメモリであって、分割レジ
スタの各半分は、ランダムアクセスメモリの複数の列ラ
インの半分からのデータを一度に受け取るように構成さ
れているランダムアクセスメモリと、記憶セルの下位半
分又は上位半分のいずれかから列ラインを経て分割レジ
スタの下位半分又は上位半分のいずれかへデータを転送
するように構成されたマルチプレクサとを具備する上記
第１５項に記載のグラフィックディスプレイシステム。

【００７８】（１７）タイルとして表示されるべきデー
タを発生するプロセッサと、情報記憶位置がタイルデー
タを記憶するためのアドレス可能な行及び列で構成され
たランダムアクセスメモリと、タイルデータを記憶する
ためにアドレス可能な行及び列情報記憶位置を選択する
アドレスレジスタと、記憶位置アドレスとタイルデータ
とを各々アドレスレジスタ及びランダムアクセスメモリ
に送信するためのバスとを具備し、上記ランダムアクセ
スメモリは、更に、情報記憶位置の単一のアドレス可能
な行に全タイルデータを記憶するように構成されている
ことを特徴とするグラフィックディスプレイシステム。

【００７９】（１８）上記ランダムアクセスメモリは、
記憶エレメントを含む分割レジスタを備えており、記憶
セルの半分から同時にデータを受け取るように構成され
ており、そして記憶セルの下位半分又は上位半分のいず
れかから分割レジスタの記憶エレメントの下位半分又は
上位半分のいずれかへデータを転送するように構成され
たマルチプレクサを更に具備する上記第１７項に記載の
グラフィックディスプレイシステム。

【００８０】（１９）ディスプレイ装置と、分割レジス
タからディスプレイ装置へラインごとのシーケンスでデ
ータを転送するための回路とを更に具備する上記第１３
項、１６項又は１８項に記載のグラフィックディスプレ
イシステム。 （２０）上記分割レジスタは分割シリアルレジスタであ
る上記第１項、３項、４項、１１項、１３項、１６項又
は１８項に記載のグラフィックディスプレイシステム。

【００８１】（２１）上記分割レジスタは、分割シリア
ルレジスタである上記第１項、３項、４項、１１項、１
３項、１６項又は１８項に記載のグラフィックディスプ
レイシステム。

【図面の簡単な説明】

【図１】グラフィック処理システムの一部分を示すブロ
ック図である。

【図２】ビデオランダムアクセスメモリ集積回路チップ
上の回路を示すブロック図である。

【図３】メモリアレイと分割シリアルレジスタとの間に
マルチプレクサを有するように構成されたランダムアク
セスメモリシステムのブロック図である。

【図４】メモリアレイアドレスの下位半分又は上位半分
のいずれかを分割シリアルレジスタアドレスの下位半分
又は上位半分のいずれかに接続するためのマルチプレク
サの回路図である。

【図５】図３のマルチプレクサの動作を定める真理値表
である。

【図６】例示的なタイル向きシステムの動作において情
報のスクリーンを定めるためにメモリアレイのどこにタ
イルデータを記憶するかを示すマップである。

【図７】ランダムアクセスメモリアレイのメモリセルか
らデータを転送しそして分割シリアルレジスタの記憶エ
レメントにそれを記憶するためのシーケンスを示す表で
ある。

【図８】メモリ、マルチプレクサ、分割シリアルレジス
タ及び制御回路の選択された行を４つの異なる動作状態
で示すブロック図である。

【図９】メモリ、マルチプレクサ、分割シリアルレジス
タ及び制御回路の選択された行を４つの異なる動作状態
で示すブロック図である。

【図１０】メモリ、マルチプレクサ、分割シリアルレジ
スタ及び制御回路の選択された行を４つの異なる動作状
態で示すブロック図である。

【図１１】メモリ、マルチプレクサ、分割シリアルレジ
スタ及び制御回路の選択された行を４つの異なる動作状
態で示すブロック図である。

【図１２】分割シリアルレジスタからディスプレイへデ
ータを移動するためのシーケンスを示すタイムラインで
ある。

【図１３】タイル情報がディスプレイスクリーンに表示
されるところを示すマップである。

【図１４】メモリアレイと分割シフトレジスタとの間に
マルチプレクサを配したランダムアクセスメモリシステ
ムのブロック図である。

【符号の説明】

１００ データ処理システム １０２ ホスト処理システム １０３ グラフィックプロセッサ １０４ メモリバス １０５ ビデオランダムアクセスメモリ １０７ データレジスタ １０８ ビデオパレット １１０ デジタル／ビデオコンバータ １１２ ビデオディスプレイ １１４ リードオンリメモリ １１６ ビデオ制御バス １２７ 出力ライン １３０ マルチプレクサ １３２ ゲート回路 １３５ カウンタデコーダ １３７ 初期タップレジスタ １４０ 動作カウントレジスタ １４５ 比較器

【手続補正書】

【提出日】平成５年８月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】グラフィック処理システムの一部分を示すブロ
ック図である。

【図２】ビデオランダムアクセスメモリ集積回路チップ
上の回路を示すブロック図である。

【図３】メモリアレイと分割シリアルレジスタとの間に
マルチプレクサを有するように構成されたランダムアク
セスメモリシステムのブロック図である。

【図４】メモリアレイアドレスの下位半分又は上位半分
のいずれかを分割シリアルレジスタアドレスの下位半分
又は上位半分のいずれかに接続するためのマルチプレク
サの回路図である。

【図５】図３のマルチプレクサの動作を定める真理値表
を示す図である。

【図６】例示的なタイル向きシステムの動作において情
報のスクリーンを定めるためにメモリアレイのどこにタ
イルデータを記憶するかを示すマップである。

【図７】ランダムアクセスメモリアレイのメモリセルか
らデータを転送しそして分割シリアルレジスタの記憶エ
レメントにそれを記憶するためのシーケンスの表を示す
図である。

【図８】メモリ、マルチプレクサ、分割シリアルレジス
タ及び制御回路の選択された行を４つの異なる動作状態
で示すブロック図である。

【図９】メモリ、マルチプレクサ、分割シリアルレジス
タ及び制御回路の選択された行を４つの異なる動作状態
で示すブロック図である。

【図１０】メモリ、マルチプレクサ、分割シリアルレジ
スタ及び制御回路の選択された行を４つの異なる動作状
態で示すブロック図である。

【図１１】メモリ、マルチプレクサ、分割シリアルレジ
スタ及び制御回路の選択された行を４つの異なる動作状
態で示すブロック図である。

【図１２】分割シリアルレジスタからディスプレイへデ
ータを移動するためのシーケンスを示すタイムラインで
ある。

【図１３】タイル情報がディスプレイスクリーンに表示
されるところを示すマップである。

【図１４】メモリアレイと分割シフトレジスタとの間に
マルチプレクサを配したランダムアクセスメモリシステ
ムのブロック図である。

【符号の説明】 １００ データ処理システム １０２ ホスト処理システム ００３ グラフィックプロセッサ １０４ メモリバス １０５ ビデオランダムアクセスメモリ １０７ データレジスタ １０８ ビデオパレット １１０ デジタル／ビデオコンバータ １１２ ビデオディスプレイ １０４ リードオンリメモリ １１６ ビデオ制御バス １２７ 出力ライン １３０ マルチプレクサ １３２ ゲート回路 １３５ カウンタデコーダ １３７ 初期タップレジスタ １４０ 動作カウントレジスタ １４５ 比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントニー エム バリストレリ アメリカ合衆国 テキサス州 77056 ヒ ューストン ウッドウェイ 4944 アパー トメント 23 (72)発明者 カール エム グッタグ アメリカ合衆国 テキサス州 77459 ミ ズリー シティー サウス サンディー コート 4015 (72)発明者 リチャード ディー シンプソン イギリス ベッドフォード カールトン パーヴェナム ロード 16

Claims (1)

【特許請求の範囲】
1. 【請求項１】 逐次アドレスを有する複数のデータ記憶
   エレメントで、アドレスによって第１部分と第２部分と
   に分割されているような記憶エレメントを含むデータレ
   ジスタと、 上記記憶エレメントを逐次アドレスするためのアドレス
   発生器と、 上記記憶エレメントのアドレスの第１部分にある第１ス
   タートアドレスに上記アドレス発生器をプリセットする
   ためのスタートアドレスレジスタと、 上記記憶エレメントの逐次アドレス動作をディスエイブ
   ルすると共に、上記記憶エレメントのアドレスの第２部
   分にある第２スタートアドレスに上記アドレス発生器を
   プリセットするための制御回路とを具備することを特徴
   とするランダムアクセスメモリシステム。