JPH0581852A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0581852A
JPH0581852A JP24228691A JP24228691A JPH0581852A JP H0581852 A JPH0581852 A JP H0581852A JP 24228691 A JP24228691 A JP 24228691A JP 24228691 A JP24228691 A JP 24228691A JP H0581852 A JPH0581852 A JP H0581852A
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JP
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sram
array
dram
signal
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JP24228691A
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Katsumitsu Hiseki
勝満 日昔
Yasuhiro Konishi
康弘 小西
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ＳＲＡＭのメモリ構成を変更することなくそ
のアレイの形状を可変にする。 【構成】 ＳＲＡＭセルＳＭＣの１行に対し複数のワー
ド線ＳＷＬ１，ＳＷＬ２を配置する。このＳＲＡＭワー
ド線ＳＷＬ１およびＳＷＬ２には１行のメモリセルが交
互に接続される。 【効果】 この構成では１本のワード線に接続されるメ
モリ数を変更することなく、メモリセルアレイのメモリ
セルの行および列の数を可変とすることができ、所望の
形状を備えるＳＲＡＭアレイを得ることができる。これ
により、ＤＲＡＭアレイに対し最適な形状を備えるＳＲ
ＡＭアレイを得ることができ、高密度高集積化されたキ
ャッシュ内蔵半導体記憶装置を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、主メモリとしての大容量のダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）と、キャッシュ
メモリとしての小容量のスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）とが同一半導体チップ上に集
積化されたキャッシュ内蔵半導体記憶装置の構成に関す
る。
【０００２】
【従来の技術】最近の１６ビットまたは３２ビットのマ
イクロプロセシッングユニット（ＭＰＵ）は、動作クロ
ック周波数が２５ＭＨｚまたはそれ以上と非常に高速に
なってきている。データ処理システムにおいては、標準
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）はビット単価が安いため、大記憶容量の主メモリと
して用いられることが多い。標準ＤＲＡＭは、アクセス
時間が短縮化されてきてはいるものの、ＭＰＵの高速化
は標準ＤＲＡＭのそれを上回っている。このため、標準
ＤＲＡＭを主メモリとして用いるデータ処理システム
は、ウエイトステート（待ち状態）の増加などの犠牲を
払う必要がある。このＭＰＵと標準ＤＲＡＭの動作速度
のギャップという問題は、標準ＤＲＡＭが次のような特
徴を有しているために本質的なものである。
【０００３】（１） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同じアドレスピン端子へ与
えられる。行アドレス信号は、ロウアドレスストローブ
信号／ＲＡＳの降下エッジで装置内部へ取込まれる。列
アドレス信号はコラムアドレスストローブ信号／ＣＡＳ
の降下エッジで装置内部へ取込まれる。ロウアドレスス
トローブ信号／ＲＡＳはメモリサイクルの開始を規定し
かつ行選択系を活性化する。コラムアドレスストローブ
信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳが
活性状態となってから信号／ＣＡＳが活性状態となるま
で「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼ばれる
所定の時間が必要とされるため、アクセス時間の短縮化
にも限度があるというアドレス多重化による制約が存在
する。
【０００４】（２） ロウアドレスストローブ信号／Ｒ
ＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定し
た場合、このロウアドレスストローブ信号／ＲＡＳはＲ
ＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経過
した後でなければ再び“Ｌ”へ立下げることはできな
い。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭの様々
な信号線を確実に所定電位にプリチャージするために必
要とされる。このため、ＲＡＳプリチャージ時間ｔＲＰ
によりＤＲＡＭのサイクル時間を短くすることはできな
い。また、ＤＲＡＭのサイクル時間を短くすることは、
ＤＲＡＭにおいて信号線の充放電の回数が多くなるた
め、消費電流の増加にもつながる。
【０００５】（３） 回路の高集積化およびレイアウト
の改良などの回路技術およびプロセス技術の向上または
駆動方法の改良などの応用上の工夫・改良によりＤＲＡ
Ｍの高速化を図ることはできる。しかしながら、ＭＰＵ
の高速化の進展はＤＲＡＭのそれを大きく上回ってい
る。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）お
よびスタティックＲＡＭなどのバイポーラトランジスタ
を用いた高速のバイポーラＲＡＭおよびＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）を用いた比
較的低速のＤＲＡＭというように、半導体メモリの動作
速度には階層構造がある。ＭＯＳトランジスタを構成要
素とする標準ＤＲＡＭでは数十ｎＳ（ナノ秒）のスピー
ド（サイクル時間）を期待するのは非常に困難である。
【０００６】ＭＰＵと標準ＤＲＡＭのスピードギャップ
（動作速度の差）を埋めるため、応用面から種々の改善
が行なわれている。このような改善の主なものとして
は、（１） ＤＲＡＭの高速モードとインタリーブ方式
とを用いる、（２）高速のキャッシュメモリ（ＳＲＡ
Ｍ）を外部に設ける、がある。
【０００７】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、この高速モードとインタリーブ方式とを組合わ
せる方法とがある。スタティックモードとは、１本のワ
ード線（１行）を選択した後、列アドレスのみを順次変
化させることによりこの１行のメモリセルを順次アクセ
スする方法である。ページモードとは、１本のワード線
を選択した後、信号／ＣＡＳをトグルして列アドレス信
号を順次取込み、この１本のワード線に接続されるメモ
リセルへ順次アクセスする方法である。これらのいずれ
のモードも信号／ＲＡＳのトグルを含まずにメモリセル
へアクセスすることができ、通常の、信号／ＲＡＳおよ
び／ＣＡＳを用いたアクセスよりも高速となる。
【０００８】インタリーブ方式とは、複数のメモリ装置
をデータバスに並列に設け、この複数のメモリ装置への
アクセスを交互または順次行なうことにより、実効的に
アクセス時間の短縮を図る方式である。このＤＲＡＭの
高速モードを用いた方法および高速モードとインタリー
ブ方式とを組合わせる方法は、簡単にしかも比較的効率
よく標準ＤＲＡＭを高速ＤＲＡＭとして使用する方法と
して従来から知られている。
【０００９】上記方法（２）は、メインフレームでは昔
から幅広く利用されている方法である。高速キャッシュ
メモリは高価である。しかしながら、低価格ながらも高
性能をも要求されるパーソナルコンピュータの分野にお
いては、その動作速度を改善するために、ある程度高価
になるのを犠牲にして、やむなく一部で使用されてい
る。高速キャッシュメモリをどこに設けるかについては
次の３種類の可能性が存在する。
【００１０】（ａ） ＭＰＵそのものに内蔵する。
【００１１】（ｂ） ＭＰＵ外部に設ける。
【００１２】（ｃ） 高速キャッシュメモリを別に設け
るのではなく、標準ＤＲＡＭに内蔵されている高速モー
ドをキャッシュのように用いる（高速モードの擬似的キ
ャッシュメモリ化）。すなわち、キャッシュヒット時に
は高速モードで標準ＤＲＡＭへアクセスし、キャッシュ
ミス時には通常モードで標準ＤＲＡＭへアクセスする。
【００１３】上述の３つの方法（ａ）ないし（ｃ）は何
らかの形で既にデータ処理システムにおいて採用されて
いる。しかしながら、価格の観点から、多くのＭＰＵシ
ステムにおいては、ＤＲＡＭに不可避なＲＡＳプリチャ
ージ時間（ｔＲＰ）を実効的に表に現われないようにす
るために、メモリをバンク構成とし、このメモリバンク
ごとにインタリーブする方法が用いられている。この方
法に従えば、実質的にＤＲＡＭのサイクル時間をスペッ
ク値（仕様値）のほぼ半分にすることができる。
【００１４】しかしながら、インタリーブの方法は、メ
モリ装置へのアクセスがシーケンシャルになされる場合
にしか効果的ではない。すなわち、同一のメモリバンク
へ連続してアクセスする場合には効果は得られない。ま
た、この方法では、ＤＲＡＭ自身のアクセス時間の実質
的向上は図ることはできない。また、メモリの最小単位
を少なくとも２バンクとする必要がある。
【００１５】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがある頁
（ある指定された１行のデータ）を連続してアクセスす
る場合に限り実効的にアクセス時間を短縮することがで
きる。この方法は、バンク数が２ないし４と比較的大き
い場合には、各バンクごとに異なる行をアクセスするこ
とができるためある程度効果が得られる。与えられた頁
内にＭＰＵが要求するメモリのデータが存在しない場合
を「ミスヒット（キャッシュミス）」と呼ぶ。通常、デ
ータの１かたまりは近接したアドレスまたは逐次的アド
レスに格納される。高速モードにおいては、アドレスの
半分である行アドレスが既に指定されているため「ミス
ヒット」が発生する確率は高い。
【００１６】バンクの数が３０ないし４０と大きくなる
と、各バンクごとに異なる頁のデータを格納することが
できるため、「ミスヒット」率は激減する。しかしなが
ら、データ処理システムにおいて、３０ないし４０のバ
ンクを想定することは現実的ではない。また、「ミスヒ
ット」が発生した場合には、新たに行アドレスを選択し
直すために信号／ＲＡＳを立上げＤＲＡＭのプリチャー
ジサイクルに戻る必要があり、バンク構成の性能を犠牲
にすることになる。
【００１７】前述の方法（２）の場合、ＭＰＵと標準Ｄ
ＲＡＭとの間には高速キャッシュメモリが設けられる。
この場合、標準ＤＲＡＭは比較的低速であっても構わな
い。一方、標準ＤＲＡＭは４Ｍ（メガ）ビット、１６Ｍ
ビットと大記憶容量のものが出現している。パーソナル
コンピュータなどの小規模システムにおいては、そのメ
インメモリを１チップないし数チップの標準ＤＲＡＭに
より構成することができる。外部に高速キャッシュメモ
リを設けた場合、メインメモリがたとえば１個の標準Ｄ
ＲＡＭにより構成できるような小規模システムでは有効
ではない。標準ＤＲＡＭをメインメモリとする場合、高
速キャッシュメモリとメインメモリとの間のデータ転送
速度がこの標準ＤＲＡＭのデータ入出力端子数で制限さ
れ、システムの速度に対するネックになるからである。
【００１８】また、高速モードの擬似的キャッシュメモ
リ化の場合、その動作速度は高速のキャッシュメモリよ
りも遅いため、所望のシステムの性能を実現することは
困難である。
【００１９】上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭ
をメインメモリとし、かつＳＲＡＭをキャッシュメモリ
として備える階層的な構造の１チップメモリを考えるこ
とができる。このような階層的な構造の１チップメモリ
をキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称する。このＣ
ＤＲＡＭについて以下に説明する。
【００２０】図１９８は従来の標準的な１メガビットＤ
ＲＡＭの要部の構成を示す図である。図１９８におい
て、ＤＲＡＭは、行および列からなるマトリクス状に配
列された複数のメモリセルＭＣからなるメモリセルアレ
イ５００を含む。１行のメモリセルが１本のワード線Ｗ
Ｌに接続される。１列のメモリセルＭＣが１本の列線Ｃ
Ｌに接続される。この列線ＣＬは、通常、１対のビット
線から構成される。１本のワード線ＷＬは、１対のビッ
ト線のうちの一方のビット線との交点に位置するメモリ
セルを選択状態とする。１Ｍ（メガ）ＤＲＡＭにおいて
は、メモリセルＭＣは１０２４行×１０２４列のマトリ
クス状に配列される。すなわち、このメモリセルアレイ
５００は、１０２４本のワード線ＷＬと１０２４本の列
線ＣＬ（１０２４対のビット線）を含む。
【００２１】ＤＲＡＭはさらに、外部から与えられる行
アドレス信号（図示せず）をデコードし、メモリセルア
レイ５００の対応の行を選択するロウデコーダ５０２
と、このロウデコーダ５０２により選択されたワード線
に接続されるメモリセルのデータを検知し増幅するセン
スアンプと、外部から与えられる列アドレス信号（図示
せず）をデコードし、メモリセルアレイ５００の対応の
列を選択するコラムデコーダを含む。図１９８において
は、センスアンプとコラムデコーダとが１つのブロック
５０４で示される。ここで、実際には、アドレスバッフ
ァが設けられており、このアドレスバッファが外部から
与えられる行アドレス信号および列アドレス信号を受け
て内部行アドレス信号および列アドレス信号を発生し、
それぞれをロウデコーダ５０２およびコラムデコーダへ
与えている。ここではこのアドレスバッファは示してい
ない。
【００２２】ＤＲＡＭがデータの入出力を１ビット単位
で行なう×１ビット構成の場合、コラムデコーダにより
１本の列線（１つのビット線対）ＣＬが選択される。Ｄ
ＲＡＭが４ビット単位でデータの入出力を行なう×４ビ
ット構成の場合、コラムデコーダにより４本の列線ＣＬ
が選択される。ブロック５０４に含まれるセンスアンプ
は各列線（ビット線対）ＣＬに対して１個ずつ設けられ
る。
【００２３】このＤＲＡＭ内のメモリセルＭＣへデータ
を書込むかまたはこのメモリセルＭＣからデータを読出
すメモリアクセス時においては、以下の動作が行なわれ
る。まず、ロウデコーダ５０２へ行アドレス信号（正確
には内部行アドレス信号）が与えられる。ロウデコーダ
５０２は、与えられた行アドレス信号をデコードし、メ
モリセルアレイ５００内の１本のワード線ＷＬの電位を
“Ｈ”に立上げる。選択されたワード線ＷＬに接続され
る１０２４ビットのメモリセルＭＣのデータが対応の列
線ＣＬ上へ伝達される。列線ＣＬ上のデータは、ブロッ
ク５０４に含まれるセンスアンプにより増幅される。選
択されたワード線ＷＬに接続されるメモリセルのうち、
データの書込みまたは読出しを受けるメモリセルの選択
は、ブロック５０４に含まれるコラムデコーダからの列
選択信号により行なわれる。コラムデコーダは列アドレ
ス信号（正確には内部列アドレス信号）をデコードし、
メモリセルアレイ５００内の対応の列を選択するための
列選択信号を発生する。
【００２４】前述の高速モード動作においては、ブロッ
ク５０４に含まれるコラムデコーダに対し列アドレス信
号が順次与えられる。スタティックコラムモード動作時
においては、所定時間ごとに与えられる列アドレス信号
を新たな列アドレス信号としてコラムデコーダがデコー
ドし、選択されたワード線ＷＬに接続されるメモリセル
ＭＣを列線ＣＬを介して選択する。ページモード時にお
いては、コラムデコーダへは、信号／ＣＡＳの各トグル
ごとに新たな列アドレス信号が与えられる。コラムデコ
ーダは与えられた列アドレス信号をデコードして対応の
列線を選択する。このように、１本のワード線ＷＬを選
択状態とし、列アドレスのみを変えることにより選択さ
れたワード線ＷＬに接続される１行のメモリセルＭＣへ
高速でアクセスすることができる。
【００２５】図１９９は従来の１ＭビットＣＤＲＡＭの
一般的構成を示す図である。図１９９において、従来の
ＣＤＲＡＭは、図１９８に示す標準ＤＲＡＭの構成に加
えて、ＳＲＡＭアレイ５０６と、ＤＲＡＭのメモリセル
アレイ５００の１行とＳＲＡＭアレイ５０６との間での
データ転送を行なうためのトランスファーゲート５０８
を含む。ＳＲＡＭアレイ５０６は、ＤＲＡＭメモリセル
アレイ５００の１行のデータを同時に格納することがで
きるように、メモリセルアレイ５００の各列線ＣＬに対
応して設けられるキャッシュレジスタを含む。したがっ
て、ＳＲＡＭアレイ５０６においては、１０２４個のキ
ャッシュレジスタが設けられる。このキャッシュレジス
タは、通常、スタティック型メモリセル（ＳＲＡＭセ
ル）により構成される。
【００２６】図１９９に示すＣＤＲＡＭの構成の場合、
外部からキャッシュヒットを示す信号が与えられた場合
には、ＳＲＡＭアレイ５０６へのアクセスが行なわれ、
高速でメモリセルへのアクセスを行なうことができる。
キャッシュミス（ミスヒット）時においては、ＤＲＡＭ
へのアクセスが行なわれる。
【００２７】上述のような大容量のＤＲＡＭと高速のＳ
ＲＡＭとを同一チップ上に集積したＣＤＲＡＭは、たと
えば特開昭６０−７６９０号公報および特開昭６２−３
８５９０号公報などに開示されている。
【００２８】上述のような従来のＣＤＲＡＭの構成にお
いては、ＤＲＡＭメモリセルアレイ５００の列線（ビッ
ト線対）ＣＬとＳＲＡＭ（キャッシュメモリ）アレイ５
０６の列線（ビット線対）が１対１対応の関係でトラン
スファーゲート５０８を介して接続される。すなわち、
上述の従来のＣＤＲＡＭの構成においては、ＤＲＡＭメ
モリセルアレイ５００におけるワード線ＷＬ１本に接続
されるメモリセルのデータとメモリセルアレイ５００の
１行と同数個のＳＲＡＭセルのデータとをトランスファ
ーゲート５０８を介して双方向一括転送する構成がとら
れる。この構成においては、ＳＲＡＭ５０６がキャッシ
ュメモリとして用いられ、ＤＲＡＭがメインメモリとし
て用いられる。
【００２９】キャッシュのいわゆるブロックサイズは、
ＳＲＡＭ５０６において、１回のデータ転送でその内容
が書換えられるビットの数と考えることができる。した
がって、このブロックサイズはＤＲＡＭメモリセルアレ
イ５００の１本のワード線ＷＬに物理的に結合されるメ
モリセルの数と同数になる。図１９８および図１９９に
示すように、１本のワード線ＷＬに１０２４個のメモリ
セルが物理的に接続されている場合には、ブロックサイ
ズは１０２４となる。
【００３０】一般に、ブロックサイズが大きいとヒット
率は上昇する。しかしながら、同一のキャッシュメモリ
サイズの場合、ブロックサイズに反比例してセット数が
減少するため、逆にヒット率は減少する。たとえば、キ
ャッシュサイズが４Ｋビットの場合、ブロックサイズが
１０２４であれば、セット数は４となるが、ブロックサ
イズが３２であればセット数は１２８となる。したがっ
て、図１９９に示すＣＤＲＡＭの構成の場合、ブロック
サイズが必要以上に大きくなり、キャッシュヒット率を
それほど改善することができないという問題が生じる。
【００３１】
【発明が解決しようとする課題】ブロックサイズを小さ
くする構成は、たとえば特開平１−１４６１８７号公報
に示されている。この先行技術においては、ＤＲＡＭア
レイおよびＳＲＡＭアレイは列線（ビット線対）が１対
１対応に配置されるが、それぞれ列方向に複数のブロッ
クに分割される。ブロックの選択はブロックデコーダに
より行なわれる。キャッシュミス（ミスヒット）時に
は、ブロックデコーダにより１つのブロックが選択され
る。選択されたＤＲＡＭブロックとＳＲＡＭブロックと
の間でのみデータの転送が行なわれる。この構成に従え
ばキャッシュメモリのブロックサイズを適当な大きさに
低減することができるが、以下のような問題点が未解決
として残る。
【００３２】図２００は１ＭビットＤＲＡＭアレイの標
準的なアレイ構成を示す図である。図２００において、
ＤＲＡＭアレイは８つのメモリブロックＤＭＢ１〜ＤＭ
Ｂ８に分割される。メモリブロックＤＭＢ１〜ＤＭＢ８
に対して共通にロウデコーダ５０２がメモリアレイの長
辺方向の一方側に設けられる。メモリブロックＤＭＢ１
〜ＤＭＢ８の各々に対して（センスアンプ＋コラムデコ
ーダ）ブロック５０４−１〜５０４−８が設けられる。
【００３３】メモリブロックＤＭＢ１〜ＤＭＢ８はそれ
ぞれ１２８Ｋビットの容量を備える。この図２００にお
いては、１つのメモリブロックＤＭＢが１２８行×１０
２４列の配置を備える場合が一例として示される。１本
の列線ＣＬは、１対のビット線ＢＬ，／ＢＬにより構成
される。
【００３４】図２００に示すように、ＤＲＡＭメモリセ
ルアレイを複数のブロックに分割すれば、１本のビット
線ＢＬ（および／ＢＬ）の長さは短くなる。データ読出
し時には、メモリセル内のキャパシタ（メモリセルキャ
パシタ）に蓄積された電荷が対応のビット線ＢＬ（また
は／ＢＬ）に伝達される。このときビット線ＢＬ（また
は／ＢＬ）に生じる電位変化量はメモリセルキャパシタ
の容量Ｃｓとビット線ＢＬ（または／ＢＬ）の容量Ｃｂ
との比，Ｃｓ／Ｃｂ，に比例する。ビット線ＢＬ（また
は／ＢＬ）の長さが短くなれば、ビット線容量Ｃｂが小
さくなる。これにより、ビット線に生じる電位変化量を
大きくすることができる。
【００３５】また、動作時においてはロウデコーダ５０
２により選択されたワード線ＷＬを含むメモリブロック
（図２００においてメモリブロックＤＭＢ２）に対する
センス動作が行なわれ、残りのブロックにおいてはスタ
ンバイ状態が維持される。これによりセンス動作時にお
けるビット線充放電に伴う消費電力を低減することがで
きる。
【００３６】図２００に示すようなＤＲＡＭにおいて上
述のブロック分割方式のＣＤＲＡＭを適用した場合、メ
モリブロックＤＭＢ１〜ＤＭＢ８それぞに対してＳＲＡ
Ｍキャッシュレジスタおよびブロックデコーダを設ける
必要がある。このため、チップ面積が著しく増大すると
いう問題が生じる。また、この構成では、選択されたブ
ロックに対するＳＲＡＭキャッシュレジスタしか動作せ
ず、ＳＲＡＭキャッシュレジスタの利用効率が悪いとい
う問題もある。
【００３７】また、上述のごとくＤＲＡＭアレイとＳＲ
ＡＭアレイとはビット線が１対１に対応している。メイ
ンメモリとキャッシュメモリとの間のメモリのマッピン
グ方式としてダイレクトマッピング方式を採用した場
合、図１９９に示すように、ＳＲＡＭアレイ５０６は１
行に配列された１０２４行のキャッシュレジスタで構成
される。この場合、ＳＲＡＭキャッシュの容量は１Ｋビ
ットとなる。
【００３８】また、マッピング方式として４ウェイセッ
トアソシアティブ方式を採用した場合、図２０１に示す
ように、ＳＲＡＭアレイ５０６は、４行のキャッシュレ
ジスタ５０６ａ〜５０６ｄを含む。４行のキャッシュレ
ジスタ５０６ａ〜５０６ｄのうちの１行がウェイアドレ
スに従ってセレクタ５１０により選択される。この図２
０１に示す構成の場合、ＳＲＡＭキャッシュの容量は４
Ｋビットとなる。
【００３９】上述のように、ＤＲＡＭアレイとキャッシ
ュメモリとの間のメモリセルのマッピング方式はそのチ
ップ内部の構成により決定される。マッピング方式を変
化させると上述のようにキャッシュサイズも変更する必
要がある。
【００４０】また上述のいずれのＣＤＲＡＭの構成にお
いても、ＤＲＡＭアレイとＳＲＡＭアレイとはビット線
が１対１に対応しているため、ＤＲＡＭアレイの列アド
レスとＳＲＡＭアレイの列アドレスとは必然的に同一と
なり、ＤＲＡＭアレイのメモリセルをＳＲＡＭアレイの
任意の位置へマッピングするフルアソシアティブ方式を
実現することは原理的に不可能である。
【００４１】図２０２はＳＲＡＭセルの構造を示す図で
ある。図２０２を参照して、ＳＲＡＭセルＳＭＣは、イ
ンバータラッチを構成するＭＯＳ（絶縁ゲート型）トラ
ンジスタＳＱ１、ＳＱ２、ＳＱ３、およびＳＱ４を含
む。ｐチャネルＭＯＳトランジスタＳＱ１とｎチャネル
ＭＯＳトランジスタＳＱ３が動作電源電位Ｖｃｃと他方
電源電位（接地電位）との間に相補接続され、一方のイ
ンバータ回路を構成する。ｐチャネルＭＯＳトランジス
タＳＱ２とｎチャネルＭＯＳトランジスタＳＱ４とが動
作電源電位Ｖｃｃと接地電位との間に相補接続され、他
方のインバータ回路を構成する。トランジスタＳＱ１お
よびＳＱ３のゲートがノードＳＮ１に接続され、トラン
ジスタＳＱ２およびＳＱ４のゲートがノードＳＮ２に接
続される。ノードＳＮ１は一方のインバータ回路（トラ
ンジスタＳＱ１およびＳＱ３）の出力ノードであり、ノ
ードＳＮ２は他方インバータ回路（トランジスタＳＱ２
およびＳＱ４）の出力ノードである。
【００４２】ＳＲＡＭセルＳＭＣはさらに、ＳＲＡＭワ
ード線ＳＷＬ上の信号に応答して導通し、ノードＳＮ１
およびＳＮ２をそれぞれビット線ＳＢＬおよび＊ＳＢＬ
へ接続するｎチャネルＭＯＳトランジスタＳＱ５および
ＳＱ６を含む。ビット線ＳＢＬおよび＊ＳＢＬには、ダ
イオード接続されたｎチャネルＭＯＳトランジスタＳＱ
７およびＳＱ８が設けられる。ＭＯＳトランジスタＳＱ
７およびＳＱ８はビット線ＳＢＬおよび＊ＳＢＬの
“Ｈ”の電位をＶｃｃ−Ｖｔｈの電位にクランプする。
ここで、ＶｔｈはトランジスタＳＱ７およびＳＱ８のし
きい値電圧である。次にこのＳＲＡＭセルのデータの書
込および読出時動作について簡単に説明する。データ書
込時において、ビット線ＳＢＬと相補ビット線＊ＳＢＬ
には互いに相補のデータが伝達される。今、ビット線Ｓ
ＢＬに“Ｈ”、および相補ビット線＊ＳＢＬに“Ｌ”の
電位が伝達された状態を考える。ワード線ＳＷＬの電位
は“Ｈ”にあり、ノードＳＮ１およびＳＮ２はそれぞれ
導通状態のトランジスタＳＱ５およびＳＱ６を介してビ
ット線ＳＢＬおよび＊ＳＢＬにそれぞれ接続される。ノ
ードＳＮ１の電位はトランジスタＳＱ２およびＳＱ４の
ゲートへ与えられ、トランジスタＳＱ４が導通状態、ト
ランジスタＳＱ２が非導通状態となる。
【００４３】一方、ノードＳＮ２の“Ｌ”の電位はトラ
ンジスタＳＱ１およびＳＱ３のゲートへ与えられ、トラ
ンジスタＳＱ１が導通状態、トランジスタＳＱ３が非導
通状態となる。これにより、ノードＳＮ１の電位が
“Ｈ”、ノードＳＮ２の電位が“Ｌ”に設定され、これ
らの電位がトランジスタＳＱ１−ＳＱ４からなるインバ
ータラッチ回路によりラッチされる。ＳＲＡＭワード線
ＳＷＬの電位が“Ｌ”へ立下がることにより、データの
書込が完了する。データ読出時においては、同様にＳＲ
ＡＭワード線ＳＷＬの電位が“Ｈ”に立上がり、トラン
ジスタＳＱ５およびＳＱ６が導通状態となる。ノードＳ
Ｎ１およびＳＮ２にそれぞれラッチされていた記憶デー
タ（電位）がそれぞれビット線ＳＢＬおよび＊ＳＢＬへ
伝達される。ビット線ＳＢＬおよび＊ＳＢＬには“Ｈ”
と“Ｌ”の相補なデータが伝達される。ビット線ＳＢＬ
および＊ＳＢＬの信号電位は図示しないセンスアンプに
より増幅されデータが読出される。
【００４４】図２０３は、図２０２に示すトランジスタ
ＳＱ７およびＳＱ８の機能を説明するための図である。
以下、図２０２および図２０３を参照してこのトランジ
スタＳＱ７およびＳＱ８の動作について説明する。トラ
ンジスタＳＱ７およびＳＱ８はダイオード接続されてお
り、ビット線ＳＢＬおよび＊ＳＢＬの電位Ｖｃｃ−Ｖｔ
ｈにクランプする。すなわち、ビット線ＳＢＬおよび＊
ＳＢＬの電位振幅の“Ｈ”レベルの電位レベルはＶｃｃ
−Ｖｔｈに設定される。ノードＳＮ１にラッチされた
“Ｈ”のデータはＶｃｃレベルの電位を備える。この
“Ｈ”のラッチデータがビット線ＳＢＬに伝達された場
合そのレベルはトランジスタＳＱ５による信号損失によ
り、Ｖｃｃ−Ｖｔｈとなる。一方、ビット線ＳＢＬ（ま
たは＊ＳＢＬ）の電位振幅の“Ｌ”レベルの電位ＶＬ１
は、トランジスタＳＱ４、ＳＱ６およびＳＱ８（または
ＳＱ３、ＳＱ５およびＳＱ７）の抵抗分割により決定さ
れる。このビット線電位振幅の“Ｌ”レベルの電位ＶＬ
１は接地電位Ｖｓｓよりも高い。
【００４５】すなわち、トランジスタＳＱ７およびＳＱ
８は、ビット線ＳＢＬおよび＊ＳＢＬの“Ｌ”の電位を
高くする機能を備える。このトランジスタＳＱ７および
ＳＱ８が設けられていない場合を考える。この場合ビッ
ト線ＳＢＬおよび＊ＳＢＬの“Ｌ”レベルの電位ＶＬ２
は、トランジスタＳＱ６およびＳＱ４（またはＳＱ５お
よびＳＱ３）により接地電位Ｖｓｓに放電され、ほぼ接
地電位レベルとなる。このトランジスタＳＱ７およびＳ
Ｑ８が設けられていない場合のビット線ＳＢＬ（または
＊ＳＢＬ）の“Ｈ”レベルの電位はＶｃｃ−Ｖｔｈで与
えられる。この場合、ワード線ＳＷＬに与えられる
“Ｈ”のレベルは動作電源電位Ｖｃｃレベルであり、ト
ランジスタＳＱ５（またはＳＱ６）においてこのトラン
ジスタＳＱ５またはＳＱ６のしきい値電圧Ｖｔｈの損失
が存在していると仮定する。
【００４６】今、図２０３において時刻ＴＷＬでＳＲＡ
Ｍワード線ＳＷＬの電位が“Ｈ”に立上った状態を考え
る。トランジスタＳＱ７およびＳＱ８が設けられている
場合、ビット線ＳＢＬ，＊ＳＢＬへこのＳＲＡＭセルＳ
ＭＣの記憶データが伝達され、時刻Ｔ１においてビット
線ＳＢＬ，＊ＳＢＬの電位の“Ｈ”および“Ｌ”が交差
する。一方トランジスタＳＱ７およびＳＱ８が設けられ
ていない場合、このようなビット線ＳＢＬおよび＊ＳＢ
Ｌにおける“Ｈ”と“Ｌ”の電位の交差するのは時刻Ｔ
２においてである。このビット線ＳＢＬおよび＊ＳＢＬ
の電位“Ｈ”と電位“Ｌ”が交差する時点より後の時刻
で各ビット線ＳＢＬおよび＊ＳＢＬのデータが確定す
る。したがって、このトランジスタＳＱ７およびＳＱ８
を設けることによりビット線ＳＢＬ，＊ＳＢＬの論理振
幅を小さくし、アクセス時間を高速にすることができ
る。
【００４７】ＳＲＡＭは、ＤＲＡＭと異なりＲＡＳプリ
チャージ時間を必要としないため、高速アクセスが可能
である。しかし、ＳＲＡＭアレイにおいては、ＳＲＡＭ
ワード線とビット線の交点に必ず１個のメモリセルが存
在する。１個のメモリセルはビット線ＳＢＬと相補ビッ
ト線＊ＳＢＬとに接続される。また、ＳＲＡＭセルは図
２０２に示すように６個のトランジスタを必要としてお
り、１個のトランジスタと１個のキャパシタしか必要と
しないＤＲＡＭセルに比べ、占有面積が大きい。このた
め、ＳＲＡＭアレイをできるだけ小面積で効率的に配置
するのが高密度高集積化されたＣＤＲＡＭを実現するう
えで好ましい。今、図２０４に示すように長方形のパッ
ケージ５５０にＣＤＲＡＭを実装する場合を考える。こ
のパッケージ５５０は図２０４においてＸとして表わさ
れる長辺方向とＹで示される短辺方向とを備える。この
ような矩形状のパッケージに収納される場合、大容量の
記憶容量を備えるＤＲＡＭアレイ５６０はパッケージ５
５０の形状に合わせ矩形状に配置される。ＤＲＡＭアレ
イ５６０とＳＲＡＭアレイ５８０とは転送ゲート５７０
を介し双方向にデータを転送する。このような配置の場
合、ＳＲＡＭアレイ５８０の形状は、ＤＲＡＭアレイの
短辺方向の長さと同一の長さをもつのが面積利用から考
えて好ましい。
【００４８】今図２０５に示すように、ＤＲＡＭアレイ
５６０とＳＲＡＭアレイ５８０とは一度に１６ビットの
データを転送することができる場合を考える。この場
合、キャッシュのサイズは１６ビットである。１本のＳ
ＲＡＭワード線ＳＷＬに対し１６対のＳＲＡＭビット線
対ＳＢＬ，＊ＳＢＬが配置される。ＳＲＡＭアレイ５８
０は、２５６行×１６列の構成を備える。図２０５に示
すようにパッケージ５５０の長辺方向に沿って２５６本
のＳＲＡＭワード線ＳＷＬ１〜ＳＷＬ２５６を配置した
場合、ＳＲＡＭアレイ５８０の長辺方向（Ｘ方向）の長
さが長くなる。この場合、パッケージ５５０内のＳＲＡ
Ｍアレイ５８０に割当てられた面積内に収納することが
できなくなる。また図２０６に示すように、パッケージ
５５０の短辺方向（Ｙ方向）にＳＲＡＭワード線ＳＷＬ
１〜ＳＷＬ２５６を配置した場合、図２０４における長
辺方向（Ｘ方向）の長さは短くなるものの、短辺方向
（Ｙ方向）の長さが長くなり、同様、パッケージ５５０
内のＳＲＡＭアレイに割当てられた面積内に配置するこ
とができない。
【００４９】ＳＲＡＭアレイは、ビット線対の数とＳＲ
ＡＭワード線の数が決定された場合、そのサイズは一意
的に決定されてしまうため、ＳＲＡＭアレイの形状に柔
軟性がないという問題がある。また、ＳＲＡＭアレイに
おいてはメモリセル選択時においては、常に選択メモリ
セルを介して電流が流れる。したがって、１本のワード
線に接続されるメモリセルの数はできるだけ少なくする
のが消費電流の観点からは望ましい。しかしながら、１
本のワード線に接続されるメモリセルの数を低減するた
めに、ワード線の数を増加させた場合、応じてビット線
の長さが長くなる。これは、ビット線の寄生容量が大き
くなり、アクセス時間が長くなるという問題が生じる。
また、ＤＲＡＭアレイは、ブロック分割配置およびシェ
アードセンスアンプ構成など比較的そのアレイの形状を
パッケージの形状に適合させるのが容易である。したが
って、ＤＲＡＭアレイの形状に応じて柔軟にその形状を
変更することのできるＳＲＡＭアレイ構造を実現するの
が低占有面積のキャッシュ内蔵半導体記憶装置を得るた
めには好ましい。
【００５０】それゆえ、この発明の目的は、チップ面積
を効率的に利用できるアレイ配置を備えるキャッシュ内
蔵半導体記憶装置を提供することである。この発明の他
の目的は、ＤＲＡＭアレイの任意の形状に対して容易に
対応することのできる柔軟なアレイ構造を備えるＳＲＡ
Ｍアレイ配置を提供することである。この発明のさらに
他の目的は、高密度かつ高集積化に適したアレイ配置を
備えるキャッシュ内蔵半導体記憶装置を提供することで
ある。
【００５１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行および列状に配置された複数のダイナミッ
ク型メモリセルを備えるＤＲＡＭアレイと、行および列
からなるマトリクス状に配列された複数のスタティック
型メモリセルを備えるＳＲＡＭアレイと、ＤＲＡＭアレ
イとＳＲＡＭアレイとの間に設けられ、ＤＲＡＭアレイ
の選択されたメモリセルとＳＲＡＭアレイの選択された
メモリセルとの間のデータ転送を行なうためのデータ転
送手段を備える。ＳＲＡＭアレイは、マトリクスの各行
がｎ個のグループに分割されたメモリセルを含む。この
ＳＲＡＭアレイはさらに、このマトリクスの行方向と並
行に各行に対しｎ本配置され、各々に異なるグループに
含まれるメモリセルが接続される複数のワード線を含
む。
【００５２】
【作用】ＳＲＡＭアレイにおいて、１行に配列されたメ
モリセルは複数のグループに分割される。各グループの
メモリセルはそれぞれ各グループ対応に設けられたワー
ド線に接続される。したがって、ＳＲＡＭアレイの１行
のメモリセルが複数のワード線に接続されることにな
る。１行のメモリセルのグループの数ｎを調整すること
により、１本のワード線に接続されるメモリセルの数を
変化させることなく任意の形状のＳＲＡＭアレイが得ら
れる。
【００５３】
【実施例】
「アレイ配置１」図３はこの発明が適用される半導体記
憶装置のメモリアレイ部の構成の一例を概略的に示す図
である。図３において、半導体記憶装置は、行および列
からなるマトリクス状に配列されたダイナミック型メモ
リセルを含むＤＲＡＭアレイ１と、行および列からなる
マトリクス状に配列されたスタティック型メモリセルか
らなるＳＲＡＭアレイ２と、このＤＲＡＭアレイ１とＳ
ＲＡＭアレイ２との間でのデータ転送を行なうための双
方向転送ゲート回路３を含む。
【００５４】ＤＲＡＭアレイ１はその記憶容量が１Ｍビ
ットの場合１０２４本のワード線ＷＬと１０２４対のビ
ット線ＢＬ，／ＢＬを含む。ただし、図においてはビッ
ト線対はＤＢＬで示される。このＤＲＡＭアレイ１は行
および列方向にそれぞれ沿って複数のブロックに分割さ
れる。図３においては、ＤＲＡＭアレイ１は列方向に８
個のブロックＭＢｉ１〜ＭＢｉ８（ｉ＝１〜４）に分割
され、かつ行方向に４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
（ｊ＝１〜８）に分割され、合計３２個のメモリブロッ
クに分割された場合が一例として示される。
【００５５】この列方向に分割された８個のブロックＭ
Ｂｉ１〜ＭＢｉ８は１つの行ブロック１１を構成する。
行方向に分割された４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
は列ブロック１２を構成する。１つの行ブロック１１に
含まれるメモリブロックＭＢｉ１〜ＭＢｉ８は１本のワ
ード線ＷＬを共有する。同一の列ブロック１２に含まれ
るメモリブロックＭＢ１ｊ〜ＭＢ４ｊはコラム選択線Ｃ
ＳＬを共有する。各メモリブロックＭＢ１１〜ＭＢ４８
それぞれに対してセンスアンプ＋ＩＯブロック１３が設
けられる。このセンスアンプ＋ＩＯブロック１３の構成
については後に説明する。コラム選択線ＣＳＬは同時に
２列（２対のビット線）を選択する。
【００５６】この半導体記憶装置はさらに、外部から与
えられるアドレスに応答してこのＤＲＡＭアレイ１から
対応の１行を選択するロウデコーダ１４と、外部から与
えられる列アドレスに応答して１本のコラム選択線ＣＳ
Ｌを選択するコラムデコーダ１５を含む。列ブロック１
２は、互いに独立な２対のＩ／Ｏ線１６ａおよび１６ｂ
を介して双方向転送ゲート回路３へ接続される。
【００５７】ＳＲＡＭアレイ２は、この双方向転送ゲー
ト回路３を介して１６対のＩ／Ｏ線それぞれに接続され
る１６対のビット線対ＳＢＬを含む。このＳＲＡＭアレ
イ２は、４Ｋビットの容量の場合、１６対のビット線と
２５６本のワード線とを含む。したがって、このＳＲＡ
Ｍアレイ２は、１行が１６ビットとなる。このＳＲＡＭ
アレイ２に対し、外部から与えられる行アドレスをデコ
ードし、このＳＲＡＭアレイ２の１行を選択するＳＲＡ
Ｍロウデコーダ２１と、外部から与えられる列アドレス
をデコードし、このＳＲＡＭアレイ２の対応の列を選択
するＳＲＡＭコラムデコーダ２２と、データ読出し時に
おいてこのＳＲＡＭロウデコーダ２１およびＳＲＡＭコ
ラムデコーダ２２により選択されたメモリセルのデータ
を増幅して出力するセンスアンプ回路２３を含む。
【００５８】このＳＲＡＭコラムデコーダ２２により選
択されたＳＲＡＭビット線対ＳＢＬは共通データバスへ
接続され入出力バッファ（図示せず）を介して装置外部
とデータの入出力が行なわれる。ＤＲＡＭロウデコーダ
１４およびＤＲＡＭコラムデコーダ１５へ与えられるア
ドレスとＳＲＡＭロウデコーダ２１およびＳＲＡＭコラ
ムデコーダ２２へ与えられるアドレスはともに互いに独
立なアドレスであり、それぞれ異なるアドレスピン端子
を介して与えられる。次に図３に示す半導体記憶装置の
データ転送動作について概略的に説明する。
【００５９】ＤＲＡＭ部分の動作について説明する。ま
ず、外部から与えられる行アドレスに従ってロウデコー
ダ１４が行選択動作を行ない１本のワード線ＤＷＬの電
位を“Ｈ”に立上げる。この選択された１本のワード線
ＤＷＬに接続されるメモリセルから対応の１０２４本の
ビット線ＢＬ（または／ＢＬ）にデータが読出される。
【００６０】次いで、この選択されたワード線ＤＷＬを
含む行ブロック１１に含まれるセンスアンプ（ブロック
１３に含まれる）が一斉に活性化され、各ビット線対の
電位差を差動的に増幅する。このように４つの行ブロッ
ク１１のうち１つの行ブロックのみが活性化されるのは
このセンス動作時におけるビット線の充放電に伴う消費
電力を低減するためである（この選択行を含む行ブロッ
クのみを活性化する動作方式をブロック分割動作方式と
称す）。
【００６１】次に外部から与えられる列アドレスにした
がって、ＤＲＡＭコラムデコーダ１５が列選択動作を行
なう。各列ブロック１２において１本のコラム選択線Ｃ
ＳＬが選択状態とされる。この１本のコラム選択線ＣＳ
Ｌは２対のビット線を選択し、この２対のビット線を該
列ブロック対応に設けられた２対のＩ／Ｏ線１６ａおよ
び１６ｂにそれぞれ接続する。これにより、ＤＲＡＭア
レイ１から複数ビット（本実施例においては１６ビッ
ト）のデータが複数のＩ／Ｏ線対１６ａおよび１６ｂ上
に読出される。
【００６２】次にＳＲＡＭ部分の動作について説明す
る。外部から与えられる行アドレスに従ってＳＲＡＭロ
ウデコーダ２１が行選択動作を行ない、ＳＲＡＭアレイ
２から１本のワード線を選択する。１本のＳＲＡＭワー
ド線には、前述のごとく１６ビットのメモリセルが接続
される。したがって、この１本のワード線の選択動作に
従って、１６個のスタティック型メモリセル（ＳＲＡＭ
セル）が１６対のビット線ＳＢＬに接続される。
【００６３】ＤＲＡＭアレイ１に対するＩ／Ｏ線対１６
ａおよび１６ｂに１６ビットのデータが伝達された後
に、この双方向転送ゲート回路３がオン状態となり、１
６対のＩ／Ｏ線対１６ａおよび１６ｂとＳＲＡＭの１６
対のビット線ＳＢＬとがそれぞれ接続される。これによ
り、ＳＲＡＭアレイ２において既に選択されていた１６
ビットのメモリセルに対し１６対のＩ／Ｏ線対１６ａお
よび１６ｂ上に伝達されていたデータがそれぞれ書込ま
れる。
【００６４】ＳＲＡＭに設けられているセンスアンプ回
路２３およびコラムデコーダ２２はＳＲＡＭアレイ２に
おけるメモリセルと外部データを入出力するための内部
データ線とのデータとの間の授受のために用いられる。
【００６５】このＳＲＡＭアレイ２におけるＳＲＡＭセ
ルを選択するためのアドレスは、ＤＲＡＭアレイ１にお
けるダイナミック型メモリセル（ＤＲＡＭセル）を選択
するためのアドレスとは全く独立に設定することが可能
である。このため、ＤＲＡＭアレイ１において選択され
た１６ビットのメモリセルはＳＲＡＭアレイ２の任意の
位置（行）のメモリセルとデータの授受を行なうことが
可能であり、ダイレクトマッピング方式、セットアソシ
アティブ方式およびフルアソシアティブ方式のすべての
マッピング方式をアレイの配置および構成を変更するこ
となく実現することが可能である。
【００６６】上記説明においては、ＤＲＡＭからＳＲＡ
Ｍへの１６ビットの一括転送の動作を原理的に説明した
が、ＳＲＡＭアレイ２からＤＲＡＭアレイ１への１６ビ
ットの一括転送についても同様の動作に従って行なわ
れ、単に双方向転送ゲート回路３によるデータの転送方
向が逆になるだけである。次にこの発明によるキャッシ
ュ内蔵半導体記憶装置の構成および動作について順に詳
細に説明する。
【００６７】図４は、図３に示す半導体記憶装置の要部
の具体的構成を示す図である。図４においては、ＤＲＡ
Ｍアレイの１つのメモリブロックＭＢｉｊのデータ転送
に関連する部分が代表的に示される。図４において、Ｄ
ＲＡＭメモリブロックＭＢｉｊは、行列状に配置された
複数のＤＲＡＭセルＤＭＣを含む。ＤＲＡＭセルＤＭＣ
は１個のトランジスタＱ０と、１個のキャパシタＣ０を
含む。このメモリキャパシタＣ０の一方電極（セルプレ
ート）には一定の電位Ｖｇｇが与えられる。
【００６８】このメモリブロックＭＢｉｊはさらに、各
々に１行のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、各々に１列のＤＲＡＭセルＤＭＣが接
続されるＤＲＡＭビット線対ＤＢＬを含む。このＤＲＡ
Ｍビット線対ＤＢＬは、２本のビット線ＢＬおよび／Ｂ
Ｌにより構成される。ビット線ＢＬとビット線／ＢＬに
は互いに相補な信号が伝達される。ＤＲＡＭセルＤＭＣ
は、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢ
Ｌの交点にそれぞれ配置される。
【００６９】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て、対応のビット線対上の電位差を検知し増幅するため
のＤＲＡＭセンスアンプＤＳＡが設けられる。このＤＲ
ＡＭセンスアンプＤＳＡは、センスアンプ活性化信号φ
ＳＡＮＥおよび／φＳＡＰＥに応答してセンスアンプ駆
動信号φＳＡＮおよび／φＳＡＰを発生するセンスアン
プ活性回路ＳＡＫによりその動作が制御される。ＤＲＡ
ＭセンスアンプＤＳＡは、ｐチャネルＭＯＳトランジス
タが交差結合され、信号／φＳＡＰに応答して高電位側
のビット線電位を動作電源電位Ｖｃｃレベルにまで昇圧
するための第１のセンスアンプ部分と、ｎチャネルＭＯ
Ｓトランジスタが交差結合され、信号φＳＡＮに応答し
て低電位側のビット線の電位をたとえば接地電位レベル
の電位Ｖｓｓへ放電する第２のセンスアンプ部分を含
む。
【００７０】センスアンプ活性化回路ＳＡＫは、センス
アンプ活性化信号／φＳＡＰＥに応答してオン状態とな
り、ＤＲＡＭセンスアンプＤＳＡの第１のセンスアンプ
部分を活性化するためのセンスアンプ活性化トランジス
タＴＲ１と、センスアンプ活性化信号φＳＡＮＥに応答
してオン状態となり、ＤＲＡＭセンスアンプＤＳＡの第
２のセンスアンプ部分を活性化するセンスアンプ活性化
トランジスタＴＲ２を含む。トランジスタＴＲ１はｐチ
ャネルＭＯＳトランジスタにより構成され、トランジス
タＴＲ２はｎチャネルＭＯＳトランジスタにより構成さ
れる。トランジスタＴＲ１はオン状態となったときに動
作電源電位Ｖｃｃレベルの駆動信号／φＳＡＰを各セン
スアンプＤＳＡの一方電源ノードへ伝達する。トランジ
スタＴＲ２はオン状態となったとき、ＤＲＡＭセンスア
ンプＤＳＡの他方電源ノードへ電位Ｖｓｓレベルの信号
φＳＡＮを伝達する。
【００７１】このセンスアンプ活性化回路ＳＡＫからの
信号／φＳＡＰおよびφＳＡＮが伝達される信号線／φ
ＳＡＰと信号線φＳＡＮとの間に、イコライズ指示信号
φＥＱに応答して両信号線をイコライズするイコライズ
トランジスタＴＥＱが設けられる。これにより、センス
アンプ駆動信号線／φＳＡＰおよびφＳＡＮはスタンバ
イ時には（Ｖｃｃ＋Ｖｓｓ）／２の中間電位にプリチャ
ージされる。ここで、信号線とその上の信号を同一符号
で示す。
【００７２】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ・イコライズ信号φＥＱに応答して活性化
され、対応のビット線対の各ビット線を所定のプリチャ
ージ電位Ｖｂｌにプリチャージしかつイコライズするプ
リチャージ／イコライズ回路ＰＥが設けられる。
【００７３】ＤＲＡＭメモリブロックＭＢｉｊはさら
に、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けら
れてコラム選択線ＣＳＬ上の信号電位に応答してオン状
態となり、対応のＤＲＡＭビット線対ＤＢＬをローカル
Ｉ／Ｏ線対ＬＩＯへ接続する列選択ゲートＣＳＧを含
む。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対
して共通に設けられ、これにより同時に２つのＤＲＡＭ
ビット線対ＤＢＬが選択される。ローカルＩ／Ｏ線対は
この同時に選択される２対のＤＲＡＭビット線対からの
データをそれぞれ受けることができるように２対ＬＩＯ
ａおよびＬＩＯｂ設けられる。
【００７４】このメモリブロックＭＢｉｊはさらに、ブ
ロック活性化信号φＢＡに応答してローカルＩ／Ｏ線対
ＬＩＯａおよびＬＩＯｂをそれぞれグローバルＩ／Ｏ線
対ＧＩＯａおよびＧＩＯｂへ接続するＩＯゲートＩＯＧ
ａおよびＩＯＧｂを含む。コラム選択線ＣＳＬは図３に
示す１つの列ブロックにわたって行方向に延在し、また
グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂも１つの
列ブロックにわたって行方向に延在する。ローカルＩ／
Ｏ線対ＬＩＯａおよびＬＩＯｂは１つのメモリブロック
内においてのみ列方向に延在する。
【００７５】図３との対応において、Ｉ／Ｏ線１６ａお
よび１６ｂはそれぞれ、ローカルＩ／Ｏ線対ＬＩＯａお
よびＬＩＯｂと、ＬＩＯゲートＩＯＧａおよびＩＯＧｂ
と、グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂに対
応する。
【００７６】ＳＲＡＭは、それぞれに１行のＳＲＡＭセ
ルＳＭＣが接続されるＳＲＡＭワード線ＳＷＬと、それ
ぞれに１列のＳＲＡＭセルＳＭＣが接続されるＳＲＡＭ
ビット線対ＳＢＬと、ＳＲＡＭビット線対ＳＢＬそれぞ
れに設けられ対応のビット線対の電位差を検知し増幅す
るＳＲＡＭセンスアンプＳＳＡを含む。
【００７７】双方向転送ゲート回路３は、ＳＲＡＭビッ
ト線対ＳＢＬとグローバルＩ／Ｏ線対ＧＩＯとの間に設
けられる双方向転送ゲートＢＴＧａおよびＢＴＧｂを含
む。双方向転送ゲートＢＴＧａおよびＢＴＧｂはとも
に、データ転送指示信号φＴＳＤおよびφＴＤＳに応答
してＳＲＡＭビット線対ＳＢＬとグローバルＩ／Ｏ線対
ＧＩＯａおよびＧＩＯｂとの間でのデータ転送を行な
う。データ転送指示信号φＴＳＤは、ＳＲＡＭ部分から
ＤＲＡＭ部分へのデータ転送を指示し、データ転送指示
信号φＴＤＳはＤＲＡＭ部分からＳＲＡＭ部分へのデー
タ転送を指示する。 「アレイ配置２」図５にアレイ配置の他の構成例を示
す。この図５のアレイ配置の構成においては、ＳＲＡＭ
コラムデコーダ２２が、ＤＲＡＭアレイ１とＳＲＡＭア
レイ２との間に設けられる。また、入出力バッファ２７
４が内部データ線２５１を介してＳＲＡＭコラムデコー
ダ２２により選択された列と接続される。この図５に示
す構成においては、ＤＲＡＭアレイ１で選択された列は
双方向転送ゲートを介して内部データ線２５１に接続さ
れる。この双方向転送ゲート回路３を介したＤＲＡＭア
レイ１と内部データ線２５１との接続は、ＤＲＡＭのコ
ラムデコーダ１５からの列選択信号により双方向転送ゲ
ートに設けられた列選択ゲートを用いて行なわれてもよ
い。このＤＲＡＭアレイ１と内部データ線２５１との接
続およびＳＲＡＭアレイ２と内部データ線２５１との接
続については後に詳細に説明する。
【００７８】アドレスバッファ２５２は、チップイネー
ブル信号Ｅに応答して外部から与えられるアドレス信号
Ａａを取込み、ＤＲＡＭアレイ１の行・列指定用の内部
行・列アドレス信号ｉｎｔ−Ａａを発生する。アドレス
バッファ２５２はまた、チップイネーブル信号Ｅに応答
して外部から与えられたアドレス信号Ａｃを取込み、Ｓ
ＲＡＭアレイ２の行および列を指定するための内部行・
列アドレス信号ｉｎｔ−Ａｃを発生する。ＤＲＡＭアレ
イ用の外部アドレス信号ＡａとＳＲＡＭアレイ用のアド
レス信号Ａｃはそれぞれ別々の端子を介してアドレスバ
ッファ２５２へ与えられる。この図５に示す構成の場
合、ＳＲＡＭのロウデコーダ２１およびコラムデコーダ
２２へ与えられる内部アドレスｉｎｔ−Ａｃと、ＤＲＡ
Ｍのロウデコーダ１４およびコラムデコーダ１５へ与え
られる内部アドレスｉｎｔ−Ａａとはそれぞれ互いに独
立な経路を介してアドレスバッファ２５２から与えられ
る。したがって、この構成においても、ＳＲＡＭアレイ
２およびＤＲＡＭアレイ１のメモリセルをそれぞれ独立
にアドレス指定することができる。
【００７９】図５に示す構成において、双方向転送ゲー
ト回路３とＳＲＡＭアレイ２との間にＳＲＡＭコラムデ
コーダ２２が設けられているが、ＳＲＡＭコラムデコー
ダ２２は双方向転送ゲート回路３とＤＲＡＭアレイ１と
の間に設けられる構成であってもよい。また、ＤＲＡＭ
アレイのＩ／Ｏ線対１６ａ，１６ｂをＤＲＡＭコラムデ
コーダ１５の出力に従って選択し、この選択されたＤＲ
ＡＭＩ／Ｏ線対を内部共通データバス２５１へ接続し、
かつＳＲＡＭコラムデコーダ２２によりＳＲＡＭビット
線対ＳＢＬを内部データ伝達線２５１へ接続する構成で
あってもよい。 「アレイ配置３」図６はこの発明の他の実施例である半
導体記憶装置のアレイのレイアウトを示す図である。図
６に示すＣＤＲＡＭは４ＭビットのＤＲＡＭアレイと１
６ＫビットのＳＲＡＭアレイとを含む。すなわち、図６
のＣＤＲＡＭは図３あるいは図５に示すＣＤＲＡＭを４
面含む。図６において、ＣＤＲＡＭは、各々が１Ｍビッ
トの容量を備える４つのメモリマットＭＭ１，ＭＭ２，
ＭＭ３およびＭＭ４を含む。ＤＲＡＭメモリマットＭＭ
１〜ＭＭ４の各々は、１０２４行（ワード線）５１２列
（ビット線対）のメモリセル配置を含む。ＤＲＡＭメモ
リマットＭＭ１〜ＭＭ４は、それぞれ、各々が１２８列
（ビット線対）×２５６行（ワード線）の構成を備える
３２個のメモリブロックＭＢに分割される。
【００８０】１つのメモリマットＭＭにおいて、行方向
に４つのメモリブロックに分割され、列方向に８つのブ
ロックに分割される。この図６に示すように、１Ｍビッ
トのメモリマットを図３に示すＤＲＡＭのような配置と
異なり列方向に８分割、行方向に４分割とするのは、後
に説明する矩形状のパッケージに収納するためである。
メモリブロックＭＢの各々の列方向の中央部にＤＲＡＭ
用のセンスアンプＤＳＡと列選択ゲートＣＳＧが各ビッ
ト線対ＤＢＬに対応して配置される。メモリブロックＭ
Ｂは、センスアンプＤＳＡと列選択ゲートＣＳＧを中心
として上側のメモリブロックＵＭＢと下側のメモリブロ
ックＬＭＢに分割される。動作時においては、この上下
のメモリブロックＵＭＢおよびＬＭＢのいずれか一方が
センスアンプＤＳＡおよび列選択ゲートＣＳＧに接続さ
れる。このセンスアンプＤＳＡおよび列選択ゲートＣＳ
Ｇに上下メモリブロックＵＭＢおよびＬＭＢのいずれを
接続するのかは、アドレスによって決定される。このよ
うな１つのメモリブロックＭＢを上下２つのメモリブロ
ックＵＭＢおよびＬＭＢに分割し、一方のみをセンスア
ンプＤＳＡおよび列選択ゲートＣＳＧに接続する構成は
たとえば４Ｍビット以上のシェアドセンスアンプ構成の
ＤＲＡＭにおいて通常用いられている。
【００８１】１つのメモリマットＭＭは２つの活性化区
分ＡＳを含む。この活性化区分ＡＳにおいて１本のワー
ド線が選択される。すなわち、この図６に示す構成にお
いては、図３に示す構成と異なり、１本のワード線が２
つに分割され、それぞれの活性化区分に振分けられる。
したがって、１つのメモリマットＭＭにおいて１本のワ
ード線が選択されることは、各活性化区分ＡＳにおいて
１本のワード線が選択されることと等価である。
【００８２】この半導体装置（ＣＤＲＡＭ）は、さら
に、４つのＤＲＡＭメモリマットＭＭ１〜ＭＭ４から１
本のワード線を選択するために、４つのＤＲＡＭロウデ
コーダＤＲＤ１，ＤＲＤ２，ＤＲＤ３およびＤＲＤ４を
備える。このＤＲＡＭロウデコーダＤＲＤ１〜ＤＲＤ４
は各メモリマットＭＭ１〜ＭＭ４から１本のワード線を
選択する。したがって、この図６に示すＣＤＲＡＭにお
いては、一度に４本のワード線が選択される。ＤＲＡＭ
ロウデコーダＤＲＤ１はメモリマットＭＭ１およびＭＭ
２の対応の活性化区分ＡＳから１行を選択する。ＤＲＡ
ＭロウデコーダＤＲＤ２はこのメモリマットＭＭ１およ
びＭＭ２の下側の活性化区分ＡＳから１行を選択する。
ＤＲＡＭロウデコーダＤＲＤ３およびＤＲＤ４はＤＲＡ
ＭメモリマットＭＭ３およびＭＭ４の上側の活性化区分
ＡＳおよび下側の活性化区分ＡＳそれぞれから１行を選
択する。
【００８３】ＣＤＲＡＭはさらに、ＤＲＡＭのメモリマ
ットＭＭ１〜ＭＭ４の各列ブロックから２列（ビット線
対）を選択するためのＤＲＡＭコラムデコーダＤＣＤを
含む。このＤＲＡＭコラムデコーダＤＣＤからの列選択
信号は図３に示すコラム選択線ＣＳＬへ伝達される。こ
のコラム選択線ＣＳＬは、上側の活性化区分ＡＳと下側
の活性化区分ＡＳとで共用されるように延在する。した
がって、この図６に示す構成においてはＤＲＡＭコラム
デコーダＤＣＤからの列選択信号により、１つの列ブロ
ック（この図６においては列方向に分割された８個のメ
モリブロックからなるブロック）から４列が選択され
る。
【００８４】コラムデコーダＤＣＤにより選択された列
はそれぞれ対応のグローバルＩ／Ｏ線対ＧＩＯへ接続さ
れる。このグローバルＩ／Ｏ線対ＧＩＯは、１つの活性
化区分ＡＳにおける各列ブロックに２対ずつ列方向に延
在する。このグローバルＩ／Ｏ線対ＧＩＯと各列ブロッ
クにおけるローカルＩ／Ｏ線対ＬＩＯとの接続構成につ
いては後に詳述する。
【００８５】図６に示すＣＤＲＡＭはさらに、各々４Ｋ
ビットの容量を有する、ＳＲＡＭセルからなるＳＲＡＭ
アレイブロックＳＭＡ１〜ＳＭＡ４を含む。２つのＳＲ
ＡＭアレイブロックに共用されるように両者の中央部に
ＳＲＡＭ用のロウデコーダＳＲＤ１およびＳＲＤ２が設
けられる。ＳＲＡＭロウデコーダＳＲＤ１はＳＲＡＭア
レイブロックＳＭＡ１およびＳＭＡ３により共用され
る。ＳＲＡＭロウデコーダＳＲＤ２は、ＳＲＡＭアレイ
ブロックＳＭＡ２およびＳＭＡ４により共用される。こ
のＳＲＡＭアレイブロックＳＭＡの構成の詳細は後に説
明する。
【００８６】このＣＤＲＡＭは、データの入出力を４ビ
ット単位で行なうために、４つの入出力バッファ回路Ｉ
ＯＢ１、ＩＯＢ２、ＩＯＢ３およびＩＯＢ４を含む。こ
の入出力バッファ回路ＩＯＢ１〜ＩＯＢ４はそれぞれ共
通データバス（内部データバス）を介してＳＲＡＭのた
めのセンスアンプおよびコラムデコーダのブロックＳＣ
ＤＡへ接続される。この図６に示す構成においては、デ
ータの入出力はＳＲＡＭのためのセンスアンプおよびコ
ラムデコーダブロックＳＣＤＡを介して行なわれるよう
に示されているが、これは双方向転送ゲートＢＴＧの部
分からデータの入出力を行なうように構成してもよい。
【００８７】動作時においては、各活化性区分ＡＳにお
いて１本のワード線が選択される。この選択されたワー
ド線を含む行ブロックのみが活性化される。残りの行ブ
ロックはプリチャージ状態を維持する。この選択された
行ブロックにおいては、選択ワード線を含む小ブロック
ＵＭＢ（またはＬＭＢ）のみがＤＲＡＭ用センスアンプ
ＤＳＡおよび列選択ゲートＣＳＧに接続され、他方の小
メモリブロックＬＭＢ（またはＵＭＢ）はＤＲＡＭ用セ
ンスアンプＤＳＡおよび列選択ゲートＣＳＧから切離さ
れる。したがって、全体として１／８のビット線の活性
化（充放電）が行なわれる。このように分割動作するこ
とにより、ビット線の充放電に伴う消費電力を低減する
ことができる。また、１つのメモリブロックＭＢを上側
のメモリブロックＵＭＢと下側のメモリブロックＬＭＢ
とに分割し、この中央部にセンスアンプＤＳＡを配置す
ることにより、ビット線の長さが短くなり、ビット線容
量Ｃｂとメモリキャパシタ容量Ｃｓとの比，Ｃｂ／Ｃｓ
を小さくすることができ、十分な読出し電圧を高速で得
ることができる。
【００８８】各活性化区分ＡＳにおいては行方向の４つ
の小ブロックＵＭＢ（またはＬＭＢ）におけるセンス動
作が行なわれる。各活性化区分ＡＳにおいては、ＤＲＡ
ＭコラムデコーダＤＣＤからの列選択信号により１つの
列ブロックにおいて２対のビット線が選択される。グロ
ーバルＩ／Ｏ線対ＧＩＯは各活性化区分ＡＳの列ブロッ
クに対し共有されるように列方向に延在している。各活
性化区分ＡＳにおいて各列ブロックから２対のビット線
が選択され対応の２対のグローバルＩ／Ｏ線ＧＩＯに接
続される。双方向転送ゲートＢＴＧへは４対のグローバ
ルＩ／Ｏ線対ＧＩＯが接続される。１つのメモリマット
ＭＭに対して４つの双方向転送ゲートＢＴＧが設けられ
る。したがって、１つのメモリマットＭＭからは１６対
のグローバルＩ／Ｏ線ＧＩＯが対応のＳＲＡＭアレイの
ＳＲＡＭビット線対ＳＢＬに接続されることができる。
次に、このグローバルＩ／Ｏ線のレイアウトについて説
明する。
【００８９】図７は１つのメモリマットに対するグロー
バルＩ／Ｏ線の配置を示す図である。図６においてグロ
ーバルＩ／Ｏ線対ＧＩＯは上側活性化区分ＵＡＳに対し
て設けられる上側グローバルＩ／Ｏ線対ＵＧＩＯと、下
側活性化区分ＬＡＳに対して設けられる下側グローバル
Ｉ／Ｏ線対ＬＧＩＯを含む。この上側グローバルＩ／Ｏ
線対ＵＧＩＯと下側グローバルＩ／Ｏ線対ＬＧＩＯは平
行に配置される。下側グローバルＩ／Ｏ線対ＬＧＩＯは
上側の活性化区分ＵＡＳを通過するが、この上側の活性
化区分ＵＡＳ内のローカルＩ／Ｏ線対ＬＩＯとは接続さ
れない。グローバルＩ／Ｏ線対ＧＩＯとローカルＩ／Ｏ
線対ＬＩＯとはブロック選択スイッチであるＩＯゲート
ＩＯＧを介して接続される。このＩＯゲートＩＯＧは、
選択されたワード線を含む行ブロックに設けられたもの
のみがブロック選択信号φＢＡによりオン状態となり、
対応のローカルＩ／Ｏ線対ＬＩＯと対応のグローバルＩ
／Ｏ線対ＧＩＯとを接続する。
【００９０】ローカルＩ／線対ＬＩＯは、ＤＲＡＭセン
スアンプＤＳＡおよび列選択ゲートＣＳＧがメモリブロ
ックＭＢの列方向の中央部に配置されているため、また
メモリブロックＭＢの列方向の中央部に行方向に沿って
配置される。
【００９１】隣接列ブロック間には列方向にワード線シ
ャント領域ＷＳＲが設けられる。このワード線シャント
領域ＷＳＲは、比較的高抵抗のポリシリコンで形成され
るワード線と低抵抗のアルミニウム配線とのコンタクト
をとるための領域である。このワード線シャント領域に
ついて以下に簡単に説明する。
【００９２】図８は、ＤＲＡＭセルに含まれる選択トラ
ンジスタＱ０（図４参照）部の断面構造を概略的に示す
図である。図８において、選択トランジスタＱ０は、半
導体基板ＳＵＢの表面に形成された不純物領域ＩＰＲ
と、一方の不純物領域ＩＰＲに接続されるビット線ＢＬ
と、この２つの不純物領域ＩＰＲの間の半導体基板表面
上に形成されるポリシリコン層ＰＬを含む。このポリシ
リコン層ＰＬにワード線駆動信号ＤＷＬ（信号線とその
上に伝達される信号と同一参照符号で示している）が伝
達されることにより、この不純物領域ＩＰＲ間の半導体
基板表面にチャネルが形成され、この選択トランジスタ
Ｑ０がオン状態となる。ポリシリコンは比較的高抵抗で
ある。ワード線ＤＷＬが長くなれば、ポリシリコンの抵
抗により信号遅延が生じる。ワード線ＤＷＬを低抵抗に
するためにポリシリコン層ＰＬと平行に低抵抗のアルミ
ニウム配線ＡＬを設ける。アルミニウム配線ＡＬとポリ
シリコン層ＰＬとを周期的に接続することにより、この
ワード線ＤＷＬの抵抗を低下させる。アルミニウム配線
ＡＬはビット線ＢＬの上層に形成される。したがって、
ポリシリコン層ＰＬとアルミニウム配線ＡＬとのコンタ
クトをとるための領域はこのビット線ＢＬ（／ＢＬ）が
存在しない領域、すなわちメモリセルが配置されていな
い領域に設定する必要がある。このため、列ブロック間
にワード線シャント領域が設けられる。この接続態様を
図９に示す。
【００９３】図９においてワード線となる比較的高抵抗
のポリシリコン層ＰＬと平行に低抵抗のアルミニウム配
線ＡＬが配設される。このアルミニウム配線ＡＬにワー
ド線駆動信号ＤＷＬが伝達される。アルミニウム配線Ａ
Ｌとポリシリコン層ＰＬとはワード線シャント領域ＷＳ
Ｒにおいてコンタクト層ＣＮＴにより周期的に接続され
る。アルミニウム配線ＡＬとポリシリコン層ＰＬとコン
タクト領域ＣＮＴを介して周期的にコンタクトを形成す
ることにより実効的にこのポリシリコン層ＰＬの抵抗を
低下させることができる。これにより、１本のワード線
の長さが長くなったとしても、高速でワード線駆動信号
ＤＷＬをワード線終端にまで伝達することができる。
【００９４】図１０にグローバルＩ／Ｏ線およびコラム
選択線ＣＳＬのレイアウトを概略的に示す。図１０にお
いては、２つのメモリブロックＭＢに対するこれらのレ
イアウトのみを示す。図１０において、グローバルＩ／
Ｏ線対ＧＩＯはワード線シャント領域ＷＳＲに配置され
る。ＤＲＡＭワード線ＤＷＬはこのグローバルＩ／Ｏ線
対ＧＩＯと直交する方向に配置される。この図１０にお
いては、アルミニウム配線ＡＬとポリシリコン層ＰＬと
は互いに平行に配置され、この平面図においては重なり
合うため同じワード線ＤＷＬとして示している。また、
ＤＲＡＭコラムデコーダからの列選択信号を伝達するコ
ラム選択線ＣＳＬはこのＤＲＡＭワード線ＤＷＬと直交
する方向に配置される。
【００９５】このレイアウトにおいてはＤＲＡＭのビッ
ト線対ＤＢＬは示していないがこのコラム選択線ＣＳＬ
と平行に配設される。ＤＲＡＭワード線ＤＷＬに対する
アルミニウム配線ＡＬ（図９参照）は第１層アルミニウ
ム配線により構成される。コラム選択線ＣＳＬは第２層
アルミニウム配線により構成される。グローバルＩ／Ｏ
線はコラム選択線ＣＳＬと同一層のアルミニウム配線に
より形成される。このワード線シャント領域ＷＳＲにグ
ローバルＩ／Ｏ線対ＧＩＯを配設することにより、ＤＲ
ＡＭアレイと双方向転送ゲートとを接続するためのＩ／
Ｏ線をローカルＩ／Ｏ線とグローバルＩ／Ｏ線と階層構
造としてもチップ面積の増大は生じることはない。
【００９６】図１１は、図６に示すＳＲＡＭアレイブロ
ックＳＭＡの構成を概略的に示す図である。図１１にお
いて、ＳＲＡＭアレイブロックＳＭＡは、１６対のビッ
ト線対ＳＢＬと２５６本のＳＲＡＭワード線ＳＷＬを含
む。ＳＲＡＭビット線対ＳＢＬとＳＲＡＭワード線ＳＷ
Ｌとの交点にＳＲＡＭセルＳＭＣが配置される。図６に
示すように、このＳＲＡＭアレイブロックＳＭＡを、長
方形のチップレイアウトに対応させるためにＳＲＡＭビ
ット線対ＳＢＬはＤＲＡＭアレイの行方向に配置され、
かつＳＲＡＭワード線ＳＷＬがＤＲＡＭアレイの列方向
に配置される。ＳＲＡＭワード線ＳＷＬはＳＲＡＭロウ
デコーダＳＲＤに接続される。
【００９７】ＳＲＡＭビット線対ＳＢＬは双方向転送ゲ
ートＢＴＧを介してグローバルＩ／Ｏ線対ＧＩＯと接続
する必要がある。したがって、ＳＲＡＭビット線対ＳＢ
Ｌを図１１の下方向（または図１１の上方向：これはメ
モリアレイの配置により決定される）に設けられる双方
向転送ゲートＢＴＧへ接続される必要がある。このた
め、図１１に示す構成においては、ＳＲＡＭワード線Ｓ
ＷＬと平行にＳＲＡＭビット線取出し配線ＳＢＬＴが配
設される。ＳＲＡＭビット線取出し配線ＳＢＬＴはＳＲ
ＡＭアレイブロックＳＭＡのビット線対ＳＢＬと同数設
けられ、それぞれが対応のＳＲＡＭビット線対ＳＢＬに
接続される。このＳＲＡＭビット線取出し配線ＳＢＬＴ
をＳＲＡＭワード線ＳＷＬと同一層の配線層により構成
すれば、新たに別の製造工程で形成される追加の配線層
を設けることなく容易にこのＳＲＡＭビット線取出し配
線ＳＢＬＴを実現することができる。
【００９８】ＳＲＡＭロウデコーダＳＲＤは外部からの
ＳＲＡＭ用行アドレスをデコードしてこの２５６本のＳ
ＲＡＭワード線ＳＷＬのうちの１本を選択する。この選
択されたＳＲＡＭワード線ＳＷＬに接続される１６ビッ
トのＳＲＡＭセルＳＭＣがそれぞれ対応のＳＲＡＭビッ
ト線対ＳＢＬおよびＳＲＡＭビット線取出し配線ＳＢＬ
Ｔに接続される。データ転送時においては、このビット
線取出し配線ＳＢＬＴは双方向転送ゲートＢＴＧを介し
てグローバルＩ／Ｏ線対ＧＩＯと接続される。
【００９９】この図７および図１１に示すようなレイア
ウトを用いることにより図６に示すように、ＤＲＡＭの
アレイを図の上下に分割して配置し、上下のＤＲＡＭア
レイブロックの間にＳＲＡＭアレイを集中的に配置し、
かつこの半導体記憶装置（チップ）中央部に設けられた
ＳＲＡＭアレイの近傍に入出力バッファ回路ＩＯＢ１〜
ＩＯＢ４を設ける構造を実現することができる。このよ
うなチップ中央部にＳＲＡＭアレイを集中的に配置しか
つこのチップ中央部近傍からデータの入出力を行なう構
造は、以下に示すようにＣＤＲＡＭに極めて適した利点
を与える。
【０１００】ＣＤＲＡＭにおいて第１に要求されること
はキャッシュレジスタへの高速なアクセスである。キャ
ッシュレジスタとして機能するＳＲＡＭアレイを装置外
部とのデータの入出力を行なう入出力バッファに近接し
て配置することは、この間の信号配線長を短くすること
ができ、高速でデータの入出力を行なうことができ、高
速アクセスという要求を満すのに適している。
【０１０１】またＳＲＡＭアレイを集中的に中央部に配
置することにより、ＳＲＡＭセルを選択するためのアド
レス線を短くすることができる。アドレス線を短くすれ
ばこのアドレス線に付随する配線抵抗および寄生容量を
小さくすることができ、高速でＳＲＡＭセルを選択する
ことができ、キャッシュレジスタへの高速アクセスの実
現に適している。
【０１０２】図６に示すアーキテクチャの場合、ＤＲＡ
ＭアレイとＳＲＡＭアレイとを結ぶための配線が長くな
り、ＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転
送速度が低下するという懸念が生じるかもしれない。し
かしながら、このＤＲＡＭアレイとＳＲＡＭアレイとの
間でのデータ転送が行なわれるのはキャッシュミス（ミ
スヒット）が発生した場合である。この場合は、通常標
準ＤＲＡＭのアクセス速度程度で十分であり、あまりそ
の速度の高速化は要求されないことが多いため実用上何
ら問題は生じない。この場合でも、後に説明するデータ
転送装置を用いれば高速でデータの書込／読出が行なえ
る。 「アレイ配置４」図７に示すような矩形状領域内のＤＲ
ＡＭアレイとＳＲＡＭアレイの配置は、後に示すよう
に、矩形状のパッケージに４Ｍ ＣＤＲＡＭを収納する
ために要求される。ＳＲＡＭアレイＳＭＡは、ＤＲＡＭ
アレイＭＭの間に配置される。ＳＲＡＭアレイＳＭＡ
は、チップの長辺方向（Ｘ方向）が短くかつチップの短
辺方向（Ｙ方向）が長い矩形領域に配置される。
【０１０３】ＳＲＡＭアレイＳＭＡは、４Ｋビットの記
憶容量を備え、双方向転送ゲート回路ＢＴＧを介して対
応のＤＲＡＭアレイＭＭと一度に１６ビットのデータの
転送を行なう。この場合、ＳＲＡＭアレイＳＭＡは２５
６本のワード線と１６対のビット線を含む。以下に、こ
の矩形領域内に効率的にＳＲＡＭアレイを配置するため
のＳＲＡＭアレイ構造について説明する。図１２は、こ
の発明の実施例であるＳＲＡＭアレイの原理的構成を示
す図である。図１２においては、２本のＳＲＡＭワード
線ＳＷＬ１，ＳＷＬ２と２対のビット線ＳＢＬ１，＊Ｓ
ＢＬ１、ＳＢＬ２，＊ＳＢＬ２が代表的に示される。Ｓ
ＲＡＭセルＳＭＣ１およびＳＭＣ２は１行に配列され
る。ＳＲＡＭワード線ＳＷＬ１およびＳＷＬ２はこの１
行に配列されたＳＭＣ１およびＳＭＣ２が配列される行
に対し共通に設けられる。ワード線ＳＷＬ１はメモリセ
ルＳＭＣ１に接続される。ワード線ＳＷＬ２はメモリセ
ルＳＭＣ２に接続される。ＳＲＡＭメモリセルＳＭＣ１
はビット線対ＳＢＬ１，＊ＳＢＬ１に接続される。メモ
リセルＳＭＣ２はビット線対ＳＢＬ２，＊ＳＢＬ２に接
続される。
【０１０４】ビット線ＳＢＬ１，＊ＳＢＬ１、ＳＢＬ
２，＊ＳＢＬ２に対しビット線電位の“Ｌ”レベルの電
位をクランプするためのクランプ用トランジスタＳＱ
７、ＳＱ８、ＳＱ１５およびＳＱ１６が設けられる。メ
モリセルＳＭＣ１およびＳＭＣ２は図２０２に示すＳＲ
ＡＭセルＳＭＣと同一の構成を備え、ラッチ型記憶素子
の構造を備える。ＳＲＡＭセルＳＭＣ１は、ｐチャネル
ＭＯＳトランジスタＳＱ１、ＳＱ２とｎチャネルＭＯＳ
トランジスタＳＱ３、ＳＱ４、ＳＱ５およびＳＱ６を含
む。トランジスタＳＱ５およびＳＱ６がワード線ＳＷＬ
１上の信号電位に応答して導通状態となり、ノードＳＮ
１およびＳＮ２をビット線ＳＢＬ１，＊ＳＢＬ１へそれ
ぞれ接続する。トランジスタＳＱ１、ＳＱ２、ＳＱ３お
よびＳＱ４はインバータ型ラッチ回路を構成する。
【０１０５】ＳＲＡＭセルＳＭＣ２は、ｐチャネルＭＯ
ＳトランジスタＳＱ９、ＳＱ１０とｎチャネルＭＯＳト
ランジスタＳＱ１１、ＳＱ１２、ＳＱ１３およびＳＱ１
４を含む。トランジスタＳＱ１３およびＳＱ１４はＳＲ
ＡＭワード線ＳＷＬ２上の信号電位に応答して導通し、
ノードＳＮ３およびＳＮ４をそれぞれビット線ＳＢＬ２
および＊ＳＢＬ２へ接続する。トランジスタＳＱ９、Ｓ
Ｑ１０、ＳＱ１１およびＳＱ１２はインバータ型ラッチ
回路を構成する。この図１２に示すアレイ配置におい
て、１行に配置されるメモリセルのうち偶数列に存在す
るメモリセル（ＳＭＣ２等）はワード線ＳＷＬ２に接続
され、一方、奇数列に存在するメモリセル（ＳＭＣ１
等）はワード線ＳＷＬ１に接続される。各ワード線ＳＷ
Ｌ１およびＳＷＬ２に接続されるメモリセルの数は同一
である。この構成の場合、後に明確となるように任意の
形状のＳＲＡＭアレイを容易に実現することができる。
【０１０６】図１３は従来のＳＲＡＭアレイの配置と本
発明によるＳＲＡＭアレイの配置の比較を示す図であ
る。図１３（Ａ）において１行のメモリセルに対し１本
のワード線ＳＷＬが配置される。この場合、メモリセル
ＳＭＣはＭ行Ｎ列に配列される。一方、図１３（Ｂ）に
示すように、１行のメモリセルＳＭＣに対し２本のワー
ド線ＳＷＬａおよびＳＷＬｂを配設し、この１行のメモ
リセルＳＭＣを交互にワード線ＳＷＬａおよびＳＷＬｂ
に接続した場合、メモリセルＳＭＣはＭ／２行２Ｎ列に
配置される。この図１３（Ａ）および図１３（Ｂ）のい
ずれのアレイ配置においても、１本のワード線に接続さ
れるメモリセルＳＭＣの数はＮである。図１３（Ｂ）の
構成の場合、１行のメモリセルに対し３本以上のワード
線を配置し、各ワード線に交互にメモリセルを接続する
構成とすれば、任意のＳＲＡＭアレイの形状を得ること
ができる。これによりチップレイアウトにおいてＳＲＡ
Ｍアレイの構成配置の設計における自由度が増加する。
【０１０７】図１４は、図１２に示すメモリセルの配置
のパターンを示す図である。以下、簡単に図１４を参照
してメモリセルの構成について説明する。電源線Ｖｃ
ｃ、ＳＲＡＭワード線ＳＷＬ１、ＳＷＬ２および接地線
ＧＮＤが並行に配置され、それぞれ第２層アルミニウム
配線（第２アルミ配線）により形成される。ビット線Ｓ
ＢＬ１、＊ＳＢＬ１、ＳＢＬ２および＊ＳＢＬ２は第１
層アルミニウム配線（第１アルミ配線）で形成される。
各トランジスタＳＱ１〜ＳＱ１６のゲートは第１層ポリ
シリコン配線（第１ポリ配線）で形成される。各トラン
ジスタ間の接続は第４層ポリシリコン配線（第４ポリ配
線）で行なわれ、ワード線とトランジスタのゲートとの
接続は第１層アルミニウム配線を用いて行なわれる。メ
モリセルＳＭＣ１およびメモリセルＳＭＣ２は同一のパ
ターンレイアウトを備えている。以下の説明では、メモ
リセルＳＭＣ１の接続について説明する。
【０１０８】クランプ用のトランジスタＳＱ７は、その
ドレインがコンタクトホールＣＸ１を介してビット線Ｓ
ＢＬ１に接続され、そのゲートおよびソースがそれぞれ
コンタクトホールＣＸ３およびＣＸ２を介して第１層ア
ルミニウム配線層に接続され、この第１アルミニウム配
線はコンタクトホールＣＸ６を介して電源線Ｖｃｃに接
続される。トランジスタＳＱ８はドレインがコンタクト
ホールＣＸ５を介して第１層アルミニウム配線層からな
るビット線＊ＳＢＬ１に接続され、そのゲートおよびソ
ースがコンタクトホールＣＸ４およびＣＸ２を介して第
１層アルミニウム配線層に接続され、この第１層アルミ
ニウム配線層はコンタクトホールＣＸ６を介して電源線
Ｖｃｃに接続される。トランジスタＳＱ１はそのドレイ
ンがコンタクトホールＣＸ８を介して第１層アルミニウ
ム配線層に接続され、この第１層アルミニウム配線層は
コンタクトホールＣＸ９を介して第４層ポリシリコン配
線層に接続される。このコンタクトホールＣＸ９に接続
される第４層ポリシリコン配線層はノードＳＮ１を与え
る。ノードＳＮ１は、第４層ポリシリコン配線層および
コンタクトホールＣＸ１１を介してトランジスタＳＱ２
およびＳＱ４のゲート電極に接続される。このノードＳ
Ｎ１の第４層ポリシリコン配線層はまたコンタクトホー
ルＣＸ１６を介してトランジスタＳＱ３のドレインおよ
びトランジスタＳＱ５の一方導通端子に接続される。
【０１０９】トランジスタＳＱ１のゲートはコンタクト
ホールＣＸ１０および第４層ポリシリコン配線層を介し
てノードＳＮ２に接続される。トランジスタＳＱ１のソ
ースはコンタクトホールＣＸ７、第１層アルミニウム配
線層およびコンタクトホールＣＸ６を介して電源線Ｖｃ
ｃに接続される。トランジスタＳＱ２は、そのドレイン
がコンタクトホールＣＸ２３を介して第１層アルミニウ
ム配線層に接続され、この第１層アルミニウム配線層は
コンタクトホールＣＸ２２を介して第４層ポリシリコン
配線層に接続される。このコンタクトホールＣＸ２２に
接続される第４層ポリシリコン配線層はノードＳＮ２を
与える。トランジスタＳＱ１のゲートはコンタクトホー
ルＣＸ１１を介してノードＳＮ１を与える第４層ポリシ
リコン配線層に接続される。
【０１１０】トランジスタＳＱ３はそのドレインがコン
タクトホールＣＸ１６を介して第４層ポリシリコン配線
層に接続されかつノードＳＮ１に接続される。トランジ
スタＳＱ３のゲートはコンタクトホールＣＸ１０を介し
て第４ポリシリコン配線層に接続されかつノードＳＮ２
に接続される。トランジスタＳＱ３のソースはコンタク
トホールＣＸ１８を介して第１層アルミニウム配線層に
接続され、この第１層アルミニウム配線層はコンタクト
ホールＣＸ１７を介して接地線ＧＮＤに接続される。ト
ランジスタＳＱ４は、そのソースがコンタクトホールＣ
Ｘ１８、第１層アルミニウム配線層およびコンタクトホ
ールＣＸ１７を介して接地線ＧＮＤに接続される。トラ
ンジスタＳＱ４のゲートはコンタクトホールＣＸ１１お
よび第４層ポリシリコン配線層を介してノードＳＮ１に
接続される。トランジスタＳＱ４のドレインはコンタク
トホールＣＸ２０および第４層ポリシリコン配線層を介
してノードＳＮ２に接続される。
【０１１１】トランジスタＳＱ５はそのゲートがコンタ
クトホールＣＸ１４を介して第１層アルミニウム配線層
に接続され、この第１アルミニウム配線層はコンタクト
ホールＣＸ１２を介してワード線ＳＷＬ１に接続され
る。トランジスタＳＱ６は、そのゲートがコンタクトホ
ールＣＸ１９および第１層アルミニウム配線層およびコ
ンタクトホールＣＸ１２を介してワード線ＳＷＬ１に接
続される。トランジスタＳＱ６の一方導通端子はコンタ
クトホールＣＸ２１を介してビット線＊ＳＢＬ１に接続
される。トランジスタＳＱ６の他方導通端子はコンタク
トホールＣＸ２０および第４層ポリシリコン配線層を介
してノードＳＮ２に接続される。この図１４に見られる
ように、メモリセルは１行に配置されており、１行に対
し２本のワード線ＳＷＬ１およびＳＷＬ２を配置するこ
とができ、１行に配列されたメモリセルに対し複数本の
ワード線を設けるワード線多重化方式を容易に実現する
ことができる。
【０１１２】図１は、この発明の一実施例であるＳＲＡ
Ｍアレイの配置を示す図である。図１に示すＳＲＡＭア
レイの配置は、図６に示す４ＫビットＳＲＡＭアレイに
適用される。図１を参照して、ＳＲＡＭアレイＳＭＡ
は、１２８行３２列に配列されたスタティック型メモリ
セル（ＳＲＡＭセル）を含む。１行に配列されたＳＲＡ
Ｍセルに対し、２本のＳＲＡＭワード線ＳＷＬが設けら
れる。たとえば、第１行のＳＲＡＭセルに対し２本のＳ
ＲＡＭワード線ＳＷＬ１およびＳＷＬ２が設けられる。
第２行のメモリセルに対し、ＳＲＡＭワード線ＳＷＬ３
およびＳＷＬ４が設けられる。奇数列のＳＲＡＭセルは
奇数番号のＳＲＡＭワード線（ＳＷＬ１、ＳＷＬ３、
…）に接続され、偶数列のＳＲＡＭセルは偶数番号のＳ
ＲＡＭワード線（ＳＷＬ２、ＳＷＬ４、…）に接続され
る。ＳＲＡＭワード線ＳＷＬ１〜ＳＷＬ２５６の各々に
は対応の行のＳＲＡＭセルのうち１つ置きのＳＲＡＭセ
ルが接続される。すなわち、ＳＲＡＭワード線ＳＷＬ１
〜ＳＷＬ２５６の各々には、１６ビットのＳＲＡＭセル
が接続される。
【０１１３】図６に示すように、このＳＲＡＭワード線
を選択するためのＳＲＡＭロウデコーダがワード線ＳＷ
Ｌ１〜ＳＷＬ２５６と直交する方向に配置される。ＳＲ
ＡＭセルは転送ゲート回路ＢＴＧを介してＤＲＡＭアレ
イとデータの転送を行なう。データの転送はＳＲＡＭビ
ット線ＳＢＬ，＊ＳＢＬを介して行なう必要がある。こ
のため、各ビット線対ＳＢＬ，＊ＳＢＬに対し、図１１
に示す場合と同様ビット線取出配線ＳＢＬＴが設けられ
る。このビット線取出配線ＳＢＬＴ，＊ＳＢＬＴは第２
層アルミニウム配線層を用いて形成される。
【０１１４】２対のビット線ＳＢＬ，＊ＳＢＬ、すなわ
ち、２対のＳＲＡＭビット線取出配線ＳＢＬＴ，＊ＳＢ
ＬＴに対し１つの双方向転送ゲート回路ＢＴＧが設けら
れる。双方向転送ゲート回路ＢＴＧはそれぞれ対応のグ
ローバルＩ／Ｏ線ＧＩＯ、＊ＧＩＯに接続される。この
双方向転送ゲート２１０を介して一度に１６ビットのデ
ータの転送がＤＲＡＭアレイとＳＲＡＭアレイとの間で
行なわれる。この構成に従えば、ＳＲＡＭアレイにおい
て２対のＳＲＡＭビット線取出配線ＳＢＬＴ，＊ＳＢＬ
Ｔに対し１つの転送ゲート回路を配置することができ
る。これにより、転送ゲート回路ＢＴＧに対するＹ方向
のピッチ条件が緩和され、複雑な構成の転送ゲート回路
であっても、十分な余裕をもって形成することができ
る。またこの図１に示すＳＲＡＭアレイの配置において
は、メモリセルが１２８行３２列に配置されているが、
その構成は実質的には２５６行×１６列のＳＲＡＭアレ
イと等価である。この場合、２５６行×１６列のＳＲＡ
Ｍアレイの配置に比べてＹ方向の寸法をほぼ１／２に低
減することができ、図６に示す矩形状のＳＲＡＭアレイ
領域内にＳＲＡＭセルを配置することができる。またこ
の図１に示すＳＲＡＭアレイ配置においては、１行のメ
モリセルのうち１／２のメモリセルが選択されるだけで
あり、実質的にブロック分割動作が実現され、低消費電
流 ｄＲＡＭを駆動することができる。
【０１１５】図１５は、転送ゲート回路ＢＴＧの構成の
一例を示す図である。図１５において、転送ゲート回路
として、代表的に、ＳＲＡＭビット線対ＳＢＬ１，＊Ｓ
ＢＬ１およびＳＢＬ２，＊ＳＢＬ２すなわち、ＳＲＡＭ
ビット線取出配線ＳＢＬＴ１，＊ＳＢＬＴ１およびＳＢ
ＬＴ２，＊ＳＢＬＴ２に対して設けられる転送ゲート回
路ＢＴＧ１が示される。転送ゲート回路ＢＴＧ１は、Ｓ
ＲＡＭのためのアドレス信号Ａｃｄに応答して２対のビ
ット線のうち１対のビット線を選択する選択回路９５０
１と、グローバルＩ／Ｏ線ＧＩＯ１，＊ＧＩＯ１を内部
ノードＡおよびＢに接続し、ノードＡ，Ｂとグローバル
Ｉ／Ｏ線ＧＩＯ１，＊ＧＩＯ１との間でデータ転送を行
なう転送回路９５０２を含む。選択回路９５０１へ与え
られる選択制御信号としては、ＳＲＡＭの行アドレスの
最下位ビットが利用される。選択回路９５０１は、選択
されたＳＲＡＭワード線が偶数のワード線の場合には、
偶数列に対応するＳＲＡＭビット線取出配線ＳＢＬＴ
１，＊ＳＢＬＴ１を選択し、そうでない場合には、奇数
列に対応するＳＲＡＭビット線取出配線ＳＢＬＴ１，＊
ＳＢＬＴ１を選択する。
【０１１６】転送回路９５０２の構成については後に詳
細に説明するが、双方向でデータを転送する機能を備え
るものであればよい。図１６は、図１５に示す選択回路
９５０１の具体的構成の一例を示す図である。図１６に
おいて、選択回路９５０１は、選択制御信号Ａｃｄに応
答してＳＲＡＭビット線取出配線ＳＢＬＴ１（または＊
ＳＢＬＴ１）を選択するｎチャネルＭＯＳトランジスタ
ＧＴｒ１と、選択制御信号Ａｃｄに応答してＳＲＡＭビ
ット線取出配線ＳＢＬＴ２（または＊ＳＢＬＴ２）を選
択するｐチャネルＭＯＳトランジスタＧＴｒ２を含む。
トランジスタＧＴｒ１およびＧＴｒ２の他方端子はノー
ドＡ（またはＢ）に接続される。この図１６に示す構成
において、選択制御信号Ａｃｄが１（“Ｈ”レベル）の
場合、トランジスタＧＴｒ１が導通状態となり、ＳＲＡ
Ｍビット線取出配線ＳＢＬＴ１（または＊ＳＢＬＴ１）
が選択され、ノードＡ（またはＢ）に接続される。選択
制御信号Ａｃｄが０（“Ｌ”レベル）のとき、ＳＲＡＭ
ビット線取出配線ＳＢＬＴ２（または＊ＳＢＬＴ２）が
選択されノードＡ（またはＢ）へ接続される。
【０１１７】図１に示す構成の場合、各ＳＲＡＭビット
線対ＳＢＬ，＊ＳＢＬに対してはその電位振幅の“Ｌ”
レベルを上昇させるためのクランプトランジスタが設け
られている。したがって、各非選択のビット線対はクラ
ンプ電位に保持され、選択列に対してのみ、各ビット線
の電位が変化する。また、図１に示すＳＲＡＭアレイの
構成においては、各ＳＲＡＭビット線対ＳＢＬ，＊ＳＢ
Ｌに対して設けられたクランプトランジスタ（図１にお
いてはブロックＣＬＰで示している）は常時導通状態と
されている。このクランプトランジスタの機能をＳＲＡ
Ｍのワード線選択動作時には停止させる構成を用いるこ
ともできる。図１７は、ＳＲＡＭアレイの他の構成およ
びそのときに用いられる双方向転送ゲート回路の構成を
示す図である。図１７には、代表的にＳＲＡＭビット線
対ＳＢＬ０，＊ＳＢＬ０、およびＳＢＬ１，＊ＳＢＬ１
が示される。ＳＲＡＭセルは図面を簡略化するために省
略される。また、転送ゲート回路（ＢＴＧ１）には正確
には、ＳＲＡＭビット線取出配線ＳＢＬＴ、＊ＳＢＬＴ
が接続されるが、図１７においては、ＳＲＡＭビット線
ＳＢＬ、および＊ＳＢＬが直接転送ゲート回路に接続さ
れるように示される。
【０１１８】図１７を参照して、ＳＲＡＭビット線対Ｓ
ＢＬ０，ＳＢＬ０に対しては、ＳＲＡＭビット線イコラ
イズ信号ＳＢＬＥＱに応答してＳＲＡＭビット線ＳＢＬ
０，＊ＳＢＬ０を所定電位にプリチャージしかつイコラ
イズするためのｐチャネルＭＯＳトランジスタＳＱＥ
１、ＳＱＥ２、およびＳＱＥ３と、ＳＲＡＭビット線ク
ランプ信号ＳＢＬＣＬに応答してＳＲＡＭビット線＊Ｓ
ＢＬ０およびＳＢＬ０の電位をそれぞれクランプするｐ
チャネルＭＯＳトランジスタＳＱＣ１およびＳＱＣ２が
設けられる。トランジスタＳＱＥ１およびＳＱＥ２はそ
れぞれ、ＳＲＡＭビット線イコライズ信号ＳＢＬＥＱに
応答してＳＲＡＭビット線＊ＳＢＬ０およびＳＢＬ０を
所定の電位（Ｖｃｃ）にプリチャージする。トランジス
タＳＱＥ３はＳＲＡＭビット線イコライズ信号ＳＢＬＥ
Ｑに応答してＳＲＡＭビット線ＳＢＬ０および＊ＳＢＬ
０の電位をイコライズする。
【０１１９】トランジスタＳＱＣ１およびＳＱＣ２はそ
れぞれＳＲＡＭビット線クランプ信号ＳＢＬＣＬに応答
してＳＲＡＭビット線＊ＳＢＬ０およびＳＢＬ０の電位
をクランプする。このトランジスタＳＱＣ１およびＳＱ
Ｃ２はまた、負荷トランジスタとして機能する。ＳＲＡ
Ｍビット線イコライズ信号ＳＢＬＥＱはＳＲＡＭのスタ
ンバイ時に発生され、ＳＲＡＭビット線クランプ信号Ｓ
ＢＬＣＬはＳＲＡＭアレイにおけるワード線選択時には
“Ｈ”の不活性状態に設定される。ＳＲＡＭビット線＊
ＳＢＬ１およびＳＢＬ１に対しても、ＳＲＡＭビット線
イコライズ信号ＳＢＬＥＱに応答して導通状態となるｐ
チャネルＭＯＳトランジスタＳＱＥ４、ＳＱＥ５および
ＳＱＥ６と、ＳＲＡＭビット線クランプ信号ＳＢＬＣＬ
に応答して導通状態となるｐチャネルＭＯＳトランジス
タＳＱＣ３およびＳＱＣ４が設けられる。トランジスタ
ＳＱＥ４およびＳＱＥ５はそれぞれスタンバイ時にＳＲ
ＡＭビット線＊ＳＢＬ１およびＳＢＬ１を“Ｈ”レベル
にプリチャージする。トランジスタＳＱＥ６はＳＲＡＭ
のスタンバイ時にビット線＊ＳＢＬ１およびＳＢＬ１の
電位をイコライズする。トランジスタＳＱＣ３およびＳ
ＱＣ４はそれぞれＳＲＡＭビット線＊ＳＢＬ１およびＳ
ＢＬ１の電位をクランプする。
【０１２０】この図１７に示すＳＲＡＭアレイの配置に
おいて、ＳＲＡＭのスタンバイ時には、各ビット線ＳＢ
Ｌおよび＊ＳＢＬは“Ｈ”レベルにプリチャージされ、
かつワード線選択時においてのみクランプ用のトランジ
スタが非導通状態となり、ＳＲＡＭビット線がフローテ
ィング状態とされる。この状態においては、ＳＲＡＭビ
ット線ＳＢＬ０，＊ＳＢＬ０が選択された場合、このビ
ット線上には選択されたメモリセルが記憶するデータに
対応する電位変化が生じる。一方、非選択のビット線対
ＳＢＬ１，＊ＳＢＬ１においては、クランプ用トランジ
スタＳＱＣ３およびＳＱＣ４によりクランプされた電位
の“Ｈ”レベルに保持される。このように１つの転送ゲ
ート回路に接続される２対のビット線のうち１対のビッ
ト線電位がクランプ電位にあり、他方のビット線対のみ
にメモリセル（ＳＲＡＭセル）の記憶データに対応する
電位変化が生じる構成の場合、ＳＲＡＭアレイからＤＲ
ＡＭアレイへのデータ転送時に選択回路を用いる必要が
なくなる。
【０１２１】図１７に示す構成はこの一方のビット線対
の電位が“Ｈ”にクランプされることを利用する。図１
７において転送ゲート回路９６００（ＢＴＧ１）は、Ｓ
ＲＡＭビット線対ＳＢＬ０，＊ＳＢＬ０およびＳＢＬ
１，＊ＳＢＬ１上の信号電位を受け、電位変化を生じた
ＳＲＡＭビット線の電位を増幅するアンプ９６０１と、
アンプ９６０１からの信号を転送する第１の転送回路９
６０２と、第１の転送回路９６０２から転送された信号
データをラッチするラッチ回路９６０３と、ラッチ回路
９６０３にラッチされたデータをＤＲＡＭアレイ（グロ
ーバルＩＯ線）へ転送する第２の転送回路９６０４を含
む。このアンプ９６０１、第１の転送回路９６０２、ラ
ッチ９６０３および第２の転送回路９６０４はＳＲＡＭ
アレイからＤＲＡＭアレイへのデータ転送のために用い
られる。
【０１２２】双方向転送ゲート回路９６００はさらに、
ＤＲＡＭアレイのグローバルＩＯ線ＧＩＯ１，＊ＧＩＯ
１からのデータを増幅するアンプ９６０５と、アンプ９
６０５で増幅されたデータを転送する第３の転送回路９
６０６と、転送回路９６０６からのデータを、ＳＲＡＭ
行アドレスの最下位ビットＡｃｄｒに従って対応のＳＲ
ＡＭビット線対を選択して伝達する選択ゲート９６０７
を含む。このアンプ９６０５、第３の転送回路９６０６
および選択ゲート９６０７はＤＲＡＭアレイからＳＲＡ
Ｍアレイへのデータ転送のために用いられる。図１８
は、ＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送
経路の具体的構成を示す図である。図１８を参照して、
アンプ回路９６０１は、ＳＲＡＭビット線ＳＢＬ０およ
びＳＢＬ１にそれぞれそのゲートが接続されるｎチャネ
ルＭＯＳトランジスタＳＱＡ１およびＳＱＡ２と、相補
ＳＲＡＭビット線＊ＳＢＬ０および＊ＳＢＬ１にそれぞ
れそのゲートが接続されるｎチャネルＭＯＳトランジス
タＳＱＡ３およびＳＱＡ４を含む。トランジスタＳＱＡ
１およびＳＱＡ２は直列に接続され、トランジスタＳＱ
Ａ２の他方導通端子は接地電位Ｖｓｓに接続される。ト
ランジスタＳＱＡ３およびＳＱＡ４は直列に接続され、
トランジスタＳＱＡ４の他方導通端子は接地電位Ｖｓｓ
に接続される。
【０１２３】第１の転送回路９６０２は、データ転送指
示信号ＤＴＬに応答して導通状態となるｎチャネルＭＯ
ＳトランジスタＳＱＡ５およびＳＱＡ６を含む。トラン
ジスタＳＱＡ５はトランジスタＳＱＡ１と直列に接続さ
れ、トランジスタＳＱＡ６はトランジスタＳＱＡ３と直
列に接続される。ラッチ回路９６０３は、反並行に接続
されるインバータ回路ＳＩＶ１およびＳＩＶ２と、転送
回路９６０２から転送されたデータを反転するインバー
タ回路ＳＩＶ３およびＳＩＶ４を含む。第２のデータ転
送回路９６０４は、ラッチ回路９６０３の出力をグロー
バルＩ／Ｏ線ＧＩＯ１へ伝達するための転送ゲート９６
０４ａと、ラッチ回路９６０３にラッチされたデータを
グローバルＩ／Ｏ線＊ＧＩＯ１へ伝達するための転送ゲ
ート９６０４ｂを含む。転送ゲート９６０４ａおよび９
６０４ｂはそれぞれデータ転送指示信号ＤＴＡに応答し
て導通状態となるｎチャネルＭＯＳトランジスタＳＱＡ
７およびＳＱＡ８を含む。
【０１２４】図１９は、図１７に示すアンプ、第３の転
送回路および選択ゲートの具体的構成の一例を示す図で
ある。図１９を参照して、アンプ回路９６０５は、その
ゲートがグローバルＩ／Ｏ線ＧＩＯ１に接続されるｎチ
ャネルＭＯＳトランジスタＳＱＢ１と、そのゲートが相
補グローバルＩ／Ｏ線＊ＧＩＯ１に接続されるｎチャネ
ルＭＯＳトランジスタＳＱＢ３と、データ転送指示信号
ＤＴＳに応答して導通し、トランジスタＳＱＢ１および
ＳＱＢ３により増幅された信号電位を伝達するｎチャネ
ルＭＯＳトランジスタＳＱＢ２およびＳＱＢ４と、この
トランジスタＳＱＢ２およびＳＱＢ４により伝達された
信号電位を増幅し保持するためのｐチャネルＭＯＳトラ
ンジスタＳＱＢ５，ＳＱＢ６，ＳＱＢ７およびＳＱＢ８
を含む。トランジスタＳＱＢ５およびＳＱＢ６は電源電
位ＶｃｃとノードＳＮＤ１との間に並列に接続される。
トランジスタＳＱＢ６のゲートへはデータ転送指示信号
ＤＴＳが与えられる。トランジスタＳＱＢ５のゲートは
ノードＳＮＤ２に接続される。トランジスタＳＱＢ７と
トランジスタＳＱＢ８とは電源電位ＶｃｃとノードＳＮ
Ｄ２との間に並列に接続される。トランジスタＳＱＢ７
のゲートはノードＳＮＤ１に接続される。トランジスタ
ＳＱＢ８のゲートへはデータ転送指示信号ＤＴＳが与え
られる。
【０１２５】第３の転送回路９６０６は２つの転送ゲー
ト９６０６ｂおよび９６０６ａを含む。転送ゲート９６
０６ａはデータ転送指示信号ＤＴＳに応答して導通状態
となりアンプ回路９６０５により増幅されたデータを伝
達するｎチャネルＭＯＳトランジスタＳＱＢ１０を備え
る。転送ゲート９６０６ｂは、データ転送指示信号ＤＴ
Ｓに応答して導通状態となり、アンプ回路９６０５のノ
ードＳＮＤ１の信号電位を伝達するｎチャネルＭＯＳト
ランジスタＳＱＢ９を備える。選択ゲート９６０７は２
つの選択ゲート９６０７ａおよび９６０７ｂを含む。選
択ゲート９６０７ａはＳＲＡＭアドレスＡｃｄｒに応答
して導通するｎチャネルＭＯＳトランジスタＳＱＢ１４
と、ＳＲＡＭアドレス＊Ａｃｄｒに応答して導通状態と
なるｎチャネルＭＯＳトランジスタＳＱＢ１３を含む。
このＳＲＡＭアドレスＡｃｄｒおよび＊Ａｃｄｒとして
はＳＲＡＭアレイの行アドレスの最下位ビット（Ａｃ
４）が用いられる。
【０１２６】選択ゲート９６０７ｂはアドレス信号Ａｃ
ｄｒに応答して導通状態となり、転送ゲート９６０６ｂ
からのデータを伝達するｎチャネルＭＯＳトランジスタ
ＳＱＢ１２と、相補アドレス信号＊Ａｃｄｒに応答して
導通状態となり、転送ゲートＳＱＢ９からのデータを伝
達するｎチャネルＭＯＳトランジスタＳＱＢ１１を備え
る。アドレス信号Ａｃｄｒが“Ｈ”のとき、トランジス
タＳＱＢ１２およびＳＱＢ１４が導通状態となり、ビッ
ト線対ＳＢＬ１，＊ＳＢＬ１が選択される。アドレス信
号Ａｃｄｒが“Ｌ”の場合、トランジスタＳＱＢ１１お
よびＳＱＢ１３が導通状態となり、ビット線対ＳＢＬ
０，＊ＳＢＬ０が選択される。データ転送動作に先だっ
て簡単にアンプ回路９６０５の動作について説明する。
今、グローバルＩ／Ｏ線ＧＩＯ１が“Ｈ”、グローバル
Ｉ／Ｏ線＊ＧＩＯ１が“Ｌ”の場合を考える。この場
合、トランジスタＳＱＢ１が導通状態、トランジスタＳ
ＱＢ３が非導通状態となる。ノードＳＮＤ１の電位は接
地電位Ｖｓｓへ放電され、一方、ノードＳＮＤ２の電位
は放電経路が存在しない。この場合トランジスタＳＱＢ
７が導通状態となり、ノードＳＮＤ２の電位はトランジ
スタＳＱＢ７により充電される。これによりノードＳＮ
Ｄ２の電位が“Ｈ”、ノードＳＮＤ１の電位が“Ｌ”に
設定される。データ転送指示信号ＤＴＳはデータ転送指
示時には“Ｈ”に立上がる。したがって、トランジスタ
ＳＱＢ６およびＳＱＢ８は、データ転送時には非導通状
態となり、ノードＳＮＤ１およびＳＮＤ２の電位を転送
データに対応した電位に設定する。常時は、このトラン
ジスタＳＱＢ６およびＳＱＢ８によりノードＳＮＤ１お
よびＳＮＤ２は“Ｈ”のレベルに保持される。次に、こ
の図１７に示す転送回路のデータ転送動作をその動作波
形図である図２０を参照して説明する。
【０１２７】この図１７に示す転送回路９６００のデー
タ転送動作においては、ＳＲＡＭアレイからラッチ回路
９６０３へデータが転送され、一方、ＤＲＡＭアレイか
らＳＲＡＭアレイへデータが転送される。この後、ラッ
チ回路９６０３にラッチされたデータがＤＲＡＭアレイ
へ転送される。この転送回路のデータ転送動作について
は後により詳細に説明する。ＳＲＡＭビット線イコライ
ズ信号ＳＢＬＥＱが“Ｈ”に立上がりＳＲＡＭはメモリ
サイクルに入る。これに応答して、各ビット線対ＳＢ
Ｌ，＊ＳＢＬに設けられたプリチャージおよびイコライ
ズトランジスタＳＱＥ１〜ＳＱＥ６が非導通状態とな
る。このときまだＳＲＡＭビット線クランプ信号ＳＢＬ
ＣＬは“Ｌ”にあり、各ビット線ＳＢＬ，＊ＳＢＬはこ
のクランプ用のトランジスタ（ＳＱＣ１，ＳＱＣ２，Ｓ
ＱＣ３およびＳＱＣ４）を介して“Ｈ”のレベルに保持
される。
【０１２８】次いでＳＲＡＭアレイにおいてワード線選
択動作が実行されこのＳＲＡＭワード線の立上がる。ほ
ぼ同時に、ＳＲＡＭビット線クランプ信号ＳＢＬＣＬが
“Ｈ”に立上がる。このクランプ信号ＳＢＬＣＬの立上
がりタイミングはＳＲＡＭアレイにおけるワード線選択
タイミングよりも早く設定されてもよい。これにより、
１行のメモリセルにおいて半分のメモリセルのデータの
読出が行なわれる。今、ワード線ＳＷＬ１が選択された
場合を考える。この場合、図１７において、ＳＲＡＭビ
ット線対ＳＢＬ０，＊ＳＢＬ０はスタンバイ時と同様の
“Ｈ”レベルを維持する。一方ＳＲＡＭビット線対ＳＢ
Ｌ１，＊ＳＢＬ１の電位はそこに接続されるメモリセル
の記憶データに対応した値となる。この場合、図１８に
おいて、トランジスタＳＱＡ１およびＳＱＡ３は導通状
態となる。トランジスタＳＱＡ２およびＳＱＡ４の導通
／非導通はそのときのメモリセルのデータにより決定さ
れる。
【０１２９】データ転送指示信号ＤＴＬが“Ｈ”へ立上
がることにより、このＳＲＡＭビット線ＳＢＬ１および
＊ＳＢＬ１上の信号電位はラッチ回路９６０３によりラ
ッチされる。このラッチ動作と並行して、ＤＲＡＭアレ
イからＳＲＡＭアレイへデータの転送が実行される。Ｓ
ＲＡＭアレイにおいてはワード線は選択された状態を維
持する。グローバルＩ／Ｏ線ＧＩＯ１および＊ＧＩＯ１
の信号電位が確定するとトランジスタＳＱＢ１，ＳＱＢ
３の導通／非導通が決定される（図１９参照）。次いで
データ転送指示信号ＤＴＳが発生されるとトランジスタ
ＳＱＢ２およびＳＱＢ４が導通状態となり、グローバル
Ｉ／Ｏ線ＧＩＯ１，＊ＧＩＯ１のデータが反転増幅され
てノードＳＮＤ１およびＳＮＤ２に保持される。
【０１３０】このノードＳＮＤ１およびＳＮＤ２のデー
タは転送ゲートＳＱＢ９およびＳＱＢ１０を介して選択
ゲート９６０７ｂおよび９６０７ａへ伝達される。今、
ワード線ＳＷＬ１が選択されており、アドレス信号Ａｃ
ｄｒが“Ｈ”であるため、トランジスタＳＱＢ１４およ
びＳＱＢ１２が導通状態となり、転送ゲート９６０６ｂ
および９６０６ａのデータはＳＲＡＭビット線対＊ＳＢ
Ｌ１およびＳＢＬ１上へ伝達される。これにより対応の
ＳＲＡＭメモリセルへのデータの転送が実行される。こ
の図２０においてＡｃで示しているのはＤＲＡＭアレイ
からＳＲＡＭアレイへのデータ転送時におけるＳＲＡＭ
アドレスを示す。次いでこのＤＲＡＭアレイからＳＲＡ
Ｍアレイへのデータ転送後一旦ＤＲＡＭはスタンバイ状
態に復帰する。ＤＲＡＭアレイが活性状態となると、ラ
ッチ回路９６０３にラッチされたデータがＤＲＡＭアレ
イ（グローバルＩ／Ｏ線ＧＩＯ１，＊ＧＩＯ１）へ伝達
される。この場合、データ転送指示信号ＤＴＡが“Ｈ”
となり、転送ゲート９６０４ａおよび９６０４ｂが導通
状態となり、ラッチ回路９６０３にラッチされたデータ
がグローバルＩＯ線ＧＩＯ１，＊ＧＩＯ１へ伝達され
る。このラッチ回路９６０３からＤＲＡＭアレイへのデ
ータ転送時においてＳＲＡＭアレイへ独立にアクセスす
ることは可能である。
【０１３１】ここでＳＲＡＭワード線選択時においてＳ
ＲＡＭビット線クランプ信号ＳＢＬＣＬを“Ｈ”に設定
しているのは、データ転送時においてアンプ回路９６０
１に含まれる増幅トランジスタを確実に導通／非導通状
態に設定するためである。この場合、データ転送時にお
いてのみクランプ機能を不作動状態とし、データ転送が
行なわれず、ＳＲＡＭアレイへアクセスされる場合には
このクランプ信号ＳＢＬＣＬが常時活性状態とされる構
成が用いられてもよい。ＳＲＡＭアレイのデータの書込
／読出しは、ＳＲＡＭビット線対を行アドレスの偶奇に
従って選択するブロック分割時の構成が用いられてもよ
い。 「ピン配置」図２１は、図６に示すアレイ配置「アレイ
配置３」を有するＣＤＲＡＭを収納するパッケージのピ
ン配置の一例を示す図である。この図２１に収納される
ＣＤＲＡＭは、図６に示すごとく、同一チップ上に集積
化された４ＭビットＤＲＡＭと１６ＫビットＳＲＡＭと
を備える。このＣＤＲＡＭは、リードピッチ０．８ｍ
ｍ、チップ長１８．４ｍｍ、ピン端子数４４の３００ｍ
ｉｌ．ＴＳＯＰ（シン・スモール・アウトライン・パッ
ケージ）のタイプＩＩに収納される。
【０１３２】このＣＤＲＡＭは、データの入出力方式と
して、Ｄ／Ｑ分離およびマスクトライトの２種類を含
む。Ｄ／Ｑ分離は、書込データＤと読出データＱと別々
のピン端子を介して入出力する方式である。マスクトラ
イトモードは、書込データＤと読出データＱとを同一の
ピン端子を介して出力し、かつ外部からデータの書込を
マスクすることのできる動作モードである。ＣＤＲＡＭ
へ、効率的に電源電位を供給し、かつこの電源配線のレ
イアウトを容易にするために、電源電位ＶｃｃおよびＧ
ｎｄに対してそれぞれ３つのピン端子が設けられる。ピ
ン番号１、ピン番号１１およびピン番号３３のピン端子
に対し外部からの電源電位Ｖｃｃが供給される。ピン番
号１，１１，３３のピン端子へ与えられる電源電位Ｖｃ
ｃは、図３に示す動作電源電位Ｖｃｃと同一の電圧値で
あってもよい。また、このピン番号１，１１および３３
のピン端子へ与えられる外部電源電位Ｖｃｃが内部で降
圧されて動作電源電位が供給される構成であってもよ
い。接地電位Ｇｎｄはピン１２，２２および３４のピン
端子へ与えられる。ピン番号１，２２のピンはＤＲＡＭ
用電源ピンであり、ピン番号１１，１２，３３，３４の
ピンはＳＲＡＭ用の電源ピンである。
【０１３３】ピン番号６ないし８、１５ないし１７、２
８ないし３０および３７ないし３９のピン端子に、ＳＲ
ＡＭのためのアドレス信号Ａｃ０〜Ａｃ１１が与えられ
る。ＤＲＡＭ用のアドレス信号Ａａ０〜Ａａ９は、ピン
番号２，３，１９ないし２１、２４ないし２６および４
２，４３のピン端子へ与えられる。ピン番号２および３
のピン端子へはまた、後に説明する各種モードを設定す
るためのコマンドアドレスＡｒ０およびＡｒ１も与えら
れる。ピン番号４のピン端子へ、キャッシュアクセス禁
止を示すキャッシュ禁止信号ＣＩ＃が与えられる。キャ
ッシュ禁止信号ＣＩ＃が“Ｌ”に設定されると、ＳＲＡ
Ｍアレイへのアクセスが禁止され、ＤＲＡＭアレイへの
直接アクセス（アレイアクセス）が可能になる。
【０１３４】ピン番号５のピン端子へは、データ書込モ
ードを示すライトイネーブル信号Ｗ＃が与えられる。ピ
ン番号１８のピン端子へは、このチップが選択されたこ
とを示すチップセレクト信号Ｅ＃が与えられる。ピン番
号２３のピン端子へは、特殊モードを指定するためのコ
マンドレジスタ指示信号ＣＲ＃が与えられる。コマンド
レジスタ指示信号ＣＲ＃が“Ｌ”のとき、ピン番号２お
よび３のピン端子へ与えられるコマンドアドレスＡｒ０
およびＡｒ１が有効となり、特殊モードの設定（レジス
タの選択）が行なわれる。コマンドレジスタの構成につ
いては後に説明する。またこのピン番号２３へは、外部
に設けられた演算処理装置がバーストモードに従ってデ
ータを転送するバーストモード指示信号ＢＥ＃も与えら
れる。バーストモード指示信号ＢＥ＃が活性状態となる
と、このＣＤＲＡＭは内部でアドレス信号を自動的に発
生する。
【０１３５】ピン番号２７のピン端子へは、キャッシュ
ヒットを示すキャッシュヒット信号ＣＨ＃が与えられ
る。キャッシュヒット信号ＣＨ＃が“Ｌ”にあれば、キ
ャッシュ（ＳＲＡＭアレイ）へアクセス可能である。ピ
ン番号４０のピン端子へは、出力モードを示すアウトプ
ットイネーブル信号Ｇ＃が与えられる。ピン番号４１の
ピンへは、クロック信号（たとえばシステムクロック）
Ｋが与えられる。ピン番号４４のピン端子へは、ＤＲＡ
Ｍアレイのリフレッシュを指示するリフレッシュ指示信
号ＲＥＦ＃が与えられる。このリフレッシュ指示信号Ｒ
ＥＦ＃が“Ｌ”となると、そのサイクルにおいて内部で
ＤＲＡＭアレイのオートリフレッシュが行なわれる。Ｃ
ＤＲＡＭは、オートリフレッシュモードとセルフリフレ
ッシュモードとを備える。このリフレッシュモードの設
定は、コマンドレジスタに設定されるリフレッシュモー
ド設定信号より決定される。オートリフレッシュモード
時には、上述のリフレッシュ指示信号ＲＥＦ＃に従った
ＤＲＡＭアレイのリフレッシュが行なわれる。
【０１３６】セルフリフレッシュが指定された場合、こ
のピン番号４４のピン端子は出力端子に切換えられる。
セルフリフレッシュ実行時にはこのセルフリフレッシュ
の実行を示す信号ＢＵＳＹ＃がピン番号４４のピン端子
から出力される。この信号ＢＵＳＹ＃により、ＣＤＲＡ
Ｍ外部でセルフリフレッシュのタイミングを知ることが
可能となり、通常サイクルにおいてもセルフリフレッシ
ュを利用することができる。ピン番号９，１０，１３，
１４，３１，３２，３５および３６のピン端子は、Ｄ／
Ｑ分離およびマスクトライトの２種類の動作モードに対
応して、与えられるデータが異なる。Ｄ／Ｑ分離および
マスクトライトの動作モードはコマンドレジスタ（後述
する）により設定される。
【０１３７】マスクトライトモードにより、ピン番号１
０，１３，３２および３５のピンがデータ入出力を共通
に行なうためのデータ入出力端子として用いられる。ピ
ン番号９，１４，３１，３５および３６のピンへは、ど
の入出力ピンへ与えられたデータをマスクするかを示す
マスクトライト指示データＭ０，Ｍ１，Ｍ２およびＭ３
がそれぞれ与えられる。Ｄ／Ｑ分離モードにおいては、
ピン番号９，１４，３１および３６のピン端子が、書込
データＤ０，Ｄ１，Ｄ２およびＤ３を入力するためのピ
ン端子として用いられる。ピン番号１０，１３，３２お
よび３５のピン端子が、読出データＱ０，Ｑ１，Ｑ２お
よびＱ３を出力するためのデータ出力ピン端子として用
いられる。
【０１３８】ＳＲＡＭアドレスＡｃ０〜Ａｃ１１と、Ｄ
ＲＡＭアドレス（アレイアドレス）Ａａ０〜Ａａ９は、
それぞれ独立に別々のピン端子を介して与えられる。図
２１に示すピン配置において、標準ＤＲＡＭにおいて通
常用いられている外部動作制御信号、すなわち、ロウア
ドレスストローブ信号／ＲＡＳおよびコラムアドレスス
トローブ信号／ＣＡＳは用いられていない。この図２１
に示すパッケージに収納されるＣＤＲＡＭ（図６参照）
においては、外部からのクロック信号Ｋの立上がりエッ
ジに応答して制御信号およびデータの入力が行なわれ
る。
【０１３９】「内部機能」図２は、図２１に示すパッケ
ージに収納されるＣＤＲＡＭチップ内部の構成を示すブ
ロック図である。この図２に示すブロック配置は、ＣＤ
ＲＡＭの内部構成を機能的に示すためだけのものであ
り、実際のレイアウトとは一致していないことに注意さ
れたい。
【０１４０】図２において、ＣＤＲＡＭは、ＤＲＡＭ１
００と、ＳＲＡＭ２００とを含む。ＤＲＡＭ１００は、
４ＭビットのＤＲＡＭアレイ１０１と、与えられたＤＲ
ＡＭ用内部行アドレスをデコードし、このＤＲＡＭアレ
イ１０１から４行を選択するＤＲＡＭロウデコーダブロ
ック１０２と、与えられたＤＲＡＭ用内部列アドレスを
デコードし、通常動作モード（アレイアクセス）時には
この選択された４行からそれぞれ１列ずつを選択するＤ
ＲＡＭコラムデコーダブロック１０３と、選択された行
に接続されるメモリセルのデータを検知し増幅するＤＲ
ＡＭセンスアンプＤＳＡと、ブロック１０３からの列選
択信号に応答してデータ転送モード時においてこのＤＲ
ＡＭアレイ１０１の１６ビットを選択しかつアレイアク
セスモード時においては４ビットのメモリセルを選択す
る選択ゲートＳＧとからなるブロック１０４を含む。
【０１４１】ＳＲＡＭ２００は、１６Ｋビットの容量を
有するＳＲＡＭアレイ２０１と、ＳＲＡＭ用内部行アド
レスをデコードし、このＳＲＡＭアレイ２０１から４行
を選択するＳＲＡＭロウデコーダブロック２０２と、Ｓ
ＲＡＭ用内部列アドレスをデコードし、選択された４行
それぞれから１ビットを選択して内部データバス２５１
へ接続し、かつデータ読出し時においてはこの選択され
たＳＲＡＭセルの情報を検知し増幅するＳＲＡＭコラム
デコーダおよびＳＲＡＭセンスアンプからなるコラムデ
コーダ／センスアンプブロック２０３を含む。ＤＲＡＭ
１００とＳＲＡＭ２００との間に双方向転送ゲート回路
２１０が設けられる。図２において、図６に示す配置の
ようにコラムデコーダ／センスアンプブロック２０３の
出力（入力）にゲート回路２１０が接続される構成であ
ってもよい。ただ図２においては、アレイアクセスモー
ドのとき、ＤＲＡＭ１００へのデータの入出力が共通デ
ータバス２５１を介して行なわれるため、この共通デー
タバス２５１が双方向転送ゲート回路２１０に結合され
るように示される。
【０１４２】ＣＤＲＡＭはさらに、外部から与えられる
制御信号Ｇ＃、Ｗ＃、Ｅ＃、ＣＨ＃、ＣＩ＃、ＲＥＦ＃
／ＢＵＳＹ＃、およびＣＲ＃／ＢＥ＃を受けて内部制御
信号Ｇ、Ｗ、Ｅ、ＣＨ、ＣＩ、ＲＥＦおよびＣＲを発生
する制御クロックバッファ２５０と、ＤＲＡＭ用の内部
アドレスｉｎｔ−ＡａおよびＳＲＡＭ用の内部アドレス
ｉｎｔ−Ａｃを発生するアドレスバッファ２５２と、外
部から与えられるクロック信号Ｋをバッファ処理するク
ロックバッファ２５４を含む。制御クロックバッファ２
５０は、クロックバッファ２５４からの内部クロックの
立上がりに応答して、与えられた制御信号を取込み内部
制御信号を発生する。このクロックバッファ２５４の出
力はまたアドレスバッファ２５２へも与えられる。アド
レスバッファ２５２は、このクロックバッファ２５４か
らの内部クロックＫの立上がりエッジで内部チップイネ
ーブル信号Ｅが活性状態のときに、与えられた外部アド
レスＡａおよびＡｃを取込み内部アドレスｉｎｔ−Ａａ
およびｉｎｔ−Ａｃを発生する。
【０１４３】ＣＤＲＡＭはさらに、ＤＲＡＭアレイ１０
０のメモリセルのリフレッシュを行なうためのリフレッ
シュ回路２９０を含む。リフレッシュ回路２９０は、内
部リフレッシュ指示信号ＲＥＦに応答して活性化されＤ
ＲＡＭアレイのリフレッシュアドレスを発生するカウン
タ回路２９３と、内部リフレッシュ指示信号ＲＥＦに応
答して駆動されるリフレッシュ制御回路２９２と、リフ
レッシュ制御回路２９２からの切換信号ＭＵＸにより、
カウンタ回路２５３からのリフレッシュアドレスとアド
レスバッファ２５２からの内部行アドレスのいずれか一
方をＤＲＡＭロウデコーダブロック１０２へ与えるアド
レスマルチプレクス回路２５８を含む。リフレッシュ制
御回路２９２はオートリフレッシュモード検出回路２９
１からのリフレッシュ要求により駆動される。このリフ
レッシュ動作については後に説明する。
【０１４４】ＣＤＲＡＭはさらに、各内部制御信号Ｅ，
ＣＨ，ＣＩおよびＲＥＦに応答してＤＲＡＭ１００を駆
動するための各種制御信号を発生するＤＲＡＭアレイ駆
動回路２６０と、内部制御信号Ｅ，ＣＨおよびＣＩに応
答して双方向転送ゲート制御回路２１０の転送動作を制
御する信号を発生する転送ゲート制御回路２６２と、内
部チップセレクト信号Ｅに応答してＳＲＡＭ２００を駆
動するための各種制御信号を発生するＳＲＡＭアレイ駆
動回路２６４を含む。
【０１４５】この発明によるＣＤＲＡＭはさらに、内部
制御信号ＣＲに応答して活性化されて外部からのライト
イネーブル信号Ｗ＃とコマンドアドレスＡｒ（Ａｒ０お
よびＡｒ１）に応答してこのＣＤＲＡＭの動作モード等
を指定するためのコマンドＣＭを発生するコマンドレジ
スタ２７０と、内部制御信号Ｇ，Ｅ，ＣＨ，ＣＩおよび
Ｗと特殊モードコマンドＣＭに従ってデータの入出力を
制御するデータ入出力制御回路２７２と、データ入出力
制御回路２７２の制御の下に、共通データバス２５１と
装置外部との間でのデータの入出力を行なうための、入
出力バッファと出力レジスタとからなる入出力回路２７
４を含む。入出力回路２７４に出力レジスタが設けられ
ているのは、このＣＤＲＡＭの特殊モードであるラッチ
出力モードおよびレジスタ出力モードを実現するためで
ある。データ入出力制御回路２７２は、特殊モードコマ
ンドＣＭが指定するモードに従ってデータの入出力タイ
ミングの設定のみならずデータの入出力態様を設定す
る。図２においては、マスクトライトモード時における
データ入出力ピンの態様が一例として示される。
【０１４６】このＣＤＲＡＭはさらに、各種機能を実現
するための付加機能制御回路２９９を含む。この付加機
能制御回路２９９が実現する機能については後に詳細に
説明するが、スタンバイ時における内部クロック発生の
禁止、リフレッシュのオートリフレッシュ／セルフリフ
レッシュの切換え、バーストモード時におけるアドレス
発生源の切換えなどを含む。次に各回路の構成について
具体的に説明する。 「入出力回路」 （ＤＲＡＭアレイおよびＳＲＡＭアレイと内部データ線
との接続）
【０１４７】図２２は、図２に示す双方向転送ゲート回
路（ＢＴＧ）と内部共通データ線２５１との接続態様の
一例を示す図である。図２２において、ＳＲＡＭ入出力
ゲート３０１は、ＳＲＡＭセンスアンプＳＳＡと、ＳＲ
ＡＭアレイへのデータ書込み時に活性化され、内部デー
タ線２５１ａ上のデータを対応のＳＲＡＭビット線対Ｓ
ＢＬ上へ伝達するための書込み回路ＷＲＩを含む。ＳＲ
ＡＭビット線対ＳＢＬはＳＲＡＭセンスアンプＳＳＡお
よびＳＲＡＭ列選択ゲート３０２を介して内部データ線
２５１ａに接続される。ＳＲＡＭ選択ゲート３０２へは
それぞれＳＲＡＭコラムデコーダブロック２０３からの
ＳＲＡＭ列選択信号ＳＹＬが与えられる。それにより、
１対のＳＲＡＭ列ビット線対ＳＢＬのみが内部データ線
２５１ａに接続される。ここで図２に示す内部データ線
２５１は４ビットのデータを転送しており、このうちの
１ビットに対する内部データ線のみが図２２において示
される。
【０１４８】図２２において、このＣＤＲＡＭはさらに
アレイアクセスを可能とするために、キャッシュ禁止信
号ＣＩとＤＲＡＭ列選択信号ＤＹとの論理積信号に応答
してグローバルＩ／Ｏ線対ＧＩＯを内部データ線２５１
ａへ接続するアクセス切換え回路３１０を含む。このア
クセス切換え回路３１０と双方向転送ゲートＢＴＧと
は、転送ゲート回路ブロック３０５に含まれる。
【０１４９】このＤＲＡＭの列選択信号ＤＹｉは、たと
えばＤＲＡＭ列アドレスの下位４ビットをデコードして
発生される。すなわち、グローバルＩ／Ｏ線対ＧＩＯは
１つのＤＲＡＭメモリマット（容量１Ｍビット）に対し
て１６対設けられている。アレイアクセスの場合にはこ
のうちの１対のみを選択する必要がある。そのため、下
位４ビットのＤＲＡＭ用の列アドレスをデコードして列
選択信号ＤＹｉが発生される。アクセス切換え回路３１
０は単にグローバルＩ／Ｏ線対ＧＩＯを内部データ線２
５１ａへ接続するだけであり、双方向転送ゲートＢＴＧ
内においてそれぞれ対応の信号線への接続が行なわれて
いる。なおアレイアクセスを実現する場合、このような
アクセス切換え回路３１０を設けることなく、ＳＲＡＭ
センスアンプＳＳＡを介して内部データ線２５１ａへグ
ローバルＩ／Ｏ線対ＧＩＯを接続する構成であってもよ
い。このとき、ＳＲＡＭ選択ゲート３０２へ与えられる
列選択信号はＤＲＡＭへ与えられる列アドレスによる選
択信号となる。これは、信号ＣＩにより列選択信号をマ
ルチプレクスする回路により実現できる。このマルチプ
レクス回路は信号ＣＩが活性状態のときＤＲＡＭ用の列
選択信号をＳＲＡＭ選択ゲートへ与える。
【０１５０】なお、ＳＲＡＭにおいては各ＳＲＡＭビッ
ト線対ＳＢＬに対してそれぞれＳＲＡＭセンスアンプＳ
ＳＡが設けられているが、これは通常のＳＲＡＭのよう
に１つのブロックのＳＲＡＭビット線対に対し１個のＳ
ＲＡＭセンスアンプのみを設ける構成であってもよい。
ただこのようにＳＲＡＭビット線対ＳＢＬそれぞれに対
してＳＲＡＭセンスアンプを設ければ、より確実かつ高
速にデータの出力を行なうことができる。また、ＳＲＡ
ＭセンスアンプＳＳＡがＤＲＡＭセンスアンプと同様の
構成を有していれば、特に書込回路ＷＲＩは設ける必要
はない。
【０１５１】図２３は入出力回路２７４におけるＤ／Ｑ
分離を実現するための構成を示す図である。図２３にお
いて、入出力回路２７４は、内部アウトプットイネーブ
ル信号Ｇに応答して活性化され、内部データ線２５１ａ
上のデータから出力データＱを生成する出力バッファ３
２０と、内部書込み指示信号Ｗに応答して活性化され、
外部書込みデータＤから内部書込みデータを生成して内
部データ線２５１ａ上へ伝達する入力バッファ３２２
と、コマンドレジスタ２７０（図２参照）からのＤ／Ｑ
分離指示ビットＣＭａに応答して出力バッファ３２０の
出力と入力バッファ３２２の入力とを短絡するスイッチ
回路３２４を含む。このＤ／Ｑ分離指示ビットＣＭａは
コマンドレジスタ２７０から発生される特殊モード指定
コマンドＣＭに含まれる。このスイッチ回路３２４が導
通状態となればデータの入出力は同一のピンを介して行
なわれる。スイッチ回路３２４がオフ状態となればデー
タの入出力が別々のピンを介して行なわれる。なお、こ
の図２３においても１ビットのデータの入出力に関する
構成のみが代表的に示されている。
【０１５２】図２４はデータ入出力回路の他の接続構成
を示す図である。図２４において、出力バッファ回路３
２０は、ＳＲＡＭセンスアンプまたはＤＲＡＭアレイの
選択されたメモリセルデータを受けて外部出力ピンＱへ
伝達する。第１の入力バッファ回路３２２ａは外部ピン
端子Ｑに接続され、第２の入力バッファ回路３２２ｂは
外部データ入力ピン端子Ｄに接続される。この第１およ
び第２の入力バッファ回路３２２ａおよび３２２ｂの出
力はＯＲ回路３２２ｃを介して内部データバスＤＢＷ，
＊ＤＢＷ（２５１ａ）へ伝達される。この第１および第
２の入力バッファ回路３２２ａ，３２２ｂのイネーブル
／ディスエーブルはコマンドレジスタ（図２参照）から
の指示ビットＣＭに応答して行なわれる。コマンドレジ
スタがＤ／Ｑ分離モードを指示している場合には第１の
入力バッファ回路３２２ａがディスエーブル状態とさ
れ、第２の入力バッファ回路３２２ｂがイネーブル状態
とされる。指示ビットＣＭがＤ／Ｑ共通のマスクトライ
トモードを示している場合には、第１の入力バッファ回
路３２２ａがイネーブル状態とされ第２の入力バッファ
回路３２２ｂがディスエーブル状態とされる。
【０１５３】なお、図２４に示す構成においては出力バ
ッファ回路３２０へはＳＲＡＭセンスアンプからのデー
タが伝達されているが、これはＤＲＡＭアレイの選択さ
れたメモリセルのデータがＳＲＡＭアレイの列線を介し
てさらにＳＲＡＭのセンスアンプを介して内部データバ
スへ伝達される場合を示しているからである。すなわ
ち、図２２の構成における、ゲート３１０が設けられて
いない構成において、ゲート３０２へ与えられる列選択
信号線ＳＹＬｉ，ＳＹＬｊがＤＲＡＭコラムデコーダ出
力線ＤＹｉ，ＤＹｊと共有されている場合が一例として
図に示される。この構成については後に説明する。
【０１５４】図２５は入出力回路のさらに他の構成を示
す図である。図２５において、出力バッファ回路３２０
と入力バッファ回路３２２との間に、指示ビットＣＭａ
に応答してオン状態となるトランジスタゲート３２４ａ
が設けられ、入力バッファ回路３２２とデータ入力ピン
端子Ｄとの間に相補指示ビット／ＣＭａに応答してオン
状態となるトランジスタゲート３２４ｂが設けられる。
この構成の場合、指示ビットＣＭａがＤ／Ｑ分離モード
を示している場合には、トランジスタゲート３２４ａが
オフ状態、トランジスタゲート３２４ｂがオン状態とな
る。逆にＤ／Ｑ共有のマスクトライトモードを示してい
る場合にはトランジスタゲート３２４ａがオン状態、ト
ランジスタゲート３２４ｂがオフ状態となる。
【０１５５】この構成により、入力バッファ回路３２２
を選択的にデータ出力ピン端子Ｑまたはデータ入力ピン
端子Ｄへ接続することができ、Ｄ／Ｑ分離モードおよび
Ｄ／Ｑ共有モードを設定することができる。次に、この
入出力回路のデータ出力モードを設定するための回路構
成について説明する。データ出力モードはコマンドレジ
スタにより設定される。
【０１５６】コマンドレジスタによる設定データに応じ
てデータ出力モードは、トランスペアレントモード、ラ
ッチモードおよびレジスタモードのいずれかに設定され
る。図２６は、データ出力モード設定に関連する回路構
成を示す図である。図２６において、コマンドレジスタ
２７０は、コマンドレジスタモード検出信号（内部コマ
ンドレジスタ信号）ＣＲに応答して、外部からのライト
イネーブル信号Ｗ＃、およびコマンドデータＡｒ０，Ａ
ｒ１をデコードするコマンドレジスタモードセレクタ２
７９と、レジスタＷＲ０〜ＷＲ３およびフリップフロッ
プＦＦ１を含む。コマンドレジスタは、後に示すように
８つのレジスタＲＲ０〜ＲＲ３およびＷＲ０〜ＷＲ３を
含んでいる。しかしながら、図２６においては、レジス
タＲＲ２およびＲＲ３は図示していない。レジスタＷＲ
０〜ＷＲ３はそれぞれ４ビットのレジスタである。レジ
スタＲＲ０およびＲＲ１は１つのフリップフロップＦＦ
１を共有する。レジスタＲＲ０が選択されるとフリップ
フロップＦＦ１がマスクトライトモードにセットされ
る。レジスタＲＲ１が選択されるとフリップフロップＦ
Ｆ１はＤ／Ｑ分離モードに設定される。入力制御回路２
７２ｂは、このフリップフロップＦＦ１の設定データに
応じて入力回路２７４ｂおよび２７４ｃのいずれかを選
択する。
【０１５７】レジスタＷＲ０〜ＷＲ３のいずれへのデー
タ設定かは、コマンドデータＡｒ０，Ａｒ１をデコード
することにより決定される。ライトイネーブル信号Ｗ＃
が活性状態のとき、入力制御回路２７２ｂにより選択さ
れた入力回路２７４ｂまたは２７４ｃを介して４ビット
のデータＤ０〜Ｄ３（またはＤＱ０〜ＤＱ３）が対応の
レジスタへ設定される。データ出力モードに関連するの
はレジスタＷＲ０である。レジスタＷＲ０へのデータ出
力モードの設定について説明する。レジスタＷＲ０の下
位２ビットのデータに従って出力制御回路２７２ａはト
ランスペアレント、ラッチ、およびレジスタの出力モー
ドのいずれかに設定され、その設定された出力モードに
応じて出力回路２７４ａを選択的に活性化する制御信号
φ１，／φ１およびφ２を発生する。
【０１５８】図２７は出力回路２７４ａの具体的構成の
一例を示す図である。図２７において、出力回路２７４
ａは、制御信号φ１，／φ１に応答して読出しデータバ
スＤＢ，＊ＤＢ上のデータをラッチするための第１の出
力ラッチ９８１と、クロック信号φ２に応答して、出力
ラッチ１のラッチデータまたはデータバスＤＢ，＊ＤＢ
上のデータを通過させる第２の出力ラッチ９８２および
出力ラッチ９８２からのデータを受け、制御信号Ｇ＃に
応答して出力データとして外部ピン端子ＤＱへ伝達する
出力バッファ９８３を含む。
【０１５９】第１の出力ラッチ９８１は、クロック信号
φ１および／φ１に応答して活性化されるクロックトイ
ンバータＩＣＶ１，ＩＣＶ２を含む。クロックトインバ
ータＩＣＶ１の入力および出力はクロックトインバータ
ＩＣＶ２の出力および入力にそれぞれ接続される。この
出力ラッチ９８１は、クロック信号φ１が“Ｈ”のとき
にラッチ状態となる。すなわちクロックトインバータＩ
ＣＶ１およびＩＣＶ２はクロック信号φ１が“Ｈ”のと
きに活性化されてインバータとして機能する。クロック
信号φ１が“Ｌ”のとき、クロックトインバータＩＣＶ
１およびＩＣＶ２はディスエーブル状態とされてラッチ
９８１はラッチ動作を行なわない。
【０１６０】第２の出力ラッチ９８２は、クロック信号
φ２が“Ｌ”のとき、その入力Ａ，＊Ａへ与えられたデ
ータをラッチし出力Ｑ，＊Ｑから出力する。出力ラッチ
９８２は、クロック信号φ２が“Ｈ”のとき、その入力
Ａ，＊Ａの信号状態にかかわらず、クロック信号φ２が
“Ｌ”のときにラッチしたデータを出力Ｑ，＊Ｑから出
力する。このラッチ動作を制御するクロック信号φ１，
／φ１およびφ２は外部からのクロックＫに同期した信
号であり、出力制御回路２７２ａによりその発生タイミ
ングが異ならされる。
【０１６１】出力バッファ９８３は出力イネーブル信号
Ｇ＃が活性状態となると活性化され、出力ラッチ９８２
からの出力データを端子ＤＱへ伝達する。
【０１６２】図２８は第２の出力ラッチ９８２の具体的
構成の一例を示す図である。図２８において、第２の出
力ラッチ９８２は、入力Ａ（＊Ａ）をそのＤ入力に受
け、クロック信号φ２をそのクロック入力ＣＬＫに受け
るＤ型フリップフロップＤＦＦを含む。フリップフロッ
プＤＦＦの出力Ｑから出力ラッチ９８２の出力Ｑ（＊
Ｑ）が得られる。このＤ型フリップフロップＤＦＦはダ
ウンエッジトリガ型であり、クロック信号φ２がＬに立
下がるタイミングで入力Ａを取込み、クロック信号φ２
が“Ｌ”の間入力Ａをそのまま出力する。クロック信号
φ２が“Ｈ”の場合には、入力端子Ｄへ与えられる入力
Ａの状態にかかわらず先にラッチしたデータを出力す
る。これにより、所望の機能を実現する出力ラッチ９８
２が得られる。Ｄ型フリップフロップＤＦＦが入力Ａお
よび入力＊Ａに対してそれぞれ設けられる。この出力ラ
ッチ９８２は他の構成であってもよく、クロック信号φ
２に応答してラッチ状態およびスルー状態を実現するこ
とのできる回路構成であればいずれの回路構成であって
もよい。
【０１６３】図２９は出力制御回路２７２ａの具体的構
成の一例を示す図である。出力制御回路２７２ａは、外
部クロックを所定の時間遅延させる遅延回路９９１ａ，
９９１ｂ，９９１ｃと、遅延回路９９１ａの出力に応答
して所定のパルス幅を有するワンショットのパルス信号
を発生するワンショットパルス発生回路９９２ａと、遅
延回路９９１ｂの出力に応答して所定のパルス幅を有す
るワンショットのパルス信号を発生するワンショットパ
ルス発生回路９９２ｂと、遅延回路９９１ｃの出力に応
答して所定のパルス幅を有するワンショットのパルス信
号を発生するワンショットパルス発生回路９９２ｃを含
む。ワンショットパルス発生回路９９２ａからクロック
信号φ１，／φ１が発生される。
【０１６４】ワンショットパルス発生回路９９２ｂとワ
ンショットパルス発生回路９９２ｃの出力はＯＲ回路９
９３へ与えられる。ＯＲ回路９９３からクロック信号φ
２が発生される。遅延回路９９１ｂの遅延時間は遅延回
路９９１ｃの遅延時間よりも短い。このワンショットパ
ルス発生回路９９２ａ〜９９２ｃのイネーブル／ディス
エーブルが２ビットのコマンドデータＷＲ０により設定
される。２ビットのコマンドデータＷＲ０がラッチモー
ドを示している場合、ワンショットパルス発生回路９９
２ａと９９２ｃがイネーブル状態とされ、ワンショット
パルス発生回路９９２ｂはディスエーブル状態とされ
る。次に、この図２６ないし図２９に示すコマンドレジ
スタおよびデータ出力回路の動作について説明する。
【０１６５】まず図３０に示すラッチ動作の動作波形図
を参照して説明する。データ出力モードのラッチ出力モ
ードの設定はコマンドデータレジスタＷＲ０の下位２ビ
ットを（０１）に設定することにより行なわれる。この
とき、ワンショットパルス発生回路９９２ａおよび９９
２ｃがイネーブル状態とされる。今、アウトプットイネ
ーブル信号Ｇ＃はデータ出力を示す活性状態の“Ｌ”に
あるとする。このとき、クロックＫの立上がりエッジで
外部アドレスＡｎがアドレスバッファに取込まれ、対応
のＳＲＡＭワード線ＳＷＬｎが選択され、ＳＲＡＭビッ
ト線対ＳＢＬにデータＲＤｎが現われる。このとき、ワ
ンショットパルス発生回路９９２ａは、外部クロックＫ
の立上がりに応答して、所定のタイミングで所定期間
“Ｌ”となるワンショットのパルスを発生する。このク
ロック信号φ１が“Ｌ”へ立下がることにより、出力ラ
ッチ９８１はラッチ動作が禁止される。このとき、クロ
ック信号φ２は“Ｈ”にあり、出力ラッチ９８２はラッ
チ状態を維持しており、前のサイクルで読出されたデー
タＱｎ−１をラッチして出力している。外部アドレスに
より選択された６４ビットのＳＲＡＭビット線対ＳＢＬ
上のデータＲＤｎのうちさらに外部アドレスに従って選
択された４ビットのデータが内部出力データバスＤＢ，
＊ＤＢへ伝達される。このデータバスＤＢ，＊ＤＢ上の
データＤＢｎが確定した状態でクロック信号φ１は
“Ｈ”に立上がる。これにより出力ラッチ９８１がラッ
チ動作をし、確定データＤＢｎをラッチする。
【０１６６】続いて、ワンショットパルス発生回路９９
２ｃからワンショットパルスが発生され信号φ２が
“Ｌ”に立下がる。これにより出力ラッチ９８２が、こ
の出力ラッチ９８１にラッチされたデータＤＢｎを新た
に取込み、出力端子ＤＱへ出力バッファ９８３を介して
伝達する。このクロック信号φ２の発生はクロックＫの
立下がりに同期して行なわれており、外部クロックＫの
立下がりに応答してこのサイクルで選択されたデータが
ＱＤＢｎが出力データＱｎとして出力される。クロック
信号φ２は次に外部クロックＫが立上がるまでに“Ｈ”
に立上がる。これにより、出力ラッチ９８２は、内部出
力データバスＤＢ，＊ＤＢのデータとは関係なく確定デ
ータＤＢｎを持続的に出力する。
【０１６７】続いて、クロック信号φ１を“Ｌ”に立下
げ、出力ラッチ９８１のラッチ状態を開放し、次のサイ
クルすなわち次の確定データのラッチ動作に備える。こ
れにより、外部クロックＫの立上がりに応答して前のサ
イクルで読出されたデータが順次確定データとして出力
されることになる。
【０１６８】次に図３１を参照してレジスタ出力モード
について説明する。レジスタ出力モードの設定は、コマ
ンドデータＷＲ０の下位２ビットを（１１）に設定する
ことにより行なわれる。このレジスタ出力モードにおい
ては、ワンショットパルス発生回路９９２ｂがイネーブ
ル状態とされ、ワンショットパルス発生回路９９２ｃが
ディスエーブル状態とされる。この場合、外部クロック
Ｋの立上がりに応答して、ワンショットパルス発生回路
９９２ｂから“Ｌ”に立下がるワンショットのパルスが
発生される。このときクロック信号φ１は“Ｈ”にある
ため、前のサイクルで読出されたデータＤＢｎ−１を出
力ラッチ９８２がラッチする。
【０１６９】レジスタ出力モードにおいては、クロック
信号φ２の“Ｌ”への降下タイミングが外部クロックＫ
の立上がりに応答して決定される。この場合、外部クロ
ックＫの（ｎ＋１）回目のサイクルに応答して出力ピン
端子ＤＱには、ｎ回目のクロックサイクルにおける読出
しデータＤＢｎが出力データＱｎとして出力される。し
たがって、ラッチ出力モードとレジスタ出力モードとで
は、クロック信号φ２の発生タイミングすなわち“Ｌ”
への移行タイミングが異なっているだけである。これに
より、サイクル前のサイクルのデータが出力され続いて
今回のサイクルで読出されたデータが出力されるラッチ
出力モードと、ｎ＋１回目のサイクルにおいてはｎ回目
のサイクルにおける読出しデータが出力されるレジスタ
出力モードが実現される。
【０１７０】次に図３２を参照してトランスペアレント
モードについて説明する。まず図３２（Ａ）を参照して
第１のトランスペアレント出力モードについて説明す
る。このトランスペアレント出力モードは前述のごとく
レジスタＷＲ０の下位２ビットを（Ｘ０）と設定するこ
とにより行なわれる。この第１のトランスペアレント出
力モードおよび第２のトランスペアレント出力モードは
このＸのビット値を０または１に設定することにより選
択される。このときいずれの値により第１のトランスペ
アレント出力モードおよび第２のトランスペアレント出
力モードのうちのいずれが選択されるかは任意である。
第１のトランスペアレント出力モードにおいては、クロ
ック信号φ１およびφ２はともに“Ｌ”のままである。
このとき、出力ラッチ９８１はラッチ動作から開放され
ており、また出力ラッチ９８２もスルー状態となってい
る。したがって、この場合には、出力データＱｎとして
は、内部データバスＤＢ，＊ＤＢ上に伝達されたＤＢｎ
がそのまま出力されることになる。すなわちＳＲＡＭビ
ット線対ＳＢＬまたはグローバルＩ／Ｏ線対ＧＩＯのデ
ータが無効データ（ＩＮＶＡＬＩＤ ＤＡＴＡ）の場合
にはこれに応答して出力ピンＤＱにも無効データＩＮＶ
が出現する。
【０１７１】図３２（Ｂ）に示す第２のトランスペアレ
ント出力モードにおいては、クロック信号φ１が発生さ
れる。クロック信号φ１が“Ｈ”の期間第１の出力ラッ
チ９８１がラッチ動作を行なうため、ＳＲＡＭビット線
対ＳＢＬのデータＲＤｎが無効状態となっても、データ
バスＤＢ，＊ＤＢのデータが出力ラッチ９８１により有
効データとしてラッチされ所定期間（クロック信号φ１
の“Ｈ”の間）出力されるので、無効データＩＮＶが出
力される期間が短くなる。この第２のトランスペアレン
ト出力モードにおいてもクロック信号φ２は“Ｌ”のま
まである。
【０１７２】なお上述の構成においては第２の出力ラッ
チ９８２としてダウンエッジトリガ型のＤ型フリップフ
ロップを用いたが、これはクロック信号φ２の極性を変
えればアップエッジトリガ型のラッチ回路を用いても同
様の効果を得ることができる。また、出力ラッチ９８１
の構成も、他のラッチ回路を用いても実現することがで
きる。
【０１７３】このコマンドレジスタにより設定される出
力モードの特徴をまとめると以下のようになる。
【０１７４】（１） トランスペアレント出力モード：
このモードは、内部データバスＤＢ，＊ＤＢ上のデータ
を直接出力バッファに伝達するモードである。このモー
ドにおいては、出力データＤＱ（Ｑ）は外部クロックＫ
の立上がりエッジから時間ｔＫＨＡ経過後またはアウト
プットイネーブル信号Ｇ＃の立下がりエッジから時間ｔ
ＧＬＡ経過後の遅い方に有効データが現われる。時間ｔ
ＫＨＡよりも先にアウトプットイネーブル信号Ｇ＃を立
下げると無効データ（ｉｎｖ）が時間ｔＫＨＡが経過す
るまで出力される。これは、アウトプットイネーブル信
号Ｇ＃の立下げタイミングが速いと、内部データバスＤ
Ｂ，＊ＤＢには有効データが現れていないことによる。
したがって、このモードにおいては、出力データが有効
な期間は内部バスに有効データが現われている期間に限
られる。
【０１７５】（２） ラッチ出力モード：このモードに
おいては、内部データバスＤＢ，＊ＤＢと出力バッファ
との間に出力ラッチ回路が設けられる。このラッチ出力
モードにおいては、外部クロックＫが“Ｈ”の間、デー
タが出力ラッチによりラッチされるため、時間ｔＫＨＡ
より先にアウトプットイネーブル信号Ｇ＃を立下げたと
きに前のサイクルの読出しデータが出力されることにな
る。したがって、内部データバスＤＢ，＊ＤＢに無効デ
ータが現われている期間であっても、外部には無効デー
タは出力されない。すなわち、ＣＰＵが出力データを取
込むための期間を十分とることができるという効果を得
ることができる。
【０１７６】（３） レジスタ出力モード；このモード
は、内部データバスと出力バッファとの間に出力レジス
タを設けたモードである。このレジスタ出力モードにお
いては、出力データとしては、外部クロックＫの立上が
りエッジから時間ｔＫＨＡＲ経過後あるいはアウトプッ
トイネーブル信号Ｇ＃の立下がりエッジから時間ｔＧＬ
Ａ経過後の遅い方に前のサイクルにおける有効データが
出力される。このレジスタ出力モードもラッチ出力モー
ドと同様な理由により、無効データは出力されないこと
になる。このレジスタモードで連続してデータの出力を
行なう場合、外部クロックＫの立上がりから見て非常に
高速にデータが出力されているように見える。このよう
な動作は、一般にパイプライン動作と呼ばれており、見
かけ上のアクセスタイムをサイクルタイムよりもさらに
縮小することができる。
【０１７７】上述のような出力モードをコマンドレジス
タにより設定することを可能とすることにより、ユーザ
はシステムに応じた出力モードを選択することが可能に
なる。
【０１７８】「ＤＲＡＭとＳＲＡＭとのデータ転送」Ｓ
ＲＡＭアレイとＤＲＡＭアレイとの間のデータ転送は、
ＳＲＡＭワード線多重化方式でのＳＲＡＭアレイでも同
様のタイミングで実行される。以下には、ＳＲＡＭワー
ド線対多重化の場合を示す。図３３は双方向転送ゲート
ＢＴＧの構成の一例を示す図である。図２３において双
方向転送ゲートＢＴＧ（ＢＴＧａまたはＢＴＧｂ）は、
データ転送指示信号φＴＳＤに応答して活性化され、Ｓ
ＲＡＭビット線対ＳＢＬ上のデータをグローバルＩ／Ｏ
線対ＧＩＯへ伝達するドライブ回路ＤＲ１と、データ転
送指示信号φＴＤＳに応答して活性化され、グローバル
Ｉ／Ｏ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢ
Ｌ上へ伝達するドライブ回路ＤＲ２を含む。ドライブ回
路ＤＲ１およびＤＲ２は、データ転送指示信号φＴＳＤ
およびφＴＤＳが不活性状態の場合には出力ハイインピ
ーダンス状態に設定される。
【０１７９】図３４はＤＲＡＭアレイからＳＲＡＭアレ
イへのデータ転送時における動作を示す信号波形図であ
る。以下、図４および図３４を参照してＤＲＡＭアレイ
からＳＲＡＭへのデータ転送動作について説明する。
【０１８０】時刻ｔ１以前のプリチャージ指示信号φＥ
Ｑが活性状態の“Ｈ”にある間、センスアンプ駆動信号
線φＳＡＮ，／φＳＡＰ，ローカルＩ／Ｏ線対ＬＩＯお
よびグローバルＩ／Ｏ線対ＧＩＯはそれぞれＶｃｃ／２
のプリチャージ電位に保持される。またこのときプリチ
ャージ・イコライズ回路ＰＥが活性化され、ＤＲＡＭビ
ット線対ＤＢＬをＶｃｃ／２（＝Ｖｂｌ）のプリチャー
ジ電位にプリチャージしかつ各ビット線ＢＬ，／ＢＬの
電位をイコライズしている。
【０１８１】時刻ｔ１においてプリチャージ指示信号φ
ＥＱが立下がると、プリチャージ・イコライズ回路ＰＥ
およびイコライズトランジスタＴＥＱが不活性状態とな
る。この結果、センスアンプ駆動信号線φＳＡＮおよび
／φＳＡＰのイコライズ動作が完了し、かつＤＲＡＭビ
ット線対ＤＢＬのイコライズ／プリチャージ動作が停止
され、ＤＲＡＭビット線対ＤＢＬとセンスアンプ駆動信
号線φＳＡＮおよび／φＳＡＰは中間電位Ｖｃｃ／２
（ただしＶｓｓ＝０Ｖ）のフローティング状態となる。
【０１８２】この後、外部から与えられるアドレスに従
ってロウデコーダ１４（図３参照）による行選択動作が
行なわれる。時刻ｔ２においてＤＲＡＭアレイ１（図３
参照）において１本のワード線ＤＷＬが選択され、この
選択ワード線ＤＷＬの電位が“Ｈ”に立上がる。この選
択ワード線ＤＷＬに接続される１行のメモリセルがそれ
ぞれ対応のＤＲＡＭビット線対ＤＢＬ（ＤＲＡＭビット
線ＢＬまたは／ＢＬ）に接続され、各ＤＲＡＭビット線
対ＤＢＬの電位がその接続されるメモリセルのデータに
従って変化する。図３４においては、電位“Ｈ”を記憶
するメモリセルが選択された場合のＤＲＡＭビット線対
ＤＢＬの電位変化を示している。
【０１８３】時刻ｔ３においてセンスアンプ活性化信号
φＳＡＮＥが接地電位Ｖｓｓから動作電源電位Ｖｃｃレ
ベルへ立上がり、センスアンプ活性化回路ＳＡＫに含ま
れるトランジスタＴＲ２がオン状態となる。これによ
り、ＤＲＡＭセンスアンプＤＳＡに含まれる第２のセン
スアンプ部が活性化され、ＤＲＡＭビット線対ＤＢＬの
低電位側のビット線の接地電位ＧＮＤレベルへの放電が
行なわれる。
【０１８４】時刻ｔ４において、センスアンプ活性化信
号／φＳＡＰＥが電位Ｖｃｃから接地電位ＧＮＤレベル
へ立下がり、センスアンプ活性化回路ＳＡＫに含まれる
トランジスタＴＲ１がオン状態となる。これによりＤＲ
ＡＭセンスアンプＤＳＡに含まれる第１のセンスアンプ
部分が活性化され、ＤＲＡＭビット線対ＤＢＬの高電位
のビット線の電位が動作電源電位Ｖｃｃレベルにまで充
電される。
【０１８５】時刻ｔ５において、ＤＲＡＭコラムデコー
ダ１５（図３参照）による列選択信号に従って、１本の
コラム選択線ＣＳＬが選択され、この選択されたコラム
選択線ＣＳＬの電位が“Ｈ”に立上がる。これにより２
対のＤＲＡＭビット線対ＤＢＬが列選択ゲートＣＳＧを
介してローカルＩ／Ｏ線対ＬＩＯ（ＬＩＯａおよびＬＩ
Ｏｂ）へ接続される。選択されたＤＲＡＭビット線対Ｄ
ＢＬ上の電位がローカルＩ／Ｏ線対ＬＩＯ上へ伝達さ
れ、ローカルＩ／Ｏ線対の電位はプリチャージ電位Ｖｃ
ｃ／２から変化する。
【０１８６】時刻ｔ６においてブロック活性化信号φＢ
Ａが選択された行ブロックに対してのみ“Ｈ”に立上が
り、Ｉ／ＯゲートＩＯＧがオン状態となる。これにより
ローカルＩ／Ｏ線対ＬＩＯ上の信号電位がグローバルＩ
／Ｏ線対ＧＩＯ上へ伝達される。ここで、選択された行
ブロックは、選択されたワード線ＤＷＬを含む行ブロッ
クを示す。この選択された行ブロックの指定は、たとえ
ばＤＲＡＭワード線選択に用いられる行アドレスの上位
２ビットをデコードすることにより行なわれる。このよ
うにブロック分割動作を行なうことにより消費電流の低
減を行なうことができる。
【０１８７】一方、ＳＲＡＭにおいては、時刻ｔｓ１に
おいてＳＲＡＭロウデコーダ２１（図３または図１参
照）による行選択動作が行なわれ、ＳＲＡＭアレイにお
いて１本のＳＲＡＭワード線ＳＷＬが選択され、この選
択されたＳＲＡＭワード線ＳＷＬの電位が“Ｈ”に立上
がる。ＤＲＡＭにおける行選択動作とＳＲＡＭにおける
行選択動作は非同期的に行なわれる。ＳＲＡＭワード線
ＳＷＬに接続されるＳＲＡＭセルのデータがそれぞれ対
応のＳＲＡＭビット線対ＳＢＬ上に伝達される。これに
より、ＳＲＡＭビット線対ＳＢＬの電位はプリチャージ
電位Ｖｃｃ／２から、対応のＳＲＡＭセルの記憶情報に
対応した電位に変化する。
【０１８８】時刻ｔ７においてデータ転送指示信号φＴ
ＤＳが“Ｈ”に一定期間立上がる。この時刻ｔ７以前に
は、既にグローバルＩ／Ｏ線対ＧＩＯにＤＲＡＭセルの
データが伝達されており、かつＳＲＡＭビット線対ＳＢ
ＬにはＳＲＡＭセルが接続されている。このデータ転送
指示信号φＴＤＳに応答して双方向転送ゲートＢＴＧが
活性化されてグローバルＩ／Ｏ線対ＧＩＯ上の信号電位
を対応のＳＲＡＭビット線対ＳＢＬ上へ伝達する。これ
によりＤＲＡＭセルからＳＲＡＭセルへのデータ伝達が
行なわれる。
【０１８９】このデータ転送指示信号φＴＤＳが活性化
される時刻ｔ７が、ブロック活性化信号φＢＡが立上が
る時刻ｔ６およびＳＲＡＭワード線ＳＷＬの選択が行な
われる時刻ｔｓ１の両者よりも後の時点であるという関
係を満足する限り、時刻ｔｓ１と時刻ｔ１ないし時刻ｔ
６との前後関係は任意である。ＳＲＡＭからＤＲＡＭへ
のデータ転送指示信号φＴＳＤはこのサイクルにおいて
は、非活性状態の“Ｌ”に維持される。
【０１９０】時刻ｔ８において選択されたＤＲＡＭワー
ド線ＤＷＬの電位が“Ｌ”に立下がり、また時刻ｔｓ２
において選択されたＳＲＡＭワード線ＳＷＬの電位が
“Ｌ”へ立下がり、各信号が初期状態へ復帰することに
より、このＤＲＡＭからＳＲＡＭへのデータ転送サイク
ルが完了する。
【０１９１】前述のごとく、ＤＲＡＭコラムデコーダ１
５（図３参照）は各列ブロック１２において１本のコラ
ム選択線ＣＳＬを選択している。１本のコラム選択線Ｃ
ＳＬは２対のＤＲＡＭビット線対ＤＢＬを選択する。Ｄ
ＲＡＭからＳＲＡＭへのデータ転送は各列ブロック並列
に行なわれる。したがって、この図３に示す実施例にお
いて、１６ビットのデータが一括して転送される。但し
この関係は列ブロックが８個設けられており、各列ブロ
ックから２対のＤＲＡＭビット線対が選択される構成の
場合である。一括して転送されるデータのビット数はこ
の列ブロックの数または一度に選択されるＤＲＡＭビッ
ト線対の数に応じて変化する。これにより、適切な大き
さのブロックサイズを設定することができる。
【０１９２】図３４に示すように、ほぼ時刻ｔ８におい
てＤＲＡＭワード線の駆動信号ＤＷＬが不活性状態に立
下がると、応じてデータ転送指示信号φＴＤＳも“Ｌ”
へ立下がっている。この時刻ｔ８の時点でローカルＩ／
Ｏ線対ＬＩＯとＳＲＡＭビット線対ＳＢＬとは非接続状
態となり、ＤＲＡＭアレイとＳＲＡＭアレイとは電気的
に切離される。この時刻ｔ８以後、ＤＲＡＭ部とＳＲＡ
Ｍ部とは独立した動作が可能となる。したがって、図３
５に示すように、時刻ｔ８′でデータ転送指示信号φＴ
ＤＳを不活性状態とした場合、このときまだＤＲＡＭア
レイにおいてはワード線駆動信号ＤＷＬは活性状態の
“Ｈ”を維持している。このとき、ＤＲＡＭへは外部か
ら新たにアクセスすることはできないが、ＳＲＡＭアレ
イ部へは外部からアクセスすることができる。
【０１９３】すなわち、図３５に示すように、時刻ｔ
８′でデータ転送指示信号φＴＤＳを“Ｌ”に立下げた
とき、たとえＤＲＡＭアレイが活性状態にあったとして
も、ＳＲＡＭアレイは時刻ｔｓ２でスタンバイ状態に移
行した後所定時間を経て新たにアクセスすることが可能
となる。したがって、この時刻ｔ８′以降においては、
ＳＲＡＭ部へはＤＲＡＭの状態にかかわらずアクセスす
ることが可能となる。たとえば、時刻ｔ８′において、
キャッシュミス時のデータをＳＲＡＭアレイから読出す
こともできる。
【０１９４】またＤＲＡＭのスタンバイ状態復帰前に新
たに外部アドレスを設定してＳＲＡＭへアクセスするこ
ともできる。これは、ＳＲＡＭはＤＲＡＭのようなＲＡ
Ｓプリチャージ動作を何ら必要とせず、スタンバイ状態
復帰後高速でアクセスすることができるからである。
【０１９５】図３５においては、時刻ｔ９′においてＤ
ＲＡＭワード線駆動信号ＤＷＬが“Ｌ”に立下がり、時
刻ｔ１０においてイコライズ信号φＥＱが活性化され、
ＤＲＡＭビット線対ＤＢＬのイコライズおよびプリチャ
ージ動作が始まる。このときまた同様にセンスアンプ駆
動信号線φＳＡＮおよび／φＳＡＰのイコライズ動作も
行なわれる。ＤＲＡＭにおいては、時刻ｔ９′から数１
０ｎ秒経過した後の時刻ｔ１１においてその周辺回路を
含めてスタンバイ状態に復帰する。このＤＲＡＭアレイ
へは、所定の時間ＲＡＳプリチャージ時間が経過した後
でなければＤＲＡＭへはアクセスすることができない。
しかしながら、ＳＲＡＭアレイでは、時刻ｔｓ２でＳＲ
ＡＭワード線ＳＷＬ１を非選択状態とした後、数ｎ秒後
の時刻ｔｓ３において、外部アドレスに従って別のＳＲ
ＡＭワード線ＳＷＬ２を選択し、この選択されたＳＲＡ
Ｍワード線ＳＷＬ２に接続されるメモリセルへのアクセ
ス（データの読出しまたは書込み）を行なうことができ
る。
【０１９６】このデータ転送指示信号φＴＤＳが不活性
状態の“Ｌ”に立下がる時刻ｔｓ２から、次いでＳＲＡ
Ｍワード線ＳＷＬ２を活性化するこのとできる時刻ｔｓ
３との間の時間は外部仕様で適当な値に設定される。こ
のように、ＤＲＡＭのスタンバイ状態復帰前に、ＳＲＡ
Ｍへのアクセスを可能とすることにより、高速で動作す
る半導体記憶装置、特にキャッシュ内蔵半導体記憶装置
を得ることができる。
【０１９７】ＳＲＡＭのワード線ＳＷＬ２の選択期間
は、ＤＲＡＭにおけるセンスアンプのセンスおよびラッ
チ動作の後に列選択動作を行なう必要がないためごく短
期間で十分であり、時刻ｔｓ４においてこのＳＲＡＭへ
のアクセスが完了する。この時刻ｔｓ３から時刻ｔｓ４
の時間は通常のＳＲＡＭにおいては、せいぜい１０ｎ秒
程度であり、ＤＲＡＭのスタンバイ時にそのＳＲＡＭへ
アクセスが完了する。このようなＤＲＡＭアレイのスタ
ンバイ状態復帰前にＳＲＡＭへアクセスする構成は、Ｓ
ＲＡＭとＤＲＡＭをそれぞれ別々のアドレスによりアド
レス指定してアクセスすることができるという本発明の
半導体記憶装置によって可能となる。
【０１９８】図３６はＳＲＡＭからＤＲＡＭへのデータ
転送時の動作を示す信号波形図である。以下、図４およ
び図３６を参照してこのＳＲＡＭからＤＲＡＭへのデー
タ転送動作について説明する。ＤＲＡＭ部分の動作は、
時刻ｔ１ないし時刻ｔ６までは、図３４に示すＤＲＡＭ
からＳＲＡＭへのデータ転送時のそれと全く同様であ
る。またＳＲＡＭ部分の動作においても、時刻ｔｓ１に
おいてＳＲＡＭワード線ＳＷＬの電位が“Ｈ”に立上が
ることは図３４に示す波形図と全く同様である。
【０１９９】時刻ｔｓ１および時刻ｔ６の後、すなわち
ＤＲＡＭビット線対ＤＢＬがグローバルＩ／Ｏ線対ＧＩ
Ｏへ接続され、かつＳＲＡＭビット線対ＳＢＬにＳＲＡ
Ｍセル（ＳＭＣ）が接続された後、時刻ｔ７から一定の
期間データ転送指示信号φＴＳＤが活性化され、“Ｈ”
に立上がる。これに応答して双方向転送ゲートＢＴＧが
活性化されてＳＲＡＭビット線対ＳＢＬ上の信号をグロ
ーバルＩ／Ｏ線対ＧＩＯ（ＧＩＯａ，ＧＩＯｂ）、ロー
カルＩ／Ｏ線対ＬＩＯ（ＬＩＯａ，ＬＩＯｂ）を介して
ＤＲＡＭビット線対ＤＢＬ上へ伝達する。これにより、
選択されたＤＲＡＭビット線対ＤＢＬに接続されるＤＲ
ＡＭセルのデータの書換えが行なわれる。すなわち、Ｓ
ＲＡＭセルのデータがＤＲＡＭセルへ転送される。この
ＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送サイ
クル中はデータ転送指示信号φＴＤＳは非活性状態の
“Ｌ”に維持される。
【０２００】図３４ないし図３６に示すデータ転送動作
は、ＳＲＡＭアレイをキャッシュとして用いた場合にキ
ャッシュミスが発生された場合に行なわれる。すなわ
ち、外部の演算処理装置であるＣＰＵがアクセス要求し
たデータがＳＲＡＭアレイに記憶されていない場合、必
要なデータがＤＲＡＭアレイからＳＲＡＭアレイへ転送
される。このキャッシュミス時においては、ＳＲＡＭア
レイからＤＲＡＭへのデータ転送を行なうコピーバック
動作と、ＤＲＡＭアレイから所望のデータをＳＲＡＭア
レイへ転送するブロック転送とが行なわれる。このコピ
ーバック動作およびブロック転送動作について以下に説
明する。
【０２０１】図３７（Ａ）において、ＣＰＵがアクセス
要求したデータＤ２がＳＲＡＭの対応の位置には格納さ
れていない場合を考える。ＳＲＡＭすなわちキャッシュ
の対応の位置にはデータＤ１′が格納されている。この
ＳＲＡＭへのキャッシュミスが発生したとき、まだＤＲ
ＡＭにおいてはプリチャージ状態である。
【０２０２】図３７（Ｂ）において、キャッシュミス指
示信号に応答して、ＤＲＡＭにおいて、データＤ１′が
格納されるべき領域を含むワード線（図においてハッチ
ングで示す）が選択される。この状態はアレイアクティ
ブ状態である。ＳＲＡＭではデータＤ１′の領域が選択
されている。
【０２０３】図３８（Ａ）において、転送指示信号φＴ
ＳＤが発生され、ＳＲＡＭのデータＤ１′がＤＲＡＭの
選択されたワード線のうちの対応の領域へ伝達される。
これによりＤＲＡＭのデータ領域Ｄ１にデータＤ１′が
格納される。
【０２０４】図３８（Ｂ）において、このＤＲＡＭのデ
ータ領域Ｄ１へのデータＤ′の転送完了後ＤＲＡＭアレ
イはプリチャージ状態に復帰する。
【０２０５】図３９（Ａ）において、続いてＣＰＵがア
クセス要求するデータＤ２を含むワード線（図において
ハッチングで示す）がＤＲＡＭにおいて選択される。
【０２０６】図３９（Ｂ）において、この選択されたワ
ード線に含まれるデータＤ２がデータ転送指示信号φＴ
ＤＳに応答してＳＲＡＭアレイの対応の領域へ伝達され
る。これによりＳＲＡＭアレイのデータＤ１はデータＤ
２で書換えられることになる。この図３７（Ａ）から図
３８（Ｂ）がコピーバックであり、また図３８（Ｂ）か
ら図３９（Ｂ）がブロック転送モードとなる。ここで図
３８（Ｂ）のステップを両者のサイクルに含めているの
は、両者が続いて行なわれる場合、このＤＲＡＭのプリ
チャージ期間は両者に含まれると考えられるからであ
る。
【０２０７】このデータ転送方法の場合、ＤＲＡＭアレ
イのプリチャージ期間が間に挟まれることになりまたデ
ータ転送も常に一方方向である。このため、高速でＳＲ
ＡＭアレイとＤＲＡＭアレイとの間でデータ転送を行な
うことができない。ＤＲＡＭアレイとＳＲＡＭアレイと
の間のデータ転送をオーバーラップして行なうことによ
りこのデータ転送をさらに高速で行なうデータ転送動作
について以下に説明する。
【０２０８】図４０はこの発明の他の実施例であるデー
タ転送装置の構成を概略的に示すブロック図である。図
４０に示すデータ転送装置では、ＳＲＡＭアレイとＤＲ
ＡＭアレイとの間の１ビットのデータ転送を行なう回路
部分が示される。したがってデータ転送装置はこの図４
０に示す双方向転送ゲート回路を１６×４個含む。以
下、この図４０に示すデータ転送装置を、１ビットのデ
ータ転送を行なうため双方向転送ゲート回路と称す。
【０２０９】図４０を参照して、双方向転送ゲート回路
は、転送制御信号φＴＳＬに応答してＳＲＡＭビット線
対ＳＢＬ，＊ＳＢＬをラッチ回路１８１１へ接続するゲ
ート回路１８１０と、転送制御信号φＴＬＤに応答して
ラッチ回路１８１１のラッチデータをグローバルＩ／Ｏ
線ＧＩＯ，＊ＧＩＯへ伝達するゲート回路１８１２と、
ＤＲＡＭライトイネーブル信号ＡＷＤＥおよびＳＲＡＭ
コラムデコーダ出力ＳＡＹに応答して書込データバス線
ＤＢＷ，＊ＤＢＷ上のデータをグローバルＩ／Ｏ線ＧＩ
Ｏ，＊ＧＩＯへ転送するゲート回路１８１３を含む。Ｓ
ＲＡＭコラムデコーダの出力ＳＡＹは、ＤＲＡＭアレイ
ブロックにおいて同時に選択された１６ビットのうちの
１ビットを選択する。したがって、この場合ＤＲＡＭア
レイの列アドレス信号の下位４ビットはＳＲＡＭコラム
デコーダへ与えられる場合の構成が一例として示され
る。
【０２１０】双方向転送ゲート回路はさらに、転送制御
信号φＤＴＳに応答して活性化され、グローバルＩ／Ｏ
線ＧＩＯ，＊ＧＩＯ上のデータを増幅するアンプ回路１
８１４と、転送制御信号φＴＤＳに応答してアンプ回路
１８１４で増幅されたデータをＳＲＡＭビット線対ＳＢ
Ｌ，＊ＳＢＬへ伝達するゲート回路１８１５を含む。
【０２１１】ゲート回路１８１０およびラッチ回路１８
１１が第１の転送手段を構成し、ゲート回路１８１５お
よびアンプ回路１８１４が第２の転送手段を構成し、ゲ
ート回路１８１２およびゲート回路１８１３が第３の転
送手段を構成する。
【０２１２】ＤＲＡＭライトイネーブル信号ＡＷＤＥ
は、アレイアクセスサイクルおよびＣＰＵがデータ書込
を要求したときにキャッシュミスが生じた場合に発生さ
れる。すなわち、クロック信号Ｋの立上がりエッジで、
チップセレクト信号Ｅ＃が“Ｌ”となり、かつキャッシ
ュヒット信号ＣＨ＃が“Ｈ”でかつライトイネーブル信
号Ｗ＃が“Ｌ”のときに後に示す転送ゲート制御回路２
６２から発生される。ゲート回路１８１３によりＤＲＡ
Ｍアレイへデータを書き込む場合、ＳＲＡＭビット線対
ＳＢＬ，＊ＳＢＬを介することなく直接グローバルＩ／
Ｏ線ＧＩＯ，＊ＧＩＯへ書込データを伝達することがで
きる。これにより高速でデータを書込むことができる。
ゲート回路１８１２は、転送制御信号φＴＬＤに応答し
てＳＲＡＭアレイからのデータをＤＲＡＭアレイへ６４
ビット（４ＭＣＤＲＭの場合）一括してデータ転送を行
なう際のタイミング調整のために用いられる。同様、ゲ
ート回路１８１５は、ＤＲＡＭアレイからＳＲＡＭアレ
イへ６４ビット一括してデータ転送を行なう際のタイミ
ング調整のために用いられる。符号ＳＢＬ，ＧＩＯは１
本の信号線を示す。
【０２１３】図４１は、図４０に示す双方向転送ゲート
回路の具体的構成の一例を示す図である。この図４１に
示す構成は図１７〜図１９に示す構成に対応する。
【０２１４】ゲート回路１８１０は、ＳＲＡＭビット線
対ＳＢＬ，＊ＳＢＬ上の信号電位を増幅するＮチャネル
ＭＯＳトランジスタＴ１０２，Ｔ１０３と、転送制御信
号φＴＳＬに応答して導通状態となり、トランジスタＴ
１０２，Ｔ１０３で増幅されたデータをラッチ回路１８
１１へ伝達するＮチャネルＭＯＳトランジスタＴ１０
０，Ｔ１０１を含む。トランジスタＴ１０２はそのゲー
トがＳＲＡＭビット線ＳＢＬに接続され、その一方導通
端子が接地電位Ｖｓｓに接続され、その他方導通端子が
トランジスタＴ１００の一方導通端子に接続される。ト
ランジスタＴ１０３はそのゲートがＳＲＡＭビット線＊
ＳＢＬに接続され、その一方導通端子が接地電位Ｖｓｓ
に接続され、その他方導通端子がトランジスタＴ１０１
の一方導通端子に接続される。
【０２１５】ラッチ回路１８１１はそれぞれの入力が他
方の出力に接続されたインバータ回路ＨＡ１０，ＨＡ１
１を含む。このインバータ回路ＨＡ１０およびＨＡ１１
はインバータラッチを構成する。ラッチ回路１８１１は
さらに、インバータラッチ（インバータ回路ＨＡ１０お
よびＨＡ１１）のラッチデータを反転するインバータ回
路ＨＡ１２およびＨＡ１３を含む。
【０２１６】ゲート回路１８１２は、グローバルＩ／Ｏ
線ＧＩＯへデータを伝達するためのゲート回路１８１２
ｂと、グローバルＩ／Ｏ線＊ＧＩＯへデータを伝達する
ためのゲート回路１８１２ａを含む。ゲート回路１８１
２ａはｎチャネルＭＯＳトランジスタＴ１０５から構成
され、ゲート回路１８１２ｂはｎチャネルＭＯＳトラン
ジスタＴ１０６から構成される。トランジスタＴ１０５
およびＴ１０６のゲートへは転送制御信号φＴＬＤが与
えられる。
【０２１７】アンプ回路１８１４は、グローバルＩ／Ｏ
線＊ＧＩＯ上の電位を増幅するためのｎチャネルＭＯＳ
トランジスタＴ１１３と、転送制御信号φＴＤＳに応答
してオン状態となり、トランジスタＴ１１３で増幅され
たデータをノードＮ１００へ伝達するｎチャネルＭＯＳ
トランジスタＴ１１２と、転送制御信号φＴＤＳに応答
して、ノードＮ１１０を電源電位Ｖｃｃにプリチャージ
するｐチャネルＭＯＳトランジスタＴ１１１と、電源Ｖ
ｃｃとノードＮ１００との間にトランジスタＴ１１１と
並列に接続されるｐチャネルＭＯＳトランジスタＴ１１
０を含む。
【０２１８】アンプ回路１８１４は、また、グローバル
Ｉ／Ｏ線ＧＩＯ上の信号電位を増幅するためのｎチャネ
ルＭＯＳトランジスタＴ１１７と、転送制御信号φＴＤ
Ｓに応答してオン状態となり、トランジスタＴ１１７で
増幅されたグローバルＩ／Ｏ線ＧＩＯ上の信号電位をノ
ードＮ１１０へ伝達するｎチャネルＭＯＳトランジスタ
Ｔ１１６と、転送制御信号φＴＤＳに応答してノードＮ
１１０を電源電位Ｖｃｃにプリチャージするｐチャネル
ＭＯＳトランジスタＴ１１４と、電源ＶｃｃとノードＮ
１１０との間にトランジスタＴ１１４と並列に接続され
るｐチャネルＭＯＳトランジスタＴ１１５を含む。
【０２１９】トランジスタＴ１１０はそのゲートがノー
ドＮ１１０に接続され、トランジスタＴ１１５はそのゲ
ートがノードＮ１００に接続される。トランジスタＴ１
１０とトランジスタＴ１１５は差動増幅回路を構成す
る。
【０２２０】ゲート回路１８１５は、ＳＲＡＭビット線
ＳＢＬへデータを転送するためのゲート回路１８１５ａ
と、ＳＲＡＭビット線＊ＳＢＬへデータを転送するため
のゲート回路１８１５ｂを含む。ゲート回路１８１５ａ
は転送制御信号φＴＤＳに応答してオン状態となり、ノ
ードＮ１００上の信号電位をＳＲＡＭビット線ＳＢＬへ
伝達するｎチャネルＭＯＳトランジスタＴ１２０を含
む。ゲート回路１８１５ｂは、転送制御信号φＴＤＳに
応答してオン状態となり、ノードＮ１１０上の信号電位
をＳＲＡＭビット線＊ＳＢＬへ伝達するｎチャネルＭＯ
ＳトランジスタＴ１２１含む。
【０２２１】ゲート回路１８１３は、内部データバス線
＊ＤＢＷ上の信号電位をグローバルＩ／Ｏ線＊ＧＩＯ上
へ伝達するためのゲート回路１８１３ａと、内部データ
バス線ＤＢＷ上の信号電位をグローバルＩ／Ｏ線ＧＩＯ
上へ伝達するためのゲート回路１８１３ｂを含む。ゲー
ト回路１８１３ａは、ＳＲＡＭコラムデコーダの出力Ｓ
ＡＹに応答してオン状態なるｎチャネルＭＯＳトランジ
スタＴ１３０と、ＤＲＡＭライトイネーブル信号ＡＷＤ
Ｅに応答してオン状態となるｎチャネルＭＯＳトランジ
スタＴ１３１を含む。トランジスタＴ１３１とトランジ
スタＴ１３０は内部書込みデータバス線＊ＤＢＷとグロ
ーバルＩ／Ｏ線＊ＧＩＯとの間に直列に接続される。
【０２２２】ゲート回路１８１３ｂは、ＳＲＡＭコラム
デコーダの出力ＳＡＹに応答してオン状態となるｎチャ
ネルＭＯＳトランジスタＴ１３２と、ＳＲＡＭライトイ
ネーブル信号ＡＷＤＥに応答してオン状態となるｎチャ
ネルＭＯＳトランジスタＴ１３３とを含む。トランジス
タＴ１３２とトランジスタＴ１３３は内部データバス線
ＤＢＷとグローバルＩ／Ｏ線ＧＩＯとの間に直列に接続
される。次にこの双方向転送ゲート回路の動作について
説明する。
【０２２３】まず、図４２を参照して、キャッシュミス
ライト動作時のデータ転送動作について説明する。キャ
ッシュミスライトでは、クロック信号Ｋの立上がりエッ
ジで、チップセレクト信号Ｅ＃、およびライトイネーブ
ルＷ＃がともに“Ｌ”となり、キャッシュヒット信号Ｃ
Ｈ＃が“Ｈ”（後に説明する）になる。これに応答し
て、ＤＲＡＭおよびＳＲＡＭがともに活性化される。こ
のときＳＲＡＭおよびＤＲＡＭに与えられるアドレスは
ＣＰＵから与えられるアドレスである。
【０２２４】時刻ｔ１において、ＤＲＡＭはプリチャー
ジサイクルを完了し、メモリサイクルに入る。これに応
答して、イコライズ信号φＥＱが不活性状態の“Ｌ”に
立上がる。ＤＲＡＭにおいてＤＲＡＭワード線ＤＷＬが
選択状態となるまでに、内部データバス線ＤＢＷ上の信
号電位が書込データに対応した値に確定する。
【０２２５】時刻ｔ２でＤＲＡＭワード線ＤＷＬが選択
状態とされ、ＤＲＡＭビット線対ＤＢＬ上の信号電位が
変化すると、時刻ｔ３および時刻ｔ４においてセンスア
ンプ活性化信号φＳＡＮおよび／φＳＡＰが活性化さ
れ、各ＤＲＡＭビット線対上の信号電位が読出されたメ
モリセルデータに対応した値となる。
【０２２６】ＳＲＡＭにおいては、時刻ｔｓ１において
ＳＲＡＭワード線ＳＷＬが選択され、この選択ワード線
ＳＷＬに接続されるメモリセルのデータが対応のＳＲＡ
Ｍビット線ＳＢＬ（＊ＳＢＬ）へ伝達される。ＳＲＡＭ
ビット線ＳＢＬ（＊ＳＢＬ）上の信号電位が確定する
と、転送制御信号φＴＳＬが“Ｈ”に立上がり、ゲート
回路１８１０が開き、ＳＲＡＭビット線ＳＢＬ，＊ＳＢ
Ｌ上の信号電位をラッチ回路１８１１へ伝達する。すな
わち、図４１に示す回路構成において、トランジスタＴ
１００およびＴ１０１がオン状態となり、トランジスタ
Ｔ１０２およびＴ１０３の一方がオン状態となりかつ他
方がオフ状態となり、このオン状態のトランジスタ（Ｔ
１０２またはＴ１０３）を介して“Ｌ”の電位がラッチ
回路１８１１へ伝達される。ラッチ回路１８１１は、こ
の与えられた“Ｌ”の信号電位を対応のノードにラッチ
する。
【０２２７】ＤＲＡＭにおいては、このラッチ回路１８
１１によるデータラッチ動作と並行して、列選択線ＣＳ
Ｌの選択が行なわれ（時刻ｔ５）、これによりローカル
Ｉ／Ｏ線ＬＩＯ上の電位が確定する。次いでブロック選
択信号φＢＡにより、このローカルＩ／Ｏ線ＬＩＯ上の
電位がグローバルＩ／Ｏ線ＧＩＯ（＊ＧＩＯ）上へ伝達
される（時刻ｔ６）。
【０２２８】グローバルＩ／Ｏ線ＧＩＯ（＊ＧＩＯ）上
の信号電位が確定すると、ＤＲＡＭライトイネーブル信
号ＡＷＤＥが“Ｈ”に立上がる。このとき、ＳＲＡＭコ
ラムデコーダからの出力信号ＳＡＹが活性状態となり、
１６ビットのうちの１つのグローバルＩ／Ｏ線に対して
設けられたゲート回路１８１３が開く。これにより、デ
ータバス線ＤＢＷ，＊ＤＢＷ上に現われていた書込デー
タがゲート回路１８１３ｂおよび１８１３ａを介してグ
ローバルＩ／Ｏ線ＧＩＯおよび＊ＧＩＯ上へ伝達され
る。
【０２２９】時刻ｔ７において、グローバルＩ／Ｏ線Ｇ
ＩＯ（＊ＧＩＯ）上の信号電位が書込データに対応した
値となると、時刻ｔ７′において転送制御信号φＴＤＳ
が“Ｈ”に立上がる。これに応答して、トランジスタＴ
１１１およびＴ１１４がオフ状態となり、ノードＮ１０
０およびＮ１１０のプリチャージを停止し、トランジス
タＴ１１０およびＴ１１５が、トランジスタＴ１１２お
よびＴ１１６を介して伝達されたグローバルＩ／Ｏ線Ｇ
ＩＯおよび＊ＧＩＯ上の信号電位を差動的に増幅する。
これによりノードＮ１００およびＮ１１０の信号電位
は、グローバルＩ／Ｏ線＊ＧＩＯおよびＧＩＯ上の信号
電位を反転した電位となる。たとえば、今、グローバル
Ｉ／Ｏ線ＧＩＯ上の信号電位が“Ｈ”、グローバルＩ／
Ｏ線＊ＧＩＯ上の信号電位が“Ｌ”の場合を考える。こ
のとき、トランジスタＴ１１７がオン状態、トランジス
タＴ１１３がオフ状態となり、ノードＮ１１０の電位が
“Ｌ”となり、ノードＮ１００の電位は“Ｈ”となる。
このノードＮ１１０の“Ｌ”の電位はトランジスタＴ１
１０をオン状態とし、ノードＮ１００の“Ｈ”の電位は
トランジスタＴ１１５をオフ状態とする。このトランジ
スタＴ１１０およびＴ１１５により、ノードＮ１００お
よびＮ１１０の信号電位が差動的に増幅されかつラッチ
される。
【０２３０】このアンプ回路１８１４における増幅動作
と並行して、転送制御信号φＴＤＳの“Ｈ”の立上がり
に応答してゲート回路１８１５ａおよび１８１５ｂが導
通状態となり、ノードＮ１００上の信号電位はＳＲＡＭ
ビット線ＳＢＬへ、ノードＮ１１０上の信号電位はＳＲ
ＡＭビット線＊ＳＢＬ上へ伝達される。このとき、転送
制御信号φＴＬＤは“Ｌ”に固定されているため、ゲー
ト回路１８１２ａおよび１８１２ｂは閉状態であり、ラ
ッチ回路１８１１でラッチされたデータはグローバルＩ
／Ｏ線ＧＩＯ，＊ＧＩＯへは伝達されない。
【０２３１】一方、ＤＲＡＭアレイにおいては、グロー
バルＩ／Ｏ線ＧＩＯ上に伝達された書込データはローカ
ルＩ／Ｏ線ＬＩＯ（＊ＬＩＯ）を介してＤＲＡＭビット
線ＤＢＬ（＊ＤＢＬ）へ伝達される。
【０２３２】時刻ｔ８においてＤＲＡＭのメモリサイク
ルが完了し、プリチャージ期間へ入り、時刻ｔ９におい
て次のサイクルを待つスタンバイ状態となる。
【０２３３】ＳＲＡＭにおいては、時刻ｔｓ２において
ＳＲＡＭワード線ＳＷＬの電位が“Ｌ”に立下がり、１
つのサイクルが完了する。
【０２３４】上述のように、キャッシュミスライト動作
時において、書込データをＤＲＡＭアレイの対応のメモ
リセルへ書込み、この外部書込データにより変更された
データをＳＲＡＭアレイへ伝達することにより、１つの
データ転送サイクル完了後においてはＳＲＡＭのメモリ
セルへのデータの書込は完了しており、キャッシュミス
時においても高速でデータの書込を行なうことができ
る。
【０２３５】上述のデータ転送動作（以下、高速コピー
バックモードと称す）の動作を模式的に図４３および図
４４に示す。以下、図４３および図４４を参照してこの
キャッシュミスライト時の高速コピーバックモードによ
るデータ転送動作について説明する。
【０２３６】ＣＰＵがデータＤ２をデータＤへ書換る要
求を発生した場合を考える。そのとき、ＳＲＡＭのＣＰ
Ｕがアクセス要求した領域にはデータＤ１′が格納され
ており、データＤ２はＤＲＡＭアレイに格納されている
場合を考える（図４３（Ａ））。
【０２３７】このようなキャッシュミスライトが発生し
た場合、まずＳＲＡＭにおいてはデータＤ１′がラッチ
（ラッチ回路１８１１）へ転送される。この転送動作と
並行して、ＤＲＡＭにおいては、ＣＰＵからのアクセス
に従ってデータＤ２を含むワード線（ハッチング部分）
の選択が行なわれ、この選択ワード線に接続されるデー
タＤ２格納領域へ書込データＤが伝達される（図４３
（Ｂ））。これによりＤＲＡＭのデータＤ２はＤ２′に
書換えられる。
【０２３８】次いで、このＤＲＡＭにおいて外部からの
書込データＤで書換えられたデータＤ２′がＳＲＡＭの
ＣＰＵがアクセス要求した領域へ転送される。これによ
り先にデータＤ１′を格納していたＳＲＡＭの領域はデ
ータＤ２′で書換えられる（図４４（Ａ））。これによ
りＳＲＡＭの、ＣＰＵがアクセス要求した領域にはデー
タＤ２で書換えられたデータが格納される。この転送完
了後、ＤＲＡＭはプリチャージ状態となる。ＳＲＡＭは
この状態においてアクセス可能である（図４４
（Ｂ））。
【０２３９】次いで、このラッチに格納されたデータＤ
１′のＤＲＡＭの領域Ｄ１への転送が行なわれる。次に
このラッチにラッチされたデータＤ１′のＤＲＡＭアレ
イへの転送動作について説明する。
【０２４０】図４５はＳＲＡＭからＤＲＡＭのデータ転
送動作を示す信号波形図である。図４５において、まず
時刻ｔ１において、アレイアクセス要求がなされ、デー
タＤ１′を格納すべき領域を指定するアドレス（たとえ
ばタグメモリから出力される）が与えられる。次いで時
刻ｔ１から時刻ｔ６までは図４２で示す場合と同様にし
て、ＤＲＡＭワード線ＤＷＬの選択、選択ワード線に接
続されるメモリセルデータの検知増幅が行なわれ、ロー
カルＩ／Ｏ線およびグローバルＩ／Ｏ線ＧＩＯ（＊ＧＩ
Ｏ）上のデータが確定する。
【０２４１】時刻ｔ７において転送制御信号φＴＬＤが
発生され、図４０に示すゲート回路１８１２が開状態と
なる。すなわち、図４１において、トランジスタＴ１０
５およびＴ１０６がオン状態となり、ラッチ回路１８１
１でラッチされていたデータがグローバルＩ／Ｏ線ＧＩ
Ｏおよび＊ＧＩＯ上へ伝達される。このグローバルＩ／
Ｏ線ＧＩＯ（＊ＧＩＯ）上へ伝達されたデータはローカ
ルＩ／Ｏ線ＬＩＯ（＊ＬＩＯ）を介して列選択線ＣＳＬ
で選択されたＤＲＡＭビット線ＤＢＬ（＊ＤＢＬ）上へ
伝達される。これにより、ＳＲＡＭにおけるデータＤ１
のＤＲＡＭへの転送動作が完了する。
【０２４２】ラッチ回路１８１１でラッチされていたデ
ータのＤＲＡＭへの転送動作（コピーバック動作）中
は、ＳＲＡＭへは任意にアクセスすることができる。す
なわち、このとき、ＤＲＡＭへ与えられるアドレスとＳ
ＲＡＭへ与えられるアドレスとはそれぞれ独立のアドレ
スであり（このコピーバック転送時においてＤＲＡＭに
おいては１６ビット×４ビットのデータの一括転送が行
なわれている）ため、ＳＲＡＭコラムデコーダはＳＲＡ
Ｍアドレス信号Ａｃに従って選択動作を行なうことがで
きる。このときゲート回路１８１５は転送制御信号φＴ
ＤＳが“Ｌ”のため、また、転送制御信号φＴＳＬも
“Ｌ”でありゲート回路１８１０が閉状態のため、ＤＲ
ＡＭアレイとＳＲＡＭアレイとは切離されており、ＳＲ
ＡＭアレイへ、このＤＲＡＭアレイへのデータ転送動作
の影響を何ら受けることなく独立にアクセスすることが
できる。
【０２４３】図４６はこのラッチ回路からＤＲＡＭへの
データ転送動作を模式的に示す図である。図４６（Ａ）
において、ラッチにはデータＤ１′が格納されている。
ＤＲＡＭにおいては、データＤ１を格納する領域を含む
ワード線（ハッチング領域）が外部アドレス（タグメモ
リ等から与えられる）に従って選択される。
【０２４４】次いでこのラッチ回路にラッチされたデー
タＤ１′が、選択されたワード線に含まれる領域Ｄ１へ
転送され、この領域のデータがＤ１′に変化する。これ
によりラッチ回路からＤＲＡＭのデータ転送が完了す
る。
【０２４５】次に、キャッシュミスリード時の動作につ
いて説明する。このキャッシュミスリード時の動作は、
ＤＲＡＭライトイネーブル信号ＡＷＤＥが“Ｌ”状態に
ありゲート回路１８１３が閉状態にあることを除いて、
先に示したキャッシュミスライト時の動作と同様であ
る。すなわち、この場合、図４７の動作波形図に示すよ
うに、まずＳＲＡＭアレイおよびＤＲＡＭアレイにおい
てワード線ＳＷＬおよびＤＷＬの選択が行なわれ、ＳＲ
ＡＭアレイのデータをラッチ回路１８１１でラッチする
とともに、ＤＲＡＭアレイからのデータが時刻ｔ７でＳ
ＲＡＭビット線ＳＢＬ（＊ＳＢＬ）へ伝達される。この
時刻ｔ７におけるＳＲＡＭへのデータ転送後は、ＳＲＡ
Ｍにおいてはプリチャージ動作は必要とされないため、
この転送データをすぐに読出すことができる。したがっ
て、キャッシュミス時においてデータ書込動作およびデ
ータ読出動作を同一のサイクルタイムで実行することが
できる。ラッチ回路１８１１からＤＲＡＭへのデータ転
送動作は先に示したキャッシュミスライト時の動作（図
４５および図４６参照）と同様である。
【０２４６】今、ＣＰＵからのアドレスが指定するＳＲ
ＡＭアレイの領域にはデータＤ１′が格納されており、
ＣＰＵはデータＤ２を要求している状態を考える。この
とき、ＤＲＡＭおよびＳＲＡＭは今スタンバイ状態にあ
る（図４８（Ａ））。
【０２４７】このようなキャッシュミスが生じた場合、
まず、ＳＲＡＭにおいて、ＳＲＡＭワード線の選択が行
なわれ、データＤ１′がラッチ（ラッチ回路１８１１）
へ転送される。このラッチ動作と並行して、ＤＲＡＭに
おいては、ＣＰＵからのアドレスに従ってデータＤ２を
含むワード線（ハッチング部分）の選択が行なわれる
（図４８（Ｂ））。
【０２４８】次いで、このＤＲＡＭの選択ワード線に含
まれるデータＤ２が、ＳＲＡＭへアンプ回路１８１４お
よびゲート回路１８１５を介して、ＳＲＡＭの先にデー
タＤ１′を格納していた領域へ伝達される。ラッチ回路
１８１１はこのデータＤ１′のラッチ状態にある。ＳＲ
ＡＭにおいては、ＤＲＡＭから転送されたデータＤ２を
すぐに読出すことができる（図４９（Ａ））。
【０２４９】ＤＲＡＭからＳＲＡＭへのデータ転送後、
ＤＲＡＭは、データＤ１をデータＤ１′で置換えるため
に、一旦プリチャージ状態へ移行する。データＤ１を格
納する領域はＳＲＡＭに格納されていたデータＤ１′が
格納されるべき領域である（図４９（Ｂ））。
【０２５０】ＤＲＡＭにおいてプリチャージ完了後、デ
ータＤ１を含むワード線（ハッチング領域）の選択が行
なわれる（図５０（Ａ））。このワード線選択サイクル
（アレイアクティブサイクル）中においては、ＳＲＡＭ
へは外部からアクセスすることができる。
【０２５１】このＤＲＡＭの選択されたワード線に含ま
れるデータＤ１を格納する領域に、ラッチ（ラッチ回路
１８１１）にラッチされていたデータＤ１′が転送され
る。これにより、ＤＲＡＭ内のデータＤ１がＳＲＡＭに
先に格納されていたデータＤ１′で書換えられる（図５
０（Ｂ））。
【０２５２】外部から与えられるアドレスとしては、Ｄ
ＲＡＭにおいては、ＳＲＡＭへのデータ転送時における
ワード線の選択時はＣＰＵからのアドレスであり、ラッ
チ回路からのデータを受ける時のワード線選択時には外
部のたとえばタグメモリからのアドレスとなる。
【０２５３】図５１は、この発明のさらに他の実施例で
ある双方向データ転送装置の構成を概略的に示す図であ
る。図５１においては、図４０と同様、双方向データ転
送装置における１ビットデータの転送に関連する双方向
転送ゲート回路が示される。図５１において、図４０に
示す回路の部分と対応する部分には同一の参照番号が付
される。
【０２５４】図５１を参照して、双方向データ転送回路
は、図４０に示す双方向データ転送回路の構成に加え
て、ＳＲＡＭビット線対ＳＢＬ，＊ＳＢＬと内部書込デ
ータ伝達線ＤＢＷ，＊ＤＢＷとの間に設けられるゲート
回路１８１７を含む。このゲート回路１８１７は、ＳＲ
ＡＭコラムデコーダの出力ＳＡＹとＳＲＡＭライトイネ
ーブル信号ＳＷＤＥに応答して開状態となる。ＳＲＡＭ
ライトイネーブル信号ＳＷＤＥは、ＳＲＡＭへのデータ
書込時に発生される信号であり、キャッシュヒット時お
よびキャッシュミス時いずれにおいてもライトイネーブ
ル信号Ｗ＃が“Ｌ”のアクティブ状態の場合に発生され
る。
【０２５５】図５２は、図５１に示す双方向転送ゲート
回路の具体的構成の一例を示す図である。図５２におい
て、ゲート回路１８１７は、内部書込データバス線ＤＢ
Ｗ上の書込データをＳＲＡＭビット線ＳＢＬへ伝達する
ためのゲート回路１８１７ａと、書込データバス線＊Ｄ
ＢＷ上の書込データをＳＲＡＭビット線＊ＳＢＬへ伝達
するためのゲート回路１８１７ｂを含む。ゲート回路１
８１７ａは、ＳＲＡＭコラムデコーダの出力ＳＡＹに応
答してオン状態となるｎチャネルＭＯＳトランジスタＴ
１４１と、ＳＲＡＭライトイネーブル信号ＳＷＤＥに応
答してオン状態となるｎチャネルＭＯＳトランジスタＴ
１４０を含む。ゲート回路１８１７ｂは、ＳＲＡＭコラ
ムデコーダの出力ＳＡＹに応答してオン状態となるｎチ
ャネルＭＯＳトランジスタＴ１４３と、ＳＲＡＭライト
イネーブル信号ＳＷＤＥに応答してオン状態となるｎチ
ャネルＭＯＳトランジスタＴ１４２を含む。ゲート回路
１８１７ａおよび１８１７ｂはともに、ＳＲＡＭコラム
デコーダの出力ＳＡＹおよびＳＲＡＭライトイネーブル
信号ＳＷＤＥが活性状態の“Ｈ”となったときに内部デ
ータバス線ＤＢＷおよび＊ＤＢＷ上のデータをＳＲＡＭ
ビット線ＳＢＬ，＊ＳＢＬ上へ伝達する。他の回路構成
は図４１に示す回路構成と同様である。次に、キャッシ
ュミスライト時におけるＤＲＡＭからＳＲＡＭへのデー
タ転送動作についてその動作波形図である図５３を参照
して説明する。
【０２５６】時刻ｔ７までは、図４０および図４１に示
す双方向転送ゲート回路の場合と同様の動作が行なわれ
ており、ＳＲＡＭからのデータはラッチ回路１８１１に
ラッチされており、またＤＲＡＭアレイからのメモリセ
ルデータはグローバルＩ／Ｏ線ＧＩＯ（＊ＧＩＯ）上へ
伝達されている。
【０２５７】時刻ｔ７において、転送制御信号φＴＤＳ
が“Ｈ”に立上がると、アンプ回路１８１４およびゲー
ト回路１８１５が動作し、グローバルＩ／Ｏ線ＧＩＯ，
＊ＧＩＯ上の信号電位を増幅してＳＲＡＭビット線対Ｓ
ＢＬ，＊ＳＢＬ上へ伝達する。この転送動作と並行し
て、ＤＲＡＭライトイネーブル信号ＡＷＤＥが“Ｈ”に
立上がり、ゲート回路１８１６が開状態となり、書込デ
ータ線ＤＢＷ，＊ＤＢＷ上の書込データがグローバルＩ
／Ｏ線ＧＩＯ，＊ＧＩＯ上へ伝達される。これにより、
書込データのＤＲＡＭアレイ内の選択されたメモリセル
への書込が行なわれる。
【０２５８】この転送制御信号φＴＤＳによるＤＲＡＭ
からＳＲＡＭへのデータ転送動作と並行してＳＲＡＭラ
イトイネーブル信号ＳＷＤＥが“Ｈ”に立上がり、ゲー
ト回路１８１７（１８１７ａ，１８１７ｂ）が開状態と
なり、書込データバス線ＤＢＷ，＊ＤＢＷ上の書込デー
タをＳＲＡＭビット線ＳＢＬ，＊ＳＢＬ上へ伝達する。
これにより、ＳＲＡＭビット線ＳＢＬ，＊ＳＢＬ上の信
号電位が書込データの値に対応する信号電位に確定す
る。
【０２５９】ここで、ＤＲＡＭライトイネーブル信号Ａ
ＷＤＥとＳＲＡＭライトイネーブル信号ＳＷＤＥの発生
タイミングは、転送制御信号φＴＤＳが発生され、ＤＲ
ＡＭからＳＲＡＭへのデータ転送動作が開始された後の
時点であれば任意の時点でよい。
【０２６０】この図５１および図５２に示す双方向転送
ゲート回路の構成によれば、内部書込データバス線上の
書込データが直接ゲート回路１８１７を介してＳＲＡＭ
ビット線ＳＢＬ，＊ＳＢＬへ伝達されている。したがっ
て、内部データバス線ＤＢＷ，＊ＤＢＷからＤＲＡＭへ
書込データを転送し、かつこのＤＲＡＭからＳＲＡＭへ
書込データを伝達する経路でＳＲＡＭのデータを書換え
るとき、ＤＲＡＭのアクセス時間が相対的に短くなった
場合、このような経路で書込データを伝達するのに時間
的余裕が少なくなり、確実に書込データで書換えられた
データをＳＲＡＭへ伝達することができなくなる恐れが
生じる。このような場合、ゲート回路１８１７を用いて
内部書込データバス線ＤＢＷ，＊ＤＢＷから直接ＳＲＡ
Ｍビット線ＳＢＬ，＊ＳＢＬへデータを伝達する構成と
することにより確実に書込データで書換えられたデータ
をＳＲＡＭへ伝達することができる。
【０２６１】図５４および図５５は、図５１および図５
２に示す双方向転送ゲート回路のＤＲＡＭからＳＲＡＭ
へのデータ転送動作を模式的に示す図である。以下、こ
のデータ転送動作について図５４および図５５を参照し
て簡単に説明する。
【０２６２】まず図４３（Ａ）と同様に、ＣＰＵはデー
タＤ２に対し書込を行ないたい場合を考える。このと
き、ＤＲＡＭおよびＳＲＡＭはともにプリチャージ状態
にある（図５４（Ａ））。
【０２６３】図５４（Ｂ）において、ＤＲＡＭにおいて
データＤ２を含むワード線（ハッチング領域）が選択さ
れる。ＳＲＡＭにおいては、データＤ１′を含む領域の
データがラッチへ伝達される。このデータＤ１′は書換
を受けるべきではないデータであり、ＤＲＡＭのデータ
Ｄ１格納領域へ転送されるべきデータである。
【０２６４】図５５（Ａ）において、ＤＲＡＭのデータ
Ｄ２のＳＲＡＭの対応のメモリセルへの転送動作中に、
書込データＤがこのＤＲＡＭのデータＤ２格納領域へ転
送されかつＳＲＡＭのデータＤ１格納領域へ転送され
る。それにより、ＤＲＡＭおよびＳＲＡＭのデータＤ２
はともに書込データＤで書換えられたデータＤ２′とな
る。すなわち、ＤＲＡＭからＳＲＡＭへのデータ転送に
並行して書込データＤのＳＲＡＭへの書込を行なうとと
もにＤＲＡＭへのデータ書込を行なう。
【０２６５】図５５（Ｂ）において、ＤＲＡＭにおい
て、ラッチされたデータＤ１′をデータＤ１を格納する
領域へ転送するためにＤＲＡＭはプリチャージ状態に復
帰する。この状態においては、ＳＲＡＭへはＣＰＵはア
クセスすることができる。
【０２６６】ラッチ（ラッチ回路１８１１）にラッチさ
れたデータＤ１′のＤＲＡＭのデータＤ１の格納領域へ
の転送動作は先に図４６を参照して説明した場合と同様
であり、その説明は繰返さない。
【０２６７】また、この図５１および図５２に示す双方
向データ転送回路において、キャッシュミスライト動作
時においては、ゲート回路１８１６および１８１７はと
もに閉状態となるため、先に図４０および図４１に示し
た双方向転送ゲート回路を参照して説明したデータ転送
動作と同様に、図４８ないし図５０に模式的に示すデー
タ転送動作が行なわれるだけであり、その説明は繰返さ
ない。
【０２６８】上述のようなゲート回路１８１７を設ける
ことにより、ＤＲＡＭのデータを書込データＤで書換え
た後にＳＲＡＭへ転送する時間的余裕がなくなった場合
においても、ＳＲＡＭのデータは書込データＤで確実に
書換えられる。
【０２６９】なお上述の双方向データ転送装置を用いれ
ば、いわゆる「ライトスルーモード」に対応することが
できる。ライトスルーモードはキャッシュアクセス時に
おいて、ＳＲＡＭへ書込まれたデータをその時点でＤＲ
ＡＭの対応のメモリセルへも書込む動作モードである。
すなわち、ＳＲＡＭにデータが存在する場合のキャッシ
ュヒット時において、上述のキャッシュミスライト動作
を実行すればライトスルーが行なわれる。またキャッシ
ュ内にデータが存在しないキャッシュミスライト動作時
においては、そのまま先のキャッシュミスライト動作を
実行してＤＲＡＭアレイへデータの直接書込を行なえば
よい。
【０２７０】また、ＤＲＡＭへ直接アクセスする場合に
は、ＤＲＡＭライトイネーブル信号ＡＷＤＥのみを活性
化すればＤＲＡＭへデータを直接書込むことができる。
またキャッシュヒット時においてＳＲＡＭへのみデータ
を書込むとき、ライトスルーモードを実行する必要がな
い場合においては、このＳＲＡＭライトイネーブル信号
ＳＷＤＥのみが活性状態となる。
【０２７１】この図４０および図４１または図５１およ
び図５２に示すデータ転送装置を用いてデータ転送を行
なえば、ＤＲＡＭにおいては、プリチャージ期間がラッ
チデータを受けるために１回必要とされているだけであ
り、高速でＳＲＡＭとＤＲＡＭとの間でデータ転送を行
なうことができる。また、従来のコピーバックおよびブ
ロック転送モードサイクルにおいては、ブロック転送が
行なわれた後にしかＳＲＡＭへはアクセスすることがで
きなかった。この高速コピーバックモードを用いれば、
最初のデータ転送サイクルにおいてＤＲＡＭからＳＲＡ
Ｍへのデータ転送が行なわれ、従来のブロック転送が最
初に行なわれている。このため、ＳＲＡＭへデータ転送
後直接ＳＲＡＭへアクセスすることができ、より高速で
動作するキャッシュ内蔵半導体記憶装置を実現すること
ができる。
【０２７２】また、この双方向データ転送装置において
は、ＳＲＡＭへはデータ転送と並行してデータの書換が
行なわれているため、キャッシュミスリード時の動作お
よびキャッシュミスライト動作を同一のサイクルタイム
で実行することができる。
【０２７３】この高速コピーバックモードは、キャッシ
ュ内蔵の半導体記憶装置においてキャッシュミス時にお
いてＳＲＡＭアレイとＤＲＡＭアレイとの間でデータ転
送に適用された場合を一例として説明されている。しか
しながら、通常のＳＲＡＭアレイとＤＲＡＭアレイのよ
うな２つのメモリセル間でデータを相互に転送する場合
においても同様に高速でデータの交換を行なうことが可
能となり、データ転送効率を大幅に改善することができ
る。すなわち、この双方向データ転送装置は、図２等に
示すキャッシュ内蔵半導体記憶装置のみならず、一般の
高速メモリと大容量メモリとを備える半導体記憶装置に
おける高速メモリと大容量メモリとの間のデータ転送装
置として適用することができる。
【０２７４】「アドレスの分配」図５６は、ＤＲＡＭと
ＳＲＡＭへのアドレスの接続態様の一例を示す図であ
る。この図５６に示す構成においては、ＤＲＡＭアレイ
へのアクセスは、ＳＲＡＭアレイのビット線対ＳＢＬま
たは双方向転送ゲート回路を介して行なわれる。この構
成の場合、ＳＲＡＭコラムデコーダ２２からの列選択信
号ＣＤは、ＤＲＡＭアレイの列選択信号とＳＲＡＭアレ
イの列選択信号とを与える構成となる。図５６におい
て、ＤＲＡＭアドレスバッファ２５２ａは、外部からの
ＤＲＡＭ用アドレスＡａ０〜Ａａ９を受け、内部アドレ
スｉｎｔ．Ａａを発生する。ＤＲＡＭロウデコーダ１４
は、この内部アドレスｉｎｔ．Ａａのうち内部行アドレ
スをデコードし、ＤＲＡＭアレイからワード線を選択す
るワード線駆動信号ＤＷＬを発生する。ＤＲＡＭコラム
デコーダ１５は、ＤＲＡＭアドレスバッファ２５２ａか
らの内部列アドレスの一部を受け、ＤＲＡＭアレイから
列選択線を選択する信号ＣＳＬを発生する。このＤＲＡ
Ｍアドレスバッファ２５２ａからの内部列アドレスの残
りの一部はバッファ２９へ与えられる。バッファ２９
は、ＳＲＡＭバッファ２５２ｂからの内部列アドレスを
受けてＳＲＡＭコラムデコーダ２２へ伝達する。後に詳
細に説明するが、ＤＲＡＭアレイへのアクセス時におい
ては、ＳＲＡＭバッファ２５２ｂからはＳＲＡＭアレイ
の列選択用内部列アドレスが発生されない。この場合、
バッファ２９はＤＲＡＭアドレスバッファ２５２ａから
の内部列アドレスを受けてＳＲＡＭコラムデコーダ２２
へ伝達する。
【０２７５】ＳＲＡＭロウデコーダ２１は、ＳＲＡＭバ
ッファ２５２ｂからの内部行アドレスを受け、ＳＲＡＭ
アレイから１行を選択するＳＲＡＭワード線駆動信号Ｓ
ＷＬを発生する。この図５６に示す構成に従えば、先に
図４１および図５２に示した双方向転送ゲート回路へ与
えられるコラムデコーダ出力ＳＡＹはＳＲＡＭデコーダ
出力ＣＤとなる。また、この図５６に示す構成に従え
ば、図７２に示すデータ入出力の構成においては、列選
択信号ＤＹｉ，ＤＹｊとＳＲＡＭ列選択信号ＳＹＬｉ，
ＳＹＬｊとは等価なものとなる。
【０２７６】図５７は、アドレス入出力部の他の構成例
を示す図である。図５７に示す構成においては、図５６
に示すバッファ２９に代えてキャッシュヒット指示信号
ＣＨとＤＲＡＭアレイアクセス指示信号ＣＩとに応答し
てＤＲＡＭアドレスバッファ２５２ａからの内部列アド
レスとＳＲＡＭアドレスバッファ２５２ｂからの内部列
アドレスのいずれか一方を通過させるマルチプレクサ３
０が設けられる。キャッシュ信号ＣＨおよびＤＲＡＭア
レイアクセス指示信号ＣＩは後に詳細に説明する。簡単
に述べると、キャッシュヒット指示信号ＣＨが発生され
た場合、ＳＲＡＭアレイへのアクセスが許可され、ＤＲ
ＡＭへのアクセスによるデータの書込み／読出しが禁止
される。ＤＲＡＭアレイアクセス指示信号（キャッシュ
アクセス禁止信号）ＣＩが発生された場合、ＤＲＡＭア
レイのメモリセルへのアクセスによるデータの書込み／
読出しが許可される。
【０２７７】したがってマルチプレクサ３０は、信号Ｃ
Ｈが発生された場合、ＳＲＡＭアドレスバッファ２５２
ｂからの内部列アドレスを選択してＳＲＡＭコラムデコ
ーダ２２へ伝達する。またマルチプレクサ３０は、ＤＲ
ＡＭアレイアクセス指示信号ＣＩが発生された場合、Ｄ
ＲＡＭアドレスバッファ２５２ａからの内部列アドレス
を選択してＳＲＡＭコラムデコーダ２２へ伝達する。こ
の図５７に示す構成においても、ＳＲＡＭコラムデコー
ダ２２はＤＲＡＭアレイの列選択とＳＲＡＭアレイの列
選択との両者に用いられる構成となる。
【０２７８】この図５６および図５７に示すアドレスを
振分ける構成は単なる一例であり、それぞれ独立にＤＲ
ＡＭアレイの内部列アドレスのデコードおよびＳＲＡＭ
アレイの内部列アドレスのデコードが行なわれる構成で
あってもよい。
【０２７９】図５８は、内部データ伝達線対とＳＲＡＭ
アレイとの接続形態の他の構成例を示す図である。図２
２に示す構成においては、ＳＲＡＭセンスアンプＳＳＡ
が各ＳＲＡＭビット線対ＳＢＬに対して設けられてい
る。この図５８に示す構成においてはＳＲＡＭセンスア
ンプＳＳＡは複数のＳＲＡＭビット線対ＳＢＬ，＊ＳＢ
Ｌに対して１個設けられる。各ＳＲＡＭビット線対ＳＢ
Ｌ，＊ＳＢＬに対しては選択ゲート回路３０２が設けら
れる。この選択ゲート回路３０２へ列選択信号ＣＤが与
えられる。この列選択信号ＣＤは図５６および５７に示
すＳＲＡＭコラムデコーダからの列選択信号が与えられ
る。内部データ線対は書込みデータを伝達するための内
部書込みデータ線２５１ａ′と読出しデータを出力バッ
ファ回路へ伝達するための読出しデータ伝達線２５１
ｂ′を含む。この内部書込みデータ伝達線２５１ａ′は
相補データ線対ＤＢＷ，＊ＤＢＷを含む。この内部デー
タ線ＤＢＷ，＊ＤＢＷには入力バッファ回路からの相補
なデータが伝達される。この内部書込みデータ線２５１
ａ′は書込み回路３０３へ接続される。
【０２８０】書込み回路３０３は、交差接続されたｎチ
ャネルＭＯＳトランジスタＴ３０１，Ｔ３０２，Ｔ３０
３，Ｔ３０４を含む。トランジスタＴ３０２およびＴ３
０３のゲートが内部データ線ＤＢＷに接続される。トラ
ンジスタＴ３０１およびＴ３０４のゲートが内部データ
線＊ＤＢＷに接続される。書込み回路３０３からの相補
書込みデータがデータ線ＤＢＷａ，＊ＤＢＷを介して各
選択ゲート回路３０２へ伝達される。トランジスタＴ３
０１およびＴ３０２はオン状態のとき電源電位Ｖｃｃを
伝達する。トランジスタＴ３０３およびＴ３０４はオン
状態のとき接地電位Ｖｓｓを伝達する。たとえば、内部
データ線ＤＢＷに“Ｈ”のデータが伝達された場合を考
える。このとき内部データ線＊ＤＢＷには“Ｌ”のデー
タが伝達される。トランジスタＴ３０２およびＴ３０３
がオン状態となる。したがって、書込み回路３０３から
はトランジスタＴ３０２を介して“Ｈ”のデータが内部
データ線ＤＢＷａへ伝達され、他方の内部データ線＊Ｄ
ＢＷａへはトランジスタＴ３０３を介して“Ｌ”のデー
タが伝達される。
【０２８１】データ読出し時においては、入力バッファ
回路からこの内部書込みデータ線ＤＢＷ，＊ＤＢＷへと
もに“Ｌ”のデータが伝達されることにより、書込み回
路３０３の出力はハイインピーダンス状態となる。この
とき、センスアンプＳＳＡが活性化され、選択された選
択ゲート回路３０２を介して内部データ線ＤＢＷａ，＊
ＤＢＷａへ伝達されたデータがセンスアンプＳＳＡで増
幅された後出力バッファ回路へ内部読出しデータ伝達線
２５１ｂ′を介して伝達される。
【０２８２】この図５８に示すように、内部データ線２
５１として書込みデータ伝達線２５１ａ′と読出しデー
タ伝達線２５１ｂ′とを別々に設けることにより、デー
タ書込み／読出しを共通の内部データバスを介して行な
う構成に比べて、入出力回路のレイアウトの設計が容易
となる。この図５８に示す構成は図１に示すＳＲＡＭア
レイのワード線多重化方式のＳＲＡＭアレイへも適用で
きる。このとき、ワード線選択用アドレスビットが信号
ＣＤとＡＮＤをとられる。
【０２８３】「リフレッシュ動作」ＤＲＡＭアレイは、
ダイナミック型メモリセルを構成要素としており、周期
的または所定の期間内でその記憶データをリフレッシュ
する必要がある。次にこのキャッシュ内蔵半導体記憶装
置のリフレッシュ動作について説明する。
【０２８４】図２を参照して、外部からリフレッシュ指
示信号ＲＥＦ＃が与えられる。この半導体記憶装置は、
外部からのリフレッシュ指示信号ＲＥＦ＃が内部クロッ
クＫの立上がり時点で“Ｌ”の活性状態と設定された場
合に内部で自動的にリフレッシュを行なう。
【０２８５】図２において、リフレッシュを行なうため
の回路２９０は、制御クロックバッファ２５０からの内
部リフレッシュ指示信号ＲＥＦに応答して、オートリフ
レッシュが指定されたことを検出するオートリフレッシ
ュモード検出回路２９１と、このオートリフレッシュモ
ード検出回路２９１からのリフレッシュ要求に応答して
各種制御信号を発生してカウンタ２９３およびマルチプ
レクサ回路２５８へ与えるリフレッシュ制御回路２９２
を含む。カウンタ回路２９３は、リフレッシュ制御回路
２９２からのリフレッシュ指示信号に応答してそこに格
納されているカウント値を、リフレッシュされるべき行
を示すリフレッシュ行アドレスとしてマルチプレクサ回
路２５８へ与える。マルチプレクサ回路２５８は、リフ
レッシュ制御回路２９２からの切換制御信号ＭＵＸに応
答してカウンタ回路２９３からのリフレッシュ行アドレ
スを選択してＤＲＡＭローデコーダ１０２へ与える。こ
の内部リフレッシュ指示信号ＲＥＦはまたＤＲＡＭアレ
イ駆動回路２６０へも与えられる。ＤＲＡＭアレイ駆動
回路２５０は内部リフレッシュ指示信号ＲＥＦが与えら
れたとき活性状態となり、ＤＲＡＭアレイ１０１におけ
る行選択に関連する動作を実行する。
【０２８６】リフレッシュ制御回路２９２は、リフレッ
シュ指示信号ＲＥＦが与えられるたびごとにリフレッシ
ュ完了時にカウンタ回路２９３のカウント値を１増分す
る。またリフレッシュ制御回路２９２は、リフレッシュ
完了時には切換制御信号ＭＵＸを不活性状態とし、マル
チプレクサ回路２５８は、これによりアドレスバッファ
回路２５２からの内部ＤＲＡＭ用の内部アドレスｉｎｔ
−Ａａを選択してＤＲＡＭローデコーダ１０２へ伝達す
る。
【０２８７】図５９は転送ゲート制御回路２６２を機能
的に示す図である。転送ゲート制御回路２６２は、内部
制御信号Ｅ，ＣＩ，ＷおよびＣＨに応答して双方向転送
ゲート回路２１０（３，ＢＴＧ）の転送動作を制御する
信号φＴＤＳおよびφＴＳＤを発生する。この転送ゲー
ト制御回路２６２は、キャッシュヒット信号ＣＨが活性
状態の場合、転送制御信号φＴＤＳおよびφＴＳＤを発
生しないが、アレイアクセス指示（キャッシュ禁止）信
号ＣＩが活性状態となると、そのときのライトイネーブ
ル信号Ｗの状態に応じて制御信号φＴＤＳ，φＴＳＤを
順次発生する。このとき、転送ゲート制御回路２６２
へ、内部リフレッシュ指示信号ＲＥＦが与えられ、この
内部リフレッシュ指示信号ＲＥＦが与えられたとき、転
送ゲート制御回路２６２は不活性状態とされる構成であ
ってもよい。外部からリフレッシュ指示信号ＲＥＦ＃が
与えられるため、そのとき、アレイアクセス指示信号Ｃ
Ｉが発生されないように外部仕様で設定しておけば、転
送ゲート制御回路２６２は、リフレッシュ指示信号ＲＥ
Ｆを特に受ける必要はない。しかしながら、ＤＲＡＭア
レイにおけるリフレッシュが実行されている場合には確
実にＳＲＡＭアレイとＤＲＡＭアレイと電気的に分離す
る必要がある。内部リフレッシュ指示信号ＲＥＦに応答
して転送ゲート制御回路２６２がディスエーブル状態と
される構成を設けておけばリフレッシュ動作時におい
て、ＳＲＡＭアレイとＤＲＡＭアレイとは確実に電気的
に分離されることになり、ＳＲＡＭアレイへ外部からア
クセスすることが可能となる。
【０２８８】このような転送ゲート制御回路２６２の構
成としては、キャッシュヒット信号ＣＨおよびリフレッ
シュ指示信号ＲＥＦのいずれか一方が活性状態となった
ときには転送ゲート制御回路２６２をディスエーブル状
態とする構成を設ければよい。より好ましくは、このチ
ップイネーブル信号Ｅが不活性状態にあるか、またはキ
ャッシュヒット信号ＣＨおよびリフレッシュ指示信号Ｒ
Ｆのいずれかが活性状態にあるときに選択ゲート制御回
路２６２がディスエーブル状態とされるゲート回路を設
ければよい。それ以外の場合には、制御信号ＣＩおよび
Ｗに従って所定のタイミングで転送制御信号φＴＤＳお
よびφＴＳＤが発生される。
【０２８９】図６０は、図２に示すＤＲＡＭアレイ駆動
回路２６０の機能的構成を示す図である。ＤＲＡＭアレ
イ駆動回路２６０は、ＤＲＡＭアレイの行選択に関連す
る回路を駆動する行選択系駆動回路２６０ａと、ＤＲＡ
Ｍアレイ１の列選択に関連する回路を駆動する列選択系
駆動回路２６０ｂを含む。行選択系駆動回路２６０ａ
は、内部制御信号Ｅ，ＣＨ，ＣＩおよびＲＥＦに応答し
て各種制御信号φＥＱ、／φＳＡＰＥ、φＳＡＮＥ、お
よびＤＷＬをそれぞれ所定のタイミングで発生する。こ
のとき、内部制御信号ｉｎｔ．＊ＲＡＳが発生されても
よい。列選択系駆動回路２６０ｂは、制御信号Ｅ，Ｃ
Ｈ，ＣＩおよびＲＥＦに応答して所定のタイミングでＤ
ＲＡＭコラムデコーダ１５を駆動するための信号ＣＤＡ
（内部制御信号ｉｎｔ．＊ＣＡＳに対応）を発生する。
【０２９０】この列選択系駆動回路２６０ｂは、行選択
系駆動回路２６０ａが活性状態となったときにリフレッ
シュ指示信号ＲＥＦが不活性状態にあれば、所定のタイ
ミングでコラムデコーダ活性化信号ＣＤＡを発生する。
列選択系駆動回路２６０ｂは、リフレッシュ指示信号Ｒ
ＥＦが活性状態となった場合にはディスエーブル状態と
される。これによりＤＲＡＭにおける列選択動作が禁止
される。
【０２９１】この構成により、内部リフレッシュ指示信
号ＲＥＦが活性状態となったとき、ＤＲＡＭアレイにお
けるリフレッシュ動作をＳＲＡＭアレイの動作と独立し
て実行することができる。
【０２９２】またこの図２に示すオートリフレッシュモ
ード検出回路２９１、リフレッシュ制御回路２９２およ
びカウンタ回路２９３はリフレッシュ指示信号ＲＥＦに
応答して動作しており、コマンドレジスタ２７０とはそ
の動作が独立である。このため、コマンドレジスタ２７
０へのコマンドモード設定と並行してＤＲＡＭアレイ１
０１のリフレッシュを行なうことができる。すなわち、
コマンドレジスタ２７０はコマンドデータＣＭを発生し
てデータ入出力制御回路２７２および入出力バッファ＋
出力レジスタブロック２７４へ与えるだけであり、その
保持データはＤＲＡＭアレイ１０１におけるメモリセル
選択動作に対し何ら影響を及ぼさないからである。
【０２９３】コマンドレジスタ２７０へのデータ設定
は、後にタイミング図を用いて詳細に説明するように、
外部クロック信号Ｋの１サイクルで完了する。一方、Ｄ
ＲＡＭアレイにおけるリフレッシュ動作はｎサイクル必
要とされる。これは、ＤＲＡＭ１００の動作速度はクロ
ックＫの速度よりも遅いからである。したがって、この
場合、１クロックサイクルが単純に言えば効果的に利用
されるだけである。しかしながら、外部クロックＫが、
その動作モードに従って周期が長くされるような場合、
その周期がＤＲＡＭ１００の１メモリサイクルと同等で
あれば、コマンドレジスタ２７０へのデータ設定とＤＲ
ＡＭアレイ１０１のリフレッシュとを並行して行なうこ
とが可能となる。このような外部クロックＫの周期の変
更は、たとえばＤＲＡＭがスタンバイ状態にあるときお
よびこの記憶装置が高速動作を要求されずむしろ低消費
電力性を要求されるような場合に行なわれる。クロック
Ｋの周期を長くすることにより半導体記憶装置の動作速
度を低下させれば、動作速度の低下に応じて消費電流の
低減が得られる。この外部クロックＫの周期を長くする
のは、ＤＲＡＭのみへのアクセスが行なわれているとき
において行なわれてもよい。
【０２９４】上述のような構成をとることにより以下の
特徴を備えるＣＤＲＡＭを実現することができる。
【０２９５】（１） 本発明によるＣＤＲＡＭは、メイ
ンメモリとしてのＤＲＡＭメモリアレイとキャッシュメ
モリとしてのＳＲＡＭアレイとを１チップ上に集積し、
かつこの両メモリ間を内部共通データバスと異なるデー
タ転送専用の内部バスを介して連結している。これによ
りＤＲＡＭアレイとＳＲＡＭアレイ（キャッシュ）との
間のブロック転送が１クロックサイクルで完了する。な
お以下の説明において単にアレイと称したときはＤＲＡ
Ｍアレイを示すものとする。これにより従来の標準ＤＲ
ＡＭと標準ＳＲＡＭを用いたキャッシュメモリシステム
に比べて大幅にシステムの性能の向上を図ることができ
る。
【０２９６】（２） ＤＲＡＭメモリアレイとＳＲＡＭ
アレイとはそれぞれ別々のアドレスによりアクセス可能
である。そのためダイレクトマッピング方式、セットア
ソシアティブ方式およびフルアソシアティブ方式など多
様なマッピング方式に対応することができる。
【０２９７】（３） このＣＤＲＡＭは外部クロックＫ
を用いて同期動作している。したがって、アドレス変化
検出回路を用いて内部クロック信号を発生する方式など
に比べてアドレスのスキューなどに起因するサイクルタ
イムの遅延を防止することができ、正確な制御を実行す
ることができる。
【０２９８】（４） アレイアドレス（ＤＲＡＭ用のア
ドレス）Ａａ０〜Ａａ９とキャッシュアドレス（ＳＲＡ
Ｍ用のアドレス）Ａｃ０〜Ａｃ１１、データ入出力Ｄ０
〜Ｄ３またはＤＱ０〜ＤＱ３、ライトイネーブル信号Ｗ
＃、キャッシュヒット信号ＣＨ＃、チップセレクト信号
Ｅ＃、リフレッシュ信号ＲＥＦ＃、キャッシュ禁止信号
ＣＩ＃、コマンドレジスタ信号ＣＲ＃などの外部から与
えられる信号（またはデータ）はすべて外部クロックＫ
の立上がりエッジで取込まれる。
【０２９９】（５） アレイアドレスはマルチプレクス
方式で取込まれるため、このアレイアドレスのためのピ
ン数を削減することができ、ＣＤＲＡＭの実装密度を高
めることができる。
【０３００】（６） アレイとキャッシュのアドレスは
独立しており、キャッシュヒット時にはキャッシュに対
するアクセスのみが行なわれ、高速なキャッシュヒット
アクセスを実現することがてきる。
【０３０１】（７） 外部クロックＫのタイミングに無
関係に出力イネーブル信号Ｇ＃により任意のタイミング
でデータを読出すことができ、これによりシステムにお
いて非同期的なバス制御を実行することができる。
【０３０２】（８） コマンドレジスタ２７０により出
力仕様（トランスペアレント、ラッチ、レジスタ）およ
びＩ／Ｏ構成（入出力ピン分離、マスクトライト）をユ
ーザが任意に指定することができる。レジスタ出力方式
を用いれば、前のサイクルで指定されたアドレスの出力
データが外部クロックＫの立上がりエッジで出現する。
このようなデータ出力モードはパイプラインアプリケー
ションに適している。またラッチ出力方式においては、
無効データが出力されるタイミングで前のサイクルで指
定されたアドレスの出力データがその間出力される。こ
れにより無効データは何ら出力されることがなく、常に
有効な出力データのみが得られる。このラッチ出力モー
ドではＣＰＵが出力データを取込むのに十分な期間をと
ることができる。
【０３０３】（９） データの書込み動作は、外部クロ
ックＫの立上がりエッジにより開始されるが、この書込
みの終了は内部でタイマー等により自動的に終結する。
このため書込み動作の終了をたとえば外部からのライト
イネーブル信号Ｗ＃により設定する必要がなく、システ
ムのタイミング設定が容易となる。
【０３０４】（１０） 外部からオートリフレッシュを
指定するリフレッシュ指示信号ＲＥＦ＃を与えることが
できる。これによりＤＲＡＭアレイを容易に所望のタイ
ミングでオートリフレッシュすることができる。
【０３０５】（１１） また前述のごとく、４４ピンの
３００ｍｉｌ．ＴＳＯＰパッケージのタイプＩＩに本発
明のＣＤＲＡＭは収納することができる。このＴＳＯＰ
パッケージのタイプＩＩは極めて薄型の矩形パッケージ
であり高実装密度のシステムを構築することができる。
【０３０６】図６１は本発明の第１の好ましいＣＤＲＡ
Ｍが備える動作モードおよび各動作モードを指定するた
めの制御信号の状態を一覧にして示す図である。ＣＤＲ
ＡＭの動作モードは外部制御信号Ｅ＃、ＣＨ＃、ＣＩ
＃、ＣＲ＃、Ｗ＃およびＲＥＦ＃の状態の組合わせによ
り設定される。図６１において“Ｈ”は高レベルの信号
電位を示し、“Ｌ”は低レベルの信号電位を示し、
“Ｘ”は任意（ドントケアＤ．Ｃ）を示す。図６１に示
すようにＣＤＲＡＭの動作モードとしては、ＣＤＲＡＭ
を待機状態にするスタンバイモード、ＤＲＡＭアレイの
オートリフレッシュを行なうアレイリフレッシュモー
ド、ＣＰＵ（中央演算処理装置）とキャッシュ（ＳＲＡ
Ｍ）との間のデータの転送モード、ＣＰＵとアレイとの
間のデータの転送モード、キャッシュとアレイとの間の
データブロックの転送、コマンドレジスタへの特殊モー
ドの設定モードなどがある。各動作モードを設定するた
めの信号の状態の組合わせおよびタイミングなどについ
ては後に動作波形図を参照して詳細に説明する。なお図
６１において、ライトイネーブル信号Ｗ＃が、ＣＰＵと
コマンドレジスタとの間のデータ転送時において“Ｈ／
Ｌ”として示されているのはこの動作モードにおいては
ライトイネーブル信号Ｗ＃は“Ｈ”または“Ｌ”に設定
され、この“Ｈ”および“Ｌ”どちらの状態もある特殊
モードを指定するために用いられることを示している。
【０３０７】「コマンドレジスタ」図６２および図６３
は図２に示すコマンドレジスタ２７０の内容およびその
内容の選択方法を示す図である。コマンドレジスタ２７
０は８個のレジスタＲＲ０〜ＲＲ３およびＷＲ０〜ＷＲ
３を含む。このレジスタの選択には、ライトイネーブル
信号Ｗ＃と２ビットのコマンドアドレスＡｒ０およびＡ
ｒ１の組合わせが用いられる。外部クロックＫの立上が
りエッジで外部ライトイネーブル信号Ｗ＃を“Ｈ”とす
ることによりレジスタＲＲ０〜ＲＲ３のいずれかが選択
される。レジスタＲＲ０はコマンドアドレスＡｒ０およ
びＡｒ１をともに“０”に設定することにより選択され
る。レジスタＲＲ１はコマンドアドレスビットＡｒ０を
“１”、コマンドアドレスビットＡｒ１を“０”と設定
することにより選択される。レジスタＲＲ０が選択され
た場合にはマスクトライトモードが設定されたことを示
す（このマスクトライトモードはまたデフォルトでもあ
る）。レジスタＲＲ１が選択された場合Ｄ／Ｑ分離モー
ドが設定されたことを示す。
【０３０８】外部クロックＫの立上がりエッジでライト
イネーブル信号Ｗ＃を“Ｌ”に設定し、コマンドアドレ
スＡｒ０およびＡｒ１をともに“０”に設定すればレジ
スタＷＲ０が選択される。このレジスタＷＲ０は図６３
に示すようにそのときのデータ入力端子ＤＱ０（Ｄ０）
ないしＤＱ３（Ｄ３）のデータの組合わせにより出力モ
ードをトランスペアレント、ラッチ、およびレジスタの
いずれかに設定する。この出力モードの各々の詳細につ
いては先に説明した。このレジスタＷＲ０選択時におい
ては入力データＤ２およびＤ３（ＤＱ２およびＤＱ３）
をともに“０”に設定する。この状態において入力デー
タＤ０を“０”に設定し入力データＤ１を任意の値に設
定すればトランスペアレント出力モードが設定される。
入力データＤ０を“１”、入力データＤ１を“０”に設
定すればラッチ出力モードが選択される。入力データＤ
０およびＤ１をともに“１”に設定すればレジスタ出力
モードが選択される。残りのレジスタは任意の拡張機能
に利用される。
【０３０９】図６４は、本発明によるＣＤＲＡＭ６００
を用いてダイレクトマッピング方式のキャッシュシステ
ムを構成した場合のシステムの構成を示すブロック図で
ある。図６４において、このキャッシュシステムは、Ｃ
ＤＲＡＭ６００に加えてこのＣＤＲＡＭ６００へのアク
セスを制御するためのコントローラ６５０と、ＣＤＲＡ
Ｍ６００とデータの入出力を行ない所望のデータ処理を
施すためのＣＰＵを含む。図６４においては、ＣＰＵか
ら出力されるキャッシュアクセス要求時のアドレスの構
成のみが示される。このＣＰＵは３２ビットを想定して
いる。このキャッシュシステムはさらに、ＣＤＲＡＭ６
００のアレイへ行アドレスと列アドレスをマルチプレク
スして与えるためのアドレスマルチプレクス回路７００
を備える。ＣＤＲＡＭ６００は、キャッシュアクセスに
関連する部分のみが代表的に示される。
【０３１０】コントローラ６５０はＣＰＵからの８ビッ
トのセットアドレスＡ６〜Ａ１３をデコードするデコー
ダ６５２と、デコーダ６５２の出力に応答してどのタグ
が有効であるかを示す有効ビットメモリ６５４と、ＳＲ
ＡＭ２００に格納されるデータのタグアドレスを格納す
るタグメモリ６５６を含む。ＳＲＡＭ２００は、４Ｋ×
４ビットの構成を有しており、タグは２５６個存在す
る。このため、タグメモリ６５６は８ビット×２５６の
構成を備える。有効ビットメモリ６５４は、この２５６
個のタグ（セット）のうちどれが有効であるかを示すた
めに１ビット×２５６の構成を備える。デコーダ６５２
はセットアドレスＡ６〜Ａ１３をデコードし、有効ビッ
トメモリ６５４のいずれかのビットを有効にする。
【０３１１】コントローラ６５０はさらに、ＣＰＵから
のアドレスＡ２２〜Ａ３１をチップ選択信号として受
け、対応のＣＤＲＡＭ６００が指定されているか否かを
判定するためのデコーダ６７０と、デコーダ６７０の出
力に応答して活性化され、このタグメモリ６５６からの
タグアドレスとＣＰＵからのタグアドレスＡ１４〜Ａ２
１とを比較しキャッシュヒット／ミスを判定するコンパ
レータ６５８と、キャッシュヒット／ミスに応じて、こ
のタグメモリ６５６からのタグアドレスとＣＰＵからの
タグアドレスＡ１４〜Ａ２１のいずれかを選択してマル
チプレクス回路７００へ与えるセレクタ６７２を含む。
セレクタ６７２はまたキャッシュミス時にはＣＰＵから
与えられたタグアドレスをタグメモリ６５６の対応の位
置に格納する。
【０３１２】次に動作について簡単に説明する。ＣＰＵ
がＣＤＲＡＭ６００へアクセスを希望する場合データバ
ス６２０上へ３０ビットのアドレスＡ２〜Ａ３１を発生
する。この共通データバス６２０上の３０ビットのアド
レスのうち、アドレスＡ２２ないしＡ３１がチップセレ
クト信号としてコントローラ６５０内のデコーダ６７０
へ与えられる。デコーダ６７０はこのチップセレクト信
号としてのアドレスＡ２２〜Ａ３１をデコードし、対応
のＣＤＲＡＭがアクセス要求されているか否かを判定す
る。このＣＤＲＡＭ６００がアクセス要求されていると
判定した場合、デコーダ６７０からはチップセレクト信
号Ｅ＃が発生されＣＤＲＡＭ６００へ与えられる。また
コンパレータ６５８がこのデコーダ６７０からのチップ
セレクト信号により活性化される。
【０３１３】コントローラ６５０に含まれるデコーダ６
５２は、ＣＰＵからアドレスバス６２０上へ伝達された
アドレスのうちアドレスＡ６〜Ａ１３をセットアドレス
として取込んでデコードする。この８ビットのセットア
ドレスをデコードしたデコーダ６５２は、２５６個のタ
グのうち１つのタグを選択するために有効ビットメモリ
６５４のうちの対応のビットを有効状態とする。タグメ
モリ６５６からは、この有効ビットメモリ６５４の有効
ビットに対応するタグを示す８ビットのアドレスが読出
されてコンパレータ６５８へ与えられる。コンパレータ
６５８はこのタグメモリ６５６からのタグアドレスとＣ
ＰＵから出力されたタグアドレスＡ１４〜Ａ２１とを比
較する。両者が一致した場合にはコンパレータ６５８は
キャッシュヒットを示すためキャッシュヒット信号ＣＨ
＃を“Ｌ”に立下げてＣＤＲＡＭ６００へ与える。一
方、両者が不一致の場合には、コンパレータ６５８はキ
ャッシュミス（ミスヒット）を示すために“Ｈ”のキャ
ッシュヒット信号ＣＨ＃を発生する。
【０３１４】キャッシュヒットにおいてはＣＤＲＡＭ６
００においては次の動作が行なわれる。このときの動作
制御は制御クロックバッファ２５０からの制御信号およ
びＳＲＡＭアレイ駆動回路２６４により行なわれる（図
２参照）。ＳＲＡＭロウデコーダ２０２は、ＣＰＵから
のアドレスＡ６〜Ａ１３に応答して２５６セットのうち
の１セットを選択する。すなわち、１本の行（各ＳＲＡ
Ｍアレイブロックにおいて１本ずつ合計４本）が選択さ
れる。これによりＳＲＡＭ２００の各ＳＲＡＭアレイブ
ロックにおいて１６ビットのＳＲＡＭセルが選択され
る。ＳＲＡＭコラムデコーダＳＣＤ２０３はＣＰＵから
のブロックアドレスＡ２−Ａ５をデコードし、この１６
ビットのメモリセルのうち１ビットを選択し、データ入
出力端子へ接続する。図６４においては、ヒットリード
時の出力データＱを示している。
【０３１５】ミスヒット時の動作について次に説明す
る。この場合、ＳＲＡＭ２００にはＣＰＵがアクセス要
求するデータは格納されていない。コントローラ６５０
においてはセレクタ６７２がこのコンパレータ６５８か
らのミスヒット指示信号に応答してタグメモリ６５６に
格納されていた対応のタグアドレスをマルチプレクス回
路７００へ与える。セレクタ６７２はこのとき、またＣ
ＰＵから与えられている８ビットのタグアドレスＡ１４
〜Ａ２１を新たなタグアドレスとしてタグメモリ６５６
の対応の位置へ格納する。
【０３１６】ＣＤＲＡＭ６００内においては、このサイ
クルではコピーバックすなわちＳＲＡＭ２００からＤＲ
ＡＭ１００への１６ビットの一括転送が行なわれる。Ｓ
ＲＡＭ２００においてこのＣＰＵからのアドレスＡ６−
Ａ１３に従ってＳＲＡＭロウデコーダ（ＳＲＤ）２０２
により選択された１６ビット×４のデータが、ＣＰＵか
ら出力されるアドレスＡ６−Ａ１３およびセレクタ６７
２から出力される８ビットのタグアドレスに従ってＤＲ
ＡＭ１００において行および列の選択動作が行なわれて
選択された１６ビット×４のＤＲＡＭセルの対応の位置
に格納される。
【０３１７】次の動作サイクルにおいてＣＤＲＡＭ６０
０は、このＣＰＵから出力されるアドレスＡ６−Ａ２１
に従ってＤＲＡＭ１００において１６ビット×４のＤＲ
ＡＭセルを選択し、この１６ビット×４のデータをまた
ＣＰＵからのアドレスＡ６−Ａ１３に従ってＳＲＡＭロ
ウデコーダ（ＳＲＤ）２０２により選択されていたＳＲ
ＡＭ２００の対応の１６ビット×４のメモリセルへ書込
む。
【０３１８】上述のように、ＳＲＡＭに対してはアドレ
スＡ２ないしＡ５をブロックアドレス、アドレスＡ６な
いしＡ１３をセットアドレスおよびアドレスＡ１４ない
しＡ２１をタグアドレスとし、かつＤＲＡＭに対しては
アドレスＡ６ないしＡ１１を列アドレスとしかつアドレ
スＡ１２ないしＡ２１を行アドレスとして用いることに
より、ＤＲＡＭ１００とＳＲＡＭ２００との間でのダイ
レクトマッピング方式を実現することができる。
【０３１９】図６５は本発明のＣＤＲＡＭを用いた４ウ
ェイセットアソシアティブ方式のシステムの構成を示す
ブロック図である。ＣＤＲＡＭ６００は図６４に示すも
のと同様の構成を有しており、ＳＲＡＭ２００、ＤＲＡ
Ｍ１００、クロック制御回路２５０′を含む。クロック
制御回路２５０′は、図２に示す制御クロックバッファ
２５０、ＳＲＡＭアレイ駆動回路２６４およびＤＲＡＭ
アレイ駆動回路２６０を含む。図面を簡略化するために
データ入出力を制御するための回路構成は示していな
い。
【０３２０】コントローラ７５０は、デコーダ７５２、
有効ビットメモリ７５４、タグアドレスメモリ７５６、
コンパレータ７５８、デコーダ７７０およびセレクタ７
７２を含む。４ウェイに対応するために、有効ビットメ
モリ７５４は各々が１ビット×６４の構成を備える４面
のメモリプレインを備え、またタグアドレスメモリ７５
６も各々が８ビット×６４の構成を備える４つのメモリ
プレインを備える。コンパレータ７５８も同様に、この
４ウェイのうちの１つを選択するために、タグアドレス
メモリ７５６の各メモリプレインに対して１つずつ設け
られ、合計４つ設けられる。この４ウェイセットアソシ
アティブ方式においては、ＳＲＡＭ２００の２５６行が
４ウェイに分割されるため、セット数は６４となる。
【０３２１】ＣＰＵからは以下の構成からなるアドレス
がアドレスバス６２０上へ伝達される。アドレスＡ２２
ないしＡ３１はチップセレクト用アドレス、アドレスＡ
１４ないしＡ２１がタグアドレス、アドレスＡ１２およ
びＡ１３がウェイアドレス、アドレスＡ６ないしＡ１１
がセットアドレス、アドレスＡ２ないしＡ５がブロック
アドレスとなる。アドレスＡ６ないしＡ１１およびアド
レスＡ１２ないしＡ２１はＤＲＡＭ１００に対してそれ
ぞれ列アドレスおよび行アドレスとして用いられる。ま
たＣＤＲＡＭ６００のＤＲＡＭ１００に対しては、行ア
ドレスと列アドレスとをマルチプレクスするためのマル
チプレクス回路７００が設けられる。次に動作について
説明する。
【０３２２】ＣＰＵからのアドレスＡ６−Ａ１１がセッ
トアドレスとしてデコーダ７５２へ与えられ、また、ア
ドレスＡ２２−Ａ３１がチップセレクトアドレスとして
デコーダ７７０へ与えられる。デコーダ７５２はこのセ
ットアドレスＡ６−Ａ１１をデコードし、有効ビットメ
モリ７５４において、対応のセットに関連する有効ビッ
トを有効状態に設定する。それにより１セット（４ウェ
イ）が選択される。デコーダ７７０はチップセレクトア
ドレスＡ２２−Ａ３１をデコードし、このＣＤＲＡＭ６
００へのアクセス要求が出されているか否かを判定す
る。ＣＤＲＡＭ６００がアクセス要求されている場合に
はデコーダ７７０はチップセレクト信号Ｅ＃を“Ｌ”の
活性状態とするとともに、コンパレータ７５８を活性状
態とする。コンパレータ７５８は、有効ビットメモリ７
５４の有効ビットを参照して、タグアドレスメモリ７５
６から対応の４ウェイのタグアドレスを読出し、この読
出したタグアドレスとＣＰＵからのアドレスＡ１４−Ａ
２１を比較する。コンパレータ７５８は、一致が見出さ
れた場合には、この一致が見出されたウェイを示すウェ
イアドレスＷ０，Ｗ１を出力するとともに、キャッシュ
ヒットを示すためキャッシュヒット信号ＣＨ＃を“Ｌ”
に立下げる。コンパレータ７５８において一致が見出さ
れない場合には、このキャッシュヒット信号ＣＨ＃はミ
スヒットを示す“Ｈ”に設定される。
【０３２３】キャッシュヒットの場合、このコントロー
ラ７５０からのウェイアドレスＷ０，Ｗ１とＣＰＵから
のアドレスＡ６−Ａ１１がＳＲＡＭロウデコーダ２０２
へ与えられ、ＳＲＡＭアレイ２０１において１６ビット
×４のＳＲＡＭセルが選択される。ブロックアドレスＡ
２−Ａ５がＳＲＡＭコラムデコーダ２０３によりデコー
ドされ、選択された１６ビット×４のＳＲＡＭセルのう
ち、１ビット×４が選択されてデータ出力端子Ｑ（また
はデータ入力端子Ｄ）に接続される。
【０３２４】ミスヒットの場合には、セレクタ７７２
は、たとえばＬＲＵ論理（最も古いウェイを選択する論
理）に従ってこの４ウェイのタグアドレスのうちの１つ
を選択しタグアドレスを書換えるべき領域を選択する。
このセレクタ７７２により選択されたタグアドレスはア
レイアドレスとしてマルチプレクス回路７００を介して
ＤＲＡＭ１００のＤＲＡＭロウデコーダＤＲＤへ与えら
れる。またセレクタ７７２はその書換えられるべきタグ
アドレスをＣＰＵから与えられたアドレスＡ１４−Ａ２
１で置換える。
【０３２５】ＣＤＲＡＭ６００内においては、このサイ
クルはコピーバックモードとなる。このコピーバックモ
ードにおいては、またセレクタ７７２の制御の下に、書
換えられるべきウェイを示すウェイアドレスＷ０，Ｗ１
が出力される。ＳＲＡＭ２００においては、ＣＰＵから
のアドレスＡ６−Ａ１１とコントローラ７５０からのウ
ェイアドレスＷ０，Ｗ１とがデコードされ、１６ビット
×４のＳＲＡＭセルが選択される。一方、ＤＲＡＭ１０
０においては、セレクタ７７２から出力される８ビット
のタグアドレスとＣＰＵから出力されるアドレスＡ６−
Ａ１３に従って１６ビット×４のＤＲＡＭセルの選択が
行なわれる。その後、選択された１６ビット×４のＳＲ
ＡＭセルから選択された１６ビット×４のＤＲＡＭセル
へのデータ転送が行なわれる。
【０３２６】次の動作サイクルにおいて、ＣＰＵからの
アドレスＡ６−Ａ２１に従ってＤＲＡＭ１００において
１６ビット×４のＤＲＡＭセルが選択される。この新た
に選択された１６ビット×４のＤＲＡＭセルデータがア
ドレスＡ６−Ａ１１およびウェイアドレスＷ０，Ｗ１に
従って選択された１６ビット×４のＳＲＡＭセルに一括
して転送される。
【０３２７】上述の構成とすることにより、ＣＤＲＡＭ
６００の内部構成を何ら変更することなく、ダイレクト
マッピング方式およびセットアソシアティブ方式いずれ
のマッピング方式をも実現することができる。なお図に
は示していないが、フルアソシアティブマッピング方式
ももちろん可能である。この場合、コントローラ７５０
においては、ＳＲＡＭキャッシュのアドレスとＤＲＡＭ
１００の対応のアドレスとを記憶するタグアドレスメモ
リが必要とされる。次に、このＣＤＲＡＭの各種動作サ
イクルにおける信号のタイミング関係および状態遷移に
ついて説明する。
【０３２８】前述のように、アウトプットイネーブル信
号Ｇ＃を除く制御信号およびアドレスＡａ，Ａｃは外部
クロック信号Ｋの立上がりエッジでラッチされる。外部
クロックＫの立上がりエッジの前後にそれぞれセットア
ップ時間およびホールド時間が必要とされる以外は、各
信号の状態は任意（Ｄ．Ｃ．）である。この外部クロッ
ク同期方式に従えば、アドレス信号のスキューなどに起
因するサイクルタイムのマージンなどを考慮する必要が
なく、サイクルタイムを低減することができ、高速動作
するＣＤＲＡＭを得ることができる。
【０３２９】アウトプットイネーブル信号Ｇ＃は図２に
示す入出力回路２７４に含まれる出力バッファおよび出
力レジスタの出力状態を制御する。アウトプットイネー
ブル信号Ｇ＃が“Ｈ”の場合出力データはハイインピー
ダンス状態（Ｈｉ−Ｚ）となる。アウトプットイネーブ
ル信号Ｇ＃が活性状態の“Ｌ”となれば何らかのデータ
が出力される。ＣＤＲＡＭの動作モードは図６１に一覧
にして示すとおりであるが、以下に各動作モードについ
てそのタイミング図とともに説明する。
【０３３０】スタンバイ時においては外部クロック信号
Ｋの立上がりエッジではチップセレクト信号Ｅ＃および
リフレッシュ指示信号ＲＥＦ＃が共に“Ｈ”に設定さ
れ、残りの制御信号ＣＨ＃，ＣＩ＃、ＣＲ＃およびＷ＃
は任意の状態である。このスタンバイ時においては、Ｃ
ＤＲＡＭにおいては何らメモリ動作は行なわれない。
【０３３１】Ｎｏ．１：キャッシュヒットライトサイク
ル 図６６はキャッシュヒットライトサイクル時における各
信号のタイミングを示す図である。外部クロック信号Ｋ
はサイクルタイムｔｋを備える。サイクルタイムｔｋ
は、外部クロック信号Ｋが“Ｈ”の状態にあるＨパルス
幅ｔＫＨと、外部クロック信号Ｋが“Ｌ”の状態にある
Ｌパルス幅ｔＫＬを含む。キャッシュヒットライトサイ
クルは、ＳＲＡＭキャッシュへデータを書込むサイクル
である。この状態の選択時には、外部クロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”、キ
ャッシュヒット信号ＣＨ＃を“Ｌ”、キャッシュ禁止信
号ＣＩ＃を“Ｈ”、コマンドレジスタ信号ＣＲ＃を
“Ｈ”、ライトイネーブル信号Ｗ＃を“Ｌ”、アウトプ
ットイネーブル信号Ｇ＃を“Ｈ”に設定する。
【０３３２】この状態において、ＳＲＡＭ２００に対す
るアドレスが有効（Ｖａｌｉｄ）としてラッチされ、こ
のＳＲＡＭ用のアドレスＡｃに従ってＳＲＡＭへアクセ
スが行なわれる。このときＤＲＡＭに対するアドレスＡ
ａは任意（Ｄ．Ｃ．）である。外部クロック信号Ｋの立
上がりエッジで入力データＤは有効とされ、ＳＲＡＭ用
のアドレスＡｃにより選択されたＳＲＡＭセルへのこの
有効な書込みデータが書込まれる。キャッシュメモリＳ
ＲＡＭへのアクセスは高速であるため、図６６に示すよ
うに外部クロック信号Ｋの１クロックサイクルで書込み
が完了する。すなわち、このキャッシュヒットライトに
要する時間はクロックサイクル時間ｔＫである。
【０３３３】図６６においては出力データＱがアウトプ
ットイネーブル信号Ｇ＃の任意状態に応答して変化して
いるが、これはこのアウトプットイネーブル信号Ｇ＃の
“Ｈ”および“Ｌ”のレベルに応じて出力データが現わ
れることを示している。また、この図６６においては、
各制御信号およびアドレス信号のセットアップ時間およ
びホールド時間をも併せて示している。セットアップ時
間は外部クロック信号Ｋの立上がりエッジまでに確実に
各制御信号またはアドレスを確定状態に設定するために
必要とされる時間である。ホールド時間はこの外部クロ
ック信号Ｋの立上がりエッジからその信号を一定時間保
持し、確実な動作を行なわせるために必要とされる時間
である。簡単にこの各セットアップ時間およびホールド
時間を説明する。
【０３３４】チップセレクト信号Ｅ＃は“Ｌ”移行時に
必要とされるセットアップ時間ｔＥＬＳと、“Ｈ”へ移
行するときに必要とされるセットアップ時間ｔＥＨＳ
と、“Ｌ”移行時に必要とされるホールド時間ｔＥＬＨ
と、“Ｈ”移行時に必要とされるホールド時間ｔＥＨＨ
を含む。
【０３３５】キャッシュヒット信号ＣＨ＃には、“Ｌ”
移行時に必要とされるセットアップ時間ｔＣＨＬＳと、
“Ｈ”移行時に必要とされるセットアップ時間ｔＣＨＨ
Ｓと、“Ｌ”移行時に必要とされるホールド時間ｔＣＨ
ＬＨと、“Ｈ”移行時に必要とされるホールド時間ｔＣ
ＨＨＨが設定される。
【０３３６】キャッシュ禁止信号ＣＩ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＣＩＬＳおよびｔＣＩＨＳと、“Ｌ”移行時
および“Ｈ”移行時にそれぞれ必要とされるホールド時
間ｔＣＩＬＨおよびｔＣＩＨＨを含む。
【０３３７】コマンドレジスタ信号ＣＲ＃は、“Ｌ”移
行時および“Ｈ”移行時にそれぞれ必要とされるセット
アップ時間ｔＣＲＬＳおよびｔＣＲＨＳと、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるホールド
時間ｔＣＲＬＨおよびｔＣＲＨＨを含む。
【０３３８】リフレッシュ信号ＲＥＦ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＲＬＳおよびｔＲＨＳと、“Ｌ”移行時およ
び“Ｈ”移行時にそれぞれ必要とされるホールド時間ｔ
ＲＬＨおよびｔＲＨＨを含む。
【０３３９】ライトイネーブル信号Ｗ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＷＬＳおよびｔＷＨＳと、“Ｌ”移行時およ
び“Ｈ”移行時にそれぞれ必要とされるホールド時間ｔ
ＷＬＨおよびｔＷＨＨを含む。ＳＲＡＭ用のアドレスＡ
ｃは、その状態が有効（Ｖａｌｉｄ）と判定されるため
に必要とされるセットアップ時間ｔＡＣＳと、有効時に
必要とされるホールド時間ｔＡＣＨを含む。
【０３４０】ＤＲＡＭ用のアドレスＡａは、有効と判定
される（外部クロック信号Ｋの立上りエッジ）までに必
要とされるセットアップ時間ｔＡＡＳと、有効と判定さ
れた後に必要とされるホールド時間ｔＡＡＨを含む。
【０３４１】書込みデータＤに対しては、有効データに
対して要求されるセットアップ時間ｔＤＳと、有効デー
タに要求されるホールド時間ｔＤＨが必要とされる。
【０３４２】アウトプットイネーブル信号Ｇ＃に対して
は、出力ディスエーブル状態としてからデータ入力ピン
が活性状態とされるまでに必要とされる時間ｔＧＨＤ
と、データ入力ピンがハイインピーダンス状態となって
から信号Ｇ＃が“Ｌ”へ移行するまでに必要とされる遅
延時間ｔＧＬＤと、“Ｌ”移行後出力ピンが活性状態と
されるまでに必要とされる時間ｔＧＬＱと、“Ｈ”移行
後出力ピンがハイインピーダンス状態となるまでに必要
とされる時間ｔＧＨＱが設定される。
【０３４３】アクセス時間としては、アウトプットイネ
ーブル信号Ｇ＃が“Ｌ”となってから有効データが出力
されるまでのアクセス時間ｔＧＬＡと、外部クロック信
号Ｋが“Ｌ”となってから有効データが出力されるまで
に必要とされるアクセス時間ｔＫＬＡと、外部クロック
信号Ｋが“Ｈ”となってから有効データが出力されるま
でに要するアクセス時間ｔＫＨＡと、レジスタ出力モー
ドにおいて外部クロック信号Ｋが“Ｈ”となってから有
効データが出力されるまでのアクセス時間ｔＫＨＡＲ
と、外部クロック信号Ｋが“Ｈ”となってからＤＲＡＭ
へアクセスして有効データが出力されるまでに必要とさ
れるアレイアクセス時間ｔＫＨＡＡが設定される。
【０３４４】図６６において、アウトプットイネーブル
信号Ｇ＃の立上がりエッジから時間ｔＧＨＤ経過後、書
込みデータＤは無効（Ｉｎｖ）とみなされる。
【０３４５】本発明のＣＤＲＡＭのサイクル時間は、一
例として、１０ｎＳ（ナノ秒）ないし２０ｎＳに設定さ
れる。アレイアクセス時間ｔＫＨＡＡは、７０ないし８
０ｎＳに設定される。各セットアップ時間およびホール
ド時間は数ナノ秒に設定される。
【０３４６】ＮＯ．２Ｔ：キャッシュヒットリードサイ
クル（トランスペアレント出力モード） 図６７にこのトランスペアレント出力モード時における
キャッシュヒットリードサイクルのタイミング図を示
す。出力モードは前述のごとく、トランスペアレント出
力モード、ラッチ出力モード、およびレジスタ出力モー
ドを含む。この出力モードの指定は、コマンドレジスタ
によって行なわれる。図６７において、キャッシュヒッ
トリードサイクルの設定時においては、外部クロック信
号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃およ
びキャッシュ指示信号ＣＨ＃がともに“Ｌ”に設定さ
れ、キャッシュ禁止信号ＣＩ＃、リフレッシュ指示信号
ＲＥＦ＃、コマンドレジスタ信号ＣＲ＃およびライトイ
ネーブル信号Ｗ＃が“Ｈ”に設定される。
【０３４７】この状態において、外部クロック信号Ｋの
立上がりエッジでＳＲＡＭに対するアドレスＡｃが有効
とされ、この有効アドレスＡｃに従ったＳＲＡＭセルの
選択動作が行なわれる。トランスペアレント出力モード
においては、この有効アドレスＡｃが指定するＳＲＡＭ
セルのデータがこのクロックサイクルにおいて出力され
る。このトランスペアレント出力モードにおいては、有
効出力データＱは、外部クロック信号Ｋの立上がりエッ
ジから時間ｔＫＨＡ経過後、またはアウトプットイネー
ブル信号Ｇ＃の立下がりエッジから時間ｔＧＬＡ経過後
の遅い方のタイミングで出力される。
【０３４８】時間ｔＫＨＡより前にアウトプットイネー
ブル信号Ｇ＃を“Ｌ”へ立下げると、無効データ（ＩＮ
Ｖ．）が時間ｔＫＨＡが経過するまで出力される。この
キャッシュヒットリードサイクルにおいては書込みデー
タはハイインピーダンス状態（Ｈｉ−Ｚ）に設定され、
またＤＲＡＭに対するアドレスＡａは用いられることが
ないため、任意状態である。
【０３４９】Ｎｏ．２Ｌ：キャッシュヒットリードサイ
クル（ラッチ出力モード） 図６８にラッチ出力モードのキャッシュヒットリードサ
イクルのタイミング図を示す。このラッチ出力モードと
トランスペアレント出力モードとの相違点は、ラッチ出
力モードでは、アクセス時間ｔＫＨＡよりも前にアウト
プットイネーブル信号Ｇ＃を“Ｌ”に立下げたときに、
まず、前のサイクルで選択されたＳＲＡＭセルのデータ
（Ｐｒｅ．Ｖａｌｉｄ）が出力されることである。他の
信号のタイミングは図６７に示すトランスペアレント出
力モードと同様である。このラッチ出力モードに従え
ば、無効データ（ＩＮＶ）が出力されることはなく、常
に有効なデータのみが出力される。
【０３５０】Ｎｏ．２Ｒ：キャッシュヒットリードサイ
クル（レジスタ出力モード） 図６９にレジスタ出力モードにおけるキャッシュヒット
リードサイクルのタイミング図を示す。このレジスタ出
力モードにおけるキャッシュヒットリードサイクルにお
ける外部制御信号のタイミングは図６７および６８に示
すトランスペアレント出力モードおよびラッチ出力モー
ドのそれと同様である。このレジスタ出力モードにおい
ては外部クロック信号Ｋの立上がりエッジから時間ｔＫ
ＨＡＲ経過後、またはアウトプットイネーブル信号Ｇ＃
の立下がりエッジから時間ｔＧＬＡ経過後の遅い方の時
刻に前サイクルの有効データ（Ｐｒｅ．Ｖａｌｉｄ）が
出力される。このレジスタ出力モードにおいては無効デ
ータは出力されない。このレジスタ出力モードは、パイ
プライン動作に適している。
【０３５１】上述の出力モードの切換えは、図２に示す
入出力回路２７４に含まれる出力レジスタの動作を制御
することにより実現される（より詳細には図２６参
照）。
【０３５２】Ｎｏ．３：コピーバックサイクル 図７０にコピーバックサイクルにおける各信号のタイミ
ングを示す。このコピーバックサイクルはキャッシュ
（ＳＲＡＭ）からアレイ（ＤＲＡＭ）へデータを転送す
るためのサイクルであり、ミスヒットの場合の最初のサ
イクルに行なわれる。コピーバックサイクルにおいて
は、外部クロック信号Ｋの立上がりエッジで、チップセ
レクト信号Ｅ＃およびライトイネーブル信号Ｗ＃をとも
に“Ｌ”に設定し、かつキャッシュヒット信号ＣＨ＃、
キャッシュ禁止信号ＣＩ＃、リフレッシュ指示信号ＲＥ
Ｆ＃、コマンドレジスタ信号ＣＲ＃およびアウトプット
イネーブル信号Ｇ＃を“Ｈ”に設定する。このコピーバ
ックサイクルにおいては、ＤＲＡＭにおいてもメモリセ
ルを選択するためにアレイアドレスＡａを入力する必要
がある。アレイアドレスＡａは行アドレス（Ｒｏｗ）と
列アドレス（Ｃｏｌ）とがマルチプレクスして与えられ
る。外部クロック信号Ｋの最初の立上がりエッジでアレ
イ行アドレスがラッチされ、外部クロック信号Ｋの２回
目の立上がりエッジでアレイ列アドレスがラッチされ
る。外部クロック信号Ｋの２回目の立上がりエッジにお
いてはキャッシュヒット指示信号ＣＨ＃、キャッシュ禁
止信号ＣＩ＃、ライトイネーブル信号Ｗ＃およびキャッ
シュアドレス（ＳＲＡＭに対するアドレス）Ａｃは任意
である。
【０３５３】ライトイネーブル信号Ｗ＃が１回目の外部
クロック信号Ｋの立上がりエッジで“Ｌ”に設定されて
おり、外部入力データＤはハイインピーダンス状態から
任意の状態へ変化する。外部出力データＱは、アウトプ
ットイネーブル信号Ｇ＃が“Ｈ”にあるためハイインピ
ーダンス状態となる。
【０３５４】Ｎｏ．４：ブロック転送サイクル 図７１に示すブロック転送サイクルでは、コピーバック
動作後などにおいて、アレイからキャッシュ（ＳＲＡ
Ｍ）へデータブロックが一括転送される。このブロック
転送サイクルは、外部クロック信号Ｋの１回目の立上が
りエッジでライトイネーブル信号Ｗ＃が“Ｈ”に設定さ
れることを除いて図７０に示すコピーバックサイクルと
同じタイミング条件が満足される。
【０３５５】すなわち、キャッシュミス（ミスヒット）
時において外部クロック信号Ｋの１回目の立上がりエッ
ジでライトイネーブル信号Ｗ＃を“Ｌ”と設定すればコ
ピーバックサイクルが起動され、一方、ライトイネーブ
ル信号Ｗ＃を“Ｈ”と設定すればアレイからキャッシュ
へのブロック転送サイクルが設定される。
【０３５６】高速コピーバックを行なうか、通常のコピ
ーバックおよびブロック転送を行なうか、およびライス
トスルーを行なうかは、コマンドレジスタへコマンドデ
ータを転送することにより決定される。 Ｎｏ．５：アレイライトサイクル 図７２に示すアレイライトサイクルはＣＰＵがアレイへ
直接アクセスしてデータを書込むモードを設定するサイ
クルである。アレイアドレスＡａによりアレイのＤＲＡ
Ｍセルを選択する。このとき、図２２に示すように、双
方向転送ゲート回路３０５のアクセス切換え回路３１０
を介してデータが書込まれてもよく、またこのようなア
クセス切換え回路３１０を設けることなく、図４０およ
び５１に示すようにＳＲＡＭのビット線対ＳＢＬおよび
双方向転送ゲートＢＴＧならびにグローバルＩ／Ｏ線対
ＧＩＯを介してデータを書込む構成であってもよい。Ｓ
ＲＡＭアレイのＳＲＡＭビット線対ＳＢＬを介してデー
タを書込む構成の場合、アレイアドレスＡａの下位ビッ
トがブロックアドレスとしてＳＲＡＭのコラムデコーダ
ＳＣＤへ与えられてもよく、またＤＲＡＭコラムデコー
ダから列選択信号がＳＲＡＭ選択ゲートへ与えられても
よい。
【０３５７】アレイライトサイクルの指定は、図７２に
示すように外部クロック信号Ｋの１回目の立上がりエッ
ジで、チップセレクト信号Ｅ＃、キャッシュ禁止信号Ｃ
Ｉ＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定
し、リフレッシュ指示信号ＲＥＦ＃およびアウトプット
イネーブル信号Ｇ＃を“Ｈ”に設定することにより行な
われる。キャッシュ指示信号ＣＨ＃の状態は任意であ
る。このアレイライトサイクルにおいては、外部クロッ
ク信号Ｋの１回目の立上がりエッジでアレイアドレスＡ
ａが行アドレス（Ｒｏｗ）としてラッチされ、外部クロ
ック信号Ｋの２回目の立上がりエッジでアレイアドレス
Ａａが列アドレス（Ｃｏｌ）としてラッチされる。キャ
ッシュへのアクセスはこのとき行なわれないため、キャ
ッシュ用のアドレスＡｃの状態は任意である。外部書込
みデータＤは１回目の外部クロック信号Ｋの立上がりエ
ッジでラッチされる。外部出力データＱはハイインピー
ダンス状態となる。
【０３５８】図６４および図６５に示すキャッシュシス
テムにおいては、ＤＲＡＭ１００へは１６ビットのアド
レスのみが与えられており、ブロックアドレスによりＳ
ＲＡＭにおけるブロック内部の列選択動作が行なわれて
いる。この図６４および図６５に示す構成はキャッシュ
システム時の構成を示しており、アレイアクセスの構成
を示していないが、アレイアクセス時において、キャッ
シュ禁止信号ＣＩ＃が“Ｌ”となったとき、この４ビッ
トのブロックアドレスをＤＲＡＭ１００の列選択用アド
レスとして用いる構成とすればよい。
【０３５９】Ｎｏ．６：アレイリードサイクル 図７３に示すアレイリードサイクルはＣＰＵが直接アレ
イへアクセスしてデータを読出すモードを設定するため
のサイクルである。このアレイリードサイクルの指定は
外部クロック信号Ｋの１回目の立上がりエッジでチップ
セレクト信号Ｅ＃およびキャッシュ禁止信号ＣＩ＃を
“Ｌ”とし、リフレッシュ指示信号ＲＥＦ＃、コマンド
レジスタ信号ＣＲ＃、ライトイネーブル信号Ｗ＃および
アウトプットイネーブル信号Ｇ＃を“Ｈ”に設定するこ
とにより行なわれる。外部クロック信号Ｋの２回目の立
上がりエッジではチップセレクト信号Ｅ＃、リフレッシ
ュ指示信号ＲＥＦ＃、およびコマンドレジスタ信号ＣＲ
＃が“Ｈ”に設定される。キャッシュ禁止信号ＣＩ＃お
よびライトイネーブル信号Ｗの状態は任意である。キャ
ッシュヒット指示信号ＣＨ＃はアレイリードサイクルに
おいては状態は任意であり、またアウトプットイネーブ
ル信号Ｇ＃は“Ｈ”の状態を維持する。外部クロック信
号Ｋの１回目の立上がりエッジでアレイアドレスＡａが
行アドレスとしてラッチされ、２回目の外部クロック信
号Ｋの２回目の立上がりエッジでアレイアドレスＡａが
列アドレスとしてラッチされる。外部入力データＤの状
態は任意であり、外部出力データＱはハイインピーダン
ス状態に設定される。
【０３６０】ここで、アレイアクセスサイクル（アレイ
ライトサイクルおよびアレイリードサイクル）は外部ク
ロック信号Ｋの１回目の立上がりエッジでキャッシュ信
号ＣＩ＃を“Ｌ”に設定することにより設定されるが、
このアレイアクセスサイクルは、アレイにＣＰＵが直接
アクセスするモードを設定するためのサイクルである。
このアレイライトサイクルおよびアレイリードサイクル
内で実際にデータのリード／ライトが行なわれているの
ではない。
【０３６１】コピーバック動作、ブロック転送動作およ
びアレイアクセス動作など、アレイのデータのリード／
ライトを必要とする動作は、ＤＲＡＭアレイのワード線
の選択、選択セルデータのセンスアンプによる検知増幅
およびデータのリストア動作ならびにＲＡＳプリチャー
ジなどを必要とする。したがって、これらのアレイのデ
ータのリード／ライトを必要とする動作は数クロックサ
イクル必要とする。ＤＲＡＭのサイクルタイムをｔａ、
外部クロック信号ＫのサイクルタイムをｔＫとしてｍ＝
ｔａ／ｔＫ回だけ外部クロックサイクルがアレイアクセ
スに必要とされる。このｍサイクルはＣＰＵに対する待
ち時間となる。このようなアレイにおけるセル選択およ
びデータのリード／ライトにおいてＣＰＵに対するウェ
イトがかけられているときのタイミングについて次に説
明する。
【０３６２】Ｎｏ．７：アレイアクティブサイクル 図７４に示すアレイアクティブサイクルでは、与えられ
たアレイアドレスＡａに従ってＤＲＡＭにおいて、行選
択動作および列選択動作ならびにデータの書込み／読出
しが行なわれる。このアレイアクティブサイクルにおい
ては、外部クロック信号Ｋの立上がりエッジで、チップ
セレクト信号Ｅ＃、リフレッシュ指示信号ＲＥＦ＃およ
びコマンドレジスタ信号ＣＲ＃が“Ｈ”に設定され、ア
ウトプットイネーブル信号Ｇ＃がこのサイクル中“Ｈ”
に固定される。キャッシュヒット信号ＣＨ＃、キャッシ
ュ禁止信号ＣＩ＃、ライトイネーブル信号Ｗ＃の状態は
任意である。このアレイアクティブサイクルにおいて
は、外部入力データＤの状態は任意であるが、外部出力
データＱはハイインピーダンスとなる。
【０３６３】Ｎｏ．７ＱＴ：トランスペアレント出力モ
ードを伴うアレイアクティブサイクル この図７５に示すトランスペアレント出力モードにおけ
るアレイアクティブサイクルの指定においては、各制御
信号Ｅ＃、ＣＨ＃、ＣＩ＃、ＲＥＦ＃、ＣＲ＃およびＷ
＃は図７４に示すアレイアクティブサイクルと同様に設
定される。このトランスペアレント出力モードにおける
アレイアクティブサイクルでは、アウトプットイネーブ
ル信号Ｇ＃が“Ｌ”と設定されることにより出力バッフ
ァが活性化され、有効データが出力される。このトラン
スペアレント出力モードにおけるアレイアクティブサイ
クルにおいては、図７３に示すアレイリードサイクルに
おいて設定されたアレイアドレスＡａに対応するＤＲＡ
Ｍセルのデータが出力される
【０３６４】Ｎｏ．７ＱＬ：ラッチ出力モードでのアレ
イアクティブサイクル 図７６に示すラッチ出力モードでのアレイアクティブサ
イクルにおける各制御信号のタイミング状態は図７５に
示すものと同じである。ラッチ出力モードでのアレイア
クティブサイクルにおいては、それまで“Ｈ”に保持さ
れていたアウトプットイネーブル信号Ｇ＃が“Ｌ”へ立
下がると、まず、前回のアクセスサイクル（キャッシュ
アクセスサイクルでもアレイアクセスサイクルのいずれ
でもよい）で読出されたデータ（出力レジスタにラッチ
されている）がまず出力され、続いて今回のアレイアク
セスサイクルで読出されたデータが出力される。
【０３６５】Ｎｏ．７ＱＲ：レジスタ出力モードでのア
レイアクティブサイクル 図７７に示すレジスタ出力モードでのアレイアクティブ
サイクルにおける各制御信号の状態は、図７５および図
７６に示すものと同じである。このラッチ出力モードで
のアレイアクティブサイクルにおいては、それまで
“Ｈ”に保持されていたアウトプットイネーブル信号Ｇ
＃を“Ｌ”に立下げると、外部書込みデータＤがハイイ
ンピーダンス状態となり、外部出力データＱとして前回
のアクセスサイクルで読出されたデータが出力される。
このラッチ出力モードのアレイアクセスサイクルにおい
て、次のクロックサイクルでアウトプットイネーブル信
号Ｇ＃が“Ｈ”から“Ｌ”に立下げられると今回のアレ
イアクセスサイクルで読出されたデータが出力される。
【０３６６】この図７３ないし図７７に示すサイクルを
組合わせることによりアレイから外部アドレスに従った
出力データＱが得られる。
【０３６７】図７８はトランスペアレント出力モードに
おいてアレイからデータを読出す際に実行されるサイク
ルの全体を示す図である。図７８において、タイミング
図の上に丸印で示す数字は前述の各サイクルの説明にお
いて付した番号を表わしている。
【０３６８】まずトランスペアレント出力モードにおけ
るアレイリード動作においては、図７３に示すアレイリ
ードサイクル（Ｎｏ．６）が実行される。このサイクル
Ｎｏ．６によりアレイアドレスＡａがそれぞれ外部クロ
ック信号Ｋの立上がりエッジで行アドレスおよび列アド
レスとして順に取込まれる。次いで図７４に示すアレイ
アクティブサイクルが所定回数実行され、ＤＲＡＭアレ
イにおける行および列の選択動作が行なわれる。最後
に、図７５に示すサイクルＮｏ．７ＱＴを実行し、出力
イネーブル信号Ｇ＃を“Ｌ”に立下げることにより、無
効データが出力された後有効データが出力される。この
場合のアクセス時間ｔＫＨＡＡは通常のＤＲＡＭのアク
セス時間と同程度となる。
【０３６９】図７９はラッチ出力モードにおいてアレイ
からデータをリードする際に行なわれるサイクルの全体
を示す図である。このラッチ出力モードにおけるアレイ
リード動作においても、図７８に示すトランスペアレン
ト出力モードにおけるアレイリード動作と同様、まず図
７３に示すアレイリードサイクル（Ｎｏ．６）が行なわ
れ、アレイからデータを読出すモードの設定が行なわれ
る。このアレイリードサイクル（サイクルＮｏ．６）に
よりアレイアドレスＡａがラッチされた後、図７４に示
すアレイアクティブサイクル（サイクルＮｏ．７）が所
定回数行なわれる。このアレイアクティブサイクル（サ
イクルＮｏ．７）の後、図７５に示すラッチ出力モード
でのアレイアクティブサイクル（サイクルＮｏ．７Ｑ
Ｌ）が行なわれる。このサイクルＮｏ．７ＱＬにおいて
それまで“Ｈ”に設定されていたアウトプットイネーブ
ル信号Ｇ＃を“Ｌ”へ立下げると、前回のアクセスによ
り読出されたデータが出力された後、今回のアレイリー
ドサイクルでアクセス要求されたメモリセルのデータが
出力される。このときのアクセス時間ｔＫＨＡＡは、外
部クロック信号Ｋの第１回目の立上がりエッジから今回
のアレイアクセスサイクルでアクセス要求されたメモリ
セルデータ（Ｖａｌｉｄ）が出力されるまでに要する時
間である。
【０３７０】図８０はレジスタ出力モードにおいてアレ
イからデータをリードする際に行なわれるサイクルの全
体を示す図である。図８０において、まずサイクルＮ
ｏ．６の実行により、アレイリードモードの設定が行な
われ、かつ外部クロック信号Ｋの立上がりエッジでアレ
イアドレスＡａがそれぞれ行アドレスおよび列アドレス
として時分割的にラッチされる。続いて、サイクルＮ
ｏ．７のアレイアクティブサイクルが所定回数行なわれ
た後、サイクルＮｏ．７ＱＲのアレイアクティブサイク
ルが行なわれる。このサイクルＮｏ．７ＱＲにおいてア
ウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がりかつ
外部クロック信号Ｋの立上がった後、時間ｔＫＨＡ経過
後または時間ｔＧＬＡ経過後の遅い方のタイミングで前
回のサイクルで読出されたデータが出力データＱとして
出力される。このときのアクセス時間ｔＫＨＡＡはサイ
クルＮｏ．６において外部クロック信号Ｋが１回目の立
上がりエッジから有効データが出力されるまでの時間で
ある。
【０３７１】ＤＲＡＭセルは定期的にリフレッシュする
必要がある。このリフレッシュ動作の設定は外部からの
リフレッシュ指示信号ＲＥＦ＃により行なわれる。この
リフレッシュ時においては、ＣＤＲＡＭ内では、このリ
フレッシュ指示信号ＲＥＦ＃に応答してリフレッシュア
ドレスカウンタ（図２のカウンタ回路２９３参照）から
リフレッシュアドレスが発生され、このリフレッシュア
ドレスに従って自動的にＤＲＡＭセルのリフレッシュが
行なわれる。このようなオートリフレッシュ機能を備え
るＤＲＡＭは従来からＤＲＡＭ分野において知られてい
る。以下、このリフレッシュを行なうための信号のタイ
ミングについて説明する。
【０３７２】Ｎｏ．８：リフレッシュサイクル 図８１はリフレッシュサイクルの信号タイミングを示す
図である。図８１に示すように、外部クロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃およびリフレ
ッシュ指示信号ＲＥＦ＃をそれぞれ“Ｈ”および“Ｌ”
と設定することによりＤＲＡＭのリフレッシュモードが
設定される。外部クロック信号Ｋの立上がりエッジでチ
ップセレクト信号Ｅ＃を“Ｈ”、リフレッシュ指示信号
ＲＥＦ＃を“Ｈ”と設定すれば、このＤＲＡＭのリフレ
ッシュが停止される。このオートリフレッシュサイクル
においては、他の制御信号ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ
＃の状態は任意であり、またアウトプットイネーブル信
号Ｇ＃は“Ｈ”に設定される。したがってこのとき、キ
ャッシュアドレスＡｃおよびアレイアドレスＡａの状態
は任意であり、また外部入力データＤの状態も任意であ
り、外部出力データＱはハイインピーダンス状態に設定
される。
【０３７３】リフレッシュ動作はＤＲＡＭに対してのみ
行なわれる。ＳＲＡＭは何らリフレッシュをする必要が
ない。したがってこのリフレッシュ期間中にＳＲＡＭキ
ャッシュへアクセスすることが可能である。
【０３７４】以下、このリフレッシュとキャッシュアク
セスとを同時に行なうサイクルのタイミングについて説
明する。
【０３７５】Ｎｏ．８Ｗ：キャッシュヒットライトを伴
うリフレッシュサイクル このサイクルＮｏ．８Ｗにおいては、ＤＲＡＭにおける
リフレッシュと平行して、キャッシュヒットが発生した
ときに対応のＳＲＡＭセルへのデータの書込みが行なわ
れる。このキャッシュヒットライトを伴うリフレッシュ
サイクルの設定は図８２に示すように、外部クロック信
号Ｋの立上がりエッジにおいて、チップセレクト信号Ｅ
＃、キャッシュヒット信号ＣＨ＃、リフレッシュ指示信
号ＲＥＦ＃、ライトイネーブル信号Ｗ＃を“Ｌ”に設定
し、キャッシュ禁止信号ＣＩ＃およびアウトプットイネ
ーブル信号Ｇ＃を“Ｈ”に設定することにより行なわれ
る。これによりキャッシュヒットライトサイクルが設定
されかつリフレッシュサイクルが設定される。
【０３７６】キャッシュ（ＳＲＡＭ）においては、この
キャッシュヒット指示信号ＣＨ＃とライトイネーブル信
号Ｗ＃の活性状態に応答して、外部クロック信号Ｋの立
上がりエッジで外部からの書込みデータＤを取込み対応
のＳＲＡＭセル位置へ書込む。ＤＲＡＭにおいては、リ
フレッシュ指示信号ＲＥＦ＃により内部のリフレッシュ
アドレスカウンタが起動され、このカウンタからのリフ
レッシュアドレスに従ってリフレッシュが行なわれる。
【０３７７】外部クロック信号Ｋの立上がりエッジにお
いて、リフレッシュ指示信号ＲＥＦ＃を“Ｈ”とすれ
ば、単に図６６に示すキャッシュヒットライトサイクル
（サイクルＮｏ．１）が行なわれるだけであり、ＤＲＡ
Ｍのリフレッシュは停止される。
【０３７８】Ｎｏ．８ＲＴ：トランスペアレント出力モ
ードにおけるキャッシュヒットリードを伴うリフレッシ
ュサイクル このサイクルＮｏ．８ＲＴにおいては、トランスペアレ
ント出力モードに従ってキャッシュヒットリードが行な
われるとともに、ＤＲＡＭにおいてオートリフレッシュ
が行なわれる。このサイクルＮｏ．８の設定は、図８３
に示すように、外部クロック信号Ｋの立上がりエッジ
で、チップセレクト信号Ｅ＃、キャッシュヒット信号Ｃ
Ｈ＃、およびリフレッシュ指示信号ＲＥＦ＃を“Ｌ”に
設定しかつキャッシュ禁止信号ＣＩ＃、コマンドレジス
タ信号ＣＲ＃およびライトイネーブル信号Ｗ＃を“Ｈ”
に設定することにより行なわれる。ＳＲＡＭキャッシュ
においては、このキャッシュヒットリード指示に応答し
て、外部クロック信号Ｋの立上がりエッジでキャッシュ
アドレスＡｃを取込み対応のＳＲＡＭセルを選択する。
アウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がる
と、所定時間経過後有効出力データＱが出力される。
【０３７９】ＤＲＡＭにおいては、リフレッシュ指示信
号ＲＥＦ＃に応答してオートリフレッシュが行なわれ
る。このキャッシュヒットリードを伴うリフレッシュサ
イクルにおいて外部クロック信号Ｋの立上がりエッジで
リフレッシュ指示信号ＲＥＦ＃を“Ｈ”に設定すれば、
このリフレッシュ指示信号ＲＥＦ＃に応答して行なわれ
るオートリフレッシュが停止される。したがってこの場
合には、図６７に示すサイクルＮｏ．２Ｔと同じトラン
スペアレント出力モードにおけるキャッシュヒットリー
ドサイクルが行なわれる。
【０３８０】Ｎｏ．８ＲＬ：ラッチ出力モードのキャッ
シュヒットリードを伴うリフレッシュサイクル 図８４に示すサイクルＮｏ．８ＲＬにおいては、ラッチ
出力モードによるキャッシュヒットリードが行なわれる
とともにＤＲＡＭのオートリフレッシュが行なわれる。
各制御信号のタイミング条件は図８２および８３に示す
ものと同様である。このラッチ出力モードにおいては、
キャッシュヒットが生じた場合、アウトプットイネーブ
ル信号Ｇ＃が“Ｌ”に立下がった後、まず前回のサイク
ルでアクセスされたデータが出力され続いて今回のサイ
クルでアクセスされたデータが出力される。
【０３８１】Ｎｏ．８ＲＲ：レジスタ出力モードのキャ
ッシュヒットリードサイクルを伴うリフレッシュサイク
ル この図８５に示すサイクルＮｏ．８ＲＲにおいては、レ
ジスタ出力モードでのキャッシュヒットリードサイクル
に従ってデータの読出しが行なわれるとともに、ＤＲＡ
Ｍにおいてもオートリフレッシュが行なわれる。各制御
信号のタイミング条件は図８２および図８３に示すもの
と同様であり、ヒットリードとオートリフレッシュが行
なわれる。このサイクルＮｏ．８ＲＲにおいては、アウ
トプットイネーブル信号Ｇ＃が“Ｌ”へ立下がると前回
のサイクルにおいて選択された出力データが出力され
る。この後一旦アウトプットイネーブル信号Ｇ＃を
“Ｈ”に立上げ、続いて次のクロックサイクルでアウト
プットイネーブル信号Ｇ＃を“Ｌ”へ立下げると今回の
サイクルで選択されたＳＲＡＭセルのデータが出力され
る。
【０３８２】ＣＤＲＡＭのトランスペアレント出力モー
ド、ラッチ出力モード、レジスタ出力モード、マスクト
ライトモード、Ｄ／Ｑ分離モードはコマンドレジスタに
所望の特殊機能を設定するコマンドをセットすることに
より実現される。次にこのコマンドレジスタにコマンド
を設定するための動作サイクルについて説明する。
【０３８３】Ｎｏ．９：コマンドレジスタセットサイク
ル 図８６はコマンドレジスタセットサイクル（サイクルＮ
ｏ．９）における各信号のタイミングを示す図である。
このコマンドレジスタセットサイクルは、外部クロック
信号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃、
キャッシュ禁止信号ＣＩ＃、コマンドレジスタ信号ＣＲ
＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定す
ることにより実現される。このとき、図６２に示すよう
に、コマンドレジスタのうちの４つのレジスタＷＲ０〜
ＷＲ３のいずれかが選択される。出力モードの設定では
コマンドレジスタＷＲ０が選択され、かつそのときの入
力データＤの組合わせにより出力モードの内容が選択さ
れる。このため外部クロック信号Ｋの立上がりエッジで
コマンドアドレスＡｒと外部書込みデータＤが有効とさ
れてラッチされる。コマンドアドレスＡｒの２ビットＡ
ｒ０およびＡｒ１がともに０（“Ｌ”）のときにコマン
ドレジスタＷＲ０が選択される。４ビットの外部書込み
データＤのうち上位２ビットＤ２（ＤＱ２）およびＤ３
（ＤＱ３）が“０”（“Ｌ”）であり、最下位ビットＤ
０（ＤＱ０）が“０”にあればトランスペアレント出力
モードに設定される。
【０３８４】ラッチ出力モードは、この外部クロック信
号Ｋの立上がりエッジで外部書込みデータＤ０およびＤ
１をそれぞれ“１”（“Ｈ”）および“０”と設定し残
りの２ビットの外部書込みデータＤ２およびＤ３をとも
に“０”と設定することにより選択される。レジスタ出
力モードは、外部クロック信号Ｋの立上がりエッジでコ
マンドアドレスＡｒ０およびＡｒ１をともに“０”に設
定しかつ外部書込みデータＤ０およびＤ１（ＤＱ０およ
びＤＱ１）をともに“１”に設定しかつ外部書込みデー
タＤ２およびＤ３（ＤＱ２およびＤＱ３）をともに
“０”と設定することにより選択される。
【０３８５】なお図６２に示すコマンドレジスタの構成
においては８つのレジスタが設けられており、８種類の
特殊モードを設定することが可能である。マスクトライ
トモードを設定するためのコマンドレジスタＲＲ０およ
びＤ／Ｑ分離モードを設定するためのレジスタＲＲ１を
選択するためには、この図８６に示すタイミング図にお
いて外部クロック信号Ｋの立上がりエッジでライトイネ
ーブル信号Ｗ＃を“Ｈ”に設定する。このときのコマン
ドアドレスＡｒの値によりそれぞれ所望のモードが選択
される。
【０３８６】図８７はキャッシュミス（ミスヒット）時
のＣＤＲＡＭの状態遷移を示す図である。図８７（Ａ）
には状態遷移のフローを示し、図８７（Ｂ）には各サイ
クル間の状態遷移を示す。この図８７において、各サイ
クルをサイクル番号で示す。
【０３８７】図８７において、キャッシュミス発生時に
は、最初に図７０に示すコピーバックサイクル（サイク
ルＮｏ．３）が行なわれる。これによりＳＲＡＭからＤ
ＲＡＭへのデータ転送モードが設定される。その後図７
４に示すアレイアクセスサイクル（サイクルＮｏ．７）
がｎ（ｎ＝（ｔａ／ｔｋ）−１）回繰り返される。ここ
でｔａはＤＲＡＭのサイクル時間、ｔｋは外部クロック
Ｋのサイクル時間である。このサイクルＮｏ．７をｎ回
繰り返すことにより、ＳＲＡＭからＤＲＡＭへのデータ
ブロックの一括転送が完了する。次いで図７１に示すブ
ロック転送サイクル（サイクルＮｏ．４）が行なわれ
る。これによりＤＲＡＭからＳＲＡＭへのデータ転送モ
ードが設定される。このサイクルＮｏ．４に続いてサイ
クルＮｏ．７をｎ回繰り返すことによりＤＲＡＭからＳ
ＲＡＭへのデータブロックの転送が行なわれる。この
後、ＤＲＡＭは次のアクセスを受けることが可能な状態
とされる。この状態はブロック転送モードと称し、ＣＰ
Ｕはこの後ＳＲＡＭおよびＤＲＡＭいずれへもアクセス
することができる。
【０３８８】サイクルＮｏ．４に続いてアレイアクティ
ブサイクル（サイクルＮｏ．７）をｎ′（ｎ′＝（ｔａ
／２・ｔＫ）−１）回繰り返すと、ＤＲＡＭにおいて
は、まだそのメモリセルへのリストア動作およびＲＡＳ
プリチャージが完了しておらず次のアクセスを受けるこ
とができない。しかしながらＳＲＡＭにおいては、既に
この状態においてはＤＲＡＭからブロックデータの転送
を受けており、何らリストアする必要はなくＳＲＡＭビ
ット線対上のデータは確定状態となっている。ＣＰＵは
この状態でＳＲＡＭへアクセスすることができる。この
状態はキャッシュフィル状態と呼ばれる。このキャッシ
ュフィル状態においては、ＣＰＵはＳＲＡＭへのみアク
セスすることができる。このキャッシュフィルの後に行
なわれるのは図６６に示すキャッシュヒットライトサイ
クル（サイクルＮｏ．１）であるかまたは図６７ないし
図６９に示すキャッシュヒットリードサイクル（サイク
ルＮｏ．２）である。ここで、このキャッシュヒットリ
ードサイクル（サイクルＮｏ．２）はトランスペアレン
ト出力モード、ラッチ出力モードおよびレジスタ出力モ
ードのいずれであってもよい。ヒットライトは各クロッ
クサイクルごとに連続して行なうことができ、またヒッ
トリードサイクルも各クロックサイクルごとに連続して
実行することができる。またヒットリードサイクルから
ヒットライトサイクルへも移行することができる。
【０３８９】図８８はアレイアクセス時の状態遷移を示
す図である。図８８（Ａ）にはアレイアクセスにおける
状態遷移のフローを示し、図８８（Ｂ）には各サイクル
間の状態遷移図を示す。アレイアクセスにはアレイへデ
ータを書込むアレイライトとアレイからデータを読出す
アレイリードとがある。アレイライトにおいては、まず
図６８に示すアレイライトサイクル（サイクルＮｏ．
５）が行なわれる。このサイクルＮｏ．５に続いてサイ
クルＮｏ．７のアレイアクティブサイクルがｎ回繰り返
されることによりＤＲＡＭアレイ内へデータを書込むこ
とができる。
【０３９０】アレイリード時においては図７３に示すア
レイリードサイクル（サイクルＮｏ．６）が行なわれ、
ＤＲＡＭがアクセス可能にされる。このサイクルＮｏ．
６のアレイリードサイクルを行なった後、図７４に示す
アレイアクティブサイクル（サイクルＮｏ．７）をｎ′
回繰り返す。この状態ではまだＤＲＡＭからはデータを
読出すことはできない。このサイクルＮｏ．７に続いて
図７５ないし図７７に示すデータ出力のためのアレイア
クティブサイクル（サイクルＮｏ．７Ｑ）がｎ′＋１回
繰り返される。ここでサイクルＮｏ．７Ｑは、トランス
ペアレント出力のためのアレイアクティブサイクル、ラ
ッチ出力を伴うアレイアクティブサイクルおよびレジス
タ出力を伴うアレイアクティブサイクルのいずれであっ
てもよい。
【０３９１】このサイクルＮｏ．７Ｑにおける最後のサ
イクルにおいて出力イネーブル信号Ｇ＃を“Ｌ”に設定
することによりアレイからデータを読出すことができ
る。このアレイライトとアレイリードでは、サイクルタ
イムが一見したところ異なっているように見えるが、ｎ
＝ｎ′＋１であり、同一のクロックサイクルでアレイへ
データのリード／ライトを行なうことができる。アレイ
ライト動作またはアレイリード動作を行なった後は再び
続いてアレイライトまたはアレイリードを行なうことが
できる。
【０３９２】図８９はリフレッシュ時の状態遷移を示す
図である。図８９（Ａ）はリフレッシュ時の状態遷移の
フローを示し、図８９（Ｂ）はリフレッシュ時の各サイ
クル間の状態遷移を示す。
【０３９３】ＤＲＡＭのオートリフレッシュのみを行な
いＳＲＡＭへのアクセスを行なわないノーマルリフレッ
シュにおいては、まず図８１に示すリフレッシュサイク
ル（サイクルＮｏ．８）が行なわれる。これに続いて図
７４に示すアレイアクティブサイクル（サイクルＮｏ．
７）がｎ回繰り返される。これによりＣＤＲＡＭ内蔵の
リフレッシュカウンタからのリフレッシュアドレスに従
う１回のオートリフレッシュが完了する。
【０３９４】ヒットライトを伴うリフレッシュ時におい
て、まず図８２に示すキャッシュヒットライトを伴うリ
フレッシュサイクル（サイクルＮｏ．８Ｗ）が行なわれ
る。これに続いて、ｎクロックサイクル間はＤＲＡＭの
オートリフレッシュが行なわれている。この間ＣＰＵは
図６６に示すキャッシュヒットライトサイクルをｎ回実
行することができる。
【０３９５】ヒットリードを伴うリフレッシュサイクル
時には図８３ないし図８５に示すキャッシュヒットリー
ドを伴うリフレッシュサイクル（サイクルＮｏ．８Ｒ）
が行なわれる。これによりＤＲＡＭのオートリフレッシ
ュが起動され、ｎクロックサイクル間はＤＲＡＭにおい
てオートリフレッシュが行なわれる。このｎクロックサ
イクル間ＣＰＵはヒットリードを行なうことができる。
ここでサイクルＮｏ．８Ｒは、その出力モードがトラン
スペアレント出力モード、ラッチ出力モードおよびレジ
スタ出力モードのいずれであってもよい。 「第２の実施例」以下に述べる第２の実施例において
は、ピン番号４に与えられる制御信号ＣＩ＃（キャッシ
ュアクセス禁止信号）およびコマンドセット／バースト
イネーブル信号ＣＲ＃／ＢＥ＃はそれぞれ制御信号ＣＣ
ＩおよびＣＣ２として定義される。これらは単に信号の
名称が変わっただけであり、先に述べた第１の実施例と
同様の機能を備える。
【０３９６】図９０は、この第２の実施例に従うＣＤＲ
ＡＭの全体の構成を機能的に示すブロック図である。こ
の図９０に示すＣＤＲＡＭにおいては、図２に示すアド
レスバッファ２５２に代えて、クロックバッファ２５４
からの内部クロック信号ｉｎｔ−Ｋと内部チップイネー
ブル信号Ｅと内部キャッシュヒット指示信号／ＣＨに従
って外部アドレスＡｃ，Ａａの取込み、内部アドレスｉ
ｎｔ−Ａｃおよびｉｎｔ−Ａａを発生するアドレス発生
回路３６０が設けられる。このアドレス発生回路３６０
において、アドレスＡｃおよびＡａを取込むタイミング
を調整することにより、このＣＤＲＡＭ５０００を、低
消費電力モードおよび高速動作モードのいずれの動作に
も設定することができる。
【０３９７】ＤＲＡＭロウデコーダ１０２およびＤＲＡ
Ｍコラムデコーダ１０３へ与えられるＤＲＡＭ内部アド
レス信号ｉｎｔ−Ａａは外部からは行アドレス信号と列
アドレス信号とが時分割して与えられる。アドレス信号
の取込むタイミングを調節することによりＤＲＡＭの動
作速度を調節することができる。アドレス発生回路３６
０は、内部制御信号Ｋ（ｉｎｔ−Ｋ）、内部制御信号Ｅ
および／ＣＨに従って外部からのＤＲＡＭアドレス信号
Ａａの取込むタイミングを調整して内部行アドレス信号
および内部列アドレス信号を発生する。図９１はこのア
ドレス発生回路のうちＤＲＡＭ用の内部アドレス信号ｉ
ｎｔ−Ａａを発生する部分に関連する回路の動作を示す
信号波形図である。以下、図９１を参照してアドレス発
生回路３６０の動作について説明する。
【０３９８】時刻Ｔ１においてクロック信号Ｋの立上が
りエッジで内部制御信号ＥおよびＣＨをそれぞれ“Ｈ”
および“Ｌ”と設定することにより、低消費電流で高速
動作を行なう動作モード（以下、低消費電力モードと称
す）が設定される。このときアドレス発生回路３６０
は、クロック信号Ｋの立上がりエッジに応答して外部ア
ドレス信号Ａａを内部行アドレス信号ｉｎｔ・Ａａｒと
して取込む。次いでクロック信号Ｋの立下がりエッジに
応答して外部アドレス信号Ａａを取込み内部列アドレス
信号ｉｎｔ・Ａａｃを発生する。この動作をより詳細に
説明すると以下のようになる。時刻Ｔ１において外部ク
ロック信号の立上がりエッジで外部アドレス信号Ａａは
アドレス発生回路３６０へはすでに与えられている。こ
のとき、信号，ＥおよびＣＨの状態の組合わせに従って
行アドレス信号を取込むための内部行アドレスストロー
ブ信号／ＲＡＳが発生され、活性状態の“Ｌ”となる。
内部行アドレスストローブ信号／ＲＡＳが“Ｌ”の活性
状態となることにより、アドレス発生回路３６０は外部
アドレス信号Ａａをラッチし、以後持続的に内部行アド
レス信号ｉｎｔ・Ａａｒを発生しＤＲＡＭロウデコーダ
１０２へ与える（時刻Ｔ２）。
【０３９９】時刻Ｔ３において外部クロック信号Ｋの立
下がりエッジで内部行アドレスストローブ信号／ＲＡＳ
が“Ｌ”にあるときには、内部列アドレスストローブ信
号ＣＡＬ，／ＣＡＬが発生される。これに応答して、ア
ドレス発生回路３６０は、外部アドレス信号Ａａを内部
列アドレス信号として取込みラッチし（時刻Ｔ４）、Ｄ
ＲＡＭカラムデコーダ１０３へ与える。
【０４００】図９１に示すようにクロック信号Ｋの単一
パルスでＤＲＡＭ行アドレス信号ｉｎｔ・Ａａｒおよび
ＤＲＡＭ列アドレス信号ｉｎｔ・Ａａｃを取込む構成と
すれば、図９２に示すように、通常のクロック同期型半
導体記憶装置のように外部クロック信号の立上がりエッ
ジでのみ動作を行なう構成に比べてより早くＤＲＡＭを
動作させることができる。
【０４０１】すなわち、図９２に示すように、この低消
費電流モードにおいては時刻ＴＡにおいてＤＲＡＭ用行
アドレス信号および列アドレス信号が取込まれ、この時
点からＤＲＡＭに対する動作が開始される。
【０４０２】一方、従来のクロック同期型半導体記憶装
置のように、すべての動作がクロック信号Ｋの同一のタ
イミング（立上がりエッジ）で決定される場合、ＤＲＡ
Ｍ列アドレス信号の取込みは次のクロック信号Ｋの立上
がりエッジ（時刻ＴＢ）で行なわれることになり、この
列アドレス信号の取込み時点からＤＲＡＭが動作を開始
する。したがって、ＣＤＲＡＭの消費電力を低減するた
めに、ＣＤＲＡＭの動作速度よりも消費電力を重視して
クロック信号Ｋの周期が長くされるかまたは間欠的に発
生される場合においても、通常のクロック同期型半導体
記憶装置の構成に比べてＤＲＡＭの動作開始時点を時刻
ＴＢとＴＡとの間の時間（ＴＢ−ＴＡ）だけ速くするこ
とができる。すなわち、低消費電力モードでも高速動作
することのできるクロック同期型半導体記憶装置を得る
ことができる。
【０４０３】ここで、図９０に示すように、ＣＤＲＡＭ
の内部動作はすべて外部制御信号により制御されてお
り、図９１に示す内部行アドレスストローブ信号／ＲＡ
Ｓおよび内部列アドレスストローブ信号ＣＡＬ，／ＣＡ
Ｌは単にアドレス発生回路３６０においてＤＲＡＭアド
レスを取込むタイミングのみを決定する制御信号であ
る。
【０４０４】またこのとき、低消費電力性の要求に応え
るために外部クロック信号Ｋの周期を長くした状態にお
いて、より一層低消費電力化するために外部クロック信
号Ｋを間欠的に発生させる場合を考える。この場合で
も、内部行アドレスストローブ信号／ＲＡＳを利用して
アドレス発生回路３６０の取込み動作に対しリセットを
かける構成とすることにより、このような間欠動作時に
おいてたとえノイズが発生したとしても誤動作に対して
余裕のあるＣＤＲＡＭを得ることができる。ここで間欠
動作モードとは、クロック信号Ｋの周期を一時的に長く
する場合に、または外部クロック信号Ｋの周期を可変と
することに相当する。次に、外部クロック信号の周期が
長い場合に発生したノイズパルスに対するマージンにつ
いて説明する。
【０４０５】図９３は低消費電力モードと従来の動作モ
ードとの比較を示す図である。低消費電力モードにおい
て外部クロック信号ＫにノイズパルスＮＺが発生し、時
刻ＴＣにおいて外部アドレス信号ＡａがＣＤＲＡＭ内部
に取込まれると、次の時刻ＴＤにおいて外部アドレス信
号Ａａが内部列アドレス信号として取込まれ、時刻ＴＤ
よりＤＲＡＭが動作を開始する。しかしながら、このと
きアドレス発生回路３６０に対して所定時間経過後には
リセットをかける構成とすることによりＤＲＡＭの動作
が自動的に終了するため、ノイズパルスＮＺに対する誤
動作を防止することができる。すなわち、時刻ＴＥａに
おいて外部クロック信号Ｋが立上がったとき、すでにＤ
ＲＡＭの動作は完了してプリチャージ状態に復帰してお
り、この外部クロック信号Ｋの立上がりエッジにおける
各種制御信号の状態の組合わせに応じた動作を行なうこ
とができ、ノイズパルスＮＺの誤動作に対し余裕のある
ＣＤＲＡＭを得ることができる。
【０４０６】一方、ノーマルモードのように外部クロッ
ク信号Ｋの立上がりエッジのみで行アドレス信号と列ア
ドレス信号の取込みを行なう場合、ノイズパルスＮＺの
立上がりエッジ時点ＴＣにおいてノイズパルスに応じて
行アドレス信号が誤って取込まれた場合、次に外部クロ
ック信号Ｋの立上がり時点ＴＥａに達するまでこのＣＤ
ＲＡＭは列アドレス信号の入力待ち状態となる。このと
き、このＣＤＲＡＭは正確な外部クロック信号Ｋが立上
がる時刻ＴＥａにおいてそのときのアドレス信号Ａａを
列アドレス信号として取込み、動作を開始する。このた
め、正確な外部クロック信号Ｋが与えられたときに全く
誤った動作を行なってしまうことになり、低消費電力の
要求に応えるために外部クロック信号Ｋの周期を長くし
たためにノイズに対する余裕がなくなる。
【０４０７】上述のように、アドレス発生回路３６０に
おいてＤＲＡＭ列アドレス信号を取込んでから所定時間
（たとえばＤＲＡＭアレイにおいてセンス動作の完了ま
でに要する時間）経過後にＤＲＡＭをリセットすること
によりこのような外部クロック信号Ｋが間欠的に与えら
れる場合においても耐ノイズ性を改善することができ
る。
【０４０８】図９４は図９０に示すアドレス発生回路３
６０の具体的構成の一例を示す図である。図９４におい
て、アドレス発生回路３６０は、制御信号Ｅ，ＣＨおよ
び外部クロック信号Ｋに応答して内部行アドレスストロ
ーブ信号／ＲＡＳを発生する行アドレスストローブ信号
発生回路２６０１と、行アドレスストローブ信号発生回
路２６０１からの内部行アドレスストローブ信号／ＲＡ
Ｓとクロック信号Ｋとに応答して内部列アドレスストロ
ーブ信号ＣＡＬ，／ＣＡＬを発生する列アドレスストロ
ーブ信号発生回路２６０２と、内部行アドレスストロー
ブ信号／ＲＡＳに応答して外部アドレス信号Ａａを取込
み内部行アドレス信号を発生する行アドレスラッチ２６
０３と、内部行アドレスストローブ信号／ＲＡＳと内部
列アドレスストローブ信号ＣＡＬ，／ＣＡＬに応答して
外部アドレス信号Ａａを取込み内部列アドレス信号を発
生する列アドレスラッチ２６０４と、内部行アドレスス
トローブ信号／ＲＡＳに応答して所定時間経過後（たと
えばＤＲＡＭの活性状態期間）にリセット信号を発生し
て行アドレスストローブ信号発生回路２６０１へ与える
リセット信号発生回路２６０５を含む。ここで、外部ク
ロック信号Ｋと内部クロック信号ｉｎｔ−Ｋは実質的に
同一の信号であり、以下の説明では内部クロック信号を
単に符号Ｋで示す。
【０４０９】行アドレスストローブ信号発生回路２６０
１は、（内部）クロック信号Ｋの立上がりエッジで制御
信号Ｅが“Ｈ”にありかつ制御信号ＣＨが“Ｌ”にある
ときに内部行アドレスストローブ信号／ＲＡＳを発生す
る。列アドレスストローブ信号発生回路２６０２は、外
部クロック信号Ｋの降下エッジに応答して内部列アドレ
スストローブ信号ＣＡＬ，／ＣＡＬを発生する。列アド
レスストローブ信号発生回路２６０２は、内部行アドレ
スストローブ信号／ＲＡＳが不活性状態の“Ｈ”に立上
がったときにリセット状態とされる。
【０４１０】行アドレスラッチ２６０３は、内部行アド
レスストローブ信号／ＲＡＳが“Ｌ”になったときラッ
チ状態となり、外部アドレス信号Ａａの状態にかかわら
ずラッチした信号を持続的に内部行アドレス信号として
出力する。
【０４１１】列アドレスラッチ２６０４は、内部行アド
レスストローブ信号／ＲＡＳに応答して外部アドレスＡ
ａを取込み、列アドレスストローブ信号ＣＡＬ，／ＣＡ
Ｌに応答して与えられたアドレス信号を持続的に内部列
アドレス信号として出力する。この図９４に示すアドレ
ス発生回路はＤＲＡＭアドレスに関連する部分である。
ＳＲＡＭアレイへアクセスするキャッシュヒット時にお
いては行アドレス信号と列アドレス信号とがＳＲＡＭア
ドレス発生回路（図示せず）へ同時に与えられるため、
そこでは、外部クロック信号の同一のタイミングで行ア
ドレス信号と列アドレス信号とが取込まれる。この図９
４に示すアドレス信号発生回路の動作は先に図９１に示
す信号波形図を参照して説明したものと同様であり、そ
の説明は繰返さない。次に図９４に示す各回路の具体的
構成について説明する。
【０４１２】図９５は図９４に示す行アドレスストロー
ブ信号発生回路２６０１の具体的構成を示す図である。
図９５において行アドレスストローブ信号発生回路２６
０１は、クロック信号Ｋと制御信号Ｅおよび制御信号／
ＣＨ（信号ＣＨの反転信号）を受けるＡＮＤ回路２６１
０と、ＡＮＤ回路２６１０の出力をその一方入力に受
け、フリップフロップ（ＦＦ）２６１２のＱ出力をその
他方入力に受けるＯＲ回路２６１１とを含む。フリップ
フロップ２６１２はＯＲ回路２６１１の出力を受けるセ
ット入力Ｓと図９４に示すリセット信号発生回路２６０
５からのリセット信号ＲＳを受けるリセット入力Ｒと、
Ｑ出力および／Ｑ出力を含む。このＱ出力と／Ｑ出力と
は互いに相補な信号を出力する。
【０４１３】フリップフロップ２６１２の／Ｑ出力から
内部行アドレスストローブ信号／ＲＡＳが発生される。
フリップフロップ２６１２は、通常、２つのＮＯＲ回路
をたすきがけした回路構成を備える。フリップフロップ
はセット入力Ｓに“Ｈ”の信号が与えられた場合にセッ
ト状態となり、／Ｑ出力から“Ｌ”の信号を出力する。
リセット入力Ｒに“Ｈ”の信号が与えられた場合にはリ
セット状態となり、／Ｑ出力からの信号は“Ｈ”とな
る。次に図９５に示す行アドレスストローブ信号発生回
路２６０１の動作について図９１に示す動作波形図を参
照して説明する。
【０４１４】クロック信号Ｋが“Ｈ”に立上がるときに
制御信号Ｅが“Ｈ”、制御信号ＣＨが“Ｌ”にあれば、
ＡＮＤ回路２６１０の出力は“Ｈ”となる。それによ
り、ＯＲ回路２６１１の出力が“Ｈ”に立上がり、フリ
ップフロップ２６１２をセット状態とする。フリップフ
ロップ２６１２がセット状態となり、このフリップフロ
ップ２６１２の／Ｑ出力から出力される内部行アドレス
ストローブ信号／ＲＡＳが“Ｌ”に立下がる。このと
き、フリップフロップ２６１２のＱ出力は“Ｈ”とな
り、ＯＲ回路２６１１の出力は“Ｈ”となる。内部行ア
ドレスストローブ信号／ＲＡＳが発生されてから所定時
間が経過するとリセット信号発生回路２６０５（図９４
参照）からリセット信号ＲＳが発生され、フリップフロ
ップ２６１２がリセット状態とされ、行アドレスストロ
ーブ信号／ＲＡＳが“Ｈ”に立上がる。これにより行ア
ドレス発生回路３６０は次のアドレスを受入れることが
できる状態となる。
【０４１５】ここで、フリップフロップ２６１２が通常
のＮＯＲゲートをたすきがけした回路構成を備える場
合、セット入力Ｓに“Ｈ”の信号が与えられているとき
に“Ｈ”のリセット信号ＲＳが与えられると、通常、こ
のときＱ出力および／Ｑ出力はともに“Ｌ”となる。こ
のときフリップフロップ２６１２のＱ出力がＯＲ回路６
１１の一方入力に与えられているため、ＯＲ回路２６１
１の出力が“Ｌ”となる。リセット信号ＲＳが適当なパ
ルス幅を有していれば、フリップフロップ２６１２は安
定なリセット状態となる。このとき、確実にフリップフ
ロップ２６１２を動作させるために、フリップフロップ
２６１２のＱ出力が“Ｈ”になったときにワンショット
のパルス信号を発生し、このワンショットのパルス信号
をＯＲ回路２６１１へ与えるように構成してもよい。ま
た、ＡＮＤ回路２６１０の出力に応答して適当なパルス
幅を有するワンショットのパルスを発生する回路を設
け、このワンショットのパルス発生回路からのパルスを
フリップフロップ２６１２のセット入力へ与える構成と
してもよい。
【０４１６】図９６は図９４に示す列アドレスストロー
ブ信号発生回路２６０２の具体的構成の一例を示す図で
ある。図９６において、列アドレスストローブ信号発生
回路２６０２は、クロック信号Ｋをその一方入力に受け
るＡＮＤ回路２６２１と、内部行アドレスストローブ信
号／ＲＡＳを受けるインバータ回路２６２２と、ＡＮＤ
回路２６２１の出力を受けるセット入力／Ｓと、インバ
ータ回路２６２２の出力を受けるリセット入力／Ｒと、
Ｑ出力および／Ｑ出力を有するフリップフロップ２６２
３とを含む。ＡＮＤ回路２６２１の他方入力へはフリッ
プフロップ２６２３の／Ｑ出力が与えられる。列アドレ
スストローブ信号／ＣＡＬはフリップフロップ２６２３
の／Ｑ出力から発生され、列アドレスストローブ信号Ｃ
ＡＬはフリップフロップ２６２３の／Ｑ出力を受けるイ
ンバータ回路２６２４から発生される。
【０４１７】フリップフロップ２６２３は、２つのＮＡ
ＮＤ回路をたすきがけした構成を備え、そのセット入力
／Ｓに“Ｌ”の信号が与えられたときにセット状態とな
り、そのリセット入力／Ｒに“Ｌ”の信号が与えられた
場合にリセット状態となる。次に動作について説明す
る。
【０４１８】フリップフロップ２６２３は今リセット状
態にある。このときフリップフロップ２６２３の／Ｑ出
力は“Ｈ”にあり、クロック信号Ｋの立上がりに応答し
てＡＮＤ回路２６２１の出力が“Ｈ”にある。クロック
信号Ｋが“Ｌ”に立下がると、ＡＮＤ回路２６２１の出
力が“Ｌ”に立下がり、フリップフロップ２６２３がセ
ット状態となり、その／Ｑ出力からの列アドレスストロ
ーブ信号／ＣＡＬが“Ｌ”となり、インバータ回路６２
４からの列アドレスストローブ信号ＣＡＬが“Ｈ”とな
る。一方、行アドレスストローブ信号／ＲＡＳはクロッ
ク信号Ｋの立上がりに応答して“Ｌ”となり、インバー
タ回路６２２の出力は“Ｈ”となる。
【０４１９】所定時間が経過すると、内部行アドレスス
トローブ信号／ＲＡＳが“Ｌ”から“Ｈ”へ立上がり、
インバータ回路２６２２の出力が“Ｌ”へ立下がる。こ
れによりフリップフロップ２６２３がリセット状態とさ
れ、列アドレスストローブ信号／ＣＡＬが“Ｈ”、列ア
ドレスストローブ信号ＣＡＬが“Ｌ”となる。
【０４２０】このとき、フリップフロップ２６２３のセ
ット入力／Ｓおよびリセット入力／Ｒヘの信号はともに
“Ｌ”となることも考えられるが、強制的にフリップフ
ロップ２６２３の／Ｑ出力をリセットする構成を設けて
おけばこのような状態は防止することができる。このと
きフリップフロップ２６２３のＱ出力を併せてセットす
る回路構成を設けておけばよい。
【０４２１】また単純に、この構成に代えて、クロック
信号Ｋの立下がりに応答して所定のパルス幅を有するワ
ンショットのパルス信号を発生してフリップフロップ２
６２３のセット入力／Ｓへ与える構成を用いてもよい。
このとき、この発生されるワンショットのパルス信号は
“Ｈ”から“Ｌ”へ立下がるパルス信号である。
【０４２２】図９７は図９４に示す行アドレスラッチ２
６０３の具体的構成の一例を示す図である。図９７にお
いて、行アドレスラッチ２６０３は、外部アドレス信号
Ａａを受けるインバータ回路２６３１と、インバータ回
路２６３１の出力を受けるクロックトインバータ２６３
２と、クロックトインバータ２６３２の出力を受けるイ
ンバータ回路２６３３と、インバータ回路２６３３の出
力を受けるクロックトインバータ２６３４を含む。
【０４２３】クロックトインバータ２６３２は、内部行
アドレスストローブ信号ＲＡＳおよび／ＲＡＳによりそ
の動作が制御される。内部行アドレスストローブ信号Ｒ
ＡＳが“Ｈ”にありかつ内部行アドレスストローブ信号
／ＲＡＳが“Ｌ”にあるとき、クロックトインバータ２
６３２は、不活性状態の出力ハイインピーダンス状態と
なる。内部行アドレスストローブ信号ＲＡＳが“Ｌ”に
あり、内部行アドレスストローブ信号／ＲＡＳが“Ｈ”
にあるときクロックトインバータ２６３２は活性状態と
なり、インバータ回路２６３１の出力を反転してノード
Ｎ１０へ伝達する。
【０４２４】クロックトインバータ２６３４は、内部行
アドレスストローブ信号／ＲＡＳが“Ｌ”にあり、内部
行アドレスストローブ信号ＲＡＳが“Ｈ”にあるときに
活性状態となり、インバータとして機能する。内部行ア
ドレスストローブ信号ＲＡＳが“Ｌ”にあり、内部行ア
ドレスストローブ信号／ＲＡＳが“Ｈ”にあるとき、ク
ロックトインバータ２６３４は不活性状態の出力ハイイ
ンピーダンス状態となる。したがって、クロックトイン
バータ２６３４が活性状態となったとき、インバータ回
路２６３３とクロックトインバータ２６３４がラッチ回
路を構成し、ノードＮ１０に現われている信号電位を持
続的に出力する。ノードＮ１０から内部行アドレス信号
ｉｎｔ・Ａｒａが発生される。次に動作について説明す
る。
【０４２５】内部行アドレスストローブ信号／ＲＡＳが
不活性状態の“Ｈ”にあるとき、クロックトインバータ
２６３２はインバータとして機能する。一方このとき、
クロックトインバータ２６３４は出力ハイインピーダン
ス状態である。したがって、このときにはノードＮ１０
へは外部からのアドレス信号Ａａが伝達される。内部行
アドレスストローブ信号／ＲＡＳが“Ｌ”に立下がる
と、クロックトインバータ２６３２が出力ハイインピー
ダンス状態となり、クロックトイインバータ２６３４が
活性化されてインバータとして機能する。この状態で
は、内部行アドレスストローブ信号／ＲＡＳが与えられ
た時点においてノードＮ１０へ現われていた信号電位が
インバータ回路２６３３およびクロックトインバータ２
６３４によりラッチされ、内部行アドレス信号ｉｎｔ・
Ａｒａとして持続的に出力される。
【０４２６】図９８は図９４に示す列アドレスラッチ２
６０４の具体的構成の一例を示す図である。図９８にお
いて、列アドレスラッチ２６０４は、外部アドレス信号
Ａａをその一方入力に受け、内部行アドレスストローブ
信号／ＲＡＳをその他方入力に受けるＮＯＲ回路２６４
１と、ＮＯＲ回路２６４１の出力を受けるクロックトイ
ンバータ２６４２と、クロックトインバータ２６４２の
出力を受けるインバータ回路２６４３と、インバータ２
６４３の出力を受けるクロックトインバータ２６４４を
含む。
【０４２７】クロックトインバータ２６４２は、内部列
アドレスストローブ信号ＣＡＬが“Ｌ”、内部列アドレ
スストローブ信号／ＣＡＬが“Ｈ”のときに活性化され
インバータとして機能する。内部列アドレスストローブ
信号ＣＡＬが“Ｈ”、内列アドレスストローブ信号／Ｃ
ＡＬが“Ｈ”のときクロックトインバータ２６４２は不
活性状態となり、出力ハイインピーダンス状態となる。
クロックトインバータ２６４４は、内部列アドレススト
ローブ信号／ＣＡＬが“Ｌ”にあり内部列アドレススト
ローブ信号ＣＡＬが“Ｈ”のときに活性状態となり、イ
ンバータとして機能する。クロックトインバータ２６４
４は、また内部列アドレスストローブ信号ＣＡＬが
“Ｌ”にあり内部列アドレスストローブ信号／ＣＡＬが
“Ｈ”のときに不活性状態となり、出力ハイインピーダ
ンス状態となる。クロックトインバータ２６４４が活性
状態のときに、インバータ回路２６４３とクロックトイ
ンバータ２６４４はラッチ回路を構成し、ノードＮ２０
に現われた信号電位をラッチする。ノードＮ２０から内
部列アドレス信号ｉｎｔ・Ａｒｃが発生される。次に動
作について説明する。
【０４２８】内部行アドレスストローブ信号／ＲＡＳが
“Ｈ”のときに、ＮＯＲ回路２６４１の出力は“Ｌ”で
ある。このときまだ内部列アドレスストローブＣＡＬ，
／ＣＡＬは発生されていないため、クロックトインバー
タ２６４２はインバータとして機能し、ノードＮ２０へ
“Ｈ”の信号を伝達する。
【０４２９】内部ロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”に立下がると、ＮＯＲ回路２６４１はインバー
タとして機能する。このとき、ＮＯＲ回路２６４１は外
部アドレス信号Ａａを反転した信号を出力する。内部ロ
ウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がっ
て所定時間経過した後、内部列アドレスストローブ信号
ＣＡＬ，／ＣＡＬが発生され、クロックトインバータ２
６４２が出力ハイインピーダンス状態となり、一方クロ
ックトインバータ２６４４が活性化されてインバータと
して機能する。これにより内部列アドレスストローブ信
号ＣＡＬ，／ＣＡＬが発生されたときにノードＮ２０へ
現われていた信号電位が内部列アドレス信号ｉｎｔ・Ａ
ｒｃとして持続的に出力される。
【０４３０】なお、図９７および図９８に示す構成は外
部アドレス信号Ａａのうちの１ビットに関連する部分の
構成を示しており、各外部アドレス信号Ａａの各ビット
に対応して図９７および図９８に示す回路が設けられ
る。
【０４３１】また図９４に示すリセット信号発生回路２
６０５は、内部行アドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がったことを検出して所定時間経過した後
にリセットパルスＲＳを発生する構成であればどのよう
な回路構成であってもよい。行アドレスストローブ信号
／ＲＡＳを遅延させる回路と、この遅延回路出力に応答
してワンショットのパルス信号を発生する回路構成であ
ればこのリセット信号発生回路は容易に実現することが
できる。
【０４３２】また、このリセット信号発生回路２６０５
は、図９０に示すＤＲＡＭアレイ駆動回路２６０から発
生される構成であってもよい。このとき、ＤＲＡＭアレ
イ駆動回路２６０は、ＤＲＡＭアレイの行選択動作に関
連する部分の回路を活性化する信号を発生しており、こ
の行選択に関連する部分の回路が完了した時点でリセッ
トパルスを発生する回路構成とすればよい。たとえば、
ＤＲＡＭアレイ１０１におけるセンス動作を行なうため
のセンスアンプ活性化信号が発生されて所定時間経過し
た後にリセットパルスＲＳが発生される構成を用いるこ
とができる。
【０４３３】次に、ＣＤＲＡＭを使用目的に応じてその
動作モードすなわち、高速動作および低消費電力動作モ
ードのいずれかに設定する構成について説明する。モー
ド設定にはコマンドレジスタが用いられる。図９９に示
すように、レジスタＷＲ０選択時におけるデータ入力ピ
ンＤＱ３（Ｄ３）およびＤＱ２（Ｄ２）のデータの値に
よりＣＤＲＡＭの動作モードが設定される。
【０４３４】ＤＱ３（Ｄ３）およびＤＱ２（Ｄ２）をと
もに“０”とすると第１の高速モードが指定される。Ｄ
Ｑ３（Ｄ３）およびＤＱ２（Ｄ２）を“０”および
“１”とすることにより低消費電力動作モードが指定さ
れる。ＤＱ３（Ｄ３）およびＤＱ２（Ｄ２）を“１”お
よび“０”と設定すれば、第２の高速動作モードが指定
される。ここで、レジスタＷＲ０設定時に入力端子をＤ
Ｑ（Ｄ）のように示しているのは、レジスタＲＲ１によ
りＤＱ分離モードが指定されているかまたはレジスタＲ
Ｒ０によりマスクトライトモードが選択されているかに
応じて、ピンの機能が異なるためである。次に、レジス
タＷＲ０のデータＤＱ３（Ｄ３）およびＤＱ２（Ｄ２）
に与えられたデータＡＢにより実現される動作モードに
ついて説明する。
【０４３５】図１００はＣＤＲＡＭの高速動作モードを
示す図である。第１の高速動作モードはレジスタＷＲ０
の上位２ビットのデータＡＢをともに“０”と設定する
ことにより選択される。この状態においては、クロック
信号Ｋの第１回目のクロック信号Ｋ（＃１）の立上がり
エッジでまず行アドレス信号（ＲＯＷ）が取込まれ、次
いで３番目のクロック信号Ｋ（＃３）の立上がりエッジ
で列アドレス信号（ＣＯＬ）が取込まれる。ＣＤＲＡＭ
の動作はこの３番目のクロック信号＃３の降下エッジか
ら開始される。
【０４３６】第２の高速動作モードは、コマンドレジス
タＷＲ０の上位２ビットのデータＡＢを“１”および
“０”と設定することにより選択される。この第２の高
速動作モードにおいては、１回目のクロック信号Ｋ（＃
１）の立上がりエッジで行アドレス信号（ＲＯＷ）が取
込まれ、次に与えられる２回目のクロック信号Ｋ１（＃
２）の立上がりエッジで列アドレス信号（ＣＯＬ）が取
込まれる。
【０４３７】したがって、ＣＤＲＡＭのキャッシュミス
時等にＤＲＡＭアレイへアクセスするときに、その使用
目的に応じて動作速度を最適な値に設定することができ
る。処理目的に応じて、ＤＲＡＭアレイへのアクセスに
要する時間を最適な値に設定することができ、柔軟なシ
ステム構築が容易となる。
【０４３８】図１０１はＣＤＲＡＭを低消費電力モード
で動作させる際の動作を示す信号波形図である。この低
消費電力モードは図９９に示すコマンドレジスタＷＲ０
の上位２ビットＡＢをそれぞれ“０”および“１”と設
定することにより指定される。この低消費電力モードに
おいては、クロック信号Ｋの立上がりエッジで行アドレ
ス信号（ＲＯＷ）が取込まれ、クロック信号Ｋの立下が
りエッジで列アドレス信号（ＣＯＬ）が取込まれる。こ
の場合、クロック信号Ｋが前述のごとく間欠的に発生さ
れるかまたはこのクロック信号Ｋの周期が一時的に長く
される場合においても、単一パルスで行および列アドレ
ス信号の取込みが行なわれる。クロック周期が長くなっ
た場合でも、単一のクロック信号で行および列アドレス
の信号の取込みを行なうことができる。この列アドレス
信号の取込み後すぐにＤＲＡＭが動作を行なうため、低
消費電力でかつ高速動作をすることのできるＣＤＲＡＭ
を得ることができる。
【０４３９】図１０２は、動作モードに応じて外部アド
レス信号Ａａを取込むタイミングを設定するための回路
構成を示す図である。この図１０２に示す回路構成は図
９４に示す列アドレスストローブ信号発生回路２６０２
として用いられる。すなわち、この図１０２に示す列ア
ドレスストローブ信号発生回路は図８６に示す列アドレ
スストローブ信号発生回路の代わりに用いられる。残り
の回路構成は前述の各回路を用いることができる。図９
２において、列アドレスストローブ信号発生回路２６０
２′は、クロック信号Ｋをその一方入力に受けるＡＮＤ
回路２７０１と、ＡＮＤ回路２７０１の出力をそのセッ
ト入力／Ｓ１に受け、内部行アドレスストローブ信号／
ＲＡＳをインバータ回路２７０９を介してそのリセット
入力／Ｒ１に受けるフリップフロップ２７０２を含む。
フリップフロップ２７０２の出力／Ｑ１はＡＮＤ回路２
７０１の他方入力へ与えられる。フリップフロップ２７
０２は入力／Ｓ１または／Ｒ１に“Ｌ”の信号が与えら
れたときセットまたはリセット状態となる。
【０４４０】回路２６０２′はまた、クロック信号Ｋを
その一方入力に受けるＯＲ回路２７０３と、フリップフ
ロップ２７０２の出力／Ｑ１と内部行アドレスストロー
ブ信号／ＲＡＳとを受けるＯＲ回路２７１０と、ＯＲ回
路２７０３出力を受けるセット入力Ｓ２とＯＲ回路２７
１０の出力を受けるリセット入力Ｒ２を有するフリップ
フロップ２７０４を含む。フリップフロップ２７０４の
出力Ｑ２はＯＲ回路２７０３の他方入力へ与えられる。
フリップフロップ２７０４は、ＯＲ回路２７０３の出力
が“Ｈ”に立上がるときにセット状態となり、ＯＲ回路
２７１０の出力が“Ｈ”に立上がるとリセット状態とな
る。
【０４４１】回路２６０２′はさらに、クロック信号Ｋ
をその一方入力に受けるＡＮＤ回路２７０５と、フリッ
プフロップ２７０４の出力Ｑ２とインバータ回路２７０
９からの内部行アドレスストローブ信号ＲＡＳを受ける
ＡＮＤ回路２７１１と、ＡＮＤ回路２７０５の出力をそ
のセット入力／Ｓ３に受け、ＡＮＤ回路２７１１の出力
をそのリセット入力／Ｒ３に受けるフリップフロップ２
７０６を含む。フリップフロップ２７０６の出力Ｑ３は
ＡＮＤ回路２７０５の他方入力へ与えられる。フリップ
フロップ２７０６は、セット入力／Ｓ３へ与えられる信
号の立下がりに応答してセット状態となり、リセット入
力／Ｒ３へ与えられる信号の立下がりに応答してリセッ
ト状態となる。
【０４４２】回路２６０２′はまた、クロック信号Ｋを
その一方入力に受けるＯＲ回路２７０７と、フリップフ
ロップ２７０６の出力／Ｑ３と内部行アドレスストロー
ブ信号／ＲＡＳとを受けるＯＲ回路２７１２と、ＯＲ回
路２７０７の出力をそのセット入力Ｓ４に受け、ＯＲ回
路２７１２の出力をそのリセット入力Ｒ４に受けるフリ
ップフロップ２７０８を含む。フリップフロップ２７０
８の出力Ｑ４はＯＲ回路２７０７の他方入力へ与えられ
る。このフリップフロップ２７０８は、セット入力Ｓ４
へ与えられる信号の立上がりに応答してセット状態とな
り、かつリセット入力Ｒ４へ与えられる信号の立上がり
に応答してリセット状態となる。
【０４４３】列アドレスストローブ信号発生回路２６０
２′はさらに、フリップフロップ２７０４のＱ２出力と
レジスタＷＲ０に設定されたデータＢ（図９９に示すＤ
Ｑ２に対応）とを受けるＡＮＤ回路２７１５と、フリッ
プフロップ２７０２の出力／Ｑ１を受けるインバータ回
路２７１３と、インバータ２７１３の出力とレジスタＷ
Ｒ０に設定されたデータＡ（図９９に示すデータＤＱ３
に対応）を受けるＡＮＤ回路２７１４と、ＡＮＤ回路２
７１４の出力と、ＡＮＤ回路２７１５の出力と、フリッ
プフロップ２７０８の出力Ｑ４とを受けるＯＲ回路２７
１６と、ＯＲ回路２７１６の出力を受けるインバータ回
路２７１７を含む。ＯＲ回路２７１６から列アドレスス
トローブ信号ＣＡＬが発生され、インバータ回路２７１
７から列アドレスストローブ信号／ＣＡＬが発生され
る。次に動作についてその動作波形図である図１０３を
参照して説明する。
【０４４４】まず低消費電力モードが設定された場合に
ついて説明する。このとき、データＡは“０”
（“Ｌ”）であり、データＢは“１”（“Ｈ”）であ
る。この状態においては、ＡＮＤ回路２７１４の出力は
“Ｌ”である。また、フリップフロップ２７０２、２７
０４、２７０６および２７０８はリセット状態にある。
外部クロック信号Ｋが１回目に立上がると、ＡＮＤ回路
２７０１の出力が“Ｈ”になる。このとき、フリップフ
ロップ２７０２はそのセット入力／Ｓ１へ与えられる信
号が“Ｌ”から“Ｈ”へ立上がるだけであり、以前のリ
セット状態を保持する。クロック信号Ｋの立上がりに応
答して内部行アドレスストローブ信号／ＲＡＳが“Ｌ”
へ立下がる。このとき、フリップフロップ２７０２はリ
セット状態にあるため、このフリップフロップ２７０２
の出力／Ｑ１は“Ｈ”にあり、ＯＲ回路２７１０の出力
も“Ｈ”となる。
【０４４５】クロック信号Ｋの立上がりに応答してＯＲ
回路２７０３の出力が“Ｈ”に立上がったとしても、Ｏ
Ｒ回路２７１０からの出力により、フリップフロップ２
７０４がセット状態になり、その出力Ｑ２は“Ｈ”とな
る。このときＡＮＤ回路２７１１の出力は“Ｌ”であ
り、ＯＲ回路２７１２の出力は“Ｈ”（フリップフロッ
プ２７０３の出力／Ｑ３は“Ｈ”）であるため、フリッ
プフロップ２７０６および２７０８もリセット状態と同
一の状態を維持している。したがって、この状態におい
ては、ＡＮＤ回路２７１５の出力は“Ｌ”であり、ＯＲ
回路２７１６の出力も“Ｌ”となる。
【０４４６】クロック信号Ｋが“Ｌ”へ立下がると、Ａ
ＮＤ回路２７０１の出力が“Ｌ”に立下がり、フリップ
フロップ２７０２がセット状態となり、フリップフロッ
プ２７０２の出力／Ｑ１が“Ｈ”から“Ｌ”に立下が
る。これに応答してインバータ回路２７１３の出力が
“Ｈ”に立上がる。データＢは“Ｈ”の電位レベルであ
るため、このフリップフロップ２７０２の出力／Ｑ１の
“Ｌ”の立下がりに応答してＡＮＤ回路２７１５の出力
が“Ｈ”に立上がる。これにより、ＯＲ回路２７１６の
出力が立上がり、内部列アドレス信号ＣＡＬが“Ｈ”
に、内部列アドレス信号／ＣＡＬが“Ｌ”に立下がる。
これにより、クロック信号Ｋの１つのパルス（＃１）の
立上がりエッジおよび立下がりエッジでそれぞれ行アド
レス信号および列アドレス信号が取込まれる低消費電力
モードが実現される。
【０４４７】次に、各クロック信号の立上がりエッジで
行アドレス信号と列アドレス信号とを取込む第２の高速
動作モードについて説明する。この場合、データＡは１
（“Ｈ”）に設定され、データＢは０（“Ｌ”）に設定
される。この場合、ＡＮＤ回路２７１５の出力は“Ｌ”
固定である。この場合、ＡＮＤ回路２７１４の出力はフ
リップフロップ２７０４の出力Ｑ２が“Ｈ”に立上がっ
たときに“Ｈ”となる。フリップフロップ２７０４の出
力Ｑ２が“Ｈ”に立上がるのは、フリップフロップ２７
０４がリセット状態から開放されるとともに、ＯＲ回路
２７０３の出力が“Ｈ”に立上がるときである。すなわ
ち、フリップフロップ２７０２がセット状態となり、そ
の／Ｑ１出力が“Ｌ”となってから与えられるクロック
信号Ｋ（＃２）の立上がりに応答してＯＲ回路２７０３
の出力が“Ｈ”となったときにフリップフロップ２７０
４がセット状態となる。したがって、第２の高速動作モ
ードにおいて列アドレスストローブ信号ＣＡＬが
“Ｈ”、内部列アドレスストローブ信号／ＣＡＬが
“Ｌ”に設定されるのは、２回目のクロック信号Ｋ（＃
２）の立上がりエッジ時点である。これにより第２の高
速動作モードが実現される。
【０４４８】次に、３回目のクロック信号Ｋ（＃３）の
立上がりエッジで列アドレスの取込みが行なわれる第１
の高速動作モードについて説明する。この場合、データ
ＡおよびＢはともに“０”に設定される。この状態にお
いては、ＡＮＤ回路２７１４および２７１５の出力はと
もに“Ｌ”となる。フリップフロップ２７０４の出力Ｑ
２はクロック信号Ｋの２回目の立上がり（＃２）に応答
して“Ｈ”に立上がる。これにより、ＡＮＤ回路２７１
１の出力が“Ｈ”となり、フリップフロップ２７０６は
リセット状態から開放される。クロック信号Ｋの２回目
の立下がり（＃２）に応答してＡＮＤ回路２７０５の出
力が“Ｌ”に立下がり、フリップフロップ２７０６がセ
ットされ、このフリップフロップ２７０６の出力／Ｑ３
が“Ｌ”に立下がる。フリップフロップ２７０６の出力
／Ｑ３が“Ｌ”に立下がることにより、ＯＲ回路２７１
２の出力が“Ｌ”となり、フリップフロップ２７０８は
リセット状態から開放される。クロック信号Ｋの３回目
の立上がり（＃３）においてＯＲ回路２７０７の出力が
“Ｈ”に立上がると、フリップフロップ２７０８はセッ
ト状態となり、その出力Ｑ４の電位は“Ｈ”に立上が
る。これにより、ＯＲ回路２７１６の出力が“Ｈ”とな
る。これにより、１回目のクロック信号Ｋの立上がりで
行アドレス信号を取込み、３回目のクロック信号Ｋの立
上がりで列アドレス信号を取込む第１の高速動作が実現
される。
【０４４９】いずれの動作サイクルモードにおいても、
所定時間経過後に内部行アドレスストローブ信号／ＲＡ
Ｓが“Ｈ”に立上がると、フリップフロップ２７０２、
２７０４、２７０６および２７０８はすべてリセット状
態となる。このフリップフロップ２７０２、２７０４、
２７０６および２７０８は先に図９５および図９６に示
したフリップフロップ２６１２および２６２３と同様の
構成を備える。
【０４５０】上述のように、ＣＤＲＡＭを外部クロック
信号Ｋに同期動作させることにより、アドレス変化検出
回路を用いて内部クロック信号を発生する方式などに比
べてアドレスのスキューなどに起因するサイクルタイム
の遅延を防止することができ、正確な制御を実行するこ
とができる。
【０４５１】またこのとき、特にＤＲＡＭの列アドレス
を取込むタイミングを任意に設定することにより、低消
費電力性を重視する用途および高速動作性を重視する用
途いずれにも柔軟に対応することのできるＣＤＲＡＭを
得ることができる。
【０４５２】なお上述の構成では列アドレスを取込むタ
イミングを可変とする構成は、ＣＤＲＡＭに限定され
ず、一般にクロック信号に同期して動作するアドレスマ
ルチプレクス型の半導体記憶装置であれば同様の効果を
得ることができる。また、行アドレス信号と列アドレス
信号とが別々のピン端子へ与えられる構成であってもよ
い。
【０４５３】次に、この発明の第２の実施例であるＣＤ
ＲＡＭが備える動作モードおよび各動作モードを指定す
るための制御信号の状態を一覧にして図１０４に示す。
ＣＤＲＡＭの動作モードは、チップセレクト信号Ｅ＃、
キャッシュヒット信号ＣＨ＃、ライトイネーブル信号Ｗ
＃、リフレッシュ指示信号ＲＥＦ＃、コントロール信号
ＣＣ１＃およびＣＣ２＃の各外部制御信号の状態の組合
わせにより設定される。図１０４において“Ｈ”は高レ
ベルの信号電位を示し、“Ｌ”は低レベルの信号電位を
示す。図１０４に示すように、ＣＤＲＡＭの動作モード
としては、ＳＲＡＭキャッシュへアクセスするキャッシ
ュモードＴＨ、コマンドレジスタにコマンドデータを設
定するためのコマンドレジスタセットモードＴＧ、ＣＤ
ＲＡＭをスタンバイ状態にするスタンバイモードＴＳ、
キャッシュミス（ミスヒット）時の動作を行なうキャッ
シュミスモードＴＭ、ＤＲＡＭアレイへ直接アクセスす
るダイレクトアレイアクセスモードＴＤ、ＤＲＡＭアレ
イのリフレッシュを行なうリフレッシュモードＴＲ、お
よびＤＲＡＭアレイのリフレッシュ用の行アドレスを発
生するカウンタをチェックするカウンタチェックモード
ＴＣを含む。各動作モードを設定するための信号の状態
の組合わせおよびタイミングなどについては後に動作波
形図を参照して詳細に説明する。まず簡単にキャッシュ
ミス時の動作について説明する。
【０４５４】キャッシュミスすなわちミスヒット時にお
いては、ＳＲＡＭキャッシュにはＣＰＵが要求するデー
タが格納されていないため、要求されたデータをＤＲＡ
ＭアレイからＳＲＡＭキャッシュへ転送する必要があ
る。この転送は図９０に示す双方向転送ゲート回路（Ｄ
ＴＢ）２１０を介して行なわれる。データ転送動作を図
１０５を参照して説明する。双方向転送ゲート回路２１
０はＤＲＡＭアレイ１０１のデータをＳＲＡＭアレイ２
０１へ転送するための転送ゲートＤＴＢ２と、ＳＲＡＭ
アレイ２０１からのデータをラッチし、かつＤＲＡＭア
レイ１０１へ転送する転送ゲートＤＴＢ１を含む。（図
４０，図５１のデータ転送ゲートの構成を参照）
【０４５５】今、ＳＲＡＭアレイ２０１の領域Ｄにはデ
ータＤ２が格納されており、ＣＰＵがこの領域Ｄにおけ
るデータＤ１を要求した場合を考える。この場合はキャ
ッシュミス状態である。このとき、ＣＰＵが出力したア
ドレスに従って、ＤＲＡＭアレイ１０１からデータＤ１
を選択し、転送ゲートＤＴＢ２へ伝達する。これと並行
して、ＳＲＡＭアレイ２０１に格納されたデータＤ２が
転送ゲートＤＴＢ１にラッチされる。転送ゲートＤＴＢ
２へ転送されたデータＤ１は次いでＳＲＡＭアレイ２０
１の対応の領域Ｄへ転送される。データＤ２は転送ゲー
トＤＴＢ１にラッチされた状態である。ＳＲＡＭアレイ
２０１へデータＤ１が転送された後は、ＣＰＵはこのＳ
ＲＡＭアレイ２０１へアクセスすることができる。一
方、ＤＲＡＭアレイ１０１においては、転送ゲートＤＴ
Ｂ１からデータＤ２を受けるために、一旦プリチャージ
状態とされる。次いでＤＲＡＭアレイ１０１へは、デー
タＤ２を格納すべきアドレスを示すアドレスが例えばタ
グメモリから与えられ、このアドレス（以下、ミスアド
レスと称す）に従って行選択動作が行なわれる。行選択
動作が行なわれた後に、転送ゲートＤＴＢ１に格納され
たデータＤ２が対応の領域へ転送される。
【０４５６】上述のようにデータ転送を双方向で行なう
ことにより、キャッシュミス時においても、ＤＲＡＭア
レイ１０１からＳＲＡＭアレイ２０１へのデータ転送後
すぐにＤＲＡＭアレイ１０１のプリチャージ状態への復
帰を待たずにＣＰＵはＳＲＡＭアレイ２０１へアクセス
して所望のデータの読出／書込を行なうことができる。
このデータ転送時の各動作モード（高速モード，低消費
電力モード）における動作を図１０６に示す動作波形図
を参照して詳細に以下に説明する。
【０４５７】まず、クロック信号Ｋの立上がりエッジで
チップセレクト信号Ｅ＃を“Ｌ”に設定し、キャッシュ
ヒット信号ＣＨ＃を“Ｈ”と設定することによりキャッ
シュミスサイクルＴＭの初期化（イニシェイト）サイク
ルＴＭＭＩが行なわれる。このキャッシュミス初期化サ
イクルＴＭＭＩにおいては、クロック信号Ｋの立上がり
エッジでＳＲＡＭアドレスＡｃが有効として装置内部へ
取込まれるとともに、ＤＲＡＭアドレスＡａのうちの行
アドレス信号（Ｒ）が装置内部へ取込まれる。低消費電
力モードにおいては、このクロックＫの立下がりエッジ
で続いてＤＲＡＭアレイＡａにおける列アドレス信号
（Ｃ）の取込みが行なわれる。第２の高速動作モードに
おいては３番目のクロック信号Ｋの立上がりエッジで列
アドレス信号（Ｃ）の取込みが行なわれる。
【０４５８】クロック信号Ｋが２回目に立上がると、次
いでアレイアクティブサイクルＴＭＭＡが開始される。
このアレイアクティブサイクルＴＭＭＡにおいては、Ｄ
ＲＡＭアレイ内においＣＰＵアドレスに従ったメモリセ
ルの選択動作が行なわれ、選択されたメモリセルデータ
がＳＲＡＭアレイへ転送される。ＤＲＡＭアレイからＳ
ＲＡＭアレイへのデータ転送後、ＳＲＡＭアレイでは先
に取込まれたＳＲＡＭアドレスに従ってデータの選択が
行なわれ、この選択されたデータＱが出力される。この
ときまだＳＲＡＭアレイから転送ゲートへ転送されたデ
ータは転送ゲートＤＴＢ１にラッチされた状態にある。
この状態によりアレイアクティブサイクルＴＭＭＡが完
了する。このとき、クロック信号Ｋが最初に立上がって
からＣＰＵが要求したデータＱが出力されるまでに要す
る時間はｔＫＨＡＡであり、ＤＲＡＭ列アドレスを取込
んでから出力データＱが出力されるまでに要する時間は
ｔＣＡＡである。
【０４５９】このアレイアクティブサイクルＴＭＭＡ完
了後、ＤＲＡＭのプリチャージを行なうプリチャージサ
イクルＴＭＭＰが行なわれる。このプリチャージ期間中
には、ＳＲＡＭキャッシュへはアクセス可能である。Ｓ
ＲＡＭへのアクセスの有無に応じてチップセレクト信号
Ｅ＃およびキャッシュヒット信号ＣＨ＃が“Ｈ”または
“Ｌ”に設定され、そのときの状態に応じてデータの出
力が行なわれる。一方、ＤＲＡＭアレイにおいては内部
のプリチャージ動作が行なわれ、各種信号線が所望の電
位にプリチャージされる。このＤＲＡＭアレイのプリチ
ャージ完了後、ＳＲＡＭアレイから転送ゲートＤＴＢ１
へ転送されたデータをＤＲＡＭアレイの対応の位置へ書
込むアレイライトサイクルＴＭＡが行なわれる。
【０４６０】このアレイライトサイクルＴＭＡはまず初
期化サイクル（イニシェイトサイクル）ＴＭＡＩを行な
うことにより開始される。この初期化サイクルの設定は
クロック信号Ｋの立上がりエッジでチップセレクト信号
Ｅ＃を“Ｌ”と設定することにより行なわれる。これに
より、たとえばタグメモリから与えられたミスアドレス
がＤＲＡＭアレイへ与えられ、ＤＲＡＭアレイではこの
与えられたミスアドレスをその動作モードに応じて行ア
ドレス信号（Ｒ）および列アドレス信号（Ｃ）として取
込む。この行および列アドレス信号を取込んだ後、ＤＲ
ＡＭアレイへラッチされたデータを実際に書込むアレイ
ライトのアレイアクティブサイクルおよびプリチャージ
サイクルＴＭＡＡが行なわれる。
【０４６１】アレイアクティブ／プリチャージサイクル
ＴＭＡＡにおいては、与えられたミスアドレスに従って
ＤＲＡＭアレイから対応のメモリセルの選択が行なわ
れ、既に双方向転送ゲートＤＴＢ１にラッチされていた
データがこの選択されたメモリセルへ書込まれる。ＤＲ
ＡＭアレイにおけるデータ書込みサイクルと並行して、
ＳＲＡＭアレイへはＣＰＵが独立にアクセスすることが
できる。
【０４６２】クロック信号Ｋのサイクル時間はｔＫであ
り、ＤＲＡＭのアレイサイクル時間（ＤＲＡＭアレイへ
直接アクセスして所望のデータを読出すのに必要とする
時間）はｔａで与えられる。キャッシュミス時のミスリ
ードライトサイクルＴＭＭの要するサイクル時間はアレ
イサイクル時間ｔａ以上とされ、同様アレイライトサイ
クルＴＭＡのサイクル時間もアレイサイクル時間ｔａ以
上とされる。
【０４６３】図１０７は低消費電力モード時におけるキ
ャッシュヒットリード動作を示す信号波形図である。こ
のキャッシュヒットリード動作（ＬＴＨＲ）はトランス
ペアレント出力モードでのデータ出力波形を示す。キャ
ッシュヒットリード動作は、クロック信号Ｋの立上がり
エッジで、チップセレクト信号Ｅ＃を“Ｌ”、キャッシ
ュヒット信号ＣＨ＃を“Ｌ”、制御信号ＣＣ１＃を
“Ｌ”、リフレッシュ指示信号ＲＥＦ＃、制御信号ＣＣ
２＃、およびライトイネーブル信号Ｗ＃を“Ｈ”と設定
することにより行なわれる。このとき、クロック信号Ｋ
の立上がりエッジでＳＲＡＭ用アドレス（ＣＰＵアドレ
ス）Ａｃが取込まれ、ＳＲＡＭキャッシュへのアクセス
が行なわれる。アウトプットイネーブル信号Ｇ＃を
“Ｈ”から“Ｌ”へ立下げることにより、このクロック
信号Ｋの立上がりエッジから時間ｔＫＨＡ経過後に取込
んだＳＲＡＭアドレスＣ１に対応するデータＱ１が出力
される。
【０４６４】キャッシュヒット時のヒットリードサイク
ルＴＨＲは、単にＳＲＡＭキャッシュへのアクセスが行
なわれるだけであり、クロック信号Ｋと同一のクロック
サイクルでデータの出力が行なわれる。ここで、制御信
号ＣＣ１＃を１回目のヒットリードサイクルにおいての
み“Ｌ”に設定しているのはＤＲＡＭアレイにおいてデ
ータ転送のアレイライトサイクルを実行するためであ
る。ＤＲＡＭアレイのサイクルタイムは複数サイクル必
要であり、以後ＤＲＡＭにおいては、アレイライトサイ
クルが実行されているため、以後のヒットリードサイク
ルではこの制御信号ＣＣ１＃は“Ｈ”とされる。またア
ウトプットイネーブル信号Ｇ＃は、“Ｌ”のときに、デ
ータ出力ピンへ図９０（図２６参照）に示すデータ入出
力回路の出力を伝達するため、２回目のヒットリードサ
イクルにおいては、ＳＲＡＭアドレスＣ２を取込んだと
き、次いで不確定データが出力された後このアドレスＣ
２に対応するデータＱ２が出力される。アウトプットイ
ネーブル信号Ｇ＃が“Ｈ”のとき、出力データピンＤ／
Ｑはハイインピーダンス状態となる。ここで、以下の説
明においては、このＣＤＲＡＭはマスクトライトモード
であり、マスクデータを受けるピンＭ＃とＤデータ入出
力を共通に行なうＤＱピンの配置の場合が示される。
【０４６５】図１０８はキャッシュヒットライト動作を
示す信号波形図である。キャッシュヒットモードＴＨＷ
は、クロック信号Ｋの立上がりエッジにおいてチップセ
レクト信号Ｅ＃、キャッシュヒット信号ＣＨ＃およびラ
イトイネーブル信号Ｗ＃を“Ｌ”とし、制御信号ＣＣ１
＃、ＣＣ２＃およびリフレッシュ指示信号ＲＥＦ＃を
“Ｈ”と設定することにより行なわれる。このときアウ
トプットイネーブル信号Ｇ＃は“Ｈ”に設定される。こ
の状態においては、クロック信号Ｋの立上がりエッジ
で、ＳＲＡＭアドレス信号Ｃ１が取込まれ、そのときに
データ入出力ピンＤＱへ与えられていたデータＤ１が取
込まれる。このときマスクトライトモードであれば、デ
ータピンＭ＃へ与えられる信号電位を“Ｈ”または
“Ｌ”に設定することによりこのときに書込まれるデー
タに対してマスクをかけることができる。このキャッシ
ュヒットライト動作時におけるキャッシュヒットライト
モードＴＨＷもＳＲＡＭアレイへのアクセスのみである
ため、このヒットライトモードＴＨＷのサイクルタイム
はクロック信号Ｋのサイクル時間ｔＫと同じである。
【０４６６】図１０９は、低消費電力モードにおけるキ
ャッシュミスリード動作を示す信号波形図である。キャ
ッシュミスリード動作はまず、ミスイニシェイトサイク
ルＴＭＭＩにより開始される。このイニシェイトサイク
ルＴＭＭＩは、クロック信号Ｋの立上がりエッジでチッ
プセレクト信号Ｅ＃を“Ｌ”、残りの制御信号ＣＨ＃、
ＣＣ１＃、ＲＥＦ＃、ＣＣ２＃およびＷ＃、およびＧ＃
を“Ｈ”に設定することにより開始される。このイニシ
ェイトサイクルＴＭＭＩにおいて、まずＳＲＡＭアドレ
スＡｃ１がＳＲＡＭアレイのアドレスを指定するために
取込まれ、かつ同時に同じアドレスがＤＲＡＭアレイア
ドレス信号Ａａとして与えられる。このときデータ転送
はたとえば１つのメモリアレイに対し１６ビット（１６
ビット×４）一括して行なわれる。出力データは４ビッ
トであるため、ＤＲＡＭアドレス信号ＡａとしてはＣＰ
Ｕから与えられるアドレス（ＣＰＵＡｄｄ）のうち下位
アドレスビットを除く所要のアドレスビットのみが与え
られる。
【０４６７】低消費電力動作のため、クロック信号Ｋの
立上がりエッジでＤＲＡＭアドレス信号Ａａが行アドレ
ス（ＲＯＷ）として取込まれ、このクロック信号Ｋの立
下がりエッジで列アドレス信号ＣＯＬが取込まれる。こ
の状態において、ＳＲＡＭアレイとＤＲＡＭアレイにお
けるメモリセル選択動作が行なわれ、かつＤＲＡＭから
対応のメモリセルデータがＳＲＡＭアレイへ転送され
る。ＤＲＡＭアレイのデータ選択動作はアレイアクティ
ブサイクルＴＭＭＡの設定により行なわれる。このアレ
イアクティブサイクルＴＭＭＡの指定はクロック信号Ｋ
の立上がりエッジですべての信号を“Ｈ”と設定するこ
とにより行なわれる。
【０４６８】アレイアクティブサイクルＴＭＭＡにおい
てアウトプットイネーブル信号Ｇ＃を“Ｌ”と立下げる
ことにより、このＳＲＡＭアレイにおいてアドレス信号
Ｃ１に従って選択されたデータＱ１が所定時間経過後に
出力される。ＤＲＡＭアレイにおけるアレイアクティブ
サイクルの完了後プリチャージサイクルへの移行が、Ｓ
ＲＡＭアレイから読出されて双方向転送ゲート回路でラ
ッチされているデータをＤＲＡＭアレイへ書込むために
行なわれる必要がある。このミスリード時のプリチャー
ジサイクルＴＭＭＰの設定は、クロック信号Ｋの立上が
りエッジにおいて、スタンバイ指定時またはキャッシュ
ヒット動作ＴＨ指定時と同じ信号の組合わせが用いられ
る。このとき、チップセレクト信号Ｅ＃を“Ｌ”に設定
し、キャッシュヒット信号ＣＨ＃を“Ｌ”とすれば、こ
のＤＲＡＭアレイのプリチャージサイクル中に、ＳＲＡ
Ｍアレイからデータを読出すことができる。
【０４６９】図１１０は低消費電力モード時におけるキ
ャッシュミスライト動作を示す信号波形図である。この
キャッシュミスライト動作は、クロック信号Ｋの立上が
りエッジにおいてチップセレクト信号Ｅ＃およびライト
イネーブル信号Ｗ＃を“Ｌ”と設定することにより実現
される。このときまず、キャッシュミスライト動作の初
期化サイクルＴＭＭＩが実行される。キャッシュミスラ
イト動作は、図１０９に示すキャッシュミスリード動作
と単にデータの流れる方向が異なるだけであり、ＤＲＡ
Ｍアレイから対応のデータが転送された後または転送と
同時にＳＲＡＭアレイに対するアドレス信号Ｃ１に従っ
た対応のメモリセルへのデータＤ１の書込みが行なわれ
る。ライトイネーブル信号Ｗ＃が“Ｌ”になっているか
否かの違いが存在するだけである。
【０４７０】図１１１はアレイライト動作を示す信号波
形図である。このアレイライト動作においては、ＳＲＡ
Ｍアレイから双方向転送ゲート回路へ転送されてそこで
ラッチされたデータがＤＲＡＭアレイの対応のメモリセ
ルへ書込まれる。アレイライト動作サイクルＬＴＭＡ
は、初期化サイクルＴＭＡＩとアレイアクティブサイク
ルＴＭＡＡを含む。この初期化（イニシェイト）サイク
ルＴＭＡＩの設定は、クロック信号Ｋの立上がりエッジ
でチップセレクト信号Ｅ＃および制御信号ＣＣ２＃を
“Ｌ”、制御信号ＣＨ＃、制御信号ＣＣ１＃を“Ｈ”と
設定することにより行なわれる。この低消費電力モード
におけるアレイライト動作サイクルＬＴＭＡの初期化サ
イクルＴＭＡＩにより、タグメモリ等の外部装置から与
えられたアドレス信号（ＭｉｓｓＡｄｄ）のクロック信
号Ｋの立上がりエッジおよび立下がりエッジに応じた取
込みが行なわれ、内部行アドレス信号および内部列アド
レス信号が発生される。
【０４７１】このイニシェイト（初期化）サイクルＴＭ
ＡＩに続いてクロック信号Ｋの立上がりエッジでチップ
セレクト信号Ｅ＃およびキャッシュヒット信号ＣＨ＃を
“Ｌ”、制御信号ＣＣ１＃に設定する。これによりアレ
イアクティブサイクルＴＭＭＡＡとともにキャッシュヒ
ット動作が設定される。このとき、ライトイネーブル信
号Ｗ＃を“Ｌ”に設定すれば、ＳＲＡＭアドレス信号Ａ
ｃの取込みが行なわれ、この取込んだアドレスＣ２に対
応してＳＲＡＭアレイへのデータ書込みが行なわれる。
このとき、マスクデータＭ＃を与えてもよい。このアレ
イライト動作におけるアレイアクティブサイクルＴＭＡ
Ａにおいては、取込んだアドレスに従ってＤＲＡＭメモ
リセルの選択が行なわれ、この選択されたＤＲＡＭメモ
リセルへ双方向転送ゲートにおいてラッチされていたデ
ータの書込みが行なわれる。
【０４７２】図１１２はキャッシュヒットリード動作を
伴うアレイライト動作を示す信号波形図である。このキ
ャッシュヒットリードを伴うアレイライト動作は低消費
電力モードの場合が示され、このサイクルＬＴＭＡＲで
は、双方向転送ゲートからＤＲＡＭアレイへのデータ転
送と並行してＳＲＡＭキャッシュからのデータの読出し
が行なわれる。
【０４７３】この動作サイクルＬＴＭＡＲの設定には、
クロック信号Ｋの立上がりエッジにおいてチップセレク
ト信号Ｅ＃、制御信号ＣＣ１＃、キャッシュヒット信号
ＣＨ＃を“Ｌ”に設定し、制御信号ＣＣ２＃およびライ
トイネーブル信号Ｗ＃を“Ｈ”に設定する。リフレッシ
ュは行なわれないため、リフレッシュ指示信号ＲＥＦ＃
は“Ｈ”である。この信号の設定により、アレイライト
動作のイニシェイトサイクルＴＭＡＩが行なわれるとと
もに、キャッシュリードリードサイクルＴＨＲが行なわ
れる。すなわちこの動作モードにおいては、まずＳＲＡ
Ｍアドレス信号Ａｃがクロック信号Ｋの立上がりエッジ
において取込まれ、それに対応するデータＱ１が出力さ
れる。一方、ＤＲＡＭアドレス信号Ａａはクロック信号
Ｋの立上がりエッジおよび立下がりエッジでそれぞれ行
アドレス信号および列アドレス信号として取込まれる。
このときＤＲＡＭアドレス信号Ａａとしては、双方向転
送ゲートにラッチされたデータを書込むべきメモリセル
を選択するため、外部に設けられたたとえばタグメモリ
からのアドレス信号（ＭｉｓｓＡｄｄ）が与えられる。
これにより、ＳＲＡＭアレイのキャッシュへのリード動
作と並行して、ＤＲＡＭアレイへのデータ転送動作が行
なわれる。
【０４７４】アレイライトサイクルの実行は、アレイア
クティブおよびプリチャージサイクルＴＭＡＡを設定す
ることにより行なわれる。このキャッシュヒットリード
を伴うアレイライト動作におけるアレイアクティブ／プ
リチャージ動作の設定は、チップセレクト信号Ｅ＃を
“Ｌ”、キャッシュヒット信号ＣＨ＃を“Ｌ”に設定
し、制御信号ＣＣ１＃およびＣＣ２＃をともに“Ｈ”に
設定することにより行なわれる。
【０４７５】図１１３は、低消費電力モードにおけるキ
ャッシュヒットライトを伴うアレイライト動作サイクル
ＬＴＭＡＷを示す信号波形図である。このキャッシュヒ
ットライトを伴うアレイライト動作サイクルＬＴＭＡＷ
の設定は、クロック信号Ｋの立上がりエッジにおいてチ
ップセレクト信号Ｅ＃、キャッシュヒット信号ＣＨ＃お
よび制御信号ＣＣ１＃を“Ｌ”に設定し、制御信号ＣＣ
２＃およびリフレッシュ指示信号ＲＥＦ＃を“Ｈ”に設
定することにより行なわれる。この信号状態の設定によ
り、アレイライト初期化サイクルＴＭＡＩおよびヒット
ライトサイクルＴＨＷが設定される。これに応答して、
クロック信号Ｋの立上がりエッジでＳＲＡＭアレイ選択
用のＳＲＡＭアドレス信号Ａｃが取込まれ、かつＤＲＡ
Ｍアドレス信号Ａａがクロック信号Ｋの立上がりエッジ
で取込まれる。
【０４７６】ＤＲＡＭアドレス信号Ａａはまたクロック
信号Ｋの立下がりエッジで取込まれ、内部列アドレス信
号が発生する。このＤＲＡＭアドレス信号Ａａは、アレ
イライト動作であるため、キャッシュミスを生じたデー
タが書込まれるべきアドレスすなわちＣＰＵが与えたア
ドレスではなく、たとえばタグメモリなどの外部装置が
与えるアドレスＭｉｓｓＡｄｄである。このキャッシュ
ヒットライトを伴うアレイライト動作サイクルＬＴＭＡ
Ｗは、図１１２に示すキャッシュヒットリードを伴うア
レイライト動作サイクルＬＴＭＡＲとライトイネーブル
信号Ｗ＃の状態が異なっていることを除いて同じであ
る。すなわち、ＤＲＡＭアレイへの双方向転送ゲートに
ラッチされたデータの転送と並行して、ＳＲＡＭアレイ
へのＣＰＵアドレスに従ったデータの書込みが行なわれ
る。
【０４７７】図１１４は低消費電力モード時におけるダ
イレクトアレイリード動作サイクルＬＴＤＲを示す信号
波形図である。このダイレクトアレイリード動作サイク
ルＬＴＤＲにおいては、直接ＤＲＡＭアレイへアクセス
してこのＤＲＡＭＡの対応のメモリセルデータを読出す
ことができる。このダイレクトアレイリード動作サイク
ルＬＤＤＲは、まずクロック信号Ｋの立上がりエッジに
おいて、チップセレクト信号Ｅ＃および制御信号ＣＣ１
＃を“Ｌ”に設定し、制御信号ＣＣ２＃を“Ｈ”、キャ
ッシュヒット信号Ｃ１＃、ライトイネーブル信号Ｗ＃、
およびリフレッシュ指示信号ＲＥＦ＃を“Ｈ”と設定す
ることにより開始される。この状態の設定により、まず
ダイレクトリードアレイサイクルＬＤＤＲにおけるイニ
シェイトサイクルＴＤＩが設定される。
【０４７８】イニシェイトサイクルＴＤＩにおいて、ク
ロック信号Ｋの立上がりエッジでＤＲＡＭアドレス信号
Ａａが行アドレス信号（ＲＯＷ）として取込まれ、次い
でクロック信号Ｋの立下がりエッジで、ＤＲＡＭアドレ
ス信号ＡａとＳＲＡＭアドレス端子に与えられた４ビッ
トのアドレス信号Ａａｃ０〜Ａａｃ３が取込まれる。こ
こで、ダイレクトアレイリード動作時において、ＳＲＡ
Ｍアドレス信号をも併せて用いるのは以下の理由によ
る。通常アレイアクセスにおいては、１つのメモリブロ
ックあたり１６ビットのデータの一括伝送が行なわれて
いる。４ＭビットＤＲＡＭの場合、１６ビット×４のデ
ータの転送が行なわれるため、通常、行アドレス信号お
よび列アドレス信号としては合計１６ビットしか与えら
れない。このため、ダイレクトアレイリード動作時にお
いては、この１６×４ビットのメモリセルから４ビット
を選択するために下位アドレス信号としてＳＲＡＭアド
レス信号Ａａｃ０〜Ａａｃ３を取込む。この取込んだ４
ビットのＳＲＡＭアドレス信号Ａａｃ０〜Ａａｃ３に従
って、ＳＲＡＭコラムデコーダから４ビットのデータを
選択する構成が用いられてもよい。この場合、ＤＲＡＭ
で選択されたデータがＳＲＡＭビット線を介して伝達さ
れて選択されることになる。このとき、他の構成が用い
られてもよい。
【０４７９】次いで、ＤＲＡＭアレイにおけるメモリ選
択動作およびデータ読出し動作が行なわれるアレイアク
ティブ／プリチャージサイクルＴＤＡが実行される。こ
のダイレクトアレイリード動作時におけるアレイアクテ
ィブ／プリチャージサイクルＴＤＡの設定のためにはす
べての制御信号を“Ｈ”にする。出力データＱ１の出力
タイミングはアウトプットイネーブル信号Ｇ＃により決
定される。これにより、ＤＲＡＭアレイへ直接アクセス
してそのメモリセルデータを読出すダイレクトアレイリ
ード動作サイクルＬＴＤＲが完了する。
【０４８０】ダイレクトアレイリード動作サイクルＬＴ
ＤＲの完了後、チップセレクト信号Ｅ＃およびキャッシ
ュヒット信号ＣＨ＃をともに“Ｌ”にクロック信号Ｋの
立上がり時点で設定すれば、ＳＲＡＭアドレス信号Ａｃ
に従ったメモリセルの読出し動作が行なわれる。
【０４８１】図１１５は低消費電力モード時におけるダ
イレクトアレイライト動作サイクルＬＴＤＷを示す信号
波形図である。この図１１５に示すダイレクトアレイラ
イト動作サイクルＬＴＤＷにおいては、外部アドレス信
号に従った、ＤＲＡＭアレイへの直接データの書込みが
行なわれる。このダイレクトアレイライト動作サイクル
ＬＴＤＷの指定は、クロック信号Ｋの立上がりエッジで
チップセレクト信号Ｅ＃、制御信号ＣＣ１＃、およびラ
イトイネーブル信号Ｗ＃を“Ｌ”に設定し、キャッシュ
ヒット信号ＣＨ＃、リフレッシュ指示信号ＲＥＦ＃、制
御信号ＣＣ２＃、およびアウトプットイネーブル信号Ｇ
＃を“Ｈ”と設定することにより行なわれる。このダイ
レクトアレイライト動作サイクルＬＴＤＷは、図１１４
に示すダイレクトアレイリード動作サイクルＬＴＤＲと
ライトイネーブル信号Ｗ＃が“Ｌ”にクロック信号Ｋの
立上がりエッジで設定されることを除いて同様である。
このとき、クロック信号Ｋの立上がりエッジで与えられ
ていたデータＤ１がＤＲＡＭアドレス信号Ａａおよび４
ビットのＳＲＡＭアドレス信号Ａａｃ０〜Ａａｃ３に従
って選択されたＤＲＡＭメモリセルへの書込みが行なわ
れる。
【０４８２】ダイレクトアレイライト動作サイクルＬＴ
ＤＷはイニシェイトサイクルＴＤＩと、実際にＤＲＡＭ
アレイを活性化するアレイアクティブ／プリチャージサ
イクルＴＤＡを含む。このアレイアクティブ／プリチャ
ージサイクルＴＤＡは図１１４に示すアレイアクティブ
サイクルＴＤＡと同じである。ＤＲＡＭアクセスサイク
ルタイムｔａが通過すると、ＳＲＡＭキャッシュへ外部
からアクセスすることが可能となる。
【０４８３】図１１６は、リフレッシュアレイ動作を示
す図である。このリフレッシュアレイ動作モードＬＴＲ
においては、ＤＲＡＭアレイのリフレッシュが図９０に
示すリフレッシュ制御回路２９２およびカウンタ２９１
の制御の下に行なわれる。この場合、リフレッシュされ
るべき行を示すリフレッシュ行アドレスは図９０に示す
カウンタ２９１から発生される。このリフレッシュサイ
クルの指定は、クロック信号Ｋの立上がりエッジでリフ
レッシュ指示信号ＲＥＦ＃を“Ｌ”と設定することによ
り行なわれる。これにより、リフレッシュイニシェイト
サイクルＴＲＩが設定され、次のクロック信号Ｋの立上
がりから実際にＤＲＡＭアレイのリフレッシュが行なわ
れるアレイアクティブサイクルＴＲＡが実行される。こ
のリフレッシュアレイ動作モードＬＴＲにおけるアレイ
アクティブサイクルＴＲＡにおいてはすべての制御信号
は“Ｈ”に設定される。図１１６においてはリフレッシ
ュ完了後、キャッシュヒットリード動作が行なわれる場
合を示している。
【０４８４】図１１７は低消費電力動作時におけるキャ
ッシュヒットリードを伴うリフレッシュアレイ動作モー
ドを示す信号波形図である。リフレッシュアレイ動作は
ＤＲＡＭアレイに対してのみ行なわれ、ＳＲＡＭアレイ
はリフレッシュを行なう必要がない。したがってこのリ
フレッシュアレイ動作と並行してＳＲＡＭアレイへアク
セスしてデータの読出しを行なうことができる。キャッ
シュヒットリードを行なうリフレッシュアレイ動作モー
ドＬＴＲＲには、クロック信号Ｋの立上がりエッジで、
チップセレクト信号Ｅ＃、キャッシュヒット信号ＣＨ＃
およびリフレッシュ指示信号ＲＥＦ＃を“Ｌ”に設定
し、制御信号ＣＣ１＃、ＣＣ２＃およびライトイネーブ
ル信号Ｗ＃は“Ｈ”に設定する。
【０４８５】リフレッシュ指示信号ＲＥＦ＃によりＤＲ
ＡＭアレイのリフレッシュ動作が指示され、チップセレ
クト信号Ｅ＃とキャッシュヒット信号Ｃ１＃によりキャ
ッシュヒット動作が指定される。このとき、ＤＲＡＭア
レイにおいては、内蔵のアドレスカウンタの出力によ
り、オートリフレッシュ動作が行なわれる。リフレッシ
ュ初期化サイクルＴＲＩに続いてこのリフレッシュ行ア
ドレスに従って、アレイアクティブサイクルＴＲＡにお
いてＤＲＡＭアレイのリフレッシュが行なわれる。ＳＲ
ＡＭアレイにおいては、外部から与えられるアドレス信
号Ａｃに従ってデータの読出しが行なわれる。
【０４８６】図１１８は低消費電力モード時におけるキ
ャッシュヒットリードを行なうリフレッシュ動作モード
を示す信号波形図である。この図１１８に示すキャッシ
ュヒットライトを伴うリフレッシュ動作モードＬＴＲＷ
は、図１１７に示すキャッシュヒットリードを伴うリフ
レッシュアレイ動作と、ライトイネーブル信号Ｗ＃を
“Ｌ”に立下げることを除いて同様である。この場合、
ＳＲＡＭアレイにおいては、アドレス信号Ａｃに従って
データの書込みが行なわれ、ＤＲＡＭアレイにおいては
リフレッシュアドレスに従ってＤＲＡＭアレイのリフレ
ッシュが行なわれる。
【０４８７】図１１９は、低消費電力モード時における
カウンタチェックリード動作を示す信号波形図である。
このカウンタチェックリード動作モードＬＴＣＲは、Ｄ
ＲＡＭアレイのリフレッシュを行なうためのリフレッシ
ュ行アドレスを発生するアドレスカウンタが正常に機能
しているか否かを試験するための動作モードである。こ
のカウンタチェックリード動作モードＬＴＣＲの設定
は、クロック信号Ｋの立上がりエッジでチップイネーブ
ル信号Ｅ＃、制御信号ＣＣ１＃、およびリフレッシュ指
示信号ＲＥＦ＃を“Ｌ”に設定し、制御信号ＣＣ１＃、
ライトイネーブル信号Ｗ＃を“Ｈ”に設定する。このカ
ウンタチェックリード動作モードＬＴＣＲにおいては、
そのイニシェイトサイクルＴＣＩにおいて、クロック信
号Ｋの立上がりエッジで、ＳＲＡＭアドレス信号Ａｃの
下位４ビットＡａｃ０〜Ａａｃ３がＤＲＡＭアレイの列
アドレス信号の下位４ビットとして取込まれる。
【０４８８】続いてこのクロック信号Ｋの立下がりエッ
ジでＤＲＡＭアドレス信号Ａａが列アドレス信号（上位
列アドレス信号）として取込まれる。４ＭビットのＤＲ
ＡＭアレイの場合、４ビットのメモリセルを選択するた
めには、１０ビットの列アドレス信号が必要とされる。
そのとき、前述のごとく、ＤＲＡＭでは列アドレスとし
て６ビットしか与えられない。このため、残りの４ビッ
トをＳＲＡＭアドレス信号ピンから取込む。次に、クロ
ック信号Ｋの立上がりエッジで各制御信号を“Ｈ”と設
定することにより、取込まれた列アドレスに従ったＤＲ
ＡＭアレイにおけるメモリセルの選択動作が行なわれ、
選択されたメモリセルデータが読出される。この読出さ
れたデータを所定のデータまたは書込んだデータと比較
することによりリフレッシュ行アドレスカウンタが正常
に機能しているか否かを見ることができる。
【０４８９】図１２０は低消費電力モードでのカウンタ
チェックライト動作を示す信号波形図である。このカウ
ンタチェックライト動作モードＬＴＣＷには、クロック
信号Ｋの立上がりエッジにおいてチップセレクト信号Ｅ
＃、制御信号ＣＣ１＃、リフレッシュ指示信号ＲＥＦ
＃、およびライトイネーブルＷ＃を“Ｌ”に設定し、キ
ャッシュヒット信号ＣＨ＃および制御信号ＣＣ２＃を
“Ｈ”に設定する。このとき、図１１９に示すカウンタ
チェックリード動作モードＬＴＣＲとライトイネーブル
信号Ｗ＃が“Ｌ”に設定されていることを除いて制御信
号の状態は同じである。初期化（イニシェイト）サイク
ルＴＣＩによるカウンタチェックライト動作設定後続い
てＤＲＡＭアレイへ実際にアクセスするアレイアクティ
ブサイクルＴＣＡが実行される。このとき、アレイアク
ティブサイクルにおいては、リフレッシュ行アドレスカ
ウンタからのアドレスを行アドレスとしかつ、外部から
与えられた列アドレス信号Ａａｃ４〜Ａａｃ９およびＡ
ａｃ０〜Ａａｃ３として行列選択動作が行なわれ、この
選択されたＤＲＡＭメモリセルへ外部から与えられたデ
ータが書込まれる。
【０４９０】図１２１は低消費電力モードにおけるコマ
ンドレジスタ設定動作を示す信号波形図である。図１２
１に示すコマンドレジスタ設定動作モードＬＴＧは、図
９０に示すコマンドレジスタ２７０に所望のデータを書
込むモードである。このコマンドレジスタ設定動作モー
ドＬＴＧを利用することにより、ＣＤＲＡＭを低消費電
力動作モード、第１の高速動作モード、および第２の高
速動作モード、マスクトライトモード、およびＤＱ分離
モード等に設定することができる。コマンドレジスタ設
定サイクルＴＧの指定のためには、クロック信号Ｋの立
上がりエッジでチップセレクト信号Ｅ＃、制御信号ＣＣ
１＃およびＣＣ２＃、ライトイネーブル信号Ｗ＃を
“Ｌ”（または“Ｈ”）に設定し、リフレッシュ指示信
号ＲＥＦ＃を“Ｈ”に設定する。この動作モード設定に
より、コマンドアドレス信号Ａｒが取込まれ、対応のコ
マンドレジスタが選択される。
【０４９１】このとき、ライトイネーブル信号Ｗ＃が
“Ｌ”であれば、たとえば動作モード／出力モード指定
用のレジスタＷＲ０へのデータの書込みが行なわれる。
ライトイネーブル信号Ｗ＃を“Ｈ”とすれば、コマンド
レジスタに含まれるレジスタＲＲ０〜ＲＲ３のいずれか
がコマンドアドレスビットＡｒ０およびＡｒ１に従って
選択される。図１２１においては、コマンドレジスタＷ
Ｒ０〜ＷＲ３のいずれかにデータを書込む場合が例示的
に示される。このコマンドレジスタ設定動作モードＬＴ
Ｇは、クロック信号Ｋの１サイクルでその設定サイクル
Ｔ１が完了する。
【０４９２】図１２２はこの低消費電力モードにおける
ＣＤＲＡＭの動作シーケンスの一例を示す図である。こ
の図１２２に示す動作シーケンスにおいては、キャッシ
ュミス発生時における動作が一例として示される。キャ
ッシュミスリードが発生した場合、クロック信号Ｋの立
上がりエッジでチップセレクト信号Ｅ＃のみが“Ｌ”に
設定される。これにより、キャッシュミスリード時のイ
ニシェイトサイクルＴＭＭＩが行なわれ、ＳＲＡＭアド
レス信号Ｃ１およびＤＲＡＭアレイ用のアドレス信号Ａ
ａ（ＣＰＵアドレス）が取込まれ、続いてミスリード時
のアレイアクティブサイクルＴＭＭＡが行なわれる。こ
のミスリード時のアレイアクティブサイクルにおいてＤ
ＲＡＭアレイで選択されたメモリセルデータがＳＲＡＭ
アレイのメモリセルへ伝達され、このキャッシュミス時
に与えられたＳＲＡＭアドレス信号Ｃ１に対応するメモ
リセルデータがこのミスリード時の最終サイクルで出力
データＱ１として読出される。
【０４９３】ＤＲＡＭアレイにおいては、このミスリー
ド動作サイクルＴＭＭＲの残りのプリチャージサイクル
ＴＭＭＰが行なわれる。このプリチャージサイクル時に
おいては、ＳＲＡＭアレイへはＣＰＵがアクセス可能で
ある。図１２２においては、プリチャージサイクル設定
と同時にヒットリード動作が設定され、アドレス信号Ｃ
２によるデータＱ２が読出される。
【０４９４】このプリチャージサイクルに続いて先にＳ
ＲＡＭアレイから双方向転送ゲートへ転送されそこにラ
ッチされたデータの書込みを行なうアレイライトサイク
ルが行なわれる。このアレイライトサイクルの設定はこ
のとき並行して行なわれるヒットライトサイクルがあれ
ば、クロック信号Ｋの立上がりエッジでチップセレクト
信号Ｅ＃、キャッシュヒット信号ＣＨ＃、制御信号ＣＣ
１＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定
することにより行なわれる。これにより、ＤＲＡＭはア
レイアクセスサイクルＴＭＡＡへ入り、その次に与えら
れたたとえばタグメモリからのアドレスＭｉｓｓＡｄｄ
に従ってメモリセル選択動作を行ない、選択されたメモ
リセルへの双方向転送ゲートからのデータ転送が行なわ
れる。
【０４９５】ＳＲＡＭアレイにおいては、ＳＲＡＭアド
レス信号Ｃ３に従って選択されたメモリセルへデータＤ
３が書込まれる。ＤＲＡＭアレイにおけるアレイライト
サイクルにおいて、続いてヒットリードサイクルおよび
ヒットリードサイクルが連続して行なわれ、ＳＲＡＭア
ドレス信号Ｃ４、Ｃ５およびＣ６に対応して出力データ
Ｑ４、Ｑ５およびＱ６がそれぞれ出力される。ヒットリ
ードが行なわれた後、クロック信号Ｋの発生を停止さ
せ、消費電流の低減が図られる。この状態は図１２２に
おいてスタンバイ状態として示される。
【０４９６】図１２３は、低消費電力モード時における
動作シーケンスの他の例を示す図である。この図１２３
では、キャッシュミスライト動作とそれに続いて行なわ
れるキャッシュヒット動作とを示す。まずキャッシュミ
スライトが発生した場合、キャッシュミスライトサイク
ルの初期化サイクルＴＭＭＩが行なわれる。このとき、
チップセレクト信号Ｅ＃およびライトイネーブル信号Ｗ
＃が“Ｌ”に設定される。これにより、ＳＲＡＭアレイ
およびＤＲＡＭアレイにおけるメモリセル選択のための
アドレス信号の取込みが行なわれる。続いて、アレイア
クティブサイクルが行なわれ、ＤＲＡＭアレイからＳＲ
ＡＭアレイへのデータ転送が行なわれる。
【０４９７】このデータ転送完了後または転送と並行し
て、キャッシュミスライトを生じたデータＤ１が、ＳＲ
ＡＭアレイの対応の位置に書込まれる。このアレイアク
ティブサイクル完了後ＤＲＡＭアレイのプリチャージサ
イクルが行なわれる。このとき、ＳＲＡＭに対してヒッ
トリード動作ＴＨＲが行なわれる。このプリチャージ動
作完了後、ＤＲＡＭアレイへ、先にＳＲＡＭアレイから
双方向転送ゲートに転送されたデータの書込みを行なう
アレイライトサイクルが行なわれる。アレイライトサイ
クルにおける初期化サイクルＴＭＡＩでは、そのときに
同時にキャッシュヒットサイクルＴＨも行なわれるた
め、制御信号ＣＣ１＃が“Ｌ”に設定される。このアレ
イライトにおける初期化サイクルＴＭＩ完了後次にアレ
イアクティブおよびプリチャージサイクルが行なわれ
る。このアレイライトサイクル動作と並行してヒットラ
イト動作、ヒットリード動作、ヒットライト動作が行な
われる。所定時間経過後、このＣＤＲＡＭへのアクセス
が発生しない場合、クロック信号Ｋは周期が長くされる
かまたは間欠的に発生される。
【０４９８】図１２２および図１２３に示すように、Ｄ
ＲＡＭアレイライトのサイクルにはクロック信号Ｋの２
サイクル必要としており、一方ＳＲＡＭアレイへのアク
セスには１クロックのみを必要としている。したがって
比較的低速でこのＣＤＲＡＭは動作しており、高速動作
性よりも低消費電力性が重要視されている。
【０４９９】図１２４は高速動作モード時におけるキャ
ッシュヒットリード動作を示す信号波形図である。この
図１１４では、高速動作モード時におけるキャッシュヒ
ットリード動作モードＴＨＲとしてはトランスペアレン
ト出力モードでデータを出力する場合が示される。この
高速動作モード時におけるキャッシュヒットリード動作
モードＴＨＲは、図１０７に示す低消費電力モード時に
おけるキャッシュヒットリード動作モードＬＴＨＲとそ
の信号波形が同じであり、その詳細説明は繰返さない。
なおこの図１２４においては、ＤＱ分離モードの場合の
データ入出力端子が示される。すなわちこの場合、入力
データＤと出力データＱとはそれぞれ別々のピン端子を
介して入力および出力される。
【０５００】図１２５はラッチ出力モードでデータを出
力するキャッシュヒットリード動作を示す信号波形図で
ある。この図１２５に示すキャッシュヒットリード動作
モードＴＨＲＬは、高速動作モードに従って行なわれ
る。この動作モードを設定するための制御信号の組合わ
せは図１２４に示すものと同一である。図１２４に示す
キャッシュヒットリード動作モードＴＨＲとこの図１２
５に示すラッチ出力モードに時におけるキャッシュヒッ
トリード動作モードＴＨＲＬとの相違は、出力されるデ
ータのタイミングである。すなわちこのラッチ出力モー
ドにおいては、図１２４に示す出力データＱの波形にお
ける無効データ領域に前回のサイクルで読出されたデー
タが出力される。すなわち次のサイクルで有効データが
出力されるまで前回のサイクルで読出されたデータが持
続的に出力される。このラッチ出力モードではいわゆる
無効データが出力されることがなく、安定なデータ処理
動作を行なうことができる。
【０５０１】図１２６は高速動作モード時におけるレジ
スタ出力モードでのキャッシュヒットリード動作モード
を示す信号波形図である。このレジスタ出力モードでの
キャッシュヒットリード動作モードＴＨＲＲは、図１２
４および図１２５に示す動作モードＴＨＲおよびＴＨＲ
Ｌと同様の信号状態の組合わせにより実現される。この
レジスタ出力モードにおいては、クロック信号Ｋに同期
して前のサイクルで選択されたメモリセルデータが出力
される点がトランスペアレント出力モード（図１２４参
照）およびラッチ出力モード（図１２５参照）と異なっ
ている。このレジスタ出力モードはクロック信号に同期
して前のサイクルで読出されたデータが出力されるた
め、パイプライン用途などの適用に適している。
【０５０２】図１２７は高速動作モードにおけるキャッ
シュヒットライト動作を示す信号波形図である。この図
１１７に示すキャッシュヒットライト動作モードＴＨＷ
は、図１０８に示す低消費電力モード時におけるキャッ
シュヒットライト動作ＬＴＨＷとその信号状態の組合わ
せは同じであるため、その説明は繰返さない。
【０５０３】図１２８は高速動作モード時におけるキャ
ッシュミスリード動作を示す信号波形図である。この高
速動作モード時におけるキャッシュミスリード動作モー
ドＴＭＭＲにおいては、イニシェイトサイクルＴＭＭＩ
は１クロックサイクルで完了する。しかしこの高速動作
モードにおいては、列アドレス信号は３回目のクロック
信号Ｋの立上がりエッジで取込まれる。この点が図１０
９に示す低消費電力モード時におけるキャッシュミスリ
ード動作モードＬＴＭＭＲと異なっている。
【０５０４】図１２９は高速動作モード時におけるラッ
チ出力モードでのキャッシュミスリード動作を示す信号
波形図である。この図１２９に示すキャッシュミスリー
ド動作モードＴＭＭＲＬは、図１２８に示すキャッシュ
ミスリード動作モードＴＭＭＲと同様である。異なって
いるのは、この出力データＱにおける無効データが出力
される期間に前回のサイクルで読出されたデータＱ０が
出力されることである。残りの点は図１２８に示すもの
と同様である。
【０５０５】図１３０は高速動作モード時におけるレジ
スタ出力モードでのキャッシュミスリード動作を示す信
号波形図である。この図１３０に示すキャッシュミスリ
ード動作モードＴＭＭＲＲは図１２８および１２９に示
す動作モードＴＭＭＲおよびＴＭＭＲＬと同様である。
ただ単にその出力データＱが出力されるタイミングが異
なっているだけである。すなわち、ラッチ出力モードに
おいては、無効データが出力される期間前回のサイクル
で読出されたデータが一定期間出力され、クロック信号
Ｋの立下がり時点から一定時間経過後今回のサイクルで
読出された信号が出力される。レジスタ出力モードにお
いては、クロック信号Ｋに同期してデータが出力され
る。このときアウトプットイネーブル信号Ｇ＃が立下が
ってからクロック信号Ｋが立上がるまでの時間が短い場
合には、このクロック信号Ｋの立上がりに応答して前回
のサイクルで読出されたデータが出力される。他の点は
図１１８および図１２９に示す動作サイクルと同様であ
る。
【０５０６】図１３１は高速動作モード時におけるキャ
ッシュミスライト動作を示す信号波形図である。この図
１３１に示すキャッシュミスライト動作モードＴＭＭＷ
は、図１１０に示すキャッシュミスライト動作モードＬ
ＴＭＭＷと、ＤＲＡＭアドレス信号Ａａを列アドレス信
号として取込むタイミングが異なっている点を除いて同
様である。このときにおいても、イニシェイトサイクル
ＴＭＭＩ完了後アレイアクティブサイクルＴＭＭＡサイ
クルが行なわれ、このアレイアクティブサイクルＴＭＭ
Ａ完了後プリチャージサイクルＴＭＭＰが行なわれる。
【０５０７】図１３２は高速動作モード時におけるアレ
イライト動作を示す信号波形図である。この図１３２に
示すアレイライト動作モードＴＭＡは図１１１に示す低
消費電力モード時におけるアレイライト動作モードＬＴ
ＭＡと、ＤＲＡＭアドレス信号における列アドレス信号
（ＣＯＬ）を取込むタイミングが異なっているだけであ
り、残りの点は同様である。この高速動作モードにおけ
るアレイライト動作モードＴＭＡにおいては、ＤＲＡＭ
における列選択よりも先にキャッシュヒットライト動作
が実行されている。アレイライト動作が行なわれるとい
うことは、既にＳＲＡＭへデータ転送が完了しているこ
とを示している。したがって、このときＳＲＡＭキャッ
シュへアクセスすることは可能である。
【０５０８】図１３３は、高速動作モード時におけるキ
ャッシュヒットリードを伴うアレイライト動作を示す信
号波形図である。
【０５０９】この図１３３に示すキャッシュヒットリー
ドを伴うアドレスライト動作モードＴＭＡＲは、図１１
１に示す低消費電力モード時におけるアレイライト動作
モードＬＴＭＡＲと制御信号の状態の組合わせは同様で
あり、単にＤＲＡＭアレイアクセス用の列アドレス信号
を取込むタイミングが異なっているだけである。
【０５１０】図１３４は高速動作モード時においてラッ
チ出力モードでのキャッシュヒットリードを伴うアレイ
ライト動作を示す信号波形図である。このラッチ出力モ
ードでのキャッシュヒットリードを伴うアレイライト動
作モードＴＭＡＲＬにおいては、図１３３に示すキャッ
シュヒットリードを伴うアレイライト動作モードＴＭＡ
Ｒとその信号状態は同様であり、単に出力データＱが現
われるタイミングが異なるだけである。すなわちこのラ
ッチ出力モードにおいては、図１３３に示す出力データ
Ｑと異なり、無効データ出力期間中は前回のサイクルで
読出されたデータが持続的に出力されている。他の点は
同様である。
【０５１１】図１３５は高速モード動作時におけるレジ
スタ出力でのキャッシュヒットリードを伴うアレイドラ
イト動作を示す信号波形図である。この図１３５に示す
キャッシュヒットリードを伴うアレイライト動作モード
ＴＭＡＲＲは、図１３３および図１３４に示すアレイラ
イト動作モードＴＭＡＲおよびＴＭＡＲＬと同様であ
り、単にデータの出力タイミングが異なっているだけで
ある。このレジスタ出力モードにおいては、クロック信
号Ｋの立上がりに応答して前回のサイクルで読出された
データが出力される。
【０５１２】図１３６は高速動作モード時におけるキャ
ッシュヒットライトを伴うアレイライト動作を示す信号
波形図である。この図１３６に示すキャッシュヒットラ
イトを伴うアレイライト動作モードＴＭＡＷは、図１１
３に示すアレイライト動作モードＬＴＭＡＷと制御信号
の状態の組合わせは同一である。単にＤＲＡＭアレイア
クセス用のアドレスとしての列アドレス信号を取込むタ
イミングが異なっているだけである。
【０５１３】図１３７は高速動作モード時におけるダイ
レクトアレイリード動作を示す信号波形図である。この
図１３７に示すダイレクトアレイリード動作モードＴＤ
Ｒは、図１１４に示すダイレクトアレイリード動作モー
ドＬＴＤＲとその制御信号の状態の組合わせは同一であ
る。単にＤＲＡＭアドレス信号のうち列アドレス信号を
取込むタイミングが異なっているだけである。このため
その説明は繰返さない。
【０５１４】図１３８は高速動作モード時におけるダイ
レクトアレイライト動作を示す信号波形図である。この
図１３８に示すダイレクトアレイライト動作モードＴＤ
Ｗは、図１１５に示す低消費電力モードにおけるダイレ
クトアレイライト動作モードＬＴＤＷとその制御信号の
状態の組合わせは同一である。単にこのＤＲＡＭアレイ
アクセス用の列アドレス信号を取込むタイミングが異な
っているだけである。このため説明は繰返さない。
【０５１５】図１３９は高速動作モード時におけるリフ
レッシュアレイ動作を示す信号波形図である。この図１
３９に示すリフレッシュアレイ動作モードＴＲは、図１
０６に示す低消費電力モード時におけるリフレッシュア
レイ動作モードＬＴＲと全く同様であり、その説明は繰
返さない。
【０５１６】図１４０は高速モード時におけるキャッシ
ュヒットリードを伴うリフレッシュ動作を示す信号波形
図である。この図１４０に示すキャッシュヒットリード
を伴うリフレッシュ動作モードＴＲＲは図１１７に示す
キャッシュヒットリードを伴うリフレッシュアレイ動作
モードＬＴＲＲと全く同様であるため、その詳細説明は
繰返さない。
【０５１７】図１４１は高速動作モード時におけるキャ
ッシュライトを伴うリフレッシュ動作を伴う信号波形図
である。この図１４１に示すキャッシュライトを伴うリ
フレッシュ動作モードＴＲＷは図１１８に示すキャッシ
ュヒットライトを伴うリフレッシュ動作モードとその制
御信号の状態の組合わせは全く同様であり、その詳細説
明は繰返さない。
【０５１８】図１４２は高速動作モード時におけるカウ
ンタチェック動作を示す信号波形図である。この図１４
２に示すカウンタチェック動作モードＴＣＲは図１１９
に示す低消費電力モード時におけるカウンタチェックリ
ード動作モードＬＴＣＲと同様である。単に列アドレス
信号ビットＡａｃ４〜Ａａｃ９を取込むタイミングが異
なっているだけである。このため説明は繰返さない。
【０５１９】図１４３は高速動作モード時におけるカウ
ンタチェックライト動作を示す信号波形図である。この
図１４３に示すカウンタチェックライト動作モードＴＣ
Ｗは、図１２０に示すカウンタチェックライト動作モー
ドＬＴＣＷと列アドレス信号ビットＡａｃ４〜Ａａｃ９
を取込むタイミングが異なっているだけであり、残りの
制御信号の状態の組合わせは同一である。
【０５２０】図１４４は高速動作モード時におけるコマ
ンドレジスタ設定動作を示す信号波形図である。この図
１４４に示すコマンドレジスタ設定動作モードＴＧは、
図１１１に示すコマンドレジスタ設定動作モードＬＴＧ
とその制御信号の状態の組合わせは同一である。
【０５２１】以上述べたように、高速動作モード時にお
いては、単にこのＤＲＡＭアレイへアクセスする必要が
生じた場合にそのＤＲＡＭアレイアクセス用の列アドレ
ス信号を取込むタイミングが異なるだけであり、低消費
電力モード時における各動作モードと同じ制御信号の状
態の組合わせで各種動作が容易に実現される。図１４５
はこの高速動作モード時におけるＣＤＲＡＭの動作シー
ケンスの一例を示す図である。この図１４５に示す動作
シーケンスにおいては、ミスリードが生じたときにこの
ミスリード動作と並行してキャッシュ（ＳＲＡＭ）への
アクセスが行なわれる場合が一例として示される。ミス
リード時においては、まず図１２２に示す場合と同様に
して、ＳＲＡＭアレイおよびＤＲＡＭアレイ両者へのア
クセスが行なわれる。このとき、図１２２に示す低消費
電力モードと異なり、ＤＲＡＭアレイアクセスのための
列アドレス信号ＣＯＬ１はクロック信号の３回目の立上
がりエッジで取込まれる。このミスリード動作モードＴ
ＭＭによりＤＲＡＭアレイからＳＲＡＭアレイへのデー
タ転送が完了すると、ＤＲＡＭアレイにおいてはプリチ
ャージサイクルが始まる。プリチャージ開始前にはアド
レス信号Ｃ１によるデータＱ１の読出しは完了する。こ
のプリチャージサイクルと並行してヒットリード動作が
行なわれる。
【０５２２】このヒットリード動作は、プリチャージサ
イクル中に３回行なわれている。高速動作モード時にお
いては、このプリチャージサイクルにおいて、クロック
信号が３回与えられており、各クロックサイクルにおい
てＳＲＡＭアレイアドレス信号ＡｃとしてＣ２、Ｃ３お
よびＣ４が与えられて、それぞれ出力データＱ２、Ｑ３
およびＱ４が出力される。このプリチャージ動作が完了
後、アレイライト動作が行なわれる。このアレイライト
動作と並行してＳＲＡＭアレイにおいてはヒットライト
動作、ヒットリード動作、およびヒットリード動作が行
なわれる。
【０５２３】したがって、この図１４５に示す高速動作
モードにおいては、クロック信号Ｋの周期が短く、ＤＲ
ＡＭアレイへのアクセス中にＳＲＡＭアレイへアクセス
して高速でデータの読出しを行なうこができる。
【０５２４】図１４６はこの高速動作モード時における
動作シーケンスの他の例を示す図である。この場合にお
いては、ミスライト発生時における動作が一例として示
される。この図１４６に示す動作シーケンスにおいて
は、ミスライト動作が図１４５に示すミスリード動作に
代えて行なわれるだけであり、その動作シーケンスは同
様である。アレイアクセス完了後のプリチャージ期間中
にヒットリードサイクル、ヒットリードサイクル、ヒッ
トライトサイクルが行なわれて、このプリチャージ完了
後のアレイアクセスサイクルにおいて再びヒットリード
サイクル、ヒットライトサイクルおよび…ヒットリード
サイクルが行なわれている。
【０５２５】各サイクルにおいて、コマンドレジスタサ
イクルおよびアレイアクティブサイクル／プリチャージ
サイクルを含んでおり各サイクルの決定はイニシェイト
サイクルを実行することにより行なわれている。 「リフレッシュの他の構成例」 （オートリフレッシュ／セルフリフレッシュ内蔵）図１
４７は、この発明のＣＤＲＡＭのリフレッシュ方式の他
の構成例を示す図である。図１４７において、図２に示
す回路構成と対応する部分には同一の参照番号が付され
る。図２および図９０に示すＣＤＲＡＭの構成において
は、外部から与えられるリフレッシュ指示信号ＲＥＦ＃
に従ってリフレッシュが行なわれている。すなわち、こ
の図２，図９０に示すＣＤＲＡＭは、オートリフレッシ
ュのみ実行可能である。以下に、通常モード時において
もセルフリフレッシュを実行することのできる構成につ
いて説明する。
【０５２６】図１４７を参照して、ＣＤＲＡＭは、外部
からの制御信号ＣＲ＃、ＣＨ＃、ＥＨ＃、およびＷ＃を
クロックバッファ２５４からの内部クロックｉｎｔ−Ｋ
に応答して取込み、各種制御信号を発生するクロックジ
ェネレータ３１００と、このＣＤＲＡＭのリフレッシュ
モードをオートリフレッシュおよびセルフリフレッシュ
のいずれかに設定するためのコマンドレジスタ２７０ａ
と、コマンドレジスタ２７０ａからのコマンド信号ＣＭ
に応答してピン端子３１１０を入力端子または出力端子
のいずれかに設定する入出力切換回路３１０２を含む。
ピン端子３１１０は、図２１に示すピン番号４４のピン
端子に対応する。このピン端子３１１０は、入力端子に
設定された場合には外部からのリフレッシュ指示信号Ｒ
ＥＦ＃を受ける。ピン端子３１１０は、出力端子に設定
された場合には、ＣＤＲＡＭにおいてセルフリフレッシ
ュが行なわれていることを示す信号ＢＵＳＹ＃を出力す
る。
【０５２７】このＣＤＲＡＭはさらに、コマンドレジス
タ２７０ａからのコマンドレジスタに応答して起動さ
れ、所定の時間間隔でリフレッシュ要求を出力するタイ
マ３１０１を含む。クロックジェネレータ３１００は、
図２または図９０に示す制御クロックバッファ２５０お
よびＤＲＡＭアレイ駆動回路２６０の構成に対応する。
図４３８は図１４７に示すクロックジェネレータ３１０
０の具体的構成例を示す図である。図１４８を参照し
て、クロックジェネレータ３１００は、外部から与えら
れるコマンドレジスタセット信号ＣＲ＃を受け、内部制
御信号ｉｎｔ．＊ＣＲを発生するＣＲバッファ３２００
と、外部から与えられる制御信号ＣＨ＃，Ｅ＃およびク
ロック信号Ｋを受け、内部制御信号ｉｎｔ．＊ＲＡＳを
発生するＲＡＳ信号発生回路３２０１と、ＲＡＳ信号発
生回路３２０１からの内部制御信号ｉｎｔ．＊ＲＡＳお
よび外部クロック信号Ｋに応答して内部制御信号ｉｎ
ｔ．＊ＣＡＳを発生するＣＡＳ信号発生回路３２０２を
含む。
【０５２８】このＲＡＳ信号発生回路３２０１からの内
部制御信号ｉｎｔ．＊ＲＡＳは、ＤＲＡＭアレイの行を
選択動作に関連する回路の動作を規定する信号である。
この内部制御信号ｉｎｔ．＊ＲＡＳに応答してＤＲＡＭ
アレイにおける行選択動作、センス動作が行なわれる。
ＣＡＳ信号発生回路３２０２からの内部制御信号ｉｎ
ｔ．＊ＣＡＳは、ＤＲＡＭにおける列選択に関連する回
路の動作を決定する。このＤＲＡＭアレイにおける列選
択動作に関連する回路としてはＤＲＡＭ列デコーダ等が
ある。ＲＡＳ信号発生回路３２０１はまた、コマンドレ
ジスタからのコマンド信号ＣＭとタイマ３１０１からの
リフレッシュ要求信号＊ＢＵＳＹ（内部信号）に応答し
て内部制御信号ｉｎｔ．＊ＲＡＳを発生する回路を内蔵
する。この場合、外部制御信号Ｅ＃、ＣＨ＃は無視され
る。タイマ３１０１からのリフレッシュ要求（信号＊Ｂ
ＵＳＹ）に応答して外部制御信号を無視し、内部制御信
号ｉｎｔ．＊ＲＡＳを発生する回路構成は、たとえば
「オート／セルフリフレッシュ機能内蔵６４ＫビットＭ
ＯＳダイナミックＲＡＭ」、電子通信学会論文集１９８
３年１月、第Ｊ６６−Ｃ巻、第１号において示されてい
る。
【０５２９】なお、このＲＡＳ信号発生回路３２０１か
ら発生される内部制御信号ｉｎｔ．＊ＲＡＳおよびＣＡ
Ｓ信号発生回路３２０２から発生される内部制御信号ｉ
ｎｔ．＊ＣＡＳは、第２の実施例において示した図９４
に示す行アドレスストローブ信号２６０１および列アド
レスストローブ信号発生回路２６０２から発生されるも
のであってもよい。クロックジェネレータ３１００はさ
らに、外部から与えられるリフレッシュ指示信号＊ＲＥ
Ｆ（これは内部信号を示す）に応答してリフレッシュが
指示されたことを検出するリフレッシュ検出回路３２０
３と、リフレッシュ検出回路３２０３からのリフレッシ
ュ要求に応答してリフレッシュアドレスカウンタ２９３
のカウント値を制御するとともに、マルチプレクサ２５
８の接続を切換える切換信号ＭＵＸを発生するリフレッ
シュ制御回路３２０４を含む。
【０５３０】リフレッシュ制御回路３２０４はさらに、
コマンドレジスタ２７０ａからのコマンド信号ＣＭに応
答して、タイマ３１０１から与えられるリフレッシュ要
求信号（＊ＢＵＳＹ）に応答してリフレッシュ検出回路
３２０３からリフレッシュ指示が与えられたと同様の動
作を行ない、リフレッシュアドレスカウンタ２９３の動
作の制御およびマルチプレクサ２５８の動作を制御す
る。タイマ３１０１は、コマンド信号ＣＭに応答して起
動され、所定の時間間隔でリフレッシュ要求信号を発生
する。この図１４８に示す構成において、ＲＡＳ信号発
生回路３２０１へコマンド信号ＣＭおよびリフレッシュ
要求信号＊ＢＵＳＹを与えるかわりに、このリフレッシ
ュ制御回路３２０４からの制御信号がＲＡＳ信号発生回
路３２０１へ与えられてもよい。この場合、ＲＡＳ信号
発生回路３２０１は、リフレッシュ制御回路からのリフ
レッシュ指示信号に応答して外部制御信号を無視し、所
定期間内部制御信号ｉｎｔ．＊ＲＡＳを発生する。リフ
レッシュ制御回路３２０４は、１回のリフレッシュサイ
クルが終了したときにリフレッシュアドレスカウンタ２
９３のカウント値を１増分する。
【０５３１】図１４９は、図１４７に示す入出力切換回
路３２０２およびコマンドレジスタ２７０ａの具体的構
成の一例を示す図である。図１４９を参照して、コマン
ドレジスタ２７０ａは２ビットのデータレジスタからな
るコマンドレジスタＲＲ２を含む。このコマンドレジス
タＲＲ２は、データ入力ピン端子ＤＱ０，ＤＱ１へ与え
られたデータをその選択時に取込み記憶する。このコマ
ンドレジスタＲＲ２は、図６２に示すごとく、コマンド
レジスタ設定モード（図８６，図１２１および図１４４
参照）において、制御信号Ａｒ０およびＡｒ１をそれぞ
れ“１”、“０”と設定し、かつ外部制御信号Ｗ＃を
“Ｈ”と設定することにより選択される。なお、ここで
は、マスクトライトモードが選択され、同一のピン端子
を介してデータの入出力が行なわれる場合のデータ入出
力ピンの構成が示されている。
【０５３２】このコマンドレジスタ２７０ａはさらに、
そのコマンドレジスタＲＲ２をデータ入力ピンＤＱ０お
よびＤＱ１へ接続するための転送ゲートトランジスタＴ
ｒ２０１およびＴｒ２０２を含む。このコマンドレジス
タＲＲ２を選択状態とし、所望のコマンドを設定するた
めのレジスタ選択回路３１２０は、レジスタ選択信号Ａ
ｒ０およびＡｒ１を受けるゲート回路Ｇ１１０と、内部
制御信号Ｗ，Ｅ，ＣＨおよびｉｎｔ．＊ＣＲを受けるゲ
ート回路Ｇ１１１を含む。このレジスタ選択回路３１２
０は、図２６に示すコマンドレジスタモードセレクタ２
７９に対応する。ゲート回路Ｇ１１０は、コマンド選択
信号Ａｒ０が“Ｌ”にあり、制御信号Ａｒ１が“Ｈ”の
ときに“Ｈ”の信号を出力する。ゲート回路Ｇ１１０の
出力が“Ｈ”となったときに、コマンドレジスタＲＲ２
は活性化され、与えられたデータをラッチする。
【０５３３】ゲート回路Ｇ１１１は、内部制御信号ｉｎ
ｔ．＊ＣＲおよび内部チップセレクタ信号Ｅが共に
“Ｌ”にあり、かつ内部制御信号ＷおよびＣＨが“Ｈ”
のときに“Ｈ”の信号を出力する。したがって、コマン
ドレジスタモードにおいて、ゲート回路Ｇ１１１が選択
状態となり、この出力信号が“Ｈ”となったときに、コ
マンドレジスタＲＲ２がデータ入出力端子ＤＱ０および
ＤＱ１に接続され、与えられたデータをラッチする。こ
のコマンドレジスタＲＲ２を用いずに、１ビットのフリ
ップフロップからなるコマンドレジスタ（たとえばＲＲ
１およびＲＲ２）を利用し、コマンドレジスタ設定モー
ドにおいて、一方のフリップフロップが信号Ａｒ０およ
びＡｒ１の組合わせに応じてセットされることによりオ
ートリフレッシュ／セルフリフレッシュを設定する構成
が用いられてもよい。
【０５３４】入出力切換回路３１０２は、コマンドレジ
スタＲＲ２からの２ビットのコマンド信号ＣＭを受ける
ＮＯＲ回路Ｇ１００およびＡＮＤ回路Ｇ１０１と、ＮＯ
Ｒ回路Ｇ１００の出力をそのゲートに受け、データ入出
力ピン３１１０に与えられた信号を通過させるスイッチ
ングトランジスタＴｒ２００と、ＡＮＤ回路Ｇ１０１の
出力に応答してタイマ３１０１（図１４７参照）からの
リフレッシュ要求信号＊ＢＵＳＹを端子３１１０へ伝達
するスイッチングトランジスタＴｒ２０１を含む。この
スイッチングトランジスタＴｒ２００からの信号が、内
部クロック信号Ｋに応答して信号をラッチするリフレッ
シュ信号用入力バッファ回路へ伝達される。トランジス
タＴｒ２０１へは、タイマ３１０１の出力がバッファ処
理された後に伝達される。このスイッチングトランジス
タＴｒ２００およびＴｒ２０１はそれぞれ入力バッファ
および出力バッファであってもよい。スイッチングトラ
ンジスタＴｒ２００が入力バッファで構成される場合、
この入力バッファはゲート回路Ｇ１００の出力のみなら
ずクロック信号の立上がりに応答して与えられた信号を
取込む構成とされる。
【０５３５】この図１４９に示す入出力切換回路３１０
２の構成においては、ＮＯＲ回路Ｇ１００はコマンドレ
ジスタＲＲ２からの２ビットのデータが共に“Ｌ”のと
きに“Ｈ”の信号を出力する。ＡＮＤ回路Ｇ１０１は、
２ビットのコマンド信号ＣＭが共に“１”のときに
“Ｈ”の信号を出力する。したがって２ビットのデータ
ＤＱ０，ＤＱ１が共に“０”の場合にはこの半導体記憶
装置のリフレッシュモードがオートリフレッシュモード
に設定され、この２ビットのデータＤＱ０およびＤＱ１
が共に“１”の場合にこの半導体記憶装置はセルフリフ
レッシュモードに設定される。入出力切換回路３１０２
に示されるゲート回路Ｇ１００およびＧ１０１の論理は
他のものが用いられてもよく、またオートリフレッシュ
およびセルフリフレッシュを指定するためのコマンド信
号ＣＭのビットＤＱ０およびＤＱ１の値の組合わせは他
のものが用いられてもよい。
【０５３６】また１ビットのコマンド信号がオートリフ
レッシュ／セルフリフレッシュ指定用の信号ビットとし
て用いられてもよい。図１５０は、この図１４７ないし
図１４９に示す回路の動作を示す信号波形図である。以
下、図１４７ないし図１５０を参照して動作について説
明する。まずコマンドレジスタ２７０ａのコマンドレジ
スタＲＲ２にコマンドレジスタ設定モードに従ってオー
トリフレッシュを示すデータ“０”（００）が設定され
た場合を考える。この場合、図１４９に示すゲート回路
Ｇ１００の出力が“Ｈ”となり、ＡＮＤ回路Ｇ１０１の
出力が“Ｌ”となる。これにより入出力切換回路３１０
２は、ピン端子３１１０を信号入力端子とする。このピ
ン端子３１１０は外部から与えられるリフレッシュ指示
信号ＲＥＦ＃を内部へ通過させる。このオートリフレッ
シュモードにおいては、タイマ３１０１の出力は無視さ
れる構成とされるかタイマ３１０１がリセット状態とさ
れる。この状態においては外部から与えられるリフレッ
シュ指示信号ＲＥＦ＃に従ってリフレッシュ検出回路３
２０３およびリフレッシュ制御回路３２０４の制御の下
にリフレッシュアドレスの発生および内部制御信号ｉｎ
ｔ．＊ＲＡＳの発生が行なわれ、この発生されたリフレ
ッシュアドレスに従ってＤＲＡＭアレイのリフレッシュ
が実行される。
【０５３７】時刻Ｔｘにおいてコマンドレジスタ設定モ
ードが行なわれ、コマンドレジスタ２７０ａのレジスタ
ＲＲ２に“１”（１１）が設定されると、ゲート回路Ｇ
１０１の出力が“Ｈ”となりゲート回路Ｇ１００の出力
が“Ｌ”となる。これにより、入力端子３１１０はこの
入出力切換回路３１０２の機能によりデータ出力端子と
なる。このピン端子３１１０へはタイマ３１０１からの
リフレッシュ要求信号＊ＢＵＳＹが伝達され、外部にこ
の半導体記憶装置の内部においてセルフリフレッシュが
行なわれていることを示す信号として利用される。タイ
マ３１０１は、このコマンドレジスタ２７０ａにおける
セルフリフレッシュモードの設定に応答して起動され、
リフレッシュ要求をリフレッシュ制御回路３２０４へ与
える。リフレッシュ制御回路３２０４はこのタイマ３１
０１からのリフレッシュ要求に応答して、マルチプレク
サ２５８をリフレッシュアドレスカウンタ２９３の出力
選択状態とするとともにＲＡＳ信号発生回路３２０１の
内部制御信号ｉｎｔ．＊ＲＡＳの発生を制御する。ＲＡ
Ｓ信号発生回路３２０１はリフレッシュ制御回路３２０
４からリフレッシュ要求が与えられると所定のタイミン
グで内部制御信号ｉｎｔ．＊ＲＡＳを発生する。
【０５３８】この内部制御信号ｉｎｔ．＊ＲＡＳに従っ
てＤＲＡＭにおける行の選択、センス動作が行なわれ、
リフレッシュアドレスカウンタ２９３からのリフレッシ
ュアドレスにより指定された行に対するリフレッシュ動
作が実行される。所定期間が経過するとタイマ３１０１
の出力が“Ｈ”に立上がる。これにより、リフレッシュ
期間が完了し、リフレッシュ制御回路３２０４はリフレ
ッシュアドレスカウンタ２９３のアドレスカウント値を
１増分させるとともにＲＡＳ信号発生回路３２０１から
の内部制御信号ｉｎｔ．＊ＲＡＳの発生を停止させる。
タイマ３１０１の出力の“Ｌ”の期間は予め設定されて
いる。このタイマ３１０１の出力が“Ｌ”となる期間は
通常のＤＲＡＭにおけるメモリサイクルと同程度の期間
にされる。この期間が経過すると、タイマ３１０１は再
び計時動作を行ない、所定時間が経過すると再びリフレ
ッシュ要求を発生してリフレッシュ制御回路３２０４へ
与える。このリフレッシュ要求に従って再びリフレッシ
ュ制御回路３２０４およびＲＡＳ信号発生回路３２０１
の制御の下にＤＲＡＭアレイのリフレッシュが実行され
る。
【０５３９】このタイマの３１０１の計時動作はコマン
ド信号ＣＭがセルフリフレッシュを指定している期間中
持続される。タイマ３１０１のリフレッシュ間隔は、予
め固定的に設定されていてもよく、また半導体チップの
データ保持保障時間に応じてプログラムされてもよい。
上述の構成のように、コマンドレジスタに設定したコマ
ンド信号ＣＭに従って、この半導体記憶装置をオートリ
フレッシュまたはセルフリフレッシュとすることができ
る。このリフレッシュ指示信号ＲＥＦ＃が“Ｈ”のとき
には、ＤＲＡＭへのアクセスが可能である。リフレッシ
ュ指示信号ＲＥＦ＃が“Ｌ”の場合には、タイマ３１０
１は動作していない。外部からそのリフレッシュ動作が
制御される。このリフレッシュ期間中は外部からはＤＲ
ＡＭアレイへアクセスすることができない。
【０５４０】一方、セルフリフレッシュ時においては、
ＤＲＡＭアレイにおけるリフレッシュ動作中はピン端子
３１１０からリフレッシュ実行指示信号ＢＵＳＹ＃が出
力される。したがって、このリフレッシュ実行指示信号
ＢＵＳＹ＃を外部装置がモニタすることにより、ＤＲＡ
Ｍへのアクセスを行なってもよいか否かを外部装置が知
ることができ、通常モードにおいてもセルフリフレッシ
ュを実行することができる。セルフリフレッシュからオ
ートリフレッシュへの移行は、クロック信号Ｋの立上が
りにおいてコマンドレジスタ設定モードを実行し、コマ
ンドレジスタ２７０ａのレジスタＲＲ２をオートリフレ
ッシュモードとなるように設定すればよい（図１５０の
時刻Ｔｙ参照）。これによりタイマは計時動作が禁止さ
れ、ＣＤＲＡＭへのオートリフレッシュモード設定が実
行される。
【０５４１】上述の構成とすることにより、同一チップ
でオートリフレッシュおよびセルフリフレッシュを実行
することのできるＣＤＲＡＭを得ることができる。ま
た、通常動作モード時においてもセルフリフレッシュの
実行タイミングを知ることができ、通常動作サイクルに
おいてもセルフリフレッシュを利用することができる。
「セルフリフレッシュ／オートリフレッシュの変更例」
図１５１は図１４７に示すリフレッシュ回路の変更例を
示す図である。この図１５１に示す構成においては、Ｂ
ＢＵ発生回路３２１０が設けられ、ＢＢＵ発生回路３２
１０へコマンドレジスタ２７０ａからのコマンド信号Ｃ
Ｍが伝達される。ＢＢＵ発生回路３２１０はバッテリバ
ックアップモードを実行するための回路構成であり、こ
のＢＢＵモードについては、たとえば「標準ＤＲＡＭに
おけるデータ保持電流低減のためのバッテリバックアッ
プ（ＢＢＵ）モード」、堂坂等、電子通信学会論文誌９
０年１０３号、ＥＤ９０−７８号第３５頁ないし第４０
頁および「ＢＢＵモードを備える３８ｎｓ４ＭビットＤ
ＲＡＭ」、ＩＥＥＥ、インターナショナルソリッドステ
ートサーキッツコンファレンス、１９９０年、ダイジェ
ストオブテクニカルペーパーズ、第２３０頁および第２
３１頁ならびに第３０３頁にコニシ等により開示されて
いる。このＢＢＵモードは、標準ＤＲＡＭにおいてバッ
テリバックアップモードにおいてノーマルモード時に動
作するアレイ数をさらに１／４に低減することにより、
低電流でリフレッシュを行なってデータ保持を行なう構
成である。
【０５４２】このＢＢＵモードにおいては、セルフリフ
レッシュが実行される。以下、ＢＢＵモードについて簡
単に説明する。図１５２はＢＢＵモードを説明するため
の図である。ＤＲＡＭアレイＤＲＭＡは、３２個の小ブ
ロックＭＢＡ１〜ＭＢＡ３２を備える。ＤＲＡＭアレイ
ＤＲＡＭＡはさらに８つの小ブロック毎にメモリブロッ
クグループＭＡＢ１〜ＭＡＢ４に分割される。１つのグ
ループにおいて１つの小ブロックが駆動される。この構
成は図５および図６に示す構成に対応する。各メモリア
レイブロックグループＭＡＢ１〜ＭＡＢ４に対してＤＲ
ＡＭアレイを駆動するためのアレイドライバＭＡＤ１〜
ＭＡＤ４が設けられる。このアレイドライバＭＡＤ１〜
ＭＡＤ４を駆動するためにＢＢＵコントロール回路ＢＵ
Ｃが設けられる。
【０５４３】ＢＢＵコントロール回路ＢＵＣは、制御信
号ＲＥＦＳが与えられるとリフレッシュ要求信号をアレ
イドライバＭＡＤ１〜ＭＡＤ４の１つへ伝達する。この
リフレッシュ要求信号ＲＥＦＲはＢＢＵコントロール回
路ＢＵＣからアレイドライバＭＡＤ１〜ＭＡＤ４へ順次
伝達される。アレイドライバＭＡＤ１〜ＭＡＤ４はそれ
ぞれ対応のメモリアレイグループＭＡＢ１〜ＭＡＢ４に
おいて１つのブロックを駆動する。どのブロックを選択
するかは図示しない経路から与えられる行アドレス信号
（たとえばＲＡ８）に従って選択される。通常モード時
においては、各メモリアレイグループＭＡＢ１〜ＭＡＢ
４から１つのブロックが選択される。すなわち４つのブ
ロック（図示においてはメモリブロックＭＢＡ８、ＭＢ
Ａ１６、ＭＢＡ２４およびＭＢＡ３２）が駆動される。
【０５４４】ＢＢＵモードにおいては、１つのメモリア
レイグループが駆動されるだけであり、１つのメモリブ
ロックのみが駆動される（図示の例ではメモリアレイブ
ロックＭＢＡ３２）。したがって、この場合通常モード
時に比べて駆動されるブロックの数が１／４に低減され
るため、リフレッシュ時における消費電流が大幅に低減
される。このＢＢＵ発生回路（ＢＢＵコントロールＢＵ
Ｃに含まれる）を図１５１に示す構成においては利用す
る。図１５３はＢＢＵコントロール回路ＢＵＣの具体的
構成の一例を示す図である。図１５３においてタイマ３
１０１は、所定の間隔で発振するリングオシレータ３１
２１と、リングオシレータ３１２１からのパルス信号を
カウントし、所定期間毎に信号を発生する２進カウンタ
３１２２を含む。この２進カウンタ３１２２は、最大カ
ウントアップ値（たとえば１６ｎｓ；リフレッシュサイ
クルの仕様値）およびセルフリフレッシュにおけるリフ
レッシュタイミング（たとえば６４μｓ毎）決定の信号
を発生する。
【０５４５】ＢＢＵコントロール回路ＢＵＣはさらに、
コマンド信号ＣＭに応答して起動され、２進カウンタ３
１２２からのカウントアップ信号ＣＵＰ１に応答して活
性化され、かつバッテリバックアップモード指示信号Ｂ
ＢＵを発生するＢＢＵ信号発生回路３２１０と、ＢＢＵ
信号発生回路３２１０からの信号ＢＢＵと２進カウンタ
３１２２からのリフレッシュサイクル規定信号ＣＵＰ２
とに応答してリフレッシュ要求信号ＲＥＦＳを発生する
ＲＥＦＳ発生回路３１２３を含む。ＢＢＵ信号発生回路
３２１０は、コマンド信号ＣＭのセルフリフレッシュ指
示に応答して起動され、２進カウンタ３１２２からのカ
ウントアップ信号ＣＵＰ１が与えられるのを待つ。ＢＢ
Ｕ信号発生回路３２１０は、このコマンド信号ＣＭがノ
ーマルモードまたはオートリフレッシュモードを指定し
た場合に不活性状態となり、リフレッシュタイマ３１０
１をリセットする。
【０５４６】ＢＢＵ信号発生回路３２１０はカウントア
ップ信号ＣＵＰ１を受けると、信号ＢＢＵを発生する。
この信号ＢＢＵは、ＣＤＲＡＭがバッテリバックアップ
モードに切換わったことを示す。ＲＥＦＳ発生回路３１
２３はこの信号ＢＢＵに応答して起動され、２進カウン
タ３１２２からのリフレッシュサイクル規定信号ＣＵＰ
２が与えられるたび毎にリフレッシュ要求信号ＲＥＦＳ
を発生する。図１５４は、内部制御信号ｉｎｔ．＊ＲＡ
Ｓを発生するための回路構成を示す図である。この図１
５４に示す構成においては、図１４８に示すＲＡＳ信号
発生回路３２０１およびリフレッシュ制御回路３２０４
のうち内部制御信号ｉｎｔ．＊ＲＡＳを発生する回路構
成についてのみ示す。ＲＡＳ信号発生回路３２０１は、
信号＊ＲＡＳと信号ＢＢＵとを受けるゲート回路（ＮＯ
Ｒ回路）Ｇ３０１と、ゲート回路Ｇ３０１を受けるイン
バータ回路Ｇ３０２と、インバータ回路Ｇ３０２の出力
とリフレッシュ制御回路３２０４からのリフレッシュ要
求信号ＲＡＳＳとを受けるゲート回路Ｇ３０３を含む。
ゲート回路Ｇ３０１は、その両入力の信号が共に“Ｌ”
のときに“Ｈ”の信号の信号を発生する。ゲート回路Ｇ
３０３はその一方の入力が“Ｌ”のときに“Ｈ”の信号
を発生する。
【０５４７】信号＊ＲＡＳはこの発明が適用されるＣＤ
ＲＡＭにおいてはクロック信号Ｋの立上がりエッジで装
置内部へ取込まれる信号ＥおよびＣＨにより決定される
アレイアクセス指示信号を示す。これは、また図９４に
示す行アドレスストローブ信号発生回路から発生される
構成であってもよい。リフレッシュ制御回路３２０４
は、内部制御信号ｉｎｔ．＊ＲＡＳを所定時間遅延させ
る遅延回路３２３１と、ＲＥＦＳ発生回路３１２３から
のリフレッシュ要求信号ＲＥＦＳと遅延回路３２３１の
出力信号＊ＳＣに応答してリフレッシュ指示信号ＲＡＳ
Ｓを発生するＲＡＳＳ発生回路３２３２を含む。遅延回
路３２３１からの信号＊ＳＣは、ＤＲＡＭにおけるセン
ス動作が完了し、リフレッシュされるべきメモリセルの
データがセンスアンプにより確実にラッチされた状態に
おいて発生されるセンス完了を示す信号である。すなわ
ちこのＲＡＳＳ発生回路３２３２はリフレッシュ要求信
号ＲＥＦＳに応答して内部制御信号ｉｎｔ．＊ＲＡＳを
活性状態とし、センス完了信号＊ＳＣの発生に応答して
この内部制御信号ｉｎｔ．＊ＲＡＳを不活性状態に移行
させる。
【０５４８】次にこの図１５３および図１５４に示す回
路の動作をその動作波形図である図１５５を参照して説
明する。信号＊ＲＡＳＳは、ＢＢＵモードにおいて信号
＊ＲＡＳの代わりを行なう。リフレッシュ要求信号ＲＥ
ＦＳがＲＥＦＳ発生回路３１２３から発生されると、Ｒ
ＡＳＳ発生回路３２３２からの信号＊ＲＡＳＳが“Ｌ”
に立上がり活性状態となる。これに応答して、ゲート回
路Ｇ３０３から出力される内部制御信号が“Ｈ”に立上
がりインバータ回路Ｇ３０４から出力される内部制御信
号ｉｎｔ．＊ＲＡＳが活性状態の“Ｌ”になる。この内
部制御信号ｉｎｔ．＊ＲＡＳに従ってＤＲＡＭにおける
行選択動作およびセンス動作が実行される。センス動作
が完了すると、遅延回路３２３１からのセンス完了信号
＊ＳＣが活性状態の“Ｌ”に立下がる。
【０５４９】ＲＡＳＳ発生回路３２３２はこのセンス完
了信号＊ＳＣの立下がりに応答してその出力信号＊ＲＡ
ＳＳを“Ｈ”に立上げる。これに応答して内部制御信号
ｉｎｔ．＊ＲＡＳが“Ｈ”の活性状態となり、ＤＲＡＭ
におけるリフレッシュサイクルが完了する。すなわち、
このＢＢＵモードにおいては、ＲＥＦＳ発生回路３１２
３からのリフレッシュ要求信号ＲＥＦＳの立上がり（活
性状態への移行）をトリガにしてすべてセルフタイムで
リフレッシュが行なわれている。ゲート回路Ｇ３０１に
信号ＢＢＵを与えることにより、ＢＢＵモードにおい
て、アレイアクセスが要求され、＊ＲＡＳが“Ｌ”の活
性状態となっても、ゲート回路Ｇ３０１の出力は“Ｌ”
のままであり、ＢＢＵモードにおけるアレイアクティブ
サイクルに入ることを防止している。
【０５５０】ここで、ＢＢＵ信号に対しては、その活性
レベルを示していないが、信号ＢＢＵは、ＢＢＵモード
指定のときに“Ｈ”となる。図１５６は、図１５４に示
すＲＡＳＳ発生回路３２３２の具体的構成の一例を示す
図である。このＲＡＳＳ発生回路３２３２はセット・リ
セット型のフリップフロップにより構成される。このフ
リップフロップは、そのセット入力にリフレッシュ要求
信号ＲＥＦＳを受け、そのリセット入力／Ｒにセンス完
了信号＊ＳＣを受ける。その／Ｑ出力から信号＊ＲＡＳ
Ｓが発生される。このフリップフロップＦＦＲは、セッ
ト入力Ｓへ与えられる信号の立上がりに応答してセット
され、／Ｑ出力が“０”となり、リセット入力／Ｒへ与
えられる信号の立下がりに応答してリセット状態とな
り、／Ｑ出力が“Ｈ”となる。
【０５５１】「他の構成への適用例」この上述の構成で
はＣＤＲＡＭへの適用を示している。しかしながら、こ
の構成は通常のＤＲＡＭアレイのみを含むダイナミック
型半導体記憶装置へも適用することができる。通常のダ
イナミック型半導体記憶装置は外部制御信号としてロウ
アドレスストローブ信号＊ＲＡＳ、コラムアドレススト
ローブ信号＊ＣＡＳおよびライトイネーブル信号ＷＥを
受ける。このように外部制御信号＊ＲＡＳ，＊ＣＡＳ，
＊ＷＥを受けるダイナミック型半導体記憶装置において
も、オートリフレッシュとセルフリフレッシュとの切換
えを行なうことができる。図１５７は通常のダイナミッ
ク型半導体記憶装置におけるリフレッシュモード設定回
路に関連する回路部分を示す図である。図１５７におい
て、リフレッシュ関連回路は、外部から与えられるリフ
レッシュモード指示信号＊ＣＲを受けるとともにラッチ
するコマンドレジスタ３５０２と、コマンドレジスタ３
５０２に設定されたコマンド信号（リフレッシュモード
設定信号）ＣＭに応答して端子３５１０を入力端子また
は出力端子のいずれかに設定する入出力切換回路３５０
１と、外部制御信号＊ＲＡＳ、＊ＣＡＳ、＊ＷＥおよび
端子３５１０が入力端子の場合のリフレッシュ指示信号
＊ＲＥＦを受けかつコマンドレジスタ３５０２からのコ
マンド信号ＣＭを受け、半導体記憶装置の各内部制御信
号を発生するとともにリフレッシュ動作を制御するクロ
ックジェネレータ３５０３を含む。
【０５５２】さらにダイナミック型半導体記憶装置は、
クロックジェネレータ３５０３からの制御信号に応答し
てリフレッシュアドレスを発生するリフレッシュアドレ
スカウンタ３５０４と、外部から与えられるアドレスＡ
０〜Ａ９とリフレッシュアドレスカウンタ３５０４の出
力のいずれか一方を通過させ内部行アドレス信号ＲＡ０
〜ＲＡ９を発生するロウアドレスバッファ３５０６と、
外部から与えられるアドレス信号Ａ０〜Ａ９を受け内部
列アドレス信号ＣＡ０〜ＣＡ９を発生するコラムアドレ
スバッファ３５０７を含む。ロウアドレスバッファ３５
０６およびコラムアドレスバッファ３５０７のそれぞれ
のアドレス信号を取込むタイミングはクロックジェネレ
ータ３５０３からの内部制御信号により決定される。ロ
ウアドレスバッファ３５０６の外部行アドレス信号Ａ０
〜Ａ９を取込むタイミングは外部制御信号＊ＲＡＳによ
り決定され、コラムアドレスバッファ３５０７における
外部アドレス信号Ａ０〜Ａ９を取込むタイミングは外部
制御信号＊ＣＡＳにより与えられる。
【０５５３】このロウアドレスバッファ３５０６は、単
純なバッファ回路のみならず、その内部にマルチプレク
ス回路を含んでいる。このマルチプレクス回路は外部行
アドレスＡ０〜Ａ９とリフレッシュアドレスカウンタ３
５０４の出力を受け、その一方を選択的にバッファ回路
へ伝達する構成であってもよい。またマルチプレクス回
路は外部行アドレスＡ０〜Ａ９が内部行アドレスに変換
された後に受ける構成であってもよい。図１５８は、図
１５７に示すクロックジェネレータ３５０３の具体的構
成の一例を示す図である。図１５８において、クロック
ジェネレータ３５０３は、リフレッシュ指示信号＊ＲＥ
Ｆを受け、リフレッシュ指示が与えられたか否かを判別
するリフレッシュ検出回路３５１０と、外部制御信号＊
ＲＡＳを受け、内部制御信号ｉｎｔ．ＲＡＳを発生する
ＲＡＳバッファ３５１１と、外部制御信号＊ＣＡＳを受
け、内部制御信号ｉｎｔ．ＣＡＳを発生するＣＡＳバッ
ファ３５１２を含む。ＲＡＳバッファ３５１１およびＣ
ＡＳバッファ３５１２は、リフレッシュ検出回路３５１
０がリフレッシュ指示を与えた場合には不能動状態とさ
れる。またこのバッファ３５１１，３５１２は、タイマ
３５０５がリフレッシュ要求を出力している場合にはリ
フレッシュ制御回路３５１３の制御の下に信号入力禁止
状態とされる（この経路は示さず）。
【０５５４】クロックジェネレータ３５０３はさらに、
リフレッシュ検出回路３５１０およびリフレッシュ制御
回路３５１３からのリフレッシュ指示に応答して所定の
時間幅を有する内部パルス信号を発生するパルス発生回
路３５１４と、パルス発生回路３５１４およびＲＡＳバ
ッファ３５１１からの内部制御信号ＲＡＳを受けるゲー
ト回路３５１５を含む。このゲート回路３５１５から内
部制御信号ｉｎｔ．ＲＡＳが発生される。パルス発生回
路３５１４の発生するパルスの活性期間はＤＲＡＭにお
けるリフレッシュが完了するまでに必要とされる期間で
ある。リフレッシュ制御回路３５１３は、タイマ３５０
５からリフレッシュ要求が出力されると、マルチプレク
サ（ロウアドレスバッファ３５０６に含まれる）にリフ
レッシュアドレスカウンタ出力を選択させるための切換
信号ＭＵＸを発生するとともに、パルス発生回路３５１
４を起動して、所定のタイミングでパルス信号を発生さ
せる。
【０５５５】タイマ３５０５は、先の実施例と同様コマ
ンドレジスタ３５０２からのコマンド信号ＣＭに応答し
て起動され、所定の間隔でパルス信号（リフレッシュ要
求信号）を発生する。リフレッシュ制御回路３５１３は
このコマンド信号ＣＭがオートリフレッシュを示してい
る場合には、タイマ３５０５の出力を無視しリフレッシ
ュ検出回路３５１０の出力に応答してリフレッシュに必
要な制御を行なう。コマンド信号ＣＭがセルフリフレッ
シュを示した場合には、リフレッシュ制御回路３５１３
は、タイマ３５０５からのリフレッシュ要求に従って各
リフレッシュに必要な制御動作を行なう。図１５７に戻
って、コマンドレジスタ３５０２および入出力切換回路
３５０１の構成は、先に図１４９を参照して示した回路
構成と同様である。この場合、コマンドレジスタ３５０
２はクロック信号に同期してリフレッシュモード指示信
号＊ＣＲをラッチする必要はなく、任意のタイミングで
与えられる制御信号をラッチする。この外部から与えら
れるリフレッシュモード指示信号＊ＣＲは１ビットであ
ってもよく、また２ビットの信号であってもよい。
【０５５６】上述の構成によれば、通常のＤＲＡＭにお
いても、オートリフレッシュとセルフリフレッシュを共
に実行することができる。また入出力切換回路３５０１
の機能により、１つのピン端子３５１０が入力端子また
は出力端子に切換えられる。ピン端子３５１０が出力端
子に設定された場合には、この半導体記憶装置において
セルフリフレッシュが実行されていることが示される。
このセルフリフレッシュモード時においては、タイマ３
５０５からのリフレッシュ要求信号がリフレッシュ実行
指示信号＊ＢＵＳＹとして出力される。したがってこの
信号＊ＢＵＳＹを見ることにより、外部装置はリフレッ
シュのタイミングを知ることができる。図１５７に示す
構成に従えば通常のＤＲＡＭにおいても、通常モードで
セルフリフレッシュを実行することのできるダイナミッ
ク型半導体記憶装置を得ることができる。
【０５５７】また、この図１５７に示すダイナミック型
半導体記憶装置の構成において、図１５１に示すように
ＢＢＵ発生回路をさらに接続する構成としてもよい。こ
の図１４７、図１５１および図１５７に示す構成におい
ては、セルフリフレッシュモードとオートリフレッシュ
モードとが選択的に実行可能なようにされている。この
場合、コマンドレジスタ３５０２の出力をたとえばワイ
ヤボンディングなどによりそのレベルを固定すれば、ピ
ン端子３５１０は入力端子または出力端子に固定される
ため、オートリフレッシュ動作のみが可能な半導体記憶
装置（ダイナミック型半導体記憶装置またはＣＤＲＡ
Ｍ）またはセルフリフレッシュのみを実行する半導体記
憶装置（ダイナミック型半導体記憶装置またはＣＤＲＡ
Ｍ）を得ることができる。すなわち、１つの半導体チッ
プの設計でオートリフレッシュモードおよびセルフリフ
レッシュモードいずれにも対応することのできる半導体
記憶装置を得ることができる。
【０５５８】特に、オートリフレッシュモードとセルフ
リフレッシュとが同一半導体チップ上に実現される構成
に従えば、セルフリフレッシュ設定時において必要とさ
れるリフレッシュ間隔プログラムにおいてオートリフレ
ッシュモードを用いてこのチップのデータ保持保障時間
を計測することができ、確実なセルフリフレッシュサイ
クル期間の設定が可能となる。また、オートリフレッシ
ュまたはセルフリフレッシュに固定する場合には入出力
切換回路を特に設ける必要はなく、配線により、ピン端
子（たとえば図１５７における端子３５１０）を入力端
子または出力端子に設定する構成が用いられてもよい。
この構成を図１５９および図１６０に示す。図１５９の
構成において、リフレッシュモード設定回路３５５０の
設定するリフレッシュモード指定コマンドＣＭは、ワイ
アリングにより電源電位Ｖｃｃまたは接地電位ＶS S の
いずれかに設定される。この構成においては、入出力切
換回路３１０２は入力回路または出力回路のいずれかに
固定的に設定される。
【０５５９】図１６０に示す構成においては、リフレッ
シュモード設定回路３５５０は、図１５９に示す構成と
同様、ワイアリングによりオートリフレッシュモードま
たはセルフリフレッシュモードのいずれかに設定され
る。入出力切換回路３５５１は、鎖線で示すようにワイ
アリングにより信号入力回路または信号出力回路のいず
れかに設定される。上述のような構成としても、セルフ
リフレッシュモード時においては、信号ＢＵＳＹ＃が装
置外部へ出力されるため、通常モード時においてもセル
フリフレッシュを実行することができる。 「アドレス分配方式の他の実施例」前述のごとくＣＤＲ
ＡＭにおいては、ＤＲＡＭアドレスＡａは、行アドレス
と列アドレスとが時分割的に与えられる。しかし、前述
のように、外部クロックＫの周期を長くした場合（間歇
的発生を含む）においても、ＣＤＲＡＭはできるだけ高
速で動作させるのが望ましい。以下、ＣＤＲＡＭを高速
動作させるための構成について説明する。以下に説明す
る構成は、図５６および図５７に示すアドレス分配方式
の他の実施例を構成する。
【０５６０】図１６１は、アドレス分配方式のさらに他
の実施例を示す図である。図１６１に示す構成において
は、アドレスバッファ４００１からの内部アドレスｉｎ
ｔ．ＡｃがＤＲＡＭコラムデコーダ１０３へも与えられ
る。すなわち、ＤＲＡＭコラムアドレスとＳＲＡＭアド
レスとをその一部を共有する構成とする。アドレスバッ
ファ４００１は、図２に示すアドレスバッファ２５５で
あってもよく、また、図９０に示すアドレス発生回路３
６０であってもよい。図１６１に示す構成においては、
外部から行アドレスをアドレスＡａとして与えかつ列ア
ドレスをアドレスＡｃとして与えることにより、ノンマ
ルチプレクスで、外部ピン端子数を増加させることなく
ＤＲＡＭアドレスを与えることができる。したがって、
ＤＲＡＭの列アドレスの取込みタイミングをマルチプレ
クス方式のときよりも速くすることができ、ＤＲＡＭを
高速動作させることができる。以下、このＳＲＡＭアド
レスをＤＲＡＭアドレスとしても利用する構成について
詳細に説明する。
【０５６１】図１６２は、ＳＲＡＭアドレスとＤＲＡＭ
アドレスとを共有する構成をより具体的に示す図であ
る。図１６２において、アドレスバッファ４０１は、Ｓ
ＲＡＭ用の外部列アドレス信号Ａｃ０〜Ａｃ３を受け内
部アドレス信号を発生するバッファ回路４０１０と、外
部アドレス信号Ａｃ４〜Ａｃ１１を受け、内部アドレス
信号を発生するバッファ回路４０１１と、外部アドレス
信号Ａａ０〜Ａａ９を受け、ＤＲＡＭ用の内部行アドレ
ス信号を発生するバッファ回路４０１２を含む。各バッ
ファ回路４０１０，４０１１および４０１２は内部クロ
ック信号ｉｎｔ−Ｋまたはストローブ信号／ＲＡＳ，／
ＣＡＬに応答して外部アドレスをラッチし内部アドレス
信号を発生する。バッファ回路４０１０からの内部アド
レス信号はＳＲＡＭコラムデコーダ２０３へ与えられ
る。バッファ回路４０１１からの内部アドレス信号は判
定回路４０２０へ与えられる。バッファ回路４０１２か
らの内部アドレス信号はＤＲＡＭロウデコーダ１０２へ
与えられる。
【０５６２】判定回路４０２０は、チップセレクト信号
Ｅおよびキャッシュヒット指示信号ＣＨ（この両信号は
内部信号であっても外部信号であってもよい）に従っ
て、バッファ回路４０１１からのアドレス信号をＳＲＡ
Ｍロウデコーダ２０２およびＤＲＡＭコラムデコーダ１
０３のいずれへ与えるべきかを判定する。判定回路４０
２０は、ＳＲＡＭアレイへのアクセス時にはバッファ回
路４０１１からの内部アドレス信号をＳＲＡＭロウデコ
ーダ２０２へ与える。ＤＲＡＭアレイへのアクセス時に
は、判定回路４０２０はバッファ回路４０１１からのア
ドレス信号をＤＲＡＭコラムデコーダ１０３へ与える。
なお図１６２に示す構成においては、ＳＲＡＭコラムデ
コーダ２０３の出力により、ＤＲＡＭアレイにおいてＤ
ＲＡＭコラムデコーダ１０３により選択された列からさ
らに４ビット（４ＭＣＤＲＡＭの場合）が選択される。
【０５６３】この図１６２に示す構成においては、アド
レス信号Ａａ０〜Ａａ９がＤＲＡＭアレイの行を指定す
るためのアレイ行アドレス信号として用いられる。アド
レス信号Ａｃ０〜Ａｃ３はＳＲＡＭアレイの列を指定す
るためのキャッシュ列アドレス信号およびＤＲＡＭアレ
イへの直接アクセス時におけるアレイ列アドレス信号と
して用いられる。アドレス信号Ａｃ４〜Ａｃ９はＳＲＡ
Ｍアレイの行を指定するためのキャッシュ行アドレス信
号として用いられ、かつＤＲＡＭアレイの列を指定する
ためのアレイ列アドレス信号として用いられる。この図
１６２に示す構成のように、アドレス信号Ａｃ０〜Ａｃ
１１およびＡａ０〜Ａａ９をそれぞれ独立に与えること
ができ、かつバッファ回路４０１０、４０１１および４
０１２が同時に、与えられたアドレス信号を取込み内部
アドレス信号を発生する構成をとることにより、ＤＲＡ
Ｍアレイのための行アドレス信号および列アドレス信号
を同時に取込むことができ、ＤＲＡＭアレイにおけるア
クセス時間を大幅に短縮することができる。
【０５６４】図１６３は図１６２に示す判定回路４０２
０の具体的構成の一例を示す図である。図１６３を参照
して、判定回路４０２０は、内部チップセレクト信号Ｅ
および内部キャッシュヒット指示信号ＣＨ（これは図１
に示す制御クロックバッファ２５０から発生される）を
受けるゲート回路Ｇ４００と、ゲート回路Ｇ４００の出
力に応答して選択的にオン状態となるスイッチングトラ
ンジスタＴｒ４００およびＴｒ４０１を含む。スイッチ
ングトランジスタＴｒ４００は、バッファ回路４０１１
（図１６２参照）からのアドレス信号をＳＲＡＭロウデ
コーダ２０２へ伝達する。スイッチングトランジスタＴ
ｒ４０１は内部アドレス信号Ａｃ４〜Ａｃ１１をＤＲＡ
Ｍコラムデコーダ１０３へ伝達する。ゲート回路Ｇ４０
０は、その両入力が共に“Ｌ”となったときに“Ｈ”の
信号を発生する。信号ＥおよびＣＨが共に“Ｌ”となる
のはキャッシュヒット時であり、ＳＲＡＭアレイへのア
クセス時である。この場合にはスイッチングトランジス
タＴｒ４００がオン状態となり、ＳＲＡＭロウデコーダ
２０２へ内部アドレス信号Ａｃ４〜Ａｃ１１がＳＲＡＭ
行アドレス信号として伝達される。
【０５６５】ＤＲＡＭアレイへのアクセス時には信号Ｃ
Ｈ＃は“Ｈ”となり、ゲート回Ｇ４００の出力が“Ｌ”
となる。スイッチングトランジスタＴｒ４０１がオン状
態となり、内部アドレス信号Ａｃ４〜Ａｃ１１がＤＲＡ
Ｍカラムデコーダ１０３へ伝達される。なお、この図１
６３に示す判定回路の構成においては、ブロック転送モ
ードおよびコピーバックモードにおいて同時にＤＲＡＭ
およびＳＲＡＭへアドレス信号を伝達することはできな
い。この場合、ブロック転送モードおよびコピーバック
モードが指定された場合にはスイッチングトランジスタ
Ｔｒ４００およびＴｒ４０１が共にオン状態となる構成
がさらに追加されてもよい。図１６２および図１６３に
示す構成においては、ＳＲＡＭアドレス信号線Ａｃ４〜
Ａｃ１１がＤＲＡＭアドレス信号線とＳＲＡＭアドレス
信号線とに分岐される。この場合に、ＳＲＡＭロウデコ
ーダへ接続されるＳＲＡＭアドレス信号線に付随する負
荷容量が増大する。ＳＲＡＭアドレス信号線に付随する
負荷容量が増大すれば、信号遅延をもたらし、キャッシ
ュヒット時におけるアクセス時間の増大をもたらす。こ
のため、ＳＲＡＭアドレス線の負荷はできるだけ小さく
するのが望ましい。このＳＲＡＭアドレス信号線に付随
する負荷容量の増大を防止するための構成を図１６４に
示す。
【０５６６】図１６４において、ＳＲＡＭコラムデコー
ダ２０３は、アドレスバッファ４０１０からの内部アド
レス信号をプリデコードするプリデコーダ４０５１と、
プリデコーダ４０５１からのプリデコード信号をさらに
デコードし、ＳＲＡＭアレイにおけるワード線を選択す
るＳＲＡＭロウデコーダ４０５２を含む。上述のような
アドレスをプリデコードする方式は、アドレス信号配線
長の短縮およびアドレス信号配線占有面積の低減および
デコーダ回路規模の低減などの観点から通常の半導体記
憶装置においても行なわれている。この図１６４に示す
ような構成において、ＤＲＡＭコラムデコーダへは、図
１６４の（Ｉ）に示すようにプリデコーダ４０５１から
のプリデコーデッド信号がＤＲＡＭコラムデコーダへ伝
達される。このケース（Ｉ）の場合、アドレスバッファ
４０１０からのＳＲＡＭアドレス信号配線長を短縮する
ことができるとともに、アドレス信号遅延を低減する。
【０５６７】また、ＳＲＡＭロウデコーダ４０５２から
のＳＲＡＭワード線選択信号をＤＲＡＭコラムデコーダ
へ与えてもよい（図１５４のケース（ＩＩ）参照）。こ
のＳＲＡＭロウデコーダ４０５２からのＳＲＡＭワード
線選択信号をＤＲＡＭコラムデコーダへ与える場合、Ｄ
ＲＡＭコラムデコーダは、通常のバッファ構成とされ
る。このケース（ＩＩ）の場合、通常、ＳＲＡＭワード
線を駆動するために各ＳＲＡＭワード線に対しワード線
駆動回路が設けられているため、ＳＲＡＭワード線にお
ける信号伝達遅延は生じない。また図１６４に示す構成
の場合、判定回路４０２０における判定動作に伴う遅延
がＳＲＡＭアレイへのアクセス時間に及ぼす影響を低減
する。すなわち、判定回路４０２０においてＤＲＡＭア
レイへのアクセスまたはＳＲＡＭアレイへのアクセスと
の判定には、ある所定の時間が必要とされる。キャッシ
ュヒット動作を高速で行なうためには、この判定回路４
０２０における判定動作に要する時間がＳＲＡＭアレイ
へのアクセスに及ぼす影響をできるだけ少なくするのが
望ましい。
【０５６８】一方、ＤＲＡＭアレイは、ＳＲＡＭほど高
速動作は行なわれない。したがって、この判定回路４０
２０における判定時間がＤＲＡＭアレイにおける列選択
動作に対して悪影響をほとんど及ぼすことはない。した
がって、図１６４に示すようにケース（Ｉ）または（Ｉ
Ｉ）の場合のように、プリデコーダ回路４０５１以降に
おいてＳＲＡＭのアドレス信号線とＤＲＡＭコラムアド
レス信号線とを分岐する構成とすることにより、ＳＲＡ
Ｍアレイへのアクセス時間に対する悪影響を確実に排除
することができる。図１６４に示す構成においては、分
岐点において図１６３に示す判定回路が設けられてもよ
い。またこの構成に代えて、プリデコーダ４０５１以降
の信号線を直接ＳＲＡＭ用信号線とＤＲＡＭ用信号線と
に分岐させてもよい。この場合、ＤＲＡＭコラムデコー
ダへは直接、アドレス信号（プリデコード信号またはＳ
ＲＡＭワード線選択信号）が伝達される。ＤＲＡＭロウ
デコーダ、ＤＲＡＭコラムデコーダおよびＳＲＡＭコラ
ムデコーダの動作が図１６５に示す判定回路４０３０に
より制御される。ＳＲＡＭコラムデコーダ２０３は、Ｓ
ＲＡＭアレイへのアクセス時およびＤＲＡＭアレイへの
アクセス時両者において動作する構成とされる。またＳ
ＲＡＭロウデコーダ２０３においては、プリデコーダ４
０５１出力段においてアドレス信号線の分岐が行なわれ
ている場合にはプリデコーダが動作し、ＳＲＡＭロウデ
コーダ４０５２の動作が判定回路４０３０により制御さ
れる構成とされる。ＳＲＡＭロウデコーダ４０５２の出
力段に信号線の分岐が設けられる場合には、判定回路４
０３０の判定完了までＳＲＡＭロウデコーダ４０５２は
動作する。
【０５６９】ＳＲＡＭコラムデコーダがＤＲＡＭアレイ
の列選択用とＳＲＡＭアレイの列選択用とに共用されて
いても、内部データ線に接続されるのは一方のアレイの
ビット線対のみであり、データの衝突は生じない（たと
えば図２２、図４０および図５１等を参照）。この判定
回路によるＳＲＡＭアレイおよびＤＲＡＭアレイの駆動
制御する構成を図１６５に示す。図１６５において、判
定回路４０３０は、内部制御信号Ｗ，Ｅ，ＣＨ，ＣＩお
よびＣＲを受け、この制御信号の組合わせに応じてＤＲ
ＡＭアレイ駆動回路２６０およびＳＲＡＭアレイ駆動回
路２６４の動作を制御する。ここで判定回路４０３０に
コマンドレジスタセット信号ＣＲが与えられているの
は、後に説明するが、高速コピーバック動作モード設定
時にこのコマンドレジスタ設定信号ＣＲ（ＣＣ２）が利
用されるからである。この図１６５に示す構成によれ
ば、ＤＲＡＭアレイおよびＳＲＡＭアレイにおける行お
よび列選択動作を並行して実行することができ、ブロッ
ク転送モードおよびコピーバックモード等において並行
してアドレスを取込んでＳＲＡＭアレイおよびＤＲＡＭ
アレイにおける行および列選択動作を実行することがで
きる。
【０５７０】次に、このアドレス共用方式における動作
について説明する。図１６６は、キャッシュミス時にお
ける動作を示すタイミング図である。キャッシュミス時
においては、クロックＫの立上がりエッジにおいて外部
制御信号Ｅ＃が“Ｌ”、キャッシュヒット指示信号ＣＨ
＃が“Ｈ”に設定される。これにより、キャッシュミス
が設定される。このクロック信号Ｋの立上がりエッジで
外部から与えられるアドレス信号ＡａおよびＡｃがそれ
ぞれＤＲＡＭの行アドレス信号（Ｒ）および列アドレス
信号（Ｃ）として装置内部へ取込まれる。これによりイ
ニシエートサイクルＴＭＭＩが実行される。このイニシ
エートサイクルＴＭＭＩにおいて続いて、アレイアクテ
ィブサイクルＴＭＭＡが実行され、与えられた行アドレ
ス信号（Ｒ）および列アドレス信号（Ｃ）に従ってＤＲ
ＡＭアレイにおけるデータ選択動作が行なわれる。この
アレイアクティブサイクルＴＭＭＡにおいてブロック転
送または高速コピーバックなどの動作が行なわれてもよ
い。このアレイアクティブサイクルＴＭＭＡの最後の周
期においてクロック信号Ｋの立上がりエッジでチップセ
レクト信号Ｅ＃を“Ｌ”とすることにより、与えられた
アドレス信号ＲおよびＣに対応するデータＱが出力され
る（データ読出動作設定の場合）。
【０５７１】データ書込の場合には、このイニシエイト
サイクルＴＭＭＩにおいてチップセレクト信号Ｅ＃およ
びライトイネーブル信号Ｗ＃（図示せず）を共に“Ｌ”
とすることにより書込データがＳＲＡＭアレイへ書込ま
れるとともに、ＤＲＡＭアレイへも書込まれる。アレイ
アクティブサイクルＴＭＭＡが完了するとプリチャージ
サイクルＴＭＭＰが実行され、ＤＲＡＭアレイはプリチ
ャージ状態に設定される。このプリチャージサイクルＴ
ＭＭＰにおいては、ＳＲＡＭアレイへアクセス可能であ
り、内部アドレス信号Ａｃがクロック信号Ｋの立上がり
でＳＲＡＭアドレス信号として取込まれ対応のＳＲＡＭ
アレイにおけるメモリセルのアクセスが実行される。次
にアレイライトサイクルＴＭＡが実行され、ＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送（コピーバッ
ク；ラッチデータのＤＲＡＭアレイへの転送）が実行さ
れる。このアレイライトサイクルＴＭＡはイニシエート
サイクルＴＭＩとアレイアクティブサイクルＴＭＡＡを
含む。アレイアクティブイニシエートサイクルＴＭＡＩ
においてはクロック信号Ｋの立上がりエッジでチップセ
レクト信号Ｅ＃が“Ｌ”に設定されて外部から与えられ
るアドレスＡａおよびＡｃがそれぞれ行アドレス信号
（Ｒ）および列アドレス信号（Ｃ）として取込まれる。
続いてこのアレイライトサイクルＴＭＡにおいては、ラ
ッチ回路にラッチされたＳＲＡＭアレイの対応のデータ
ＤＲＡＭアレイへ転送される。このラッチからＤＲＡＭ
アレイへのデータの転送はアレイアクティブサイクルＴ
ＭＡＡにおいて実行される。
【０５７２】このアレイライトサイクルＴＭＡにおいて
は、ラッチ回路（図４０、図５１参照）からＤＲＡＭア
レイへのデータ転送が実行されるため、ＳＲＡＭアレイ
へはアクセス可能である。このアレイアクティブサイク
ルＴＭＭＡにおけるＳＲＡＭアレイへのアクセスは図１
６６においてアドレス信号Ａｃが有効状態（Ｖ）により
表わされている。このキャッシュミスサイクルＴＭに続
いてキャッシュヒットサイクルＴＨまたはスタンバイサ
イクルＴＳが実行される。次に具体的なリード動作およ
びライト動作について説明する。図１６７は、ミスリー
ド時の動作を示すタイミング図である。図１６７におい
て、クロック周期が２０ｎｓの場合が一例として示され
る。ミスリード時には、クロック信号Ｋの立上がりエッ
ジでチップセレクト信号Ｅ＃のみを“Ｈ”と設定する。
この場合、ＣＰＵ（外部演算処理装置）から与えられた
アドレス（ＲＯＷ１およびＣＯＬ１）がそれぞれＤＲＡ
Ｍアレイの行アドレス信号および列アドレス信号として
取込まれる。このミスリード動作時においてＤＲＡＭア
レイへのアクセスが行アドレス信号ＲＯＷ１およびＣＯ
Ｌ１に従って行なわれる。（ＤＲＡＭアレイからＳＲＡ
Ｍアレイへのデータ転送が行なわれていてもよい。この
場合、ＳＲＡＭアレイおよびＤＲＡＭアレイへは同じア
ドレスが与えられる。このＤＲＡＭアレイからＳＲＡＭ
アレイへのデータ転送を伴うミス動作時においては、図
１６５に示す判定回路４０３０の構成が用いられる。図
１６２に示す判定回路４０２０の構成が利用される場合
には、この２回目のクロック信号Ｋの立上がりに従って
アドレス信号Ａｃを取込み、ＳＲＡＭアレイの行選択動
作が行なわれてもよい。）所定時間が経過するとアウト
プットイネーブル信号Ｇ＃を“Ｌ”に立下げる。このア
ウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がると、
与えられたアドレスＲＯＷ１およびＣＯＬ１に対応する
データＱ１が出力される。
【０５７３】続いて、ＤＲＡＭアレイのプリチャージサ
イクルが実行される。このプリチャージサイクルにおい
ては、ＳＲＡＭアレイへアクセス可能である。プリチャ
ージサイクルの開始と同時に、ヒットリード動作が行な
われる。このヒットリード動作においてはチップセレク
ト信号Ｅ＃およびキャッシュヒット指示信号ＣＨ＃が共
に“Ｌ”にクロック信号Ｋの立上がりエッジで設定され
る。これに従ってアドレス信号ＡｃがＳＲＡＭアレイの
行および列選択用の信号として取込まれ、対応のメモリ
セルデータＱ２がこのクロックサイクル中に出力され
る。続いて図１６７においてはヒットリードおよびヒッ
トリードが実行されている。それぞれのヒットリードサ
イクルにおいてアドレスＣ３およびＣ４に従って出力デ
ータＱ３およびＱ４がそれぞれ出力される。
【０５７４】ＤＲＡＭアレイのプリチャージサイクルが
完了すると、次いでアレイライトサイクルが実行され
る。このアレイライトサイクルはミスリード時にＳＲＡ
Ｍアレイの対応のデータをラッチした後このラッチデー
タがＤＲＡＭアレイへ転送される。このアレイライトサ
イクルの設定はクロック信号Ｋの立上がりエッジでチッ
プセレクト信号Ｅ＃を“Ｌ”、キャッシュヒット指示信
号ＣＨ＃を“Ｈ”、制御信号ＣＣ１＃（キャッシュアク
セス禁止信号ＣＩ＃に対応）を“Ｌ”に設定し、かつラ
イトイネーブル信号Ｗ＃を“Ｌ”に設定する。このアレ
イライトサイクルにおいては、外部から与えられるアド
レス信号（ミスアドレス）ＡｃおよびＡａが共にＤＲＡ
Ｍ用の列アドレス信号および行アドレス信号として取込
まれる。この状態においてＳＲＡＭアレイへアクセスす
ることはできない。アレイライトサイクルの設定サイク
ルにおいては、ヒットライトが発生したとしてもこのヒ
ットライトサイクルの実行が禁止される。このため、キ
ャッシュヒット指示信号ＣＨ＃は“Ｈ”とされている。
【０５７５】このアレイライトサイクルの設定サイクル
に続いてヒットリードサイクルが実行される。ヒットリ
ードサイクルにおいては、チップセレクト信号Ｅ＃およ
びキャッシュヒット指示信号ＣＨ＃が“Ｌ”に設定さ
れ、かつアウトプットイネーブル信号Ｇ＃が“Ｌ”に設
定される。この状態においては、アドレス信号Ａｃに従
ってＳＲＡＭアレイへのアクセスが実行され、対応のデ
ータＱ５が出力される。図１６７においてはこのアレイ
ライトサイクルの最後のサイクルにおいてヒットリード
が再び行なわれており、アドレスＣ６に従ったキャッシ
ュデータＱ６が出力される。ここで、アレイライトの設
定サイクルにおいてアドレスＡａが、ミスアドレス（Ｍ
ｉｓｓ Ａｄｄ）として示されているのは、ＳＲＡＭア
レイからＤＲＡＭアレイへのデータを転送するために必
要とされるアドレスは、外部に設けられたタグメモリか
らのアドレスであることを示す。
【０５７６】図１６８に、ミスライト時の動作タイミン
グ図を示す。ミスライトの設定はクロック信号Ｋの立上
がりエッジでチップセレクト信号Ｅ＃を“Ｌ”、ライト
イネーブル信号Ｗ＃を“Ｌ”に設定することにより行な
われる。このときには、外部アドレスＡｃおよびＡａが
それぞれＤＲＡＭアレイの列アドレスＣＯＬ１および行
アドレスＲＯＷ１として取込まれるとともに、外部から
与えられる書込データＤ１が取込まれる。このミスライ
トにおいては、ＤＲＡＭおよびＳＲＡＭアレイへのアク
セスが行なわれ、このデータＤ１がＳＲＡＭアレイの対
応のメモリセルへ書込まれる。このＳＲＡＭおよびＤＲ
ＡＭアレイへのデータの書込は先に説明したデータ転送
方式のいずれが用いられてもよい。ミスライトサイクル
が完了すると、ＤＲＡＭアレイはプリチャージサイクル
に入る。このプリチャージサイクルにおいてはＳＲＡＭ
に対してアクセス可能である。図１６８に対してはヒッ
トリード、ヒットリード、およびヒットライトの動作が
それぞれ実行される。各動作サイクルに従って、アドレ
スＡｃがそれぞれＳＲＡＭアレイアドレスＣ２，Ｃ３お
よびＣ４として取込まれ、出力データＱ２およびＱ３が
出力され、書込データＤ４が書込まれる。
【０５７７】続いてアレイライトサイクルが実行され
る。このアレイライトサイクルは図１６７に示すものと
同様である。このアレイライトサイクルの設定サイクル
においては、制御信号ＣＣ１＃（アレイアクセス指示信
号（キャッシュアクセス禁止信号）ＣＩ＃に対応）が
“Ｌ”に設定され、ＳＲＡＭアレイへのアクセスが禁止
される。したがってこのアレイライト設定サイクルにお
いてヒットリードが生じたとしても、このヒットリード
は実行されない。アレイライトサイクルの設定サイクル
に続いて、ヒットライトサイクルが実行される。このヒ
ットライトサイクルの設定のためには、クロック信号Ｋ
の立上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”に
設定する。ヒットリードが指示されているため、この状
態においてはライトイネーブル信号Ｗ＃が“Ｈ”、アウ
トプットイネーブル信号Ｇ＃が“Ｌ”に設定される。こ
の状態においても、アレイライトサイクルが設定され、
外部アドレス（Ｍｉｓｓ Ａｄｄ）がアドレスＡｃ、Ａ
ａとして同時に与えられ、これらのアドレスがそれぞれ
ＤＲＡＭアレイの列アドレスＣｏｌ２、および行アドレ
スＲｏｗ２として取込まれる。
【０５７８】アレイライト設定サイクルに続いてヒット
ライトサイクルが実行され、アドレスＡｃがＳＲＡＭの
ためのアドレスＣ５として取込まれ、そのときに与えら
れているデータＤ５が対応のＳＲＡＭメモリセルへ書込
まれる。アレイライトサイクルの最後のサイクルでヒッ
トリードサイクルが実行され、アドレスＡｃがＳＲＡＭ
アレイの列アドレスＣ６として取込まれ、対応のデータ
Ｑ６が出力される。このアドレス共有方式に従うＣＤＲ
ＡＭとメモリコントローラとの接続形態を図１６９およ
び図１７０に示す。図１６９はダイレクトマッピング方
式に従うＣＤＲＡＭと外部制御装置との接続を示す図で
ある。この図１６９に示す接続形態は図６４に示す接続
形態に対応する。この図１６９に示す接続形態において
は、ＣＰＵからの８ビットのアドレス信号Ａ６〜Ａ１３
がＳＲＡＭロウデコーダ２０２へ与えられる。この８ビ
ットのアドレス信号Ａ６〜Ａ１３のうち６ビットのアド
レス信号Ａ６〜Ａ１１がＤＲＡＭコラムデコーダ１０３
へ与えられる。ＤＲＡＭ１００のロウデコーダ１０２へ
は、ＣＰＵからのアドレス信号Ａ１２，Ａ１３とセレク
タ６７２からの８ビットのアドレス信号Ａ１４〜Ａ２１
が与えられる。この図１６９に示す構成においては、Ｄ
ＲＡＭの行アドレス信号と列アドレス信号とがノンマル
チプレクス方式で与えられるため、外部にはマルチプレ
クス回路は設けられていない。クロック制御回路４４０
０へはチップセレクト信号Ｅ＃およびキャッシュヒット
指示信号ＣＨ＃が与えられ、ＳＲＡＭアレイへのアクセ
スおよびＤＲＡＭアレイへのアクセスに従った動作が実
行される。このクロック制御回路４４００は、図２に示
す構成において、制御クロックバッファ２５０とＳＲＡ
Ｍアレイ駆動回路２６４およびＤＲＡＭアレイ駆動回路
２６０ならびに図１６５に示す判定回路４０３０を含
む。
【０５７９】ここで図１６９においては、ＳＲＡＭロウ
デコーダ２０２の出力部からＤＲＡＭアレイのためのコ
ラムデコーダ１０３へアドレス信号Ａ６〜Ａ１１が与え
られている。この構成は図１６４に示すように、プリデ
コーダ部分から信号が出力される構成であってもよく、
またＳＲＡＭワード線選択信号が与えられる構成であっ
てもよい。この図１６９においては単に機能的にＳＲＡ
Ｍアレイの行アドレス信号とＤＲＡＭの列アドレス信号
の一部が共用されることを示すだけであり、実際の接続
構成とは正確には反映していない。外部制御回路６５０
の構成は図６４に示す構成と同様である。したがって、
図６４と図１６９を比較すれば、ＤＲＡＭの行アドレス
信号と列アドレス信号とマルチプレクスするためのマル
チプレクス回路７０５を設ける必要がなくなり、システ
ムサイズを低減することが可能となり、また、ＤＲＡＭ
コラムアドレスの取込みが容易に行なわれる。
【０５８０】図１７０はＣＤＲＡＭを４ウェイセットア
セシアティブ方式のキャッシュ構成としたときのアドレ
スの接続構成を示す図である。この図１７０に示す構成
は図１６５に示すアドレス接続構成に対応する。この図
１７０に示す構成においては、ＣＰＵからのアドレス信
号Ａ６−Ａ１１と、制御コントローラ７５０からのウェ
イアドレスＷ０およびＷ１がＳＲＡＭコラムデコーダ２
０２へ与えられる。ＳＲＡＭロウデコーダ２０２へ与え
られたアドレス信号のうち、アドレス信号Ａ６−Ａ１１
がＤＲＡＭコラムデコーダ１０３へ与えられる。他の構
成は、ＤＲＡＭアレイの行アドレスと列アドレスとをマ
ルチプレクスするためのマルチプレクス回路７００が設
けられていないことを除いて図６５に示す構成と同様で
あり、対応する部分には同一の参照番号を付す。
【０５８１】したがって、この構成においても、アドレ
ス信号をＳＲＡＭとＤＲＡＭとで共有する構成として
も、容易にキャッシュの構成を変更することができる。
この上述のように、ＤＲＡＭのアドレスをＳＲＡＭアド
レスの一部を利用する構成とすることによりピン端子数
を増加させずにＤＲＡＭのアドレスのマルチプレクス方
式とすることができ、ＤＲＡＭアレイのコラムアドレス
の取込みが容易になる。 「データ転送方式の他の実施例」ＣＤＲＡＭにおいて
は、キャッシュミス時においても高速でアクセスするこ
とができるのが望ましい。以下に、キャッシュミス時に
おいても高速でデータを転送するための構成について説
明する。
【０５８２】図１７１は、高速でデータ転送を実行し、
キャッシュミス時においても、高速でデータの読出を行
なうことができるとともに、高速コピーバックモード等
のデータ転送動作をより高速化することのできる構成を
示す。図１７１においては１つのメモリブロックに関連
する部分の構成が示される。ＤＲＡＭにおいてはデータ
読出経路とデータ書込経路とが別々に設けられる。この
ため、グローバルＩＯ線は、ＤＲＡＭアレイから読出さ
れたデータを伝達するためのグローバル読出線対ＧＯＬ
ａおよびＧＯＬｂと、ＤＲＡＭアレイへの書込データを
伝達するためのグローバル書込線対ＧＩＬａおよびＧＩ
Ｌｂを含む。グローバル読出線対ＧＯＬａとグローバル
書込線対ＧＩＬａが互いに並行に配列され、グローバル
読出線対ＧＯＬｂとグローバル書込線対ＧＩＬｂとが互
いに並行に配列される。このグローバル読出線対ＧＯＬ
（グローバル読出線対を総称的に示す）とグローバル書
込線対ＧＩＬ（グローバル書込線対を総称的に示す）は
図４に示すグローバルＩＯ線対ＧＩＬに対応する。
【０５８３】グローバル読出線対ＧＯＬａおよびＧＯＬ
ｂにそれぞれ対応してローカル読出線対ＬＯＬａおよび
ＬＯＬｂが設けられる。グローバル書込線対ＧＩＬａお
よびＧＩＬｂに対応してローカル書込線対ＬＩＬａおよ
びＬＩＬｂが設けられる。グローバル読出線対ＧＯＬａ
とローカル読出線対ＬＯＬａとの間に読出ブロック選択
信号φＲＢＡに応答してオン状態となる読出ゲートＲＯ
Ｇａが設けられる。グローバル読出線対ＧＯＬｂとロー
カル読出線対ＬＯＬｂとの間に、読出ブロック選択信号
φＲＢＡに応答してオン状態となる読出ゲートＲＯＧｂ
が設けられる。グローバル書込線対ＧＩＬａとローカル
書込線対ＬＩＬｂとの間に書込ブロック選択信号φＷＢ
Ａに応答してオン状態となる書込ブロック選択ゲートＷ
ＩＧａが設けられる。グローバル書込線対ＧＩＬｂとロ
ーカル書込線対ＬＩＬｂとの間に、書込ブロック選択信
号φＷＢＡに応答してオン状態となる書込ブロック選択
ゲートＷＩＧｂが設けられる。
【０５８４】各ビット線対ＤＢＬに対して、選択された
メモリセルデータをローカル読出線対ＬＯＬへ伝達する
ためのローカル転送ゲートＬＴＧと選択メモリセルをロ
ーカル書込線対ＬＩＬへ接続する書込ゲートＩＧが設け
られる。ローカル転送ゲートＬＴＧおよび書込ゲートＩ
Ｇを選択状態（導通状態）とするために書込コラム選択
線ＷＣＳＬと読出コラム選択線ＲＣＳＬが設けられる。
書込コラム選択線および読出コラム選択線ＲＣＳＬは、
対をなして並行に配設される。書込コラム選択線ＷＣＳ
Ｌ上には、ＤＲＡＭコラムデコーダからの、データ書込
時に発生される書込コラム選択信号が伝達される。読出
コラム選択線ＲＣＳＬには、このＤＲＡＭアレイからデ
ータを読出すときに発生される読出コラム選択信号が伝
達される。この書込コラム選択線ＷＣＳＬおよび読出コ
ラム選択線ＲＣＳＬはそれぞれ２列を選択するように配
置される。この構成は図４に示すコラム選択線ＣＳＬが
書込用の列を選択する信号線と読出用の列を選択する信
号線の２つに分割された構成に対応する。
【０５８５】ローカル転送ゲートＬＴＧは、ＤＲＡＭビ
ット線対ＤＢＬの信号を差動的に増幅するトランジスタ
ＬＴＲ３およびＬＴＲ４と、読出コラム選択線ＲＣＳＬ
の信号電位に応答してオン状態となり、このトランジス
タＬＴＲ３およびＬＴＲ４により増幅された信号をロー
カル読出線対ＬＯＬへ伝達するスイッチングトランジス
タＬＴＲ１およびＬＴＲ２を含む。トランジスタＬＴＲ
３およびＬＴＲ４の一方端子はたとえば接地電位である
固定電位Ｖｓｓに接続される。この構成においては、ロ
ーカル転送ゲートＬＴＧはＤＲＡＭビット線対の電位を
反転してローカル読出線対ＬＯＬへ伝達する。トランジ
スタＬＴＲ３およびＬＴＲ４はＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）で構成されており、
そのゲートがＤＲＡＭビット線対ＤＢＬに接続される。
したがって、このローカル転送ゲートＬＴＧは、ＤＲＡ
Ｍビット線対ＤＢＬ上の信号電位に悪影響を及ぼすこと
なくローカル読出線対ＬＯＬへＤＲＡＭビット線対ＤＢ
Ｌ上の信号電位を高速で伝達する。
【０５８６】書込ゲートＩＧは、書込コラム選択線ＷＣ
ＳＬ上の信号電位に応答してオン状態となり、ＤＲＡＭ
ビット線対ＤＢＬをローカル書込線対ＬＩＬへ接続する
スイッチングトランジスタＩＧＲ１およびＩＧＲ２を含
む。他のＤＲＡＭアレイにおける構成は図４に示すもの
と同様である。転送ゲートＢＴＧＡおよびＢＴＧＢはそ
れぞれ２対のグローバル書込線対およびグローバル読出
線対ＧＩＬに対応して設けられる。転送ゲートＢＴＧ
（転送ゲートＢＴＧＡおよびＢＴＧＢを総称する）は、
グローバル読出線対ＧＯＬおよびグローバル書込線対Ｌ
ＩＬに接続される。この転送ゲートＢＴＧＡおよびＢＴ
ＧＢの構成については後に詳細に説明する。この転送ゲ
ートＢＴＧＡおよびＢＴＧＢへは転送制御信号φＴＳ
Ｌ、φＴＬＤおよびφＴＤＳが与えられる。
【０５８７】制御信号φＴＤＳはＤＲＡＭアレイからＳ
ＲＡＭアレイへデータの転送を行なうときに発生される
信号である。制御信号φＴＳＬはＳＲＡＭアレイからラ
ッチへデータが転送されるときに発生される制御信号で
ある。制御信号φＴＬＤはこのラッチされたデータをＤ
ＲＡＭアレイへ書込むときに発生される信号である。こ
の転送ゲートＢＴＧＡおよびＢＴＧＢは後に詳細にその
構成を説明するが、ＳＲＡＭアレイから読出されたデー
タをラッチするためのラッチ手段を備えている。次に図
１７１に示す回路を用いた際のＤＲＡＭアレイとＳＲＡ
Ｍアレイとの間のデータ転送動作について説明する。図
１７２は図１７１に示すアレイ構成におけるＤＲＡＭか
らＳＲＡＭへのデータ転送動作を示す信号波形図であ
る。この図１７２に示すデータ転送動作の信号波形図は
図４７に示すデータ転送動作を示す信号波形図に対応す
る。
【０５８８】まず時刻ｔ１においてイコライズ信号φＥ
Ｑが“Ｌ”に立下がり、ＤＲＡＭアレイにおけるプリチ
ャージ状態が完了する。次いで、時刻ｔ２においてＤＲ
ＡＭワード線ＤＷＬが選択され、選択ワード線の電位が
立上がる。一方、時刻ｔｓ１においてＳＲＡＭアレイに
おいては行選択動作が行なわれており、選択されたＳＲ
ＡＭワード線ＳＷＬの電位が“Ｈ”に立上がり、この選
択ワード線に接続されるメモリセルデータがＳＲＡＭビ
ット線対ＳＢＬ上へ伝達される。このＳＲＡＭビット線
対ＳＢＬ上の信号電位は転送指示信号φＴＳＬに応答し
て転送ゲートに含まれるラッチ手段へ転送され、そこで
ラッチされる。一方、ＤＲＡＭにおいては、時刻ｔ２に
おいて選択ワード線ＤＷＬの信号電位が“Ｈ”に立上が
り、ＤＲＡＭビット線対ＤＢＬの信号電位が十分な大き
さへ達すると、時刻ｔ３においてセンスアンプ活性化信
号φＳＡＮが“Ｌ”に立上がり、時刻ｔ４においてセン
スアンプ活性化信号／φＳＡＰが“Ｈ”へ立上がる。こ
れによりＤＲＡＭビット線対ＤＢＬの信号電位がそれぞ
れ読出されたデータに対応して“Ｈ”と“Ｌ”に設定さ
れる。
【０５８９】ローカル転送ゲートＬＴＧはＤＲＡＭビッ
ト線対ＤＢＬの信号電位を直接受けている。時刻ｔ３に
おけるセンスアンプ活性化信号φＳＡＮの立上がり前
に、読出コラム選択線ＲＣＳＬへの信号電位が“Ｈ”に
立上がる。これにより、ＤＲＡＭビット線対ＤＢＬに生
じた小さな信号電位の変化はローカル転送ゲートＬＴＧ
で高速に増幅され、ローカル読出線対ＬＯＬへ伝達され
る。このローカル読出線対ＬＯＬへＤＲＡＭビット線対
ＤＢＬの信号電位が伝達されると時刻ｔ７′において読
出ブロック選択信号φＲＢＡが“Ｈ”に立上がる。これ
により、ローカル読出線対ＬＯＬがグローバル読出線対
ＧＯＬへ接続され、ＤＲＡＭビット線対ＤＢＬへ発生し
た信号電位変化はグローバル読出線対ＧＯＬを介して転
送ゲートＢＴＧへ伝達される。
【０５９０】時刻ｔ７′においてグローバル読出線対Ｇ
ＯＬの信号電位変化が生じる前に、時刻ｔ３において転
送制御信号φＴＤＳが発生されている。グローバル読出
線対ＧＯＬに発生した信号電位変化は高速でＳＲＡＭア
レイの対応のメモリセルへ伝達される。したがって、時
刻ｔ５においてＤＲＡＭセンスアンプＤＳＡによるＤＲ
ＡＭビット線対ＤＢＬの増幅動作が完了した時点におい
ては、既にＳＲＡＭアレイへのデータ転送が完了してい
る。上述のように、ローカル転送ゲートを設け、ＤＲＡ
Ｍビット線対ＤＢＬを直接転送ゲートＢＴＧへ接続する
構成とすることによりＤＲＡＭセンスアンプＤＳＡのセ
ンスアンプ動作完了を待つことなくデータ転送を実行す
ることができる。
【０５９１】図１７２において破線で示す信号波形およ
び矢印は図４７に示すデータ転送動作との比較を示す図
である。この信号波形の比較から明らかなように、ＤＲ
ＡＭセンスアンプＤＳＡの活性化前に転送ゲートＢＴＧ
を活性化する（制御信号φＴＤＳを発生する）とするこ
とができ、高速でデータを転送することができる。ＳＲ
ＡＭアレイはこのＤＲＡＭアレイからのデータ転送後す
ぐにアクセスすることができる。したがってキャッシュ
ミス時においても高速でＳＲＡＭアレイへアクセスする
ことができる。次にＳＲＡＭアレイからＤＲＡＭアレイ
へのデータ転送動作について、その動作タイミング図で
ある図１７３を参照して説明する。このＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送はグローバル書込線
対ＧＩＬを介して行なわれる。この場合グローバル読出
線対ＧＯＬおよびローカル読出線対ＬＯＬは利用されな
い。
【０５９２】時刻ｔ１においてＤＲＡＭアレイのプリチ
ャージサイクルが完了する。時刻ｔ２においてＤＲＡＭ
ワード線ＤＷＬの選択が行なわれ、選択されたワード線
の電位が“Ｈ”に立上がる。時刻ｔ３および時刻ｔ４に
おいてセンスアンプ活性化信号φＳＡＮおよび／φＳＡ
Ｐがそれぞれ活性状態となり、ＤＲＡＭビット線対ＤＢ
Ｌ上の信号電位が選択されたメモリセルのデータに対応
した値となる。時刻ｔ５において書込コラム選択線ＷＣ
ＳＬで選択され、選択された書込コラム選択線ＷＣＳＬ
の信号電位が“Ｈ”に立上がる。これにより書込ゲート
ＩＧがオン状態となり、ローカル書込線対ＬＯＬと選択
されたＤＲＡＭビット線対ＤＢＬとが接続される。時刻
ｔ６において書込ブロック選択信号φＷＢＡが“Ｈ”に
立上がる。これにより、ローカル書込線対ＬＩＬとグロ
ーバル書込線対ＧＩＬとが接続され、グローバル書込線
対ＧＩＬの信号電位がローカル書込線対ＬＩＬの信号電
位に対応した値となる。
【０５９３】時刻ｔ７において転送制御信号φＴＬＤが
“Ｈ”に立上がり、転送ゲートＢＴＧにラッチされてい
たデータがグローバル書込線対ＧＩＬおよびローカル書
込線対ＬＩＬを介してＤＲＡＭビット線対ＤＢＬへ伝達
される。図１７４は、転送ゲートＢＴＧにおけるＤＲＡ
ＭアレイからＳＲＡＭアレイへのデータ転送を行なう部
分の構成を示す図である。図１７４を参照して転送ゲー
トＢＴＧＲはグローバル読出線ＧＯＬおよび＊ＧＯＬ上
の信号電位を差動的に増幅するためのトランジスタＴｒ
５００およびＴｒ５０１と、転送制御信号φＴＧＳに応
答してグローバルＩＯ線ＧＯＬおよび＊ＧＯＬ上の信号
電位をＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬへ伝達す
るスイッチングトランジスタＴｒ５０３およびＴｒ５０
２を含む。ここで、各信号線に付された符号は信号線対
ではなく１本の信号線を示している。トランジスタＴｒ
５００のゲートは相補グローバル読出線＊ＧＯＬに結合
される。グローバル読出線ＧＯＬおよび＊ＧＯＬはロー
カル読出線ＬＯＬおよび＊ＬＯＬへそれぞれ結合され
る。この図１７４に示す構成においては、読出ブロック
選択ゲートは省略している。
【０５９４】ローカル転送ゲートＬＴＧにおいては、Ｄ
ＲＡＭビット線ＤＢＬの電位が“Ｈ”のとき、トランジ
スタＬＴＲ４が深いオン状態、トランジスタＬＴＲ３が
より浅いオン状態となり、トランジスタＬＴＲ４に大き
な電流が流れる。このＤＲＡＭビット線ＤＢＬ上の信号
電位がグローバル読出線＊ＧＯＬへ伝達される。ＤＲＡ
Ｍビット線＊ＤＢＬの信号電位はローカル読出線ＬＯＬ
へ伝達される。グローバル読出線＊ＧＯＬの信号電位が
相対的に“Ｌ”、グローバル読出線ＧＯＬの電位が相対
的に“Ｈ”となると、トランジスタＴｒ５００がトラン
ジスタＴｒ５０１よりもより深いオン状態となる。グロ
ーバル読出線＊ＧＯＬへはトランジスタＴｒ５００を介
して電流が流れる。このトランジスタＴｒ５００を介し
て流れる電流はトランジスタＬＴＲ２およびＬＴＲ４を
介して放電される。
【０５９５】一方、トランジスタＴｒ５０１において
は、カレントミラー回路を構成しているため、トランジ
スタＴｒ５００と同じ電流が流れるが、トランジスタＬ
ＴＲ３が浅いオン状態またはオフ状態となっているため
グローバル読出線ＧＯＬの信号電位が高速で“Ｈ”に充
電される。このグローバル読出線ＧＯＬおよび＊ＧＯＬ
の信号電位が十分に“Ｈ”および“Ｌ”にまで増幅され
た後に、転送制御信号φＴＤＳが“Ｈ”に立上がり、こ
のグローバル読出線ＧＯＬおよび＊ＧＯＬの信号電位が
ＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬへそれぞれ伝達
される。この転送ゲートＢＴＧＲの構成においては、ト
ランジスタＴｒ５００、Ｔｒ５０１、ＬＴＲ１、ＬＴＲ
２、ＬＴＲ３およびＬＴＲ４はカレントミラー型増幅回
路を構成しており、ＤＲＡＭビット線ＤＢＬ，＊ＤＢＬ
上に伝達された信号電位が微小であっても高速で増幅さ
れ、グローバル読出線ＧＯＬおよび＊ＧＯＬの信号電位
がＤＲＡＭビット線＊ＤＢＬおよびＤＢＬに対応した
（反転した）値となる。この構成によりＤＲＡＭビット
線＊ＤＢＬおよびＤＢＬを直接入力とするカレントミラ
ー型増幅回路によりＤＲＡＭビット線の電位が増幅され
てＳＲＡＭビット線対ＳＢＬ，＊ＳＢＬへ伝達される。
この構成により、高速でＤＲＡＭアレイからＳＲＡＭア
レイへデータを転送することができる。
【０５９６】図１７５は、図１７１に示す転送ゲートの
ＳＲＡＭアレイからＤＲＡＭへのデータ転送を行なうた
めの構成を示す図である。この図１７５に示すデータ転
送ゲートＢＴＧＷの構成は、図５１に示すデータ転送回
路における増幅回路部分を省略した構成に対応する。図
１７５を参照して、データ転送ゲートＢＴＧＷは、転送
制御信号φＴＳＬに応答してＳＲＡＭビット線ＳＢＬお
よび＊ＳＢＬ上のデータを反転して伝達する伝達ゲート
５１０３と、伝達ゲート５１０３から伝達されたＳＲＡ
Ｍビット線ＳＢＬおよび＊ＳＢＬ上のデータをラッチす
るラッチ回路５１００と、転送制御信号φＴＬＤに応答
してラッチ回路５１００にラッチされたデータをグロー
バル書込線ＧＩＬおよび＊ＧＩＬへそれぞれ伝達する伝
達ゲート５１０２ａおよび５１０２ｂを含む。ラッチ回
路５１００はインバータから構成されている。
【０５９７】転送ゲートＢＴＧＷはさらに、アレイ書込
指示信号ＡＷＤＥとＤＲＡＭコラムデコーダ出力（これ
はＳＲＡＭコラムデコーダ出力でもある）ＳＡＹに応答
して内部書込データ線＊ＤＢＷをグローバル書込線＊Ｇ
ＩＬヘ接続するゲート回路５１０１ｂと、書込指示信号
ＡＷＤＥおよびコラムデコーダ出力ＳＡＹに応答して内
部書込データ線ＤＢＷをグローバル書込線ＧＩＬへ接続
するゲート回路５１０１ａを含む。このゲート回路５１
０１ａおよび５１０１ｂを介してＤＲＡＭアレイへの直
接アクセス時には書込データがＤＲＡＭアレイへ伝達さ
れる。転送ゲートＢＴＧＷはさらに、ＳＲＡＭアレイへ
の書込指示信号ＳＷＤＥとＳＲＡＭコラムデコーダ出力
（これはまたＤＲＡＭアレイの列選択信号でもある）Ｓ
ＡＹに応答して外部書込データ線ＤＢＷ，＊ＤＢＷをそ
れぞれＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬへ接続す
るゲート回路５１０４ａおよび５１０４ｂを含む。この
図１７５に示す転送ゲートＢＴＧＷの構成は図５１に示
す転送ゲートにおけるＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送部分と同一の構成であり、その詳細な
説明は繰返さない。
【０５９８】図１７６は、書込コラム選択信号線ＷＣＳ
Ｌおよび読出コラム選択信号線ＲＣＳＬを駆動するため
の回路構成を示す図である。この図１７６において、Ｄ
ＲＡＭコラムデコーダ１０３からのコラム選択線ＣＳＬ
に対して信号線駆動回路５１１０が設けられる。信号線
駆動回路５１１０は、ＤＲＡＭコラムデコーダ１０３か
らの列選択信号ＣＳＬと内部書込イネーブル信号＊Ｗと
を受けるゲート回路５１１１と、コラム選択信号ＣＳＬ
とセンス完了信号ＳＣと内部書込イネーブル信号Ｗとを
受けるゲート回路５１１２を含む。ゲート回路５１１１
から読出コラム選択線ＲＣＳＬを駆動するための信号が
出力される。ゲート回路５１１２から書込コラム選択線
ＷＣＳＬを駆動するための信号が出力される。内部書込
イネーブル信号＊ＷおよびＷは、外部から与えられる制
御信号Ｗ＃に応答してクロックＫに同期して内部に取込
まれる信号であってもよい。センス完了信号ＳＣは、Ｄ
ＲＡＭアレイにおけるセンスアンプＤＳＡのセンス動作
の完了を示す信号であり、センス駆動信号φＳＡＮＥま
たはφＳＡＰＥを所定時間遅延して発生される信号であ
る。この構成とすることにより、ＤＲＡＭへのデータ書
込時には読出コラム選択線ＲＣＳＬが選択され、ＤＲＡ
Ｍアレイからデータを書込む場合には書込コラム選択線
ＷＣＳＬを選択する構成が得られる。
【０５９９】図１７７は、ブロック選択信号φＲＢＡお
よびφＷＰＡを発生する回路の構成を示す図である。読
出ブロック選択信号φＲＢＡを発生する回路は、読出コ
ラム選択信号ＲＣＳＬを所定時間遅延する遅延回路５１
２０と、遅延回路５１２０の出力とブロック選択信号φ
ＢＡ（図４参照）を受けるゲート回路５１２１を含む。
ゲート回路５１２１から読出ブロック選択信号φＲＢＡ
が出力される。書込ブロック選択信号φＷＢＡを発生す
るための回路は、書込コラム選択信号ＷＣＳＬを所定時
間遅延させる遅延回路５１３０と、遅延回路５１３０出
力とブロック選択信号φＢＡを受けるゲート回路５１３
１を含む。ゲート回路５１３１から書込ブロック選択信
号φＷＢＡが発生される。ゲート回路５１２１および５
１３１は共にその両入力が“Ｈ”となったときに“Ｈ”
の信号を発生する。
【０６００】上述のＤＲＡＭアレイにおけるデータ書込
経路と読出経路とを別々にする構成においては、できる
だけ早くＤＲＡＭアレイからＳＲＡＭアレイへデータを
転送するのが好ましい。このため、ブロック選択信号φ
ＲＢＡおよび読出コラム選択線ＲＣＳＬをできるため早
いタイミングで駆動するのが好ましい。この構成とする
ためには、図１６１、図１６２に示すＤＲＡＭアレイと
ＳＲＡＭアレイのアドレス信号を共有する構成を用いる
のが最も効果的である。この構成に従えば、ＤＲＡＭア
レイへの行アドレス信号と列アドレス信号をノンマルチ
プレクス方式に従って与えることができ、読出コラム選
択線ＲＣＳＬをＤＲＡＭアレイのワード線ＤＷＬが選択
された直後に発生して、ローカル転送ゲートを導通状態
とし、ＤＲＡＭビット線対をローカル読出線対ＬＯＬお
よびグローバル読出線対ＧＯＬを介して転送ゲートＢＴ
Ｇへ結合することができる。
【０６０１】図１７８にアドレスノンマルチプレクス方
式の構成をこのＤＲＡＭアレイのＩＯ分離構成に適用し
た際のデコーダ回路の構成を示す。図１７８を参照して
ＳＲＡＭコラムデコーダ５１４１は、外部から与えられ
るアドレス信号Ａｃ０〜Ａｃ３を受け、かつデコードし
列選択信号ＳＡＹを発生する。この列選択信号ＳＡＹは
ＳＲＡＭアレイの列選択信号およびＤＲＡＭアレイの列
選択信号として用いられる。ＳＲＡＭロウデコーダ５１
４２は、外部から与えられるアドレス信号Ａｃ４〜Ａｃ
１１を受けＳＲＡＭワード線ＳＷＬを駆動する信号を発
生する。ＤＲＡＭ列選択回路５１４３は外部から与えら
れたアドレス信号Ａｃ４〜Ａｃ１１のうちアドレス信号
Ａｃ６〜Ａｃ１１を受け、書込コラム選択線ＷＣＳＬお
よび読出コラム選択線ＲＣＳＬを駆動する信号を発生す
る。ＤＲＡＭ行選択回路５１４４は、アドレス信号Ａａ
０〜Ａａ９を受け、ブロック選択信号φＢＡおよびＤＲ
ＡＭワード線駆動信号ＤＷＬを発生する。この図１７８
に示す構成においては、アドレス信号Ａｃ０〜Ａｃ１１
およびＡａ０〜Ａａ９を同時に与えることができ、高速
で読出コラム選択線ＲＣＳＬを駆動することができ、よ
り効果的に高速でＤＲＡＭアレイからＳＲＡＭアレイへ
データを転送することができる。
【０６０２】なお、図１７１に示す構成においては、ロ
ーカル読出線対ＬＯＬおよびローカル書込線対ＬＩＬが
ビット線対ＤＢＬの両端に配置された構成が示されてい
る。しかしながらこのローカル読出線対ＬＯＬおよびロ
ーカル書込線対ＬＩＬはビット線対ＤＢＬの一方側（た
とえば転送ゲートＢＴＧに近い側）に配置される構成で
あってもよく、またビット線対ＤＢＬの中央に配置され
る構成であってもよい。上述の構成により、キャッシュ
ミス時においても高速コピーバック方式を利用すれば、
ＤＲＡＭアレイのプリチャージおよびコピーバック動作
はキャッシュヒットのバックグラウンドで実行すること
ができるため、キャッシュミス時のアクセス時間を短縮
することにより、ＣＤＲＡＭの性能が大幅に改善され
る。
【０６０３】したがって、このＤＲＡＭアレイのデータ
読出経路とデータ書込経路とを分離する構成はこのアド
レスをノンマルチプレクス方式で与える構成および高速
コピーバック動作とを組合わせることにより最も顕著な
効果が発揮される。 「他の機能：バーストモード」バーストモード機能付外
部演算処理装置（ＣＰＵ）に対する接続について説明す
る。バーストモードは前述のごとくＣＰＵからデータブ
ロックが一括して転送されるモードである。このバース
トモード機能の制御は、図２に示す付加機能制御回路２
９９の回路部分を用いて実現される。図１７９はバース
トモード動作を実現するための回路部分を示す図であ
る。図１７９を参照して、バーストモード制御系は、外
部から与えられるバーストイネーブル信号ＢＥ＃を内部
クロック信号ｉｎｔ．Ｋに応答して取込み内部バースト
イネーブル信号／ＢＥを発生するＢＥバッファ回路６０
０１と、ＢＥバッファ回路６００１からの最初の内部バ
ーストイネーブル信号／ＢＥに応答して所定のパルス幅
を有するワンショットパルス信号φＢＥを発生するワン
ショットパルス発生回路６００２と、ワンショットパル
ス信号φＢＥに応答して内部クロックｉｎｔ．Ｋをゲー
ト処理するゲート回路６００３を含む。ゲート回路６０
０３は、ワンショットパルス信号φＢＥが発生されたと
きに、内部クロックｉｎｔ．Ｋの通過を禁止する。ワン
ショットパルス発生回路６００２は、２回目以降の信号
／ＢＥには応答しない。バースト転送完了時にはリセッ
トされる。これはタイマを設け、タイマ動作中はパルス
発生を禁止する構成により実現される。
【０６０４】バーストイネーブル制御系はさらに、アド
レスバッファ（図２参照）から与えられる内部アドレス
信号ｉｎｔ．Ａｃを初期値とし、ゲート回路６００３か
ら与えられる内部クロック信号ｉｎｔ．Ｋをカウントす
るアドレスカウンタ６００４と、アドレスカウンタ６０
０４のカウント値と内部アドレス信号ｉｎｔ．Ａｃのい
ずれかを選択的に通過させるマルチプレクサ回路６００
７を含む。このマルチプレクサ回路６００７の出力はＳ
ＲＡＭロウデコーダおよびコラムデコーダへ伝達され
る。このアドレスカウンタ６００４およびマルチプレク
サ回路６００７は、リフレッシュ動作のために用いられ
るリフレッシュアドレス発生用のアドレスカウンタおよ
びリフレッシュアドレスとＤＲＡＭアドレスとを切換え
るマルチプレクサ回路とは異なるものである。
【０６０５】さらにこのバーストイネーブル制御系は、
バーストデータ数を格納するバーストデータ数格納回路
６００６と、バーストデータ数格納回路６００６に格納
されたバーストデータ数をカウント初期値として、内部
クロック信号ｉｎｔ．Ｋをカウントダウンするダウンカ
ウンタ６００５を含む。ダウンカウンタ６００５は、Ｂ
Ｅバッファ６００１から内部バーストイネーブル信号／
ＢＥが発生されたとき活性化されてカウント動作を実行
する。ダウンカウンタ６００５は、そのカウント値に従
ってマルチプレクサ回路６００７の接続経路を切換え
る。ダウンカウンタ６００５は、内部クロック信号ｉｎ
ｔ．Ｋの立上がりエッジで内部バーストイネーブル信号
／ＢＥが不活性状態のときにはリセット状態とされる。
内部クロック信号ｉｎｔ．Ｋの立上がりエッジで内部バ
ーストイネーブル信号／ＢＥが活性状態（“Ｌ”レベ
ル）にあるときにはカウント動作を実行する。ダウンカ
ウンタ６００５はカウント動作中はマルチプレクサ回路
６００７をアドレスカウンタ６００４の出力を選択する
ようにその接続経路を制御する。ダウンカウンタ６００
５はまた、バーストデータ数格納回路６００６に格納さ
れたバーストデータ数をカウントしたときにリセット状
態とされ、マルチプレクサ回路６００７の接続経路をア
ドレスバッファからの内部アドレス信号ｉｎｔ．Ａｃを
選択する経路に切換える。次にこの図１７９に示す動作
についてその動作波形図である図１８０を参照して説明
する。
【０６０６】ＳＲＡＭアレイへの通常のアクセス時にお
いては、外部クロック信号Ｋの立上がりエッジで、チッ
プセレクト信号Ｅ＃が“Ｌ”に設定され、バーストイネ
ーブル信号ＢＥ＃が“Ｈ”に設定される。この状態にお
いては、内部バーストイネーブル信号／ＢＥも“Ｈ”で
あり、ワンショットパルス発生回路６００２からはパル
ス信号は発生されない。また、ダウンカウンタ回路６０
０５もリセット状態を維持する。この状態において、マ
ルチプレクサ回路６００７はアドレスバッファから与え
られた内部アドレス信号ｉｎｔ．Ａｃ（キャッシュアド
レス）を選択しＳＲＡＭロウデコーダおよびコラムデコ
ーダへ伝達する。一部はＤＲＡＭ列デコーダへ与えられ
てもよい。したがって、外部クロック信号Ｋの立上がり
エッジで与えられたＳＲＡＭのためのアドレスＡｃ１に
従ってＳＲＡＭアレイへのアクセスが行なわれ、このア
ドレスＡｃ１に対応するデータＱ１が出力される。
【０６０７】外部クロック信号Ｋの立上がりエッジでチ
ップセレクト信号Ｅ＃、キャッシュヒット指示信号ＣＨ
＃およびバーストイネーブル信号ＢＥ＃が“Ｌ”に設定
されるとバーストモードが実行される。この状態におい
ては、ワンショットパルス発生回路６００２からこの内
部バーストイネーブル信号／ＢＥの立上がりに応答して
ワンショットのパルス信号φＢＥが発生される。アドレ
スカウンタ６００４はこのワンショットのパルス信号φ
ＢＥに応答して、アドレスバッファから与えられた内部
アドレス信号ｉｎｔ．Ａｃ（Ａｃ２）をそのカウント初
期値とし、その初期値をマルチプレクサ回路６００７へ
与える。ゲート回路６００３はこのワンショットパルス
信号φＢＥが与えられたときには内部クロック信号ｉｎ
ｔ．Ｋの伝達を禁止する。したがってこのクロックサイ
クルにおいては、アドレスカウンタ６００４からはクロ
ック信号Ｋの立上がりエッジで与えられたアドレス信号
Ａｃがマルチプレクサ回路６００７へ与えられる。
【０６０８】ダウンカウンタ６００５は内部バーストイ
ネーブル信号／ＢＥの活性状態（“Ｌ”）に応答して活
性化され、バーストデータ数格納回路６００６に格納さ
れた値からカウントダウン動作を実施する。ダウンカウ
ンタ回路６００５はこのカウント動作時には、バースト
モード中であることを示す信号を発生しマルチプレクサ
回路６００７へ与える。マルチプレクサ回路６００７は
このダウンカウンタ６００５からのバーストモード指示
信号に応答してアドレスカウンタ６００４の出力を選択
し、ＳＲＡＭロウデコーダおよびコラムデコーダへ与え
る。ＳＲＡＭアレイに対してはこのアドレスＡｃ２に従
ったアクセスが行なわれ、対応のデータＱ２が出力され
る。以後外部クロック信号Ｋの立上がりエッジでチップ
セレクト信号Ｅ＃、キャッシュヒット指示信号ＣＨ＃お
よびバーストイネーブル信号ＢＥ＃を“Ｌ”とすること
により外部から与えられるアドレス信号Ａｃが無視さ
れ、アドレスカウンタ６００４からのＳＲＡＭアレイへ
のアクセスが実行される。すなわち、内部クロック信号
ｉｎｔ．Ｋがゲート回路６００３を介してアドレスカウ
ンタ６００４へ与えられる。アドレスカウンタ６００４
はこの内部クロック信号に従ってカウント動作（カウン
トアップまたはカウントダウン動作）を実行し、そのカ
ウント値をマルチプレクサ回路６００７へ与える。
【０６０９】マルチプレクサ回路６００７は、ダウンカ
ウンタ６００５からの制御信号に従ってアドレスカウン
タ６００４のカウント値を選択し、ＳＲＡＭロウデコー
ダおよびコラムデコーダへ与える。したがって、バース
トモード中においては、このアドレスカウンタ６００４
からのカウント値に従ったアクセスが行なわれ、対応の
データＱ３、…が各クロックサイクル毎に出力される。
バーストモード動作は、バーストモードイネーブル信号
ＢＥ＃が外部クロック信号Ｋの立上がりエッジで“Ｈ”
に設定された状態で終了するかまたはダウンカウンタ６
００５がカウントダウン動作を完了した時点で終了す
る。バーストデータ数格納回路６００６に格納されるバ
ーストデータ数情報は予め固定的にプログラムされて設
定されていてもよく、また各バースト転送モード時にコ
マンドレジスタ等に格納される構成であってもよい。
【０６１０】なお図１７９に示す構成においては、ゲー
ト回路６００３はワンショットパルス信号φＢＥに従っ
て内部クロック信号ｉｎｔ．Ｋの伝達を禁止している。
この場合、ゲート回路６００３を用いずに、内部クロッ
ク信号ｉｎｔ．Ｋとワンショットパルス信号φＢＥが与
えられたときアドレスカウンタ６００４が内部アドレス
ｉｎｔ．Ａｃをカウント初期値として設定するように構
成されてもよい。図１８１はアドレスカウンタ回路の具
体的構成の一例を示す図である。図１８１を参照して、
アドレスカウンタ６００４は、継続接続されたｎ個のバ
イナリカウンタ回路ＢＣＣ１〜ＢＣＣｎを含む。バイナ
リカウンタ回路ＢＣＣ１〜ＢＣＣｎは、非同期型のカウ
ンタ回路であり、最下位のバイナリカウンタ回路ＢＣＣ
１へ対してのみ内部クロック信号ｉｎｔ．Ｋが与えられ
る。バイナリカウンタ回路はそれぞれ２進カウント動作
を実行し、カウント値が“１”に達したときキャリ信号
ＣＫ０〜ＣＫｎ−１を出力する。このキャリ出力ＣＫ０
〜ＣＫｎ−１はそれぞれ次段のバイナリカウンタ回路Ｂ
ＣＣ２〜ＢＣＣｎのクロック入力へ与えられる。
【０６１１】バイナリカウンタ回路ＢＣＣ１〜ＢＣＣｎ
からはそれぞれ相補なカウント値Ａ０，＊Ａ０〜Ａｎ，
＊Ａｎ−１が発生される。アドレスカウンタ６００４は
さらにカウントアップ動作を実行するかカウントダウン
動作を実行するかを決定するためのアップ／ダウン切換
回路６０１０を含む。このアップ／ダウン切換回路６０
１０は、アップ／ダウン設定信号φＵＤに応答してカウ
ンタ回路ＢＣＣ１〜ＢＣＣｎからの出力Ａ０〜Ａｎおよ
び相補出力＊Ａ０〜＊Ａｎ−１のいずれかを選択的に通
過させる。カウントアップ動作が設定された場合にはア
ップ／ダウン切換回路６０１０はカウンタ出力Ａ０〜Ａ
ｎを選択する。カウントダウン動作が設定された場合に
は、アップ／ダウン切換回路６０１０は相補出力＊Ａ０
〜＊Ａｎ−１を選択する。
【０６１２】このアップ／ダウン設定信号φＵＤはコマ
ンドレジスタに設定される制御信号であってもよく、ま
た配線等により固定的にいずれか一方のカウント動作を
設定するようにされる制御信号であってもよい。カウン
タ回路の構成としては、図１８１に示す構成に限定され
ず、初期値を設定することのできる機能を備えるカウン
タ回路であればいずれの構成が用いられてもよい。図１
８２は図１７９に示すバーストデータ数格納回路６００
６の具体的構成の一例を示す図である。この図１８２に
示す構成においては、バーストデータ数格納回路６００
６としてコマンドレジスタが利用される。バーストデー
タ数格納回路６００６は、制御信号φＣＲに応答してデ
ータ入出力ピン端子へ与えられたデータＤＱを伝達する
スイッチングトランジスタＴｒ６００と、スイッチング
トランジスタＴｒ６００を介して与えられたデータをラ
ッチするためのインバータ回路Ｖ６００、Ｖ６０１およ
びＶ６０２を含む。インバータ回路Ｖ６００およびＶ６
０１がラッチ回路を構成する。
【０６１３】制御信号φＣＲは、コマンドレジスタ設定
モード時において発生される制御信号であり、このバー
ストデータ数を格納するために用いられるコマンドレジ
スタに応じて制御信号の組合わせ（コマンドレジスタ指
示信号Ａｒ、Ａｒ１およびＷ＃）が異なる。この図１８
２に示す構成においては、バーストデータ数情報がデー
タ入出力端子ＤＱを介して与えられるように示してい
る。しかしながら、これはデータ入力端子Ｄおよびデー
タ出力端子Ｑそれぞれから与えられる構成であってもよ
い。バーストデータ数情報は、コマンドレジスタではな
く、専用のレジスタに格納されてもよい。 「バーストモード機能の他の記憶装置への適用」図１８
３は他のバーストモード機能付半導体メモリの構成を示
す図である。図１８３において、半導体記憶装置６７０
０は、行および列状に配列されたメモリセルを含むメモ
リアレイ６７０１と、メモリアレイ６７０１の行を選択
するためのロウデコーダ６７０２と、メモリアレイ６７
０１の列を選択するためのコラムデコーダ６７０３を含
む。
【０６１４】半導体記憶装置６７００はさらに、外部か
ら与えられるアドレスＡＤＤを受け内部アドレスを発生
するアドレスバッファ回路６７０４と、アドレスバッフ
ァ回路６７０４の出力をカウント初期値とし、クロック
制御回路６７０６からのクロック信号をカウントするア
ドレスカウント回路６７０５と、クロック制御回路６７
０６からの制御信号ＢＥに応答してアドレスカウント回
路６７０５およびアドレスバッファ回路６７０４の出力
のいずれかを通過させるマルチプレクサ回路６７０７を
含む。マルチプレクサ回路６７０７から行および列アド
レス信号がそれぞれロウデコーダ６７０２およびコラム
デコーダ６７０３へ与えられる。このアドレスカウント
回路６７０５は図１６９に示すアドレスカウンタ６００
４、ダウンカウンタ６００５、およびバーストデータ数
格納回路６００６の構成を含む。
【０６１５】クロック制御回路６７０６は、外部から与
えられるチップセレクト信号／ＣＳ、ライトイネーブル
信号／Ｗ、アウトプットイネーブル信号／ＯＥおよびバ
ーストモード要求信号ＢＥを受け、各内部制御信号を発
生する。この半導体記憶装置６７００は、スタティック
型の半導体記憶装置を想定している。しかしながら、ス
タティックコラムモード、ページモード等の高速動作モ
ードを備えるダイナミック型半導体記憶装置が用いられ
てもよい。アドレスカウント回路６７０５およびマルチ
プレクサ回路６７０７の構成は上で説明したものと同様
であり、その構成は示さない。上述のように、バースト
モード時においてアドレスを発生するアドレスカウント
回路６７０５を設けることにより、バーストモード用の
アドレス発生回路を記憶装置の外部に接続する必要がな
くなり、システムのサイズが低減される。また、外部に
設けられたバーストモード用のアドレスカウンタによる
半導体記憶装置に接続する配線が不要となり、この接続
用信号線における信号の遅延およびこの接続配線におけ
る充放電に伴う消費電流を低減することができる。さら
に、このようなバーストモード用のアドレスカウント回
路を半導体記憶装置内部に設けることにより、バースト
モード機能付ＣＰＵに対する接続を容易に行なうことが
できる。
【０６１６】なお、図１７９に示す構成において、アド
レスカウンタ６００４へはアドレスバッファからの内部
アドレスが初期カウント値としてプリセットされてい
る。しかしながら、このアドレスカウンタ６００４の初
期カウント値はコマンドレジスタに設定される構成であ
ってもよい。また図１８３に示す半導体記憶装置は他の
キャッシュ内蔵型の半導体記憶装置であってもよい。 「他の機能：スリープモード」以下に、スタンバイ時の
消費電流を低減するための動作モード、すなわち、スリ
ープモードについて説明する。このスリープモードの機
能は図３に示す付加機能制御回路２９９により実現され
る。
【０６１７】前述のごとく、この発明のＣＤＲＡＭは外
部クロック信号Ｋに同期してアドレス信号、外部制御信
号および書込データの取込みを行なっている。したがっ
て、スタンバイモード時においてもこの外部信号を受け
るバッファにおいては電流が消費されることになる。図
１８４はアドレスバッファ（２５２；図２：図９０ ３
６０）の１ビットに関連する部分の構成を示す図であ
る。図１８４を参照して、アドレスバッファ７００１
は、内部クロック信号ｉｎｔ．Ｋに応答して与えられた
データを反転して通過させるクロックトインバータ７０
１１と、クロックトインバータ７０１１の出力をラッチ
するためのインバータ７０１３および７０１４を含む。
クロックトインバータ７０１１は、その正の制御入力に
内部クロック信号ｉｎｔ．Ｋをインバータ７０１２を介
して受け、その相補制御入力に内部クロック信号ｉｎ
ｔ．Ｋを受ける。
【０６１８】クロックトインバータ７０１４は、その正
の制御入力にチップセレクト信号Ｅをインバータ７０１
５を介して受け、その相補制御入力にチップセレクト信
号Ｅを受ける。インバータ７０１３とクロックトインバ
ータ７０１４とは反並行（または交差接続）形態に接続
され、ラッチ回路を構成する。図１８４に示す構成にお
いては、内部クロック信号ｉｎｔ．Ｋの立上がりに応答
してクロックトインバータ７０１１は出力ハイインピー
ダンス状態となる。クロックトインバータ７０１４はチ
ップセレクト信号Ｅの立下がりに応答してインバータと
して機能する。この状態において、チップセレクト信号
Ｅの立下がりに応答してインバータ７０１３およびクロ
ックドインバータ７０１４からなるラッチ回路が構成さ
れる。インバータ７０１３から内部アドレス信号ｉｎ
ｔ．Ａが発生される。
【０６１９】すなわち、外部クロック信号Ｋの立上がり
エッジでその時点において与えられていた外部アドレス
Ａがインバータ７０１３およびクロックトインバータ７
０１４からなるラッチ回路によりラッチされ、内部アド
レスｉｎｔ．Ａが発生される。図１８４に示すように、
このチップセレクト信号Ｅが“Ｈ”にありチップ非選択
状態にあった場合においても、内部クロック信号ｉｎ
ｔ．Ｋが持続的に与えられる。したがって、スタンバイ
状態において、このクロックトインバータ７０１１が動
作し、電流が消費される。図１８５は制御クロックバッ
ファに含まれるクロックバッファ回路の構成を示す図で
ある。この図１８５においては、チップセレクト信号Ｅ
＃に関連するバッファが一例として示される。図１８５
において、バッファ回路７０２１は内部クロック信号ｉ
ｎｔ．Ｋをそのゲートに受けるｐチャネルＭＯＳトラン
ジスタＴｒ７００と、外部チップセレクト信号Ｅ＃をそ
のゲートに受けるｐチャネルＭＯＳトランジスタＴｒ７
０１と、外部チップセレクト信号Ｅ＃をそのゲートに受
けるｎチャネルＭＯＳトランジスタＴｒ７０２と、内部
クロック信号の反転信号／ｉｎｔ．Ｋをそのゲートに受
けるｎチャネルＭＯＳトランジスタＴｒ７０３を含む。
トランジスタＴｒ７００〜Ｔｒ７０３は電源電位ＶC C
と他方電源電位（接地電位）ＶS S との間に直列に接続
される。この図１８５に示す構成においては、内部クロ
ック信号ｉｎｔ．Ｋの立上がりエッジでこのバッファ回
路７０２１は出力ハイインピーダンス状態となり、その
出力部をそれまでに与えられていた信号電位のフローテ
ィング状態に設定する。このバッファ回路の構成におい
ては、次段にインバータ回路またはラッチ回路が設けら
れる構成であってもよい。
【０６２０】この図１８５に示すように、制御クロック
においても内部クロック信号ｉｎｔ．Ｋに応じてその出
力部へ情報伝達が行なわれており、したがってスタンバ
イ時においても電流が消費される。そこで、このスタン
バイ時における消費電流を低減するための構成について
以下に説明する。図１８６はスリープモード動作を示す
信号波形図である。スリープモードは外部クロック信号
Ｋと非同期に設定される。このスリープモードの設定は
コマンドレジスタ設定信号ＣＲ＃により行なわれる。す
なわち、この制御信号ＣＲ＃が“Ｌ”に立下がると内部
クロック信号ｉｎｔ．Ｋの発生が停止される。これによ
り、たとえばスタンバイ時における各バッファ回路の動
作が停止される。次にこのスリープモードを実現するた
めの回路構成について説明する。
【０６２１】図１８７はスリープモードを実現するため
の回路構成を機能的に示すブロック図である。図１８７
において、スリープモード制御系は、制御信号ＣＲ＃に
応答してスリープモード制御信号ＳＬＥＥＰを発生する
スリープ制御回路７０５２と、スリープ制御回路７０５
２からのスリープモード制御信号ＳＬＥＥＰに応答して
内部クロック信号ｉｎｔ．Ｋの発生／停止を制御する内
部クロック発生回路７０５１を含む。この内部クロック
発生回路７０５１は図２および図９０に示すクロックバ
ッファ２５４に対応する。スリープ制御回路７０５２は
図２に示す付加機能制御回路２９９に含まれていてもよ
く、またコマンドレジスタが用いられてもよい。図１８
８は図１８７に示す内部クロック発生回路７０５１の具
体的構成の一例を示す図である。図１８８を参照して、
内部クロック発生回路７０５１は、スリープモード制御
信号ＳＬＥＥＰを受けるインバータ回路７０６１と、外
部クロック信号Ｋとインバータ回路７０６１の出力を受
けるＮＡＮＤ回路７０６２と、ＮＡＮＤ回路７０６２の
出力を受けるインバータ回路７０６３を含む。スリープ
モード制御信号ＳＬＥＥＰはスリープモード設定時には
“Ｈ”に設定される。ＮＡＮＤ回路７０６２はインバー
タ回路７０６１の出力が“Ｈ”のときにインバータとし
て機能する。インバータ回路７０６１の出力が“Ｌ”レ
ベルにあれば、ＮＡＮＤ回路７０６２の出力は“Ｈ”レ
ベルに固定される。
【０６２２】したがって、図１８８に示す構成によれ
ば、スリープモード制御信号ＳＬＥＥＰにより外部クロ
ック信号Ｋの発生および停止を制御することができる。
図１８９はスリープモード制御信号を発生するスリープ
制御回路７０５２の具体的構成の一例を示す図である。
図１８９を参照して、スリープ制御回路７０５２は、外
部コマンドレジスタ設定信号ＣＲ＃とインバータ回路７
５０７の出力とを受けるゲート回路（ＮＯＲ回路）７５
０１と、ゲート回路７５０１の出力を受けるインバータ
回路７５０２と、インバータ回路７５０２の出力を受け
るインバータ回路７５０３と、インバータ回路７５０３
の出力とゲート回路（ＮＡＮＤ回路）７５０６の出力を
受けるゲート回路（ＮＡＮＤ回路）７５０３を含む。
【０６２３】スリープ制御回路７０５２はさらに、外部
コマンドレジスタ設定信号ＣＲ＃を受けるインバータ回
路７５０４と、インバータ回路７５０４の出力と外部制
御信号Ａｒ０、Ａｒ１、およびＷ＃を受けるゲート回路
（ＮＡＮＤ回路）７５０５と、ＮＡＮＤ回路７５０３お
よび７５０５の両出力を受けるゲート回路７５０６と、
ゲート回路７５０６の出力を受けるインバータ回路７５
０７と、インバータ回路７５０７の出力を受けるインバ
ータ回路７５０８を含む。インバータ回路７５０８から
スリープモード制御信号ＳＬＥＥＰが発生される。図１
８９においてはさらに、ＣＲ＃バッファ７６００が示さ
れる。このＣＲ＃バッファ７６００は制御クロックバッ
ファ（図２の参照番号２５０等を参照）に含まれる。こ
のＣＲ＃バッファ７６００は、内部クロック信号ｉｎ
ｔ．Ｋに応答して外部コマンドレジスタ設定信号ＣＲ＃
を取込み内部制御信号ＣＲを発生する。
【０６２４】次にこの図１８９に示すスリープ制御回路
７０５２の動作をその動作波形図である図１９０を参照
して説明する。図１８９に示す信号ＣＲ＃、Ａｒ０、Ａ
ｒ１、およびＷ＃はすべて外部制御信号である。したが
って、このスリープ制御回路７０５２はクロック信号Ｋ
と非同期的に動作する。外部コマンドレジスタ設定信号
ＣＲ＃が“Ｈ”の場合、ゲート回路７５０１の出力は
“Ｌ”である。したがってインバータ回路７５０３の出
力も“Ｌ”レベルにある。一方インバータ回路７５０４
の出力は“Ｌ”となる。したがって、ゲート回路７５０
５の出力は制御信号Ａｒ０、Ａｒ１、およびＷ＃の状態
に関係なく“Ｈ”となる。ゲート回路７５０６はその両
入力に“Ｈ”に信号を受ける。したがってゲート回路７
５０６の出力は“Ｌ”となり、スリープモード制御信号
ＳＬＥＥＰは“Ｌ”となる。
【０６２５】スリープモードの設定にあたっては外部コ
マンドレジスタ設定信号ＣＲ＃が“Ｌ”に設定される。
また制御信号Ａｒ０、Ａｒ１およびＷ＃が続いて“Ｈ”
に設定される。この状態においては、ゲート回路７５０
５はそのすべての入力に“Ｈ”の信号を受けるため、そ
の出力は“Ｌ”となる。ゲート回路７５０６はその一方
入力に“Ｌ”の信号を受けるため、その出力が“Ｈ”と
なり、スリープモード制御信号ＳＬＥＥＰが“Ｈ”に立
上がる。スリープモード制御信号ＳＬＥＥＰが“Ｈ”に
なった状態においては、インバータ回路７５０７の出力
は“Ｌ”になる。このため、ゲート回路７５０１はその
両入力が“Ｌ”となり、その出力は“Ｈ”となる。この
結果、ゲート回路７５０３はその両入力が“Ｈ”レベル
となり、その出力が“Ｌ”となる。
【０６２６】この状態においては、ゲート回路７５０６
の一方入力へはゲート回路７５０３から“Ｌ”の信号が
与えられるため、外部制御信号Ａｒ０，Ａｒ１およびＷ
＃の状態にかかわらずゲート回路７５０６の出力は
“Ｈ”となる。この状態において外部コマンドレジスタ
設定信号ＣＲ＃を“Ｈ”へ立上げると、スリープモード
制御信号ＳＬＥＥＰは“Ｌ”に立上がる。それによりス
リープモードの解除が行なわれる。スリープモードによ
り内部クロック信号ｉｎｔ．Ｋの発生を停止させた場
合、内部クロック信号ｉｎｔ．Ｋの立上がりエッジで外
部リフレッシュ指示信号ＲＥＦ＃の取込みを行なうこと
ができない。このため、オートリフレッシュを実行する
ことができなくなる。このため、スリープモード期間中
は、オートリフレッシュに代えてセルフリフレッシュを
実行する必要がある。このスリープモード中にセルフリ
フレッシュを実行するための回路構成を図１９１に示
す。
【０６２７】図１９１を参照して、オート／リフレッシ
ュモードをスリープモードの実行に応じて切換えるため
に、セルフリフレッシュ切換回路７４０１が設けられ
る。セルフリフレッシュ切換回路７４０１は内部クロッ
ク信号ｉｎｔ．Ｋの発生を監視し、内部クロックｉｎ
ｔ．Ｋの発生が停止された場合にはセルフリフレッシュ
切換信号Ｓｅｌｆを発生する。リフレッシュタイマ７４
０２は、このセルフリフレッシュ切換信号Ｓｅｌｆに応
答して起動され、所定の間隔でリフレッシュ要求信号／
ＲＥＦＲＥＱを発生し、クロックジェネレータ７４０３
へ与える。クロックジェネレータ７４０３は外部クロッ
ク信号Ｋおよび外部リフレッシュ指示信号ＲＥＦ＃とリ
フレッシュタイマ７４０２からのリフレッシュ要求信号
／ＲＥＦＲＥＱを受け、リフレッシュを実行すべきか否
かを判定し、リフレッシュ実行に必要な各種制御信号を
発生する。このクロックジェネレータ７４０３の構成
は、図１４８に示す構成が用いられてもよい。クロック
ジェネレータ７４０３の実行する機能は図１４８に示す
ものと同様である。ただしここでは入出力切換えの機能
は示されていない。
【０６２８】セルフリフレッシュ切換回路７４０１は内
部クロック信号ｉｎｔ．Ｋの立上がりに応答してカウン
ト動作を実行し、この内部クロック信号ｉｎｔ．Ｋが所
定の期間（たとえば１クロックサイクル）中に与えられ
ない場合にセルフリフレッシュ切換信号Ｓｅｌｆを発生
する。セルフリフレッシュ切換回路７４０１は、内部ク
ロック信号ｉｎｔ．Ｋの立上がりに応答してリセットさ
れ、セルフリフレッシュ切換信号Ｓｅｌｆをオートリフ
レッシュ指示状態に設定する。リフレッシュタイマ７４
０２は図１４７に示したものと同様であり、セルフリフ
レッシュ切換信号Ｓｅｌｆに応答して所定間隔でリフレ
ッシュ要求信号／ＲＥＦＲＥＱを発生する。クロックジ
ェネレータ７４０３は外部クロック信号Ｋの立上がりエ
ッジで外部リフレッシュ指示信号ＲＥＦ＃を取込み、こ
のリフレッシュ指示信号ＲＥＦ＃またはリフレッシュ要
求信号／ＲＥＦＲＥＱのいずれかが活性状態にある場合
には、リフレッシュに必要な動作を実行する。クロック
ジェネレータ７４０３から発生される内部制御信号／Ｒ
ＡＳおよび／ＣＡＳはＤＲＡＭアレイのためのデコード
動作等を制御するための制御信号である。
【０６２９】リフレッシュアドレスカウンタ７４０７は
図２等に示すリフレッシュアドレスカウンタ２９３に対
応する。図２に示す構成と対応すれば、クロックジェネ
レータ７４０３はオートリフレッシュモード検出回路２
９１およびリフレッシュ制御回路２９２を含む。図１９
２はリフレッシュ信号ＲＥＦを発生する回路の構成を示
す図である。この図１９２に示す構成は図１９１に示す
クロックジェネレータ７４０３に含まれる。図１９２に
おいて、リフレッシュ信号ＲＥＦを発生する回路は、内
部クロック信号ｉｎｔ．Ｋに応答して外部リフレッシュ
指示信号ＲＥＦ＃をラッチするＲＥＦバッファ７４４０
と、ＲＥＦバッファ７４４０の出力とリフレッシュタイ
マ７４０２からのリフレッシュ要求信号／ＲＥＦＲＥＱ
を受けるゲート回路７４５０を含む。ゲート回路７４５
０はその一方の入力が“Ｌ”となったときに“Ｈ”の信
号を出力する。リフレッシュ信号ＲＥＦが“Ｈ”となっ
たときにリフレッシュが実行される。
【０６３０】図１９３はこの図１９１に示す回路の動作
を示す信号波形図である。以下、図１９１ないし図１９
３を参照してオートリフレッシュ／セルフリフレッシュ
のスリープモード時における切換動作についてに説明す
る。時刻ｔ１においてスリープモードが設定され、内部
クロック信号ｉｎｔ．Ｋの発生が停止される。セルフリ
フレッシュ切換回路７４０１はこの時刻ｔ１からカウン
ト動作を実行し、所定時間が経過すると時刻ｔ２におい
てセルフリフレッシュ切換信号Ｓｅｌｆを発生し、リフ
レッシュタイマ７４０２へ与える。リフレッシュタイマ
７４０２はこのセルフリフレッシュ切換信号Ｓｅｌｆに
応答してリフレッシュ要求信号／ＲＥＦＲＥＱを発生
し、クロックジェネレータ７４０３へ与える。
【０６３１】クロックジェネレータ７４０３はこのリフ
レッシュ要求信号／ＲＥＦＲＥＱに応答してリフレッシ
ュ信号ＲＥＦを発生し、かつ内部制御信号／ＲＡＳを発
生する。このとき、内部制御信号／ＣＡＳの発生は停止
される。内部制御信号／ＲＡＳに応答してＤＲＡＭアレ
イにおける行選択動作およびセンス動作が実行され、セ
ルフリフレッシュが行なわれる。リフレッシュタイマ７
４０２は所定期間毎にリフレッシュ要求信号／ＲＥＦＲ
ＥＱを発生する。これに応じて内部制御信号／ＲＡＳが
“Ｌ”に立上がり、リフレッシュが行なわれる。リフレ
ッシュアドレスカウンタ７４０７のリフレッシュアドレ
スは各リフレッシュサイクル毎にインクリメントまたは
デクリメントされる。
【０６３２】時刻ｔ３においてスリープモードが解除さ
れると、セルフリフレッシュ切換回路７４０１はリセッ
トされてセルフリフレッシュ切換信号Ｓｅｌｆの発生を
停止する。それによりリフレッシュタイマ７４０２はカ
ウント動作がリセットかつ禁止される。この図１９１に
示す構成においてはセルフリフレッシュ切換回路７４０
１が内部クロック信号ｉｎｔ．Ｋをモニタしてセルフリ
フレッシュ切換信号Ｓｅｌｆを発生している。セルフリ
フレッシュ切換回路７４０１はスリープモード制御信号
ＳＬＥＥＰをモニタする構成とされてもよい。また、リ
フレッシュタイマ７４０２がスリープモード制御信号Ｓ
ＬＥＥＰに応答して活性化される構成が用いられてもよ
い。
【０６３３】さらにこの図１９１に示すリフレッシュ制
御系は図１４７に示すオートリフレッシュ／セルフリフ
レッシュ切換回路と共用されてもよい。図１９４はスリ
ープモード制御信号ＳＬＥＥＰを発生する他の回路構成
例を示す図である。図１９４に示す構成においては、外
部チップセレクト信号Ｅ＃およびアレイアクセス指示信
号ＣＩ＃（ＣＣ１＃に対応）によりスリープモードの設
定が行なわれる。図１９４を参照して、スリープモード
制御回路７０５２は、内部チップセレクト信号ＣＥ＃を
受けるインバータ回路７６０１と、インバータ回路７６
０１の出力とゲート回路７６０４の出力とを受けるゲー
ト回路７６０２と、外部アレイアクセス支持信号ＣＩ＃
を受けるインバータ回路７６０３と、ゲート回路７６０
２の出力とインバータ回路７６０３の出力を受けるゲー
ト回路７６０４とゲート回路７６０４の出力を受けるイ
ンバータ回路７６０５を含む。
【０６３４】図１９４においては、制御クロックバッフ
ァに含まれるＥバッファ７６５０およびＣＩバッファ７
６５１も合わせて示される。このＥバッファ７６５０お
よびＣＩバッファ７６５１はそれぞれ内部クロック信号
ｉｎｔ．Ｋの立上がりエッジで外部信号Ｅ＃およびＣＩ
＃をそれぞれ取込み内部制御信号ＥおよびＣＩを発生す
る。図１９５は図１９４に示す回路の動作を示す信号波
形図である。以下、図１９４および図１９５を参照して
スリープモード設定動作について説明する。図１９４に
示す回路構成においては、外部制御信号Ｅ＃およびＣＩ
＃の組合わせでスリープモードの設定が行なわれる。チ
ップセレクト信号Ｅ＃が“Ｈ”にありかつキャッシュア
クセス禁止信号ＣＩ＃が“Ｌ”のときにスリープモード
が設定される。この状態においては、ゲート回路７６０
２の出力が“Ｈ”となり、インバータ回路７６０３の出
力が“Ｈ”となる。ゲート回路７６０４はその両入力が
共に“Ｈ”レベルとなるため、“Ｌ”の信号を出力す
る。これにより、インバータ回路７６０５からのスリー
プモード制御信号ＳＬＥＥＰが“Ｈ”に立上がる。
【０６３５】キャッシュアクセス禁止信号ＣＩ＃が
“Ｈ”に立上がると、ゲート回路７６０４の出力が
“Ｈ”に立上がり、スリープモード制御信号ＳＬＥＥＰ
が“Ｌ”に立下がる。この図１９４に示す構成において
は、スリープモードの期間の長さはキャッシュアクセス
禁止信号ＣＩ＃により決定される。このチップセレクト
信号Ｅ＃とキャッシュアクセス禁止信号ＣＩ＃はＤＲＡ
Ｍアレイへ直接アクセスする場合の制御信号として利用
される（すなわち、図１９５においてクロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃が“Ｌ”にあ
り、かつキャッシュアクセス禁止信号ＣＩ＃が“Ｌ”に
あればＤＲＡＭアレイへ直接アクセスされる。） したがってこのアレイへの直接アクセスサイクルの設定
時にスリープモードが設定されるのを防止するために、
図１９６に示すようにチップセレクト信号Ｅ＃およびキ
ャッシュアクセス禁止信号ＣＩ＃に対してセットアップ
時間Ｔｓｅｔｕｐおよびホールド時間Ｔｈｏｌｄが設定
される。すなわち、図１９６に示すように、チップセレ
クト信号Ｅ＃が“Ｌ”に立下がってからキャッシュアク
セス信号ＣＩ＃が“Ｌ”に移行するまでのセットアップ
時間Ｔｓｅｔｕｐとキャッシュアクセス禁止信号ＣＩ＃
が“Ｈ”になってからチップセレクト信号Ｅ＃が“Ｈ”
に移行するまでのホールド時間Ｔｈｏｌｄが指定され
る。アレイアクセス時においてキャッシュアクセス禁止
信号ＣＩ＃はチップセレクト信号Ｅ＃が“Ｌ”に移行し
てから“Ｌ”へ移行する。これによりアレイ直接アクセ
ス時にチップセレクト信号Ｅ＃が“Ｈ”のときにキャッ
シュアクセス信号ＣＩ＃が“Ｌ”に立下がる状態が禁止
され、スリープモードへの誤設定が防止される。
【０６３６】図１９７にこのＣＤＲＡＭの動作モードを
設定するための制御信号状態の組合わせを一覧にして示
す。この図１９７に示すＣＤＲＡＭの動作モードは図６
１に示すものと対応するが、一部追加機能に合わせて修
正を受けている。この図１９７に示す構成においてはバ
ーストモード動作および高速コピーバック動作およびＤ
ＲＡＭアレイとＳＲＡＭアレイにおけるラッチを用いた
データ転送が追加される。以下簡単に図１９７に示す追
加機能について説明する。バーストモードの設定は制御
信号Ｅ＃、ＣＨ＃およびＣＣ２＃（ＣＲ＃）を“Ｌ”に
設定し、制御信号ＣＣ１＃（ＣＩ＃）を“Ｈ”に設定す
ることにより行なわれる。データ書込が行なわれるかデ
ータ読出が行なわれるかはライトイネーブル信号Ｗ＃の
状態により決定される。ライトイネーブル信号Ｗ＃が
“Ｈ”にあればヒットリードバースト動作が実行され
る。ライトイネーブル信号Ｗ＃が“Ｌ”にあればヒット
ライトバースト動作が実行される。
【０６３７】制御信号Ｅ＃、ＣＨ＃およびＣＣ１＃（Ｃ
Ｉ＃）を“Ｌ”、制御信号ＣＣ２＃（ＣＲ＃）を“Ｈ”
に設定すれば、キャッシュヒット動作と共にＤＲＡＭア
レイへのデータ転送動作が実行される。すなわち、この
状態においては、キャッシュ（ＳＲＡＭ）とＣＰＵとの
間でのデータ書込／読出が実行されるとともに、転送ゲ
ートに含まれるラッチ手段によりラッチされたデータが
ＤＲＡＭアレイへ転送される。ヒットリード動作が行な
われるかヒットライト動作が行なわれるかはライトイネ
ーブル信号Ｗ＃の状態により決定される。またキャッシ
ュミス時の状態においては、キャッシュから転送ゲート
に含まれるラッチ手段へのデータの転送が行なわれると
ともに、ＤＲＡＭアレイからＳＲＡＭアレイ（キャッシ
ュ）へデータが転送され、かつこのキャッシュ（ＳＲＡ
Ｍ）を介してＣＰＵとのデータの書込／読出が行なわれ
る。この状態はチップセレクト信号Ｅ＃を“Ｌ”に設定
することにより実行される。ミスリードであるかミスラ
イトであるかはライトイネーブル信号Ｗ＃により決定さ
れる。
【０６３８】高速コピーバックを実行する場合のラッチ
（データ転送ゲートに含まれる）からＤＲＡＭアレイへ
のデータ転送を実行するアレイライト動作の設定のため
には、制御信号Ｅ＃およびＣＣ２＃（ＣＲ＃）を“Ｌ”
に設定しかつ制御信号ＣＨ＃およびＣＣ１＃（ＣＩ＃）
を“Ｈ”に設定する。この状態では高速コピーバックモ
ードにおけるラッチからＤＲＡＭアレイへのデータ転送
が実行される。制御信号Ｅ＃、ＣＣ２＃およびＷ＃を
“Ｌ”に設定し、制御信号ＣＨ＃およびＣＣ１＃（ＣＩ
＃）を“Ｈ”に設定すれば、キャッシュ（ＳＲＡＭアレ
イ）からＤＲＡＭアレイへのデータ転送が実行される。
これによりＤＲＡＭアレイの初期化が行なわれる。また
制御信号Ｅ＃およびＣＣ１＃（ＣＩ＃）を“Ｌ”に設定
し、制御信号ＣＨ＃およびＣＣ２＃（ＣＲ＃）を“Ｈ”
に設定すればアレイへ直接アクセスすることができる。
データの書込を行なうか読出を行なうかはライトイネー
ブル信号Ｗ＃により決定される。
【０６３９】「最適なＣＤＲＡＭを与える構成」実施上
効果的な機能の組合わせは、ＤＲＡＭとＳＲＡＭを独立
にアドレス指定可能とする構成、連続的に入力されるク
ロック信号を用いて内部電圧を発生する構成、内部デー
タ転送経路とデータ書込経路と２系統もつデータ転送経
路の構成、ＳＲＡＭアレイへのアクセス中にＤＲＡＭア
レイのオートリフレッシュを実行する構成、キャッシュ
ミスライト時においてはＤＲＡＭアレイへのデータ書込
と同時にＳＲＡＭアレイへもデータを書込む構成、高速
動作モードと低消費電力動作モードとが選択可能な構
成、バーストモード機能付ＣＰＵへの接続を容易にする
ための構成、スタンバイ電流低減用スリープモードを備
える構成および通常モード時にもセルフリフレッシュを
行なう構成の組合せである。
【０６４０】なお、クロックＫにより内部電圧を発生す
る構成は、クロックＫによりチャージポンプを動作させ
基板バイアス電圧を発生する構成である。 （２） 最も効果的なＣＤＲＡＭの構成は以下の機能を
備える。ＤＲＡＭとＳＲＡＭとを独立に選択可能とする
構成、外部クロック信号に従って内部電圧を発生する構
成、内部転送経路とデータ書込経路とを２系統もつデー
タ転送経路の構成、高速コピーバックモード機能、ＳＲ
ＡＭアレイへのアクセス中にＤＲＡＭアレイのオートリ
フレッシュを実行する構成、キャッシュミスライト時に
おいてＳＲＡＭアレイへも書込データを書込む構成、Ｓ
ＲＡＭアドレスとＤＲＡＭコラムアドレスとを共有する
構成、バーストモード動作に応じてアドレス発生方式を
切換える構成、スリープモード機能、通常モード時にお
いてもセルフリフレッシュを行なう構成、ＤＲＡＭアレ
イのデータ書込経路とデータ読出経路とを分離する構
成。
【０６４１】
【発明の効果】以上のようにこの発明によれば、１行の
ＳＲＡＭセルを複数のグループに分割しかつ各行に対し
各グループ対応に複数のワード線を配設したので、行お
よび列のメモリ構成を変化させることなく任意の形状を
備えるＳＲＡＭアレイを得ることができる。また、ＳＲ
ＡＭアレイの形状を任意に設定することができるため、
ＳＲＡＭアレイの配置に対する設計の自由度が高められ
る。これにより、ＤＲＡＭアレイに対して最適な形状の
ＳＲＡＭアレイを配置することができ、チップ面積利用
効率の優れた高密度かつ高集積化されたキャッシュ内蔵
半導体記憶装置を得ることができる。
【０６４２】またＳＲＡＭアレイの形状のメモリ構成を
変更することなく可変とできるため、任意の形状のパッ
ケージに容易に収納することのできる半導体記憶装置を
得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例であるキャッシュ内蔵半導
体記憶装置におけるＳＲＡＭアレイの構成を示す図であ
る。
【図２】この発明の一実施例であるキャッシュ内蔵半導
体記憶装置の全体の構成を機能的に示す図である。
【図３】図２に示す半導体記憶装置のメモリアレイ部の
構成を概略的に示す図である。
【図４】図２に示すメモリアレイの詳細構成を示す図で
ある。
【図５】図２に示す半導体記憶装置のアレイ配置の他の
構成例を示す図である。
【図６】４ＭビットＤＲＡＭと１６ＫビットＳＲＡＭと
を内蔵する半導体記憶装置のアレイの配置を示す図であ
る。
【図７】図６に示す半導体記憶装置における１つのメモ
リブロックにおけるＤＲＡＭアレイの信号線のレイアウ
トを示す図である。
【図８】図６に示すＤＲＡＭにおけるメモリセルに関連
するビット線およびワード線の構造を概略的に示す図で
ある。
【図９】図６に示す半導体記憶装置におけるワード線の
構成を概略的に示す図である。
【図１０】図６に示す半導体記憶装置における信号線の
レイアウトを示す図である。
【図１１】図６における半導体記憶装置におけるＳＲＡ
Ｍアレイの構成を示す図である。
【図１２】この発明のＳＲＡＭアレイの配置の原理的構
成を示す図である。
【図１３】この発明によるＳＲＡＭアレイの配置と従来
例との比較を示す図である。
【図１４】図１２に示すＳＲＡＭセルのパターンレイア
ウトを示す図である。
【図１５】図１に示す転送ゲート回路の構成の一例を示
す図である。
【図１６】図１５に示す選択回路の具体的構成の一例を
示す図である。
【図１７】この発明の他の実施例であるＳＲＡＭアレイ
配置の構成および転送ゲート回路の構成を示す図であ
る。
【図１８】図１７に示す転送ゲート回路のＳＲＡＭアレ
イからＤＲＡＭアレイへの転送経路の具体的構成を示す
図である。
【図１９】図１７に示す転送ゲート回路のＤＲＡＭアレ
イからＳＲＡＭアレイへのデータ転送経路の詳細構造を
示す図である。
【図２０】図１７ないし図１９に示す転送ゲート回路の
動作を示す信号波形図である。
【図２１】図６に示す半導体記憶装置を収納するパッケ
ージおよびピン配置を示す図である。
【図２２】図２に示す半導体記憶装置における内部デー
タ線とＤＲＡＭアレイのビット線およびＳＲＡＭアレイ
のビット線との接続形態を示す図である。
【図２３】図２に示す半導体記憶装置におけるデータ入
出力回路の構成の一例を示す図である。
【図２４】図３に示す半導体記憶装置におけるデータ入
出力回路の他の構成例を示す図である。
【図２５】図２に示す半導体記憶装置のデータ入出力回
路のさらに他の構成を示す図である。
【図２６】図２に示す半導体記憶装置のデータ出力モー
ドを設定するための回路構成を示す図である。
【図２７】図２５に示す出力回路の構成を示す図であ
る。
【図２８】図２６に示すラッチ回路の具体的構成の一例
を示す図である。
【図２９】図２５に示す出力制御回路の構成を示すブロ
ック図である。
【図３０】図２６に示す回路のラッチ出力モードにおけ
る動作を示すタイミング図である。
【図３１】図２６に示す回路のレジスタ出力モードにお
ける動作を示すタイミング図である。
【図３２】図２６に示す回路のトランスペアレント出力
モードにおける動作を示すタイミング図である。
【図３３】図２に示す半導体記憶装置におけるデータ転
送回路の具体的構成の一例を示す図である。
【図３４】図３３に示す転送ゲート回路を用いた際のＤ
ＲＡＭアレイからＳＲＡＭアレイへのデータ転送動作を
示す信号波形図である。
【図３５】図３３に示す双方向データ転送回路を用いた
際のＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
動作を示す別の信号波形図である。
【図３６】ＳＲＡＭアレイからＤＲＡＭアレイへのデー
タ転送動作を示す信号波形図である。
【図３７】図２に示す半導体記憶装置におけるキャッシ
ュミス時のデータ転送動作を例示する図である。
【図３８】図２に示す半導体記憶装置におけるキャッシ
ュミス時のデータ転送動作を示す図である。
【図３９】図２に示す半導体記憶装置におけるキャッシ
ュミス時のデータ転送動作を例示する図である。
【図４０】双方向転送ゲート回路の他の構成例を示す図
である。
【図４１】図４０に示す回路の具体的構成を示す図であ
る。
【図４２】図４０および図４１に示す回路によるＤＲＡ
ＭアレイからＳＲＡＭアレイへのデータ転送動作を示す
図である。
【図４３】図４２に示すデータ転送動作を例示する図で
ある。
【図４４】図４２に示すデータ転送動作を例示する図で
ある。
【図４５】図４０および図４１に示すデータ転送回路を
用いた際のＳＲＡＭアレイからＤＲＡＭアレイへのデー
タ転送動作を示す信号波形図である。
【図４６】図４５に示すデータ転送動作を例示する図で
ある。
【図４７】図４０および図４１に示す転送ゲート回路を
用いた際のキャッシュミスリード時におけるＤＲＡＭア
レイからＳＲＡＭアレイへのデータ転送動作を示す信号
波形図である。
【図４８】図４７に示すデータ転送動作を例示する図で
ある。
【図４９】図４７に示すデータ転送動作を例示する図で
ある。
【図５０】図４７に示すデータ転送動作を例示する図で
ある。
【図５１】双方向データ転送ゲート回路の他の構成例を
示す図である。
【図５２】図５１に示す回路の詳細構造を示す図であ
る。
【図５３】図５１に示す回路を用いた際のＤＲＡＭアレ
イからＳＲＡＭアレイへのデータ転送動作を示す信号波
形図である。
【図５４】図５３に示すデータ転送動作を例示する図で
ある。
【図５５】図５３に示すデータ転送動作を例示する図で
ある。
【図５６】図２に示す半導体記憶装置におけるＤＲＡＭ
アドレスとＳＲＡＭアドレスの振分けの形態の一例を示
す図である。
【図５７】図２に示す半導体記憶装置におけるＤＲＡＭ
アドレスとＳＲＡＭアドレスとの振分ける他の構成を示
す図である。
【図５８】図５７に示すアドレス振分け方式を用いた際
の内部データ線とＳＲＡＭビット線対との接続形態を示
す図である。
【図５９】図２に示す転送ゲート制御回路の構成を機能
的に示す図である。
【図６０】図２に示すＤＲＡＭ駆動回路の機能的構成を
示す図である。
【図６１】図６に示す半導体記憶装置が実現する各種動
作を行なうための制御信号の組合わせを一覧にして示す
図である。
【図６２】図２に示す半導体記憶装置のコマンドレジス
タおよびコマンドレジスタを選択するための制御信号の
組合わせを示す図である。
【図６３】図６２に示すコマンドレジスタが実現する機
能を例示する図である。
【図６４】図６に示す半導体記憶装置と外部ＣＰＵとの
接続形態の一例を示す図である。
【図６５】図６に示すキャッシュ内蔵半導体記憶装置と
外部ＣＰＵとの接続形態の他の構成例を示す図である。
【図６６】図６に示す半導体記憶装置におけるキャッシ
ュヒットライト動作を示すタイミング図である。
【図６７】図６に示す半導体記憶装置のトランスペアレ
ント出力モードにおけるキャッシュヒットリード動作を
示すタイミング図である。
【図６８】図６に示す半導体記憶装置におけるラッチ出
力モードにおけるキャッシュヒットリード動作を示すタ
イミング図である。
【図６９】図６に示す半導体記憶装置におけるレジスタ
出力モードにおけるキャッシュヒットリード動作を示す
タイミング図である。
【図７０】図６に示す半導体記憶装置におけるコピーバ
ック動作を設定するタイミング図である。
【図７１】図６に示す半導体記憶装置におけるブロック
転送動作を設定するタイミング図である。
【図７２】図６に示す半導体記憶装置におけるアレイラ
イト動作を設定するタイミング図である。
【図７３】図６に示す半導体記憶装置におけるアレイリ
ード動作を設定するための制御信号のタイミングを示す
図である。
【図７４】図６に示す半導体記憶装置におけるアレイア
クティブサイクルを設定するためのタイミング図であ
る。
【図７５】図６に示す半導体記憶装置におけるトランス
ペアレント出力モードを伴うアレイアクティブ動作を設
定するための制御信号のタイミングを示す図である。
【図７６】図６に示す半導体記憶装置におけるラッチ出
力モードを伴うアレイアクティブ動作を設定するための
制御信号のタイミングを示す図である。
【図７７】図６に示す半導体記憶装置におけるレジスタ
出力モードを伴うアレイアクティブ動作を設定するため
の制御信号のタイミングを示す図である。
【図７８】図６に示す半導体記憶装置におけるトランス
ペアレント出力モードでのアレイリードサイクルを示す
タイミング図である。
【図７９】図６に示す半導体記憶装置におけるラッチ出
力モードを伴うアレイリードサイクルを示すタイミング
図である。
【図８０】図６に示す半導体記憶装置におけるレジスタ
出力モードでのアレイリードサイクル動作を示すタイミ
ング図である。
【図８１】図６に示す半導体記憶装置におけるリフレッ
シュ動作を設定するための制御信号のタイミングを示す
図である。
【図８２】図６に示す半導体記憶装置におけるキャッシ
ュヒットライト動作とリフレッシュとを同時に行なうた
めの各制御信号のタイミングを示す図である。
【図８３】図６に示す半導体記憶装置のトランスペアレ
ント出力モードでのキャッシュヒットリードを伴うリフ
レッシュ動作を設定するための制御信号のタイミングを
示す図である。
【図８４】図６に示す半導体記憶装置のラッチ出力モー
ドでのキャッシュリードを伴うリフレッシュ動作を設定
するための制御信号のタイミングを示す図である。
【図８５】図６に示す半導体記憶装置のレジスタ出力で
のキャッシュヒットリード動作を伴うリフレッシュを設
定するための制御信号のタイミングを示す図である。
【図８６】図６に示す半導体記憶装置のコマンドレジス
タ設定サイクルを設定するための制御信号のタイミング
を示す図である。
【図８７】図６に示す半導体記憶装置のキャッシュミス
時の動作を示す状態遷移図である。
【図８８】図６に示す半導体記憶装置におけるアレイア
クセス動作を示す状態遷移図である。
【図８９】図６に示す半導体記憶装置のリフレッシュ動
作時の状態遷移を示す図である。
【図９０】この発明の他の実施例の半導体記憶装置の構
成を機能的に示す図である。
【図９１】図９０に示す半導体記憶装置のＤＲＡＭアド
レス取込みタイミングを示す波形図である。
【図９２】図９０に示す半導体記憶装置に含まれるアド
レス発生回路が与える効果を説明するための図である。
【図９３】図９０に示すアドレス発生回路が与える他の
効果を図解する図である。
【図９４】図９０に示すアドレス発生回路の具体的構成
を示す図である。
【図９５】図９４に示す行アドレスストローブ信号発生
回路の具体的構成を示す図である。
【図９６】図９４に示す列アドレスストローブ信号発生
回路の具体的構成を示す図である。
【図９７】図９４に示す行アドレスラッチの具体的構成
を示す図である。
【図９８】図９４に示す列アドレスラッチの具体的構成
を示す図である。
【図９９】図９４に示す回路のアドレスを取込むタイミ
ングを設定するための構成を示す図である。
【図１００】図９４に示すアドレス発生回路の高速動作
を図解する図である。
【図１０１】図９４に示すアドレス発生回路の低消費電
力モード時の動作を図解する図である。
【図１０２】図９４に示す列アドレスストローブ信号発
生回路の他の構成を示す図である。
【図１０３】図１０２に示す回路の動作を示す信号波形
図である。
【図１０４】図９０に示す半導体記憶装置が実現する動
作およびその動作を与えるための制御信号の状態の組合
わせを一覧にして示す図である。
【図１０５】図９０に示す半導体記憶装置のＳＲＡＭア
レイとＤＲＡＭアレイとのデータ転送態様を図解する図
である。
【図１０６】図９０に示す半導体記憶装置のキャッシュ
ミス時の動作を示す信号波形図である。
【図１０７】図９０に示す半導体記憶装置のキャッシュ
ヒットリード動作を示すタイミング図である。
【図１０８】図９０に示す半導体記憶装置の低消費電力
モードにおけるキャッシュヒットライト動作を示す波形
図である。
【図１０９】図９０に示す半導体記憶装置の低消費電力
モードにおけるキャッシュリード動作を示す信号波形図
である。
【図１１０】図９０に示す半導体記憶装置の低消費電力
モードにおけるキャッシュミスライト動作を示す信号波
形図である。
【図１１１】図９０に示す半導体記憶装置における低消
費電力モードにおけるアレイライト動作を示す信号波形
図である。
【図１１２】図９０に示す半導体記憶装置における低消
費電力モードにおけるキャッシュヒットリードを伴うア
レイライト動作を示す信号波形図である。
【図１１３】図９０に示す半導体記憶装置の低消費電力
モードにおけるキャッシュヒットライトを伴うアレイラ
イト動作を示す信号波形図である。
【図１１４】図９０に示す半導体記憶装置の低消費電力
モードにおけるダイレクトアレイリード動作を示す信号
波形図である。
【図１１５】図９０に示す半導体記憶装置の低消費電力
モードにおけるダイレクトアレイライト動作を示す信号
波形図である。
【図１１６】図９０に示す半導体記憶装置の低消費電力
モードにおけるリフレッシュアレイ動作を示す信号波形
図である。
【図１１７】図９０に示す半導体記憶装置における低消
費電力モードにおけるキャッシュヒットリードを伴うリ
フレッシュアレイ動作を示す信号波形図である。
【図１１８】図９０に示す半導体記憶装置における低消
費電力モードでのキャッシュヒットライト動作を伴うリ
フレッシュアレイ動作を示す信号波形図である。
【図１１９】図９０に示す半導体記憶装置の低消費電力
モードにおけるカウンタチェックリード動作を示す信号
波形図である。
【図１２０】図９０に示す半導体記憶装置の低消費電力
モードでのカウンタチェックライト動作を示す信号波形
図である。
【図１２１】図９０に示す半導体記憶装置における低消
費電力モードでのコマンドレジスタ設定動作を示す信号
波形図である。
【図１２２】図９０に示す半導体記憶装置の低消費電力
モードにおける具体的動作シーケンスの一例を示す図で
ある。
【図１２３】図９０に示す半導体記憶装置における低消
費電力モードにおける具体的動作シーケンスの他の例を
示す図である。
【図１２４】図９０に示す半導体記憶装置が実現する高
速動作モードにおけるトランスペアレント出力モードで
のキャッシュヒットリード動作を示す信号波形図であ
る。
【図１２５】図９０に示す半導体記憶装置が実現する高
速動作モードにおけるラッチ出力モードでのキャッシュ
ヒットリード動作を示す信号波形図である。
【図１２６】図９０に示す半導体記憶装置が実現する高
速動作モードにおけるレジスタ出力モードでのキャッシ
ュヒットリード動作を示す信号波形図である。
【図１２７】図９０に示す半導体記憶装置が実現する高
速動作モードでのキャッシュヒットライト動作を示す信
号波形図である。
【図１２８】図９０に示す半導体記憶装置が実現する高
速動作モードでのキャッシュミスリード動作を示す信号
波形図である。
【図１２９】図９０に示す半導体記憶装置が実現する高
速動作モードでのラッチ出力モードを伴うキャッシュミ
スリード動作を示す信号波形図である。
【図１３０】図９０に示す半導体記憶装置が実現する高
速動作モードでのレジスタ出力モードにおけるキャッシ
ュミスリード動作を示す信号波形図である。
【図１３１】図９０に示す半導体記憶装置が実現する高
速動作モードでのキャッシュミスライト動作を示す信号
波形図である。
【図１３２】図９０に示す半導体記憶装置が実現する高
速動作モードでのアレイライト動作を示す信号波形図で
ある。
【図１３３】図９０に示す半導体記憶装置が実現する高
速動作モードでのキャッシュヒットリードを伴うアレイ
ライト動作を示す信号波形図である。
【図１３４】図９０に示す半導体記憶装置が実現する高
速動作モードでのラッチ出力モードでのキャッシュヒッ
トリードを伴うアレイライト動作を示す信号波形図であ
る。
【図１３５】図９０に示す半導体記憶装置が実現する高
速動作モードにおけるレジスタ出力モードに従ったキャ
ッシュヒットリードを伴うアレイライト動作を示す信号
波形図である。
【図１３６】図９０に示す半導体記憶装置における高速
動作モードでのキャッシュヒットライトを伴うアレイラ
イト動作を示す信号波形図である。
【図１３７】図９０に示す半導体記憶装置が実現する高
速動作モードでのダイレクトアレイリード動作を示す信
号波形図である。
【図１３８】図９０に示す半導体記憶装置が実現する高
速動作モードでのダイレクトアレイライト動作を示す信
号波形図である。
【図１３９】図９０に示す半導体記憶装置が実現する高
速動作モードでのリフレッシュアレイ動作を示す信号波
形図である。
【図１４０】図９０に示す半導体記憶装置が実現する高
速動作モードでのキャッシュヒットリードを伴うリフレ
ッシュ動作を示す信号波形図である。
【図１４１】図９０に示す半導体記憶装置が実現する高
速動作モードでのキャッシュヒットライトを伴うリフレ
ッシュアレイ動作を示す信号波形図である。
【図１４２】図９０に示す半導体記憶装置が実現する高
速動作モードでのカウンタチェック動作を示す信号波形
図である。
【図１４３】図９０に示す半導体記憶装置が実現する高
速動作モードでのカウンタチェックライト動作を示す信
号波形図である。
【図１４４】図９０に示す半導体記憶装置が実現する高
速動作モードでのコマンドレジスタ設定動作を示す信号
波形図である。
【図１４５】図９０に示す半導体記憶装置が高速動作モ
ード時に行なう動作シーケンスの一例を示す信号波形図
である。
【図１４６】図９０に示す半導体記憶装置が高速動作モ
ード時に実現する動作シーケンスの他の例を示す図であ
る。
【図１４７】図２または図９０に示す半導体記憶装置に
おいてセルフリフレッシュとオートリフレッシュとを選
択的に実行することのできる構成を示す図である。
【図１４８】図１４７に示すクロックジェネレータの具
体的構成を示すブロック図である。
【図１４９】図１４７に示す入出力切換回路およびコマ
ンドレジスタの具体的構成の一例を示す図である。
【図１５０】図１４７に示す回路の動作を示す信号波形
図である。
【図１５１】図１４７に示す回路の他の構成例を示す図
である。
【図１５２】バッテリバックアップモードを説明するた
めの図である。
【図１５３】図１５１に示すＢＢＵコントロールの具体
的構成を示すブロック図である。
【図１５４】バッテリバックアップモード実装時におけ
る図１５１に示すクロックジェネレータの構成を示す図
である。
【図１５５】図１５４に示す回路の動作を示す信号波形
図である。
【図１５６】図１５４に示すＲＡＳＳ発生回路の具体的
構成の一例を示す図である。
【図１５７】図１４７に示す構成を一般のＤＲＡＭへ適
用した際の構成を示す図である。
【図１５８】図１５７に示すクロックジェネレータの具
体的構成の一例を示す図である。
【図１５９】図１４７に示す入出力切換回路およびコマ
ンドレジスタの他の構成例を示す図である。
【図１６０】図１４７に示す入出力切換回路およびコマ
ンドレジスタの他の構成例を示す図である。
【図１６１】図２または図９０に示す半導体記憶装置に
おけるアドレス分配方式の他の構成例を示す図である。
【図１６２】図１６１に示すアレイ分配方式におけるア
ドレスバッファ回路とアドレスデコーダとの接続構成を
示す図である。
【図１６３】図１６２に示す判定回路の具体的構成の一
例を示す図である。
【図１６４】図１６１に示すアドレス分配方式における
アドレス信号線の分割位置を例示する図である。
【図１６５】図１６１に示すアドレス分割方式を実現す
るための他の構成例を示す図である。
【図１６６】図１６１に示すアドレス分配方式における
半導体記憶装置の動作を示す信号波形図である。
【図１６７】図１６１に示すアドレス分配方式に従う半
導体記憶装置の動作を示すタイミング図である。
【図１６８】図１６１に示すアドレス分配方式に従う半
導体記憶装置の動作を例示する図である。
【図１６９】図１６１に示す半導体記憶装置と外部ＣＰ
Ｕとの接続形態を例示する図である。
【図１７０】図１６１に示すアドレス分配方式に従う半
導体記憶装置と外部ＣＰＵとの接続形態を例示する図で
ある。
【図１７１】ＤＲＡＭアレイの他の構成例を示す図であ
る。
【図１７２】図１７１に示すメモリアレイおよび転送ゲ
ート構成におけるＤＲＡＭアレイからＳＲＡＭアレイへ
のデータ転送動作を示す信号波形図である。
【図１７３】図１７１に示す構成におけるＳＲＡＭアレ
イからＤＲＡＭアレイへのデータ転送動作を示す信号波
形図である。
【図１７４】図１７１に示す転送ゲートのＤＲＡＭアレ
イからＳＲＡＭアレイへのデータ転送部分を示す図であ
る。
【図１７５】図１７１に示す転送ゲートのＳＲＡＭアレ
イからＤＲＡＭアレイへのデータ転送を行なうための回
路構成を示す図である。
【図１７６】図１７１におけるコラム選択線を駆動する
ための信号を発生する回路構成を示す図である。
【図１７７】図１７１に示すブロック選択信号を発生す
るための回路構成を示す図である。
【図１７８】図１７１に示すアレイ構成を効果的に駆動
するためのアレイ分配方式を例示する図である。
【図１７９】バーストモードでのデータ転送を実現する
ための回路構成を示す図である。
【図１８０】図１７９に示す回路の動作を示す信号波形
図である。
【図１８１】図１７９に示すアドレスカウンタの具体的
構成の一例を示す図である。
【図１８２】図１７９に示すバーストデータ数格納回路
の具体的構成の一例を示す図である。
【図１８３】一般の半導体記憶装置をバーストモードで
駆動するための構成を示す図である。
【図１８４】図２または図９０に示す半導体記憶装置の
アドレスバッファの具体的構成を示す図である。
【図１８５】図２または図９０に示す制御クロックバッ
ファの具体的構成例を示す図である。
【図１８６】スリープモード時の動作を示す波形図であ
る。
【図１８７】スリープモードを実現するための回路構成
を示すブロック図である。
【図１８８】図１８７に示す内部クロック発生回路の具
体的構成の一例を示す図である。
【図１８９】図１８７に示すスリープ制御回路の具体的
構成例を示す図である。
【図１９０】図１８９に示す回路の動作を示す信号波形
図である。
【図１９１】スリープモード時においてセルフリフレッ
シュを実現するための回路構成を示す図である。
【図１９２】図１９１に示すクロックジェネレータのリ
フレッシュ要求信号に関連する部分の構成を示す図であ
る。
【図１９３】図１９１に示す回路の動作を示す信号波形
図である。
【図１９４】図１８７に示すスリープ制御回路の他の構
成例を示す図である。
【図１９５】図１９４に示す回路の動作を示す信号波形
図である。
【図１９６】スリープモードを確実に設定するために制
御信号Ｅ＃およびＣＩ＃に要求される条件を例示する図
である。
【図１９７】図９０に示す半導体記憶装置が実現する動
作をその制御信号の状態と合わせて一覧にして示す図で
ある。
【図１９８】従来のダイナミック型半導体記憶装置にお
けるメモリアレイの構成を示す図である。
【図１９９】従来のキャッシュ内蔵半導体記憶装置のア
レイ部の構成を示す図である。
【図２００】従来のキャッシュ内蔵半導体記憶装置にお
けるキャッシュおよびＤＲＡＭアレイのレイアウトを例
示する図である。
【図２０１】従来のキャッシュ内蔵半導体記憶装置にお
いて４ウェイセットアソシァティブ方式を実現する場合
のキャッシュの構成を示す図である。
【図２０２】従来のＳＲＡＭセルの構造を示す図であ
る。
【図２０３】図２０２に示すＳＲＡＭセルの動作を示す
信号波形図である。
【図２０４】キャッシュ内蔵半導体記憶装置のパッケー
ジの形状およびそれに収納されるＳＲＡＭアレイとＤＲ
ＡＭアレイの配置の構成を一例を示す図である。
【図２０５】従来ＳＲＡＭアレイの問題点を説明するた
めの図である。
【図２０６】従来のＳＲＡＭアレイ配置の問題点を説明
するための図である。
【符号の説明】
１ ＤＲＡＭアレイ ２ ＳＲＡＭアレイ ３ 双方向転送ゲート回路 ２１０ 双方向転送ゲート回路 ＢＴＧ 単一双方向転送ゲート回路 ＳＷＬ ＳＲＡＭワード線 ＳＢＬ ＳＲＡＭビット線 ＊ＳＢＬ 相補ＳＲＡＭビット線 ＳＢＬＴ ＳＲＡＭビット線取出配線 ＊ＳＢＬＴ 相補ＳＲＡＭビット線取出配線 ＳＭＣ ＳＲＡＭセル ＣＬＰ クランプトランジスタ ＳＱＥ ＳＲＡＭビット線イコライズ用トランジスタ ＳＱＣ ＳＲＡＭビット線クランプ用トランジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列された複数のダイナミック
    型メモリセルを備えるＤＲＡＭアレイ、 行および列からなるマトリクス状に配列された複数のス
    タティック型メモリセルを備え、かつ各前記行がｎ個の
    グループに分割されたメモリセルを含むＳＲＡＭアレ
    イ、前記ＳＲＡＭアレイは、前記マトリクスの行と並行
    に各前記行に対しｎ本配置され、各々に異なるグループ
    に含まれるメモリセルが接続される複数のワード線を含
    み、ここでｎは２以上の整数であり、 前記ＤＲＡＭアレイと前記ＳＲＡＭアレイとの間に設け
    られ、前記ＤＲＡＭアレイの選択されたメモリセルと前
    記ＳＲＡＭアレイの選択されたメモリセルとの間のデー
    タ転送を行なうためのデータ転送手段を備える、半導体
    記憶装置。
JP24228691A 1991-04-18 1991-09-24 半導体記憶装置 Pending JPH0581852A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
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JP2001283587A (ja) * 2000-02-29 2001-10-12 Enhanced Memory Systems Inc エンハンスド・バス・ターンアラウンド集積回路ダイナミック・ランダム・アクセス・メモリ装置
WO2013080496A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
USRE44589E1 (en) 1994-06-02 2013-11-12 Mosaid Technologies Incorporated Single chip frame buffer and graphics accelerator

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