JPS58114391A - センスアンプ回路 - Google Patents

センスアンプ回路

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JPS58114391A
JPS58114391A JP56215269A JP21526981A JPS58114391A JP S58114391 A JPS58114391 A JP S58114391A JP 56215269 A JP56215269 A JP 56215269A JP 21526981 A JP21526981 A JP 21526981A JP S58114391 A JPS58114391 A JP S58114391A
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effect transistor
sense amplifier
circuit
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JP56215269A
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Hiroaki Ikeda
博明 池田
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Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はセンスアンプ回路特に電界効果トランジスタ（
）’ＥＴという）を用いたダイナ建ツク型のランダムア
クセスメモリ（ＲＡＭという）のセンスアンプ回路に蘭
する０ 最近におけるＭ１８ＦＥＴを用いたダイナミックＲＡＭ
の大容量化及び高速化の進歩は目覚しく、１チツプ当９
のメモリ容量が６４にビットから２５６にビット、アク
セス時間（１００〜２００）ｎｓのものが一発あるいは
実用化されている。
しかしながらこの大容量化、高速化の間組が十分に解決
された訳で社決してなくなお多くの間亀が残されている
。そのうちの１賛なものとしてセンスアンプ回路に関連
し次幾つかの問題があげられる。そのなかの特に大きな
ものとして、効率的なセンスアンプ回路を用いることに
よりメモリ素子のレイアウト上かなシの部分を占めるデ
コーダの数を削減し、小形・＾集積化とともに消費電力
の低減を計シ人容量化を促進することがあけられる０ 第１図はいわゆる６４にピッ）ＲＡＭ４について従来用
いられている通常のセンスアンプを含むメモリセルの配
置図の一例を示したものである。全体としてＡ、Ｂの２
つのブロックに分けられている。そして各ブロック線間
じ構成で、中心にセンスアンプ回＊１０を縦に２５６Ｍ
韮べその両側にビット線１００、Ｘデコーダ１１及び１
２を介してセルマトリックス１３及び１４が捩絖されて
いるＯＹＸデコーダ１１と１２とが組合されて８人力で
２５６本のビット婦から１本のビット＃Ｍを辿択する。
セルマトリックスはそれぞれ６４本のワード線とこれに
結合した（２５６Ｘ６４）個のメモリセルと１本のダミ
ーワード線とこれに結合し九２５６個のダミーセルとか
ら構成されているｏｔ九１５゜１６は入出力用（１１０
という）バスである。なおそれぞれのブロックにはＸデ
コーダ（＃Ａ示していない）が配置されておシワード線
の選択を行う。
メモリセルはゲートがワード線に、ドレインｊ１ピされ
たＭ１８Ｂ’ＥＴからなってお９、データの薔込み時に
は選択されたワード線を一レベルにしＰ’ＥＴをオンさ
せビット−のデータをセルコンデンサに蓄積する。続出
し時にも肉様にワード線を高レベルにしコンデンサに蓄
えられたデータをビット森に送出する０この送出された
データと、選択され九メモリセルと対をなす反対側のセ
ルマトリックス中のダ建−セルのあらかじめ規定しであ
る出力とが７リップフロック回路（Ｆ／Ｉｉ’という）
からなるセンスアンプ回路の両ビット線に加えられその
きセンスアンプを安定状態として選択され九メモリセル
の再書み（リフレッシ！−）が行われる。
すなわち仁の回路においては、センスアンプ回路の両側
から対称的に続出し、書込みを行っておシこの丸めＹア
ドレスも２つに分割して対称的に配置されている。これ
はセンスアンプ１路を形成する）’　／　）’の両節点
の電位がと（にローレベルになると回路は７′ロート状
態となり片側からのみで祉それを安定状總に尿すことが
できない仁とに由来している。
そζで、若しもセンスアンプの片側からのみデータの読
出し、書込みが可能であれは、鯖１図に示したようにＸ
デコーダを４つに区分して設ける必景紘なくなりデコー
ダの数を削減できることが考えられる。
第２図はかかる考え方から棗出”されたｍ１図の回路と
等価な改良されたセンスアンプ回路を含むメモリセルの
配置図の一例を示したものである。
中央にＸデコーダ２１（第１図のＹ　７’　：ｌ−タ“
１１と１２とを合せ良もので８人力）を設け、ビット纒
２００によシその両側にセルマトリックス２３、センス
アンプ回路２０、セルマトリックス２２の朧に配列した
ものである。センスアンプ回路２゜は縦に２５６個並べ
られ、セルマトリックス２２゜２３はそれぞれ６４本の
ワード麿とこれに結合し７’Ｅ（２５６Ｘ６４）個のメ
モリセルと１本のダン−ワード線とこれに結合した２５
６個のグミ−セルとから構成されている。又２５．２６
はｌ／（Ｊバスである。
＃！１１と第２図の回路を比較すると、第２図の回路で
はＹデコーダの数が＃Ｉ１図の回路の半分に削減できる
ことになり、メモリ素子としての小形・高集積化、低消
費電力化に寄与する効果は非常に大となる。
かかる観点より従来発衆されているセンスアンプ回路を
調べて見ると第３Ｅに示す回路が知られている。センス
アンプ（ロ）路３６は一対の節点Ｎ、と為で交差接続さ
れ友１”ＥＴ　Ｑｔ’　：　’−Ａｍによ多形成される
ｋ”／Ｆ　３１が、節点へは適訳用ＦＥＴ　Ｑ、を介し
てビット−鵬に接続され更に１１０バス＠３２に接続さ
れたＰＥＴ　Ｑ、とＱ、の共通接続点に接続され、ｑの
ドレインはＶＤＤ端子にｑのソース＃ｉ接地されてでき
ている。史に１１０バス３２と対をなす反対側に位置す
るｌ／（Ｊバス１ｉ３３にはＦｋＴＱ、、Ｑマとともに
ダミービットコンデンサＣ３が接続され、１／（Ｊバス
３２．３３はＦ　／　Ｆからなる主槽４１１１ｉ器３４
に入力されこの出力３５としてセンスアンプ呵路３６で
続出したデータを送出するようになっているＯ この回路でのデータの胱出しは次のようにして行われる
。制＃１８号ρｙをハイレベル（ｖＤｔｅ。
ＪＺＩＷ凰、ダＷＲはローレベルとして、蟻はオン、Ｑ
４゜Ｑａ＃′ｉオフさせておく。この伏線で制＃信号ρ
８をハイレベルからローレベルに変えるようによ、りｋ
”／に’　３１　ｔ−活性化し、中に書き込まれてい友
データをビット線Ｂ、に取り込み、１１０バス３２によ
ｐ主増幅器３４の一方の入力に与える。−万、ダン−ビ
ットコンデンサＣｒ（ビット＃ｌＡ容麓の約半分の魚に
設定されている）にリセット用１１ｉｌ制御信号ＪＺＩ
Ｄによｐあらかじめ蓄積されていた電荷をｑを介してＩ
１０パス３３に取シ出して主層ｍ器３４のもう一方の入
力に与える。かくして主増幅器３４で内入力電圧の差電
圧を検出増幅することによシＩ”／Ｉ”　３１の出力す
なわちメモリセルに書き込まれたデータが読み出される
０次にデータの書込みについて説明する。ｋ’／Ｉ”　
３１の節点−の電位紘制御信号ρｌによ４７Ｂ”ＥＴＱ
、をオンすることにより　ｌ／ｌＪパス３２からピッ）
Ｉｌｌｌｍに取）込まれ九データ１１１”Ｏ”Ｋ［りて
ハイレベル、ローレベルになる〇−一方点１’ｌｉ、の
電位は、１１０バス３２からのみでは１、節点Ｎ、がハ
イレベルで節点へ、がローレベルにな夛、次に節点へ、
がローレベルに反転しても節点１＃′ｉ（，６暢ともに
オフになるためフロート状感となりハイレベルに戻るこ
とができない。そこで初めに節点へ８．−の電位を判定
し先後で、第４−に示す如く制御信号ｐｕｔをＩ・イレ
ベル（ＶＤＤ）としに″ＥＴＱ、’ｉオンしビット線Ｈ
，（Ｌ九がって節点札）を放電させる。そして制御信号
ｙｊｗｈを四−レベルにすると同時に制御信号戸Ｗ１を
／１イレベルとする。かくするとＦＥＴ　Ｑ蓼はオフ　
、　）’ＥＴ　Ｑ４はオンとなル、節点り、が若しもハ
イレベルのときはに’Ｅ’ｌ’　Ｑ、はオンなので節点
へ１の電位はｊ’ＥＴ　Ｑ、とに’　Ｅ　’ｌ’　Ｑｔ
　　の比で訣まる電位に、なる。蟻の能力ｔ−Ｑｚよル
小にしておけｄ節点へ１は実質的にローレベルになる。
節点へが若しもｐ−レベルのときはに’ＭＴ　ＱＩＦｉ
オフとな〕節点Ｎ１１Ｉｉハイレベルとなる。すなわち
節点への電位に依存して節点へ８の電位が変ることにな
９１１０バス３２からピッ）　ｄ　Ｈ，を介してのデー
タの書込みが行われることになる。
以上説明したとお夛＄３図に示した１路によるとセンス
アンプ回路の片貴のみからのデータの胱出し、壷込みが
可能とな〕纂２図に示したようなメモリ配置が可能とな
９Ｙデコーダの数を従来のものの半分に減らすことかで
１１％チップの小形・高集積化が計られる。
しかしながらこの−路においては、上に詳しく説明した
とおプ、誉込み動作においてデータの書込みを行うビッ
ト線と反対側にある全ビット？Ｍを一度制御信号ρｗｉ
、ρＷ８によｐ充放電を行わなければならない。すなわ
ちこの充放電による大きな消費電力が必要であｐデコー
ダの数を削減するもう一つの大きな目的である低消費電
力化が十分には達成されていないことが分る。
本発明の目的は、簡単な回路構成によシ、Ｙデコーダの
数を半分に削減できるとともに、簀込みのために特別な
消費電力を必簀としない、メモリ素子としての小形・高
集積化、低消費電力化に寄与するところのセンスアンプ
回路を提供することにある。
本発明のセンスアンプ回路は、一対の節点で交差接続さ
れた第１と第２の電界効果トランジスタによ〕形成され
るフリップフロップ回路と、＠−ピ節点のいずれか一方
の節点とそれと対をなすピッ）１１間に挿入され丸亀３
の電界効果トランジスタと、前記節点の他方の節点とそ
れと対をなすビット線間に挿入された前記他方の節点の
電位全データ畳込み周期中の所定の時間にわたり前記７
リツプフロツプ回路の状態を反転させるに必要な電位に
保持するための保持回路と、該保持１１ａｌ路と直列に
接続された弔４の電界効果トランジスタとを含むんで構
成される。
灸に、前記保持回路が、前記他方の節点と前記第４の電
界効果トランジスタとの間に挿入された第５の電界効果
トランジスタを含み、Ｍ第５の電界効果トランジスタの
ゲート電圧をデータ書込み周期中の所定の時間にわたシ
篭源電圧以上に保持す　−ることがらなっている。
更に父、本発明の回路は、ｙｙＪ配保持（９）路が、前
記他方の節点とＭｉＪ配第４のに界効米トラ／ジスタと
の間に挿入された第５の電界効果トランジスタと、＃第
５の電界効果トランジスタと並列に像状された第６の電
界効果トランジスタとを含み、該第６の電界効果トラン
ジスタのゲート電圧をデータ誉込み周期中の所定の＃間
にわたル＾電圧に保持することからなっている。
なお又、本発明の回路は、前記保持ｉ！ｌ！回路が、前
記他方の節点と前記第４の電界効果トランジスタとの間
に挿入され丸亀５の電界効果トランジスタと、前記他方
の加点と該加点にそのドレインが接続されている前記第
１又は第２の電界効果トランジスタのドレイン間にある
いは前ｄピ他方の節点にそのドレインが接続されている
前記＃ＩＪｌ又ｔｉ第２の電界効果トランジスタのソー
スと前記フリップフロップ回路の共通接点間に挿入され
た第６の電界効果トランジスタとを含み、該第６の電界
効果トランジスタのゲート電圧をデータ書込み周期中の
所定の時間にわたシ低電圧に保持することからなってい
る。
以下本発明について回内を参照し詳細に説明する０ 第Ｓ図は本発明の第１の実施例のセンスアンプ−路を含
むメモリシステムの部分−略図を示す〇一対の節点Ｎ、
、Ｍ、で交差接続されｆｃ第１と＄２のＰＥＴ　Ｑｓｔ
　−Ｑｔｔ　　によ多形成されるＦ／Ｆ　４２と節点祐
とそれと対をなすピッ）＃ｊｊｔｔｆｋに押入された第
３のに’　Ｅ　Ｔ　Ｑ　ｔ　ａと、節点Ｍ、とビットｌ
ｉＭ　Ｂ　ｓ　を間に挿入された、節点鳩の電位をデー
タ書込み周期中の所定の時間にわたＦ）　ｋ’７に’　
４２の状１ｌＡｔ−反転させるに必簀な電位に保持する
保持回路を形成するに’　Ｅ　Ｔ　Ｑ　１４と、このＰ
ＥＴ　Ｑ１４と直列に接続されたｂ゛ＥＴＱｔＨ−ら本
発明のセンスアンプ回路４１はできている。
メモリシステムとしては第２図に示すように、このセン
スアンプ回路を介して両側にセルマトリックスが配置さ
れ、史にデコーダ回路に嵌続されている。（図示されて
いない）。第５１ではビット線Ｂ、１・・・Ｈ２１１の
ｎ本のビット−が１１０バス４３に接続され、ｌ／（Ｊ
パス４３にはダミービットコンデンサＣ１１、ｋ’ＥＴ
　ＱＣ＠、Ｑｔマからなるタミービットコンデンサ回路
４５が接続されさらに）ン１゛から形成される生石幅器
４６の一つの入力に接続されている。一方、これと対称
的に対をなすｌ／ｌ）バス４４にはこれと同じ（ロ）路
が嵌続されている。
（−中同じ奈照数字にダラシＳ６ｃ号を付して示す。
）１１０パス４４は主項４＆ｌ器４６のもう一つの入力
に接続され出力４７としてセンスアンプによるしく説明
する。
（１）読出し及び貴書込み動作。
ＩＩ６図（ｂ）に示すように、初め制御信号ρＡ、ρＢ
。
１８をそれぞれハイレベルＣＦｌｈ、ｌｕはＶＤＤ　、
　５２１８はＶＤＤよシ若干小さい値とする）にし、ビ
ット線８１１　、　ＨＨを電源電圧ＶＤＤレベルかその
近くまでプリチャージする。（プリチャージ回路は１示
していない。）このときに″”　Ｑｕｓ　、Ｑｌｍはオ
ンしているので）”／Ｉ”　４２の節点Ｎ、０Ｍ、もビ
ット＃Ｈ＋ｔ。
Ｂ□と則電位にプリチャージされる。この状態の後、ビ
ット線Ｈ１ｌとＨ＊１ｆ＆ＩＪにメモリセル（図示して
いない）とダミーワードメモリセル（図示していない）
間のレベル差に基〈微少差信号が与えられる０差１η号
が与えられると同時に制御化号戸Ｓ′ヲＶｓｓレベルま
で下けてやる。これで）’／）’　４２　Ｕ差信号増幅
を始めそのデータに従って例えＦ１節点Ｍ、がハイレベ
ル（ＶＤＤ）　ｓ　節点Ｍｔ−ｓローレベル（ＶＳｇ）
の電位に洛着く。次いでρＢを戸Ｓの７１イレベル（Ｖ
ＤＤの少し下）まで上けてやり、引続きｌｙをハイレベ
ル（ＶＤＤ）にする。かくするとＦＥＴＱｌｔに引続い
てｋ”ＥＴ　Ｑ、、かオンしビット線Ｈａｔ　ｔ−介し
ＴＪ″／Ｉ”４２の出力がｌ／（Ｊバス４３に絖み出さ
れ主槽輪益４６の一方の入力に与えられる。一方ビット
線４４に接続されたダミービットコンデンサＣ＋ｅにあ
らかじめ蓄積されていた電荷が、制御信号ｙＪｙに同期
して印加される戸；によってＦＥＴｑ、がオンし、１１
０バス４４に取り出され主槽輪番４６のもう一つの入力
として与えられる。この内入力の差信号がＦ　／　ｋ’
から杉成される主槽輪姦４６で増幅され出力４６として
取や出されることによｐデータの胱出しが行われる。デ
ータの耽出しが終了した時点で為、１２１ｇを栴び）１
イレベル（ＶＤＤ　）にし、引続き５２！ｉｓ　　もｈ
びハイレベルとする。
かくしてｌ”／ｌ”　４２は元の安定状腿に戻り％欣み
出されたメモルセルへのｆｌ）豊込みが行わ゛れること
になる。（第６図（−参照）。
（２）誉込み動作。
第６図（Ｃ）に示すように、ｋ”／に’４２を活性伏線
に落着つかせた後で、ρｎｋｌＺｌｓのハイレベルにし
、引続きρ、をハイレベルにして、””　Ｑｌｍ　−Ｑ
ＩＩをオンすることによｇ　１７ｕバス４３より書込み
データをビットｌ１Ｉ８１１１１ｃ取り込む。引続きｙ
３ａをＶＤＤ以上のハイレベルに押し上ける０このとき
望ムはローレベル（Ｖｓｓ）に保っておく。かくすると
ＦＥＴ　ＱｓａａＶＤＤ　以上の電圧が印加されるため
に同一ドレイン電圧に対してはよシ大きなドレイン電流
を流すことができることになシいわゆるその能力が大と
なる。これに伴いＱ□、Ｑ、４がオン時に両Ｆ　Ｅ　Ｔ
の能力比に応じて定まる節点Ｍ、の電位がＱｌｍの能力
が大となるため節点鳩の電位を押上げることにな９その
結果）’ＥＴ　Ｑ□はオンとなる。
かくして節点Ｍ１が／１イレベル、節点Ｍ、がローレベ
ルで安定しているＦ／Ｐ　４２の状態を反転し、節点、
鳩が一一レベル、節点鳩を／Ｓイレベルとすることがで
きるようになる。このようにして節点縞、鳩の電位をそ
れぞれローレベル、ノ１イレベルわるいはローレベル、
ローレベル、４Ｌ＜Ｕ／Ｓイレベルローレベルのいずれ
かに設定する０このときビット融Ｂ□ｔｉ／Ｓイレベル
（Ｖｎｎ　）の＊まである。この後ｌム＋　５２’ｙａ
を適当な電圧（例えはｙ５ｇの／Ｓイレペル電圧）に設
定すれば次のようにして誉込みが行われる。
すなわち、節点Ｍ、がローレベル、節点鳩がハイレベル
のときは、ＰＥＴ　Ｑｏ”がオン、Ｑｌｔがオフとなシ
ビッ）’練１１１＄ｔｔはローレベル、”ｍｌはハイレ
ベルとなる。Ｍ、　、　Ｎ、が共にローレベルのときは
Ｑｕ・Ｑｔｔは共にオフでビット線Ｂｔ１・ＨＨｆｌ共
に初めの状態のＢｌｌはハイレベル、Ｂ□はローレベル
でおる。Ｍ、がハイレベル、Ｍｌがローレベルのときは
Ｑｌｍはオフ、Ｑ＊雪はオンとなｐビット騙Ｂ１１はハ
イレベル、Ｂ３．はローレベルになる。
以上詳しく説明したようにこのＩＩの実施例の回路を用
いれば容易に＃４２図に示した望ましいメモリシステム
を実現することができる。しか奄この回路においては、
ＦＥＴ　Ｑ、、の制＃匍号ｙ３１１をデータの書込み周
期中の所定の時間ｔｏ　（Ｍ　６図（Ｃ）参照）にわた
〕規定の７１イレペル電圧であるＶＤＤ以上としＱｌ４
の能力を大としＱｕとＱｓ４の能力比を変更し、ビット
線Ｂｌｌにノ・イレベル電位が書き込まれ九ときに、節
点鳩の電位を浮き上がらせ容易に節点鳩を放電させ、Ｆ
／Ｆ４２の状態を反転させている。したがって前述の従
来技術で用いているように書込み時にビット線）ｉｔｓ
を充放電させることは必要でなくなるので、従来技術で
間組とされていたセンスアンプ片側の全ビット線の充放
電に伴う消費電力が不要となシメモリ本子の低消費電力
化が計られる。しかも回路構成社、従来良く知られてい
るセンスアンプとビット線間にトランスファーゲートＦ
　Ｅ　ＴとしてのＱｓｓとＱｔａを押入したちのに更に
選択用Ｆ　Ｅ　ＴとしてＱｓｉをビットｉ１　Ｂ　ｓ　
＊とｌ／（Ｊパス６４ａ間に挿入しただけの非なように
、本発明のセンスアンプ（ロ）路は、データの読出しに
は従来公知のダミービットコンデンサを用い、書込みに
は書込み周期中のデータを取ｐ込む最初の段階のある所
定の時間ｔｏ（節点Ｎ、の電位がＰＥＴ　Ｑｒｔをとお
して放電するに十分な時間であればよい。）にわたシ節
点Ｍ！の電位を）”　／　Ｆ４２の状態を反転させるに
必要な電位に保゛持する保持回路を用いることからなっ
ている。
従って、この保持回路はデータの沓込み時に節点鳩の電
位を浮上がらせる働ｔｔ肩しておれは良いわけで、何も
前述の第１の実施例に−ることはなく同様な機能を有す
る適切な回路であれはよいＯ以下に更に二つの実施例に
ついて数例するＯ第７図は、異る保持回路を有する本発
明の第シの実施例を示すセンスアンプ−路−である。
この回路はに’　Ｅ　Ｔ　Ｑｓ　ｓを除いて社第５図に
示した第１の実施例のセンスアンプ回路４１と全＜　ｆ
ｌ’ｌＪじでめル参照配号も同じにしである。）’ＥＴ
　Ｑ、。
は第６０に’　Ｅ　Ｔとして第５０に’ＥＴ　Ｑ、、と
ソース同志、ドレイン同志を共通にして並列ｈａして挿
入されている。この回路の動作は、１ｔｉｌｌＩｌＩＩ
Ｉ伯号ｆａｍは特に−〇間ＶＤＤ以上にすることはなく
通常の電圧（ρ８のハイレベル）にし、その代ｃｖｃｔ
ｏＯ閾９Ｂ’ａをハイレベル（ＶＤＤ）とするＯかくす
るとｌ’ＥＴＱｎもオンすることによ’）Ｑｓ４とＱＣ
ｓの合成されたＦ　Ｅ　Ｔの能力り大（若しもＱｌ４　
＊　Ｑ＋・が同一構造であれば２倍になるＯ）とな夛、
Ｑｕとの能力比が変化し節点鳩の電位を浮上がらせ節点
鳩の放電管容易とする。すなわちこの実施例の回路もＷ
Ｊｌの実施例の回路と同じ動作を行う。なおこの回路で
に’　Ｅ　Ｔ　Ｑｌｍの挿入で）’／Ｆの左右の対称性
カニ問題になるときは、ＦＥＴ　Ｑｔｓに並列にＱｌａ
　と同じ構造のＦ　Ｅ　Ｔを挿入しそのゲートを接地し
ておけばよい。
この第２の実施例は第１の実施例に比べて、）ＥＴの数
が多くなるけれども、ある時間だけ５２１ｍをＶＤＤ以
上の電圧にするという複雑な制御信号を用いる必要がな
いので制御信号回路が簡単になるとともによｐａｔ集に
書込みを制御できる利点があるＯ 第８図は本発明の第３の実施例のセンス−アンプ回路図
である。この実施例の（ロ）路もＦＥＴ　ＱＣｓ　ｔ”
除いて社第１の実施例（第３図）の回路と−じである。
そして第２の実施例（第７図）の納６のに’　Ｅ　Ｔ　
Ｑｌａの代りにｑ、をＱｔｍと節点鳩の間に押入し九も
のである。ＩＩＩＩＪ＠）信号Ｉ’ｍは常時ハイレベル
（ＶＤＤ　）として）”ＥＴ　Ｃ１ｔａ　’ｌｒオンさ
せておき、書込み周期中のち時間の間だけローレベル（
Ｖ８ｇ　）としオフとする。かくして節点絢の電位を弁
上がらせ節点編の放電を容易とする。すなわちこの実施
例の回路もこれまでの実施例の１ｇｌ鮎と同じ動作を行
う０なおこの回路でＦＥＴ　（−１ｚ・の挿入でＦ／Ｆ
の左右の対称性が問題となるときは、　ＦＥＴ　（、ｄ
。
と同じものをＱｚｔと節点Ｍ８間にも挿入し、そのゲー
ト電圧を常にハイレベル（ＶＤＤ　）に保ってオンさせ
ておけはよい。更にこの［ｇｌ路で（＋ｇａをＱｌとダ
８端子間に挿入しても同じ効果が得られることはもちろ
んである。この実施例の（ロ）路も１ｉ１４２の実施例
と同様にＦ　Ｅ　Ｔの数は多くなるけれど４ｔｌＫｌｉ
ｉｌｌ信号回路が簡単になシよシａｉ央な普込みができ
る。
ただし常時ｑ−をオンさせておくことによる消費電力が
必要である。
以上の実施例においては節点Ｍ！匈からデータの絖出し
、書込みを行う場合についてのみ説明したが、節点Ｍｔ
ｆＩＡから胱出し、書込みを行う場合はこれまでと対称
的に節点域側に設けた第４のＰＥＴＱ４及び保持回路を
節点Ｍ□側へ設けれはよい。
以上詳細に説明したとおシ、本発明のセンスアンプ回路
線、簡単な回路構成からな）、しかもセンスアンプを形
成する７リツグ７０ツブ（ロ）路のいずれか一方の節点
の電位を、データ書込み周期中の所定の時間にわ九〕前
記フリップフロップ回路の状態を反転させるに必要な電
位に保愕する友めの保持回路を有しているため、従来必
要とした特別にセンスアンプ片側のビット線の充放電を
行うことなく、センスアンプの片側のみからデータの読
出し、再蕾込み、書込みが可能である。従って本発明の
センスアンプ回路を用いると、Ｙデコーダの数を埃在実
用化されているものの半分に側臥することができるとと
もに特別な簀込みのための電力も必要でないので小形・
尚来柚化、低消費電力化されたメモリ系子を作ることが
でき、その効果は大である〇 第１１は一従来例のセンスアンプ回路を含むメモリセル
の配置図、第２図は改良されたー従来例のセンスアンプ
回路めるいは本発明の一実施例のセンスアンプ回路を含
む縞１図の回路と勢価なメモリセルの配ｔｌｉｌｌＷ、
ｋ３図は改良されたー従来例のセンスアンプ回路図を含
むメモリシステムの部分回路図、第４図は第３囚の回路
の制−信号の動作波形図、第５１社本発明の蕗１の実施
例のセンスアンプ回路を含むメモリシステムの部分−略
図、第６図（ａバｂハＣ）は本発明の第１の実施例のセ
ンスアンプ回路のｆＩｔＩＩ御個号の動信号形図、第７
図、第８図はそれぞれ本発明の第２．縞３の夾り例のセ
ンスアンプ（ロ）略画である。
図において、１０．２０．３６．４１．４１’・・・・
・・センスアンプ−路、１１．１２．２１・・・・・・
Ｙデコーダー路、１３．１４．２２．２３・・・・・・
メモリセル、１５．１６．２５．２６・・・・・・ｌ／
υバス、＋００．２００．Ｈ，、Ｈ鵞ｅＨ３ｌ＋Ｂ□、
　Ｂａ１１．に３Ｆ　、　ｋ３６ｍ・・・・・・　ビッ
ト線、見、〜Ｑマ。
Ｑｕ〜Ｑｌ＊　’ＪＩＩ−Ｑ’＊ａ　””・ｋ’ＥＴ　
ｓ　ｆＢｗｓ　＊ρＷ　！　＊　３２’　ｙ　＊φ′ア
＋５２！ＩＡｅ望Ｂ、九涜８．ダＤ・・・・・・制御信
号、へ８．へ、。
鳩、Ｍ、・・・・・・節点ｓ　Ｃ，Ｔ　ｃａｔ　＠　Ｌ
？＋・・・・・・ダミービットコンデンサ。
時間 ｔｌｌ）Ｉｆ番込み 時閉 （ｂ２８化土し くＣＩｆ必と ４６図

Claims (1)

  1. 【特許請求の範囲】 （１）　　一対の節点で交差接続され九第１と第２の電
    界効果トランジスタによ多形成される７リツプフロツプ
    回路と、前記節点のいずれか一方の節点とそれと対をな
    すビット線間に挿入され１ｉｉ３の電界効果トランジス
    タと、前記節点の他方の節点とそれと対をなすビット線
    間に挿入された前記他方の節点の電位をデータ書込み周
    期中の所定の時間にわた９前記フリップフロップ回路の
    状態を反転させるに必要な電位に保持するための保持回
    路と、該保持回路と直列に接続され九第４の電界効果ト
    ランジスタとを含むことを％黴とするセンスアンプ回路
    。 （２）前記保持（ロ）路が、前記他方の節点と前記第４
    の電界効果トランジスタとの間に挿入され九第５の電界
    効果トランジスタを含み、該第５の電界効果トランジス
    タのゲート電圧をデータ書込み網期中の所定の時間にわ
    た９電源電圧以上に保持するこ々を特徴とする特許請求
    の範ｗｊＵ給（１）項に記載のセンスアンプ回路。 （８）　　前記保持回路が、前記他方の節点と前記第４
    の電界効果トランジスタとの間に挿入された第５の電界
    効果トランジスタと、骸第５の電界効果トランジスタと
    並列に接続され７’ｔＭ６の電界効果トランジスタとを
    含み、該縞６の電界効果トランジスタのゲート電圧をデ
    ータ書込み周期中の所定の時間にわたシ高電圧に保持す
    ることを％黴とする％Ｗｆ請求の範囲第（１）項に記載
    のセンスアンプ回路０ （４）前記保持回路が、前記他方の節点と前記第４の電
    界効果トランジスタとの間に押入された第５の電界効果
    トラフジ２夕と、前記他方の節点と該節点にそのドレイ
    ンが法統されている前記第ｌ又は第２の電界効果トラン
    ジスタのドレイン間にあるいは前記他方の節点にそのド
    レインが接続されている前記第１又は第２の電界効果ト
    ランジスタのソースと前記７リツプフロツク回路の共通
    接点間に挿入された第６の電界効果トランジスタとを含
    み、ａｊ！第６の電界効果トランジスタのゲート電圧を
    データ書込み周期中の所定の時間にわたシ低電圧に保持
    することを特徴とする特許請求の範囲第（１）項に記載
    のセンスアンプ回路。
JP56215269A 1981-12-25 1981-12-25 センスアンプ回路 Pending JPS58114391A (ja)

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EP82112020A EP0083099B1 (en) 1981-12-25 1982-12-27 Memory circuit
US06/452,986 US4559619A (en) 1981-12-25 1982-12-27 Large capacity memory circuit with improved write control circuit
DE8282112020T DE3279996D1 (en) 1981-12-25 1982-12-27 Memory circuit

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EP0083099B1 (en) 1989-10-18
DE3279996D1 (en) 1989-11-23
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EP0083099A2 (en) 1983-07-06

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