JPH06105785B2 - 逆電圧保護回路を具えたパワー半導体装置 - Google Patents
逆電圧保護回路を具えたパワー半導体装置Info
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- JPH06105785B2 JPH06105785B2 JP4111767A JP11176792A JPH06105785B2 JP H06105785 B2 JPH06105785 B2 JP H06105785B2 JP 4111767 A JP4111767 A JP 4111767A JP 11176792 A JP11176792 A JP 11176792A JP H06105785 B2 JPH06105785 B2 JP H06105785B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H11/00—Emergency protective circuit arrangements for preventing the switching-on in case an undesired electric working condition might result
- H02H11/002—Emergency protective circuit arrangements for preventing the switching-on in case an undesired electric working condition might result in case of inverted polarity or connection; with switching for obtaining correct connection
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Description
【０００１】
【産業上の利用分野】本発明はパワー半導体装置、特に
パワー集積回路（ＰＩＣ）に逆電圧保護を与える技術に
関するものである。
パワー集積回路（ＰＩＣ）に逆電圧保護を与える技術に
関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】「ＩＥ
ＥＥ Journal of Solid-State Circuits」 Vol. 24.No.
1, 1989年２月、に発表されている論文「Reverse-Volt
age Protection Method for CMOS Circuits 」に記載さ
れているように、ｐ型ウェル内にｎ＋拡散領域を設けて
適正な極性を有するｐｎ接合を形成し、集積回路に逆極
性電圧が印加されたときに過大電流を阻止することが既
知である。しかし、この解決方法は、追加のｎ＋拡散領
域が寄生バーチカルバイポーラトランジスタのエミッタ
を形成し、常規動作中に機能的問題を生ずる欠点がある
ことがこの論文に記載されている。そして、この理由の
ために、逆電圧保護に対するこの解決方法は落第である
ことが示されている。この問題に対する種々の解決方法
を採用した他の種々の逆電圧保護回路が米国特許第４８
５９９８５号及び欧州特許出願第０３６０９９１号に開
示されている。
ＥＥ Journal of Solid-State Circuits」 Vol. 24.No.
1, 1989年２月、に発表されている論文「Reverse-Volt
age Protection Method for CMOS Circuits 」に記載さ
れているように、ｐ型ウェル内にｎ＋拡散領域を設けて
適正な極性を有するｐｎ接合を形成し、集積回路に逆極
性電圧が印加されたときに過大電流を阻止することが既
知である。しかし、この解決方法は、追加のｎ＋拡散領
域が寄生バーチカルバイポーラトランジスタのエミッタ
を形成し、常規動作中に機能的問題を生ずる欠点がある
ことがこの論文に記載されている。そして、この理由の
ために、逆電圧保護に対するこの解決方法は落第である
ことが示されている。この問題に対する種々の解決方法
を採用した他の種々の逆電圧保護回路が米国特許第４８
５９９８５号及び欧州特許出願第０３６０９９１号に開
示されている。
【０００３】前記ＩＥＥＥの論文において検討されてい
る逆電圧保護に対する別の解決方法は基板内に所望のｐ
ｎ阻止接合を形成する領域を拡散するものである。しか
し、この解決方法も不所望な寄生トランジスタ作用を生
じ、いずれにせよこの技術をＶＤＭＯＳパワー集積回路
に使用することは、斯る回路の基板は最大電源電圧に結
合されるのが普通であるために不可能である。
る逆電圧保護に対する別の解決方法は基板内に所望のｐ
ｎ阻止接合を形成する領域を拡散するものである。しか
し、この解決方法も不所望な寄生トランジスタ作用を生
じ、いずれにせよこの技術をＶＤＭＯＳパワー集積回路
に使用することは、斯る回路の基板は最大電源電圧に結
合されるのが普通であるために不可能である。
【０００４】逆電圧保護の更に他の既知の技術は阻止ｐ
ｎ接合を外部ダイオードとして設けるものであるが、こ
の方法は追加の外部素子を必要としコスト、スペース及
び複雑度を増大するために不所望であることが明らかで
ある。
ｎ接合を外部ダイオードとして設けるものであるが、こ
の方法は追加の外部素子を必要としコスト、スペース及
び複雑度を増大するために不所望であることが明らかで
ある。
【０００５】既存の逆電圧保護回路の最後の欠点は、こ
れら回路は自動車に使用する場合に遭遇するようなハイ
パワー及び適度に高電圧の動作状態に理想的に対応し得
ない点にある。即ち、自動車環境の場合にはＰＩＣは少
なくとも１２ボルトの逆電圧に耐える必要があると共に
３５ボルトのような高い順方向電圧状態で動作する必要
がある。
れら回路は自動車に使用する場合に遭遇するようなハイ
パワー及び適度に高電圧の動作状態に理想的に対応し得
ない点にある。即ち、自動車環境の場合にはＰＩＣは少
なくとも１２ボルトの逆電圧に耐える必要があると共に
３５ボルトのような高い順方向電圧状態で動作する必要
がある。
【０００６】従って、本発明の目的は、完全に集積で
き、不所望な寄生トランジスタ作用を避けることがで
き、且つ慣例の技術を用いて簡単且つ有効に実現し得る
逆電圧保護回路を具えるパワー半導体装置を提供するこ
とにある。
き、不所望な寄生トランジスタ作用を避けることがで
き、且つ慣例の技術を用いて簡単且つ有効に実現し得る
逆電圧保護回路を具えるパワー半導体装置を提供するこ
とにある。
【０００７】本発明の他の目的は、ハイパワー及び適度
に高電圧の動作環境において降服を生ずることなく動作
し得る逆電圧保護回路を提供することにある。
に高電圧の動作環境において降服を生ずることなく動作
し得る逆電圧保護回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の逆電圧保護回路
においては、これらの目的を達成するために、逆電圧保
護回路を集積ｐｎ接合により与えると共に、この接合に
より形成されるバーチカル寄生トランジスタの不所望な
作用を、この寄生トランジスタのベースから電流を能動
的に分路するよう接続した１対の絶縁ゲート電界効果ト
ランジスタにより最小にし、装置動作に及ぼすその影響
を最小にしたことを特徴とする。
においては、これらの目的を達成するために、逆電圧保
護回路を集積ｐｎ接合により与えると共に、この接合に
より形成されるバーチカル寄生トランジスタの不所望な
作用を、この寄生トランジスタのベースから電流を能動
的に分路するよう接続した１対の絶縁ゲート電界効果ト
ランジスタにより最小にし、装置動作に及ぼすその影響
を最小にしたことを特徴とする。
【０００９】比較的ハイパワー及び高電圧レベルでの動
作のために、本発明の逆電圧保護回路にはバイアス電圧
発生回路を含め、このバイアス電圧発生回路によりこれ
がない場合より高い電圧レベルで降服を生ずることなく
逆電圧保護回路を動作させることができるようにするこ
とができる。
作のために、本発明の逆電圧保護回路にはバイアス電圧
発生回路を含め、このバイアス電圧発生回路によりこれ
がない場合より高い電圧レベルで降服を生ずることなく
逆電圧保護回路を動作させることができるようにするこ
とができる。
【００１０】本発明逆電圧保護回路は第１導電型の基板
と、第１導電型と反対の第２導電型の第１の表面隣接半
導体領域と、この第１の半導体領域内に設けられた少な
くとも１つの低パワー回路素子とを有するパワー半導体
装置内に実現する。この基板内に第２導電型の第２の表
面隣接半導体領域を第１半導体領域から離して設け、こ
の第２の半導体領域内にＶＤＭＯＳトランジスタのよう
な少なくとも１つのパワートランジスタを設ける。この
装置に使用し得る他のタイプのパワートランジスタには
バイポーラトランジスタ、ＬＤＭＯＳトランジスタ、Ｉ
ＧＢＴ装置及びインテリジェントパワースイッチがあ
る。
と、第１導電型と反対の第２導電型の第１の表面隣接半
導体領域と、この第１の半導体領域内に設けられた少な
くとも１つの低パワー回路素子とを有するパワー半導体
装置内に実現する。この基板内に第２導電型の第２の表
面隣接半導体領域を第１半導体領域から離して設け、こ
の第２の半導体領域内にＶＤＭＯＳトランジスタのよう
な少なくとも１つのパワートランジスタを設ける。この
装置に使用し得る他のタイプのパワートランジスタには
バイポーラトランジスタ、ＬＤＭＯＳトランジスタ、Ｉ
ＧＢＴ装置及びインテリジェントパワースイッチがあ
る。
【００１１】使用するパワートランジスタのタイプに応
じて、このパワートランジスタは従来の技術に従って第
２半導体領域内に完全に又は部分的に設けることができ
る。
じて、このパワートランジスタは従来の技術に従って第
２半導体領域内に完全に又は部分的に設けることができ
る。
【００１２】本発明逆電圧保護回路は、第１の半導体領
域を第１電源端子に結合するｐｎ接合を具え、このｐｎ
接合と第１の半導体領域と基板との間のｐｎ接合とが相
まってベース領域及び主電流通路を構成する２つの主領
域を有するバイポーラトランジスタ（上述のバーチカル
寄生トランジスタ）を構成し、基板を第２電源端子に結
合する。本発明逆電圧保護回路は、更に、前記バイポー
ラトランジスタのベース領域と２つの主領域の第１の領
域との間に結合された主電流通路及び第２電源端子に結
合されたゲート端子を有する第１絶縁ゲート電界効果ト
ランジスタと、前記バイポーラトランジスタのベース領
域と２つの主領域の第２の領域との間に結合された主電
流通路及び前記第１電源端子に結合されたゲート端子を
有する第２絶縁電界効果トランジスタとを具える。
域を第１電源端子に結合するｐｎ接合を具え、このｐｎ
接合と第１の半導体領域と基板との間のｐｎ接合とが相
まってベース領域及び主電流通路を構成する２つの主領
域を有するバイポーラトランジスタ（上述のバーチカル
寄生トランジスタ）を構成し、基板を第２電源端子に結
合する。本発明逆電圧保護回路は、更に、前記バイポー
ラトランジスタのベース領域と２つの主領域の第１の領
域との間に結合された主電流通路及び第２電源端子に結
合されたゲート端子を有する第１絶縁ゲート電界効果ト
ランジスタと、前記バイポーラトランジスタのベース領
域と２つの主領域の第２の領域との間に結合された主電
流通路及び前記第１電源端子に結合されたゲート端子を
有する第２絶縁電界効果トランジスタとを具える。
【００１３】本発明逆電圧保護回路に対するバイアス電
圧発生回路は、第１及び第２の半導体領域から離間した
第２導電型の第３の表面隣接半導体領域に製造すること
ができる。このバイアス電圧発生回路は、第３絶縁ゲー
ト電界効果トランジスタ、第４絶縁ゲート電界効果トラ
ンジスタ、抵抗及びツェナーダイオードを含み、第３の
半導体領域内にこの半導体領域を第１及び第２電源端子
に結合する第１導電型の第１及び第２領域を具える。こ
の第１領域、第３の半導体領域及び基板が相まって別の
バイポーラトランジスタを構成し、第３の半導体領域が
このバイポーラトランジスタのベース領域を構成し、前
記抵抗を前記第２電源端子からバイアス電圧端子に結合
し、前記ツェナーダイオードをバイアス電圧端子から第
３の半導体領域に結合し、前記第３絶縁ゲート電界効果
トランジスタはゲート端子と、第３の半導体領域と第１
電源端子との間に結合された主電流通路とを有する。前
記第４絶縁ゲート電界効果トランジスタはゲート端子
と、第３の半導体領域と第２電源端子との間に結合され
た主電流通路とを有し、第４絶縁ゲート電界効果トラン
ジスタのゲート端子を第１電源端子に結合すると共に第
１及び第３絶縁ゲート電界効果トランジスタのゲート端
子をバイアス電圧端子に結合する。
圧発生回路は、第１及び第２の半導体領域から離間した
第２導電型の第３の表面隣接半導体領域に製造すること
ができる。このバイアス電圧発生回路は、第３絶縁ゲー
ト電界効果トランジスタ、第４絶縁ゲート電界効果トラ
ンジスタ、抵抗及びツェナーダイオードを含み、第３の
半導体領域内にこの半導体領域を第１及び第２電源端子
に結合する第１導電型の第１及び第２領域を具える。こ
の第１領域、第３の半導体領域及び基板が相まって別の
バイポーラトランジスタを構成し、第３の半導体領域が
このバイポーラトランジスタのベース領域を構成し、前
記抵抗を前記第２電源端子からバイアス電圧端子に結合
し、前記ツェナーダイオードをバイアス電圧端子から第
３の半導体領域に結合し、前記第３絶縁ゲート電界効果
トランジスタはゲート端子と、第３の半導体領域と第１
電源端子との間に結合された主電流通路とを有する。前
記第４絶縁ゲート電界効果トランジスタはゲート端子
と、第３の半導体領域と第２電源端子との間に結合され
た主電流通路とを有し、第４絶縁ゲート電界効果トラン
ジスタのゲート端子を第１電源端子に結合すると共に第
１及び第３絶縁ゲート電界効果トランジスタのゲート端
子をバイアス電圧端子に結合する。
【００１４】この回路構成は逆電圧保護回路とバイアス
電圧発生回路を具えたパワー集積回路を提供し、この回
路は完全に集積でき、構成が簡単、コンパクト且つ効率
的であり、比較的高いパワー及び電圧レベルで動作し得
る。
電圧発生回路を具えたパワー集積回路を提供し、この回
路は完全に集積でき、構成が簡単、コンパクト且つ効率
的であり、比較的高いパワー及び電圧レベルで動作し得
る。
【００１５】図面につき本発明を説明する。図面におい
て、同一導電型の半導体領域は同一の方向のハッチング
を付けて示してある。更に、種々の図において対応する
領域は同一の参照番号を用いて示してある。更に、各図
は正しいスケールで描いてなく、特に明瞭のために厚さ
方向寸法を大きく拡大してある。
て、同一導電型の半導体領域は同一の方向のハッチング
を付けて示してある。更に、種々の図において対応する
領域は同一の参照番号を用いて示してある。更に、各図
は正しいスケールで描いてなく、特に明瞭のために厚さ
方向寸法を大きく拡大してある。
【００１６】図１ａは、第１導電型（ここではｎ型）の
基板１００と、第１導電型と反対の第２導電型（ここで
はｐ型）のウェル１０２の形態を成し種々の低パワー回
路を含む第１の表面隣接半導体領域と、この第１半導体
領域から離間した同じくｐ導電型のウェル１０４の形態
を成し少なくとも１つのパワートランジスタ（ここでは
ＶＤＭＯＳトランジスタ）が少なくとも部分的に設けら
れた第２の表面隣接半導体領域とを有する一般的型式の
パワー集積回路（ＰＩＣ）装置１０の簡略断面図を示
す。低パワー回路及びパワートランジスタの個々の性質
及び構成は図１ａに示してないが、これはそれらの精密
な構成は本発明にとって重要でないためである。半導体
領域１０２内の回路を電源端子（大地）に結合するため
のｐ＋導電型接点領域１０６がこの領域内に設けられ、
ウェル１０４内のパワートランジスタを抵抗ＲL を経て
大地に結合するための同様の接点領域１０８がこのウェ
ル内に設けられる。最後に、基板を電源端子ＶCCに直接
接続するための接点領域１１０が基板の下面に設けられ
る。ｐ型半導体領域１０２及び１０４とｎ型基板１００
との間のｐｎ接合をダイオードＤ2 及びＤ1 で記号的に
示してある。
基板１００と、第１導電型と反対の第２導電型（ここで
はｐ型）のウェル１０２の形態を成し種々の低パワー回
路を含む第１の表面隣接半導体領域と、この第１半導体
領域から離間した同じくｐ導電型のウェル１０４の形態
を成し少なくとも１つのパワートランジスタ（ここでは
ＶＤＭＯＳトランジスタ）が少なくとも部分的に設けら
れた第２の表面隣接半導体領域とを有する一般的型式の
パワー集積回路（ＰＩＣ）装置１０の簡略断面図を示
す。低パワー回路及びパワートランジスタの個々の性質
及び構成は図１ａに示してないが、これはそれらの精密
な構成は本発明にとって重要でないためである。半導体
領域１０２内の回路を電源端子（大地）に結合するため
のｐ＋導電型接点領域１０６がこの領域内に設けられ、
ウェル１０４内のパワートランジスタを抵抗ＲL を経て
大地に結合するための同様の接点領域１０８がこのウェ
ル内に設けられる。最後に、基板を電源端子ＶCCに直接
接続するための接点領域１１０が基板の下面に設けられ
る。ｐ型半導体領域１０２及び１０４とｎ型基板１００
との間のｐｎ接合をダイオードＤ2 及びＤ1 で記号的に
示してある。
【００１７】図１ａの装置の簡略回路図を図１ｂに示
す。常規動作中、正電圧（代表的には８〜３５ボルト）
が基板のＶCC端子に直接接続されるため、ダイオードＤ
1 及びＤ2 が逆方向にバイアスされて、基板−ウェル接
合を経て流れる不所望な電流を阻止し、損傷の惧れを阻
止する。しかし、例えば自動車に使用される場合におい
て電池ケーブルの誤った接続のために生じる逆電圧状態
においては負電圧が基板に印加され、ダイオードＤ1 及
びＤ2 が順方向バイアスされるので、図１ｂに矢印Ｉ1
及びＩ2 で示すように電流が流れる。（パワートランジ
スタウェルから）ダイオードＤ1 を経て流れる電流は負
荷抵抗ＲL により限流されるが、（低パワー回路ウェル
１０２を流れる）電流Ｉ2 は限流されない。従って、不
注意な逆電圧印加の場合には損傷を生じ得る大電流がこ
の低パワー回路を経て流れる。
す。常規動作中、正電圧（代表的には８〜３５ボルト）
が基板のＶCC端子に直接接続されるため、ダイオードＤ
1 及びＤ2 が逆方向にバイアスされて、基板−ウェル接
合を経て流れる不所望な電流を阻止し、損傷の惧れを阻
止する。しかし、例えば自動車に使用される場合におい
て電池ケーブルの誤った接続のために生じる逆電圧状態
においては負電圧が基板に印加され、ダイオードＤ1 及
びＤ2 が順方向バイアスされるので、図１ｂに矢印Ｉ1
及びＩ2 で示すように電流が流れる。（パワートランジ
スタウェルから）ダイオードＤ1 を経て流れる電流は負
荷抵抗ＲL により限流されるが、（低パワー回路ウェル
１０２を流れる）電流Ｉ2 は限流されない。従って、不
注意な逆電圧印加の場合には損傷を生じ得る大電流がこ
の低パワー回路を経て流れる。
【００１８】この問題を解決する一つの既知の技術を図
２ａに示す。この方法ではｐ型ウェル１０２を、図１ａ
及び１ｂに示すように直接大地に接続する代わりに、図
２ａにダイオードＤ3 として示すｐｎ接合を経て大地に
結合する。このようなダイオードは、後に詳述する図３
ｂに示すようにｐ型ウェル１０２内にｎ型領域１１２を
設けることにより簡単に形成することができる。しか
し、この従来の方法の欠点は、前記ＩＥＥＥの論文に記
載されているように、ｎ型基板１００、ｐ型ウェル１０
２及びｎ型領域１１２から成る２つの背中合せ接続ダイ
オードＤ2 及びＤ 3 が図２ｂにトランジスタＱ1 として
示すバーチカル寄生トランジスタを形成する。
２ａに示す。この方法ではｐ型ウェル１０２を、図１ａ
及び１ｂに示すように直接大地に接続する代わりに、図
２ａにダイオードＤ3 として示すｐｎ接合を経て大地に
結合する。このようなダイオードは、後に詳述する図３
ｂに示すようにｐ型ウェル１０２内にｎ型領域１１２を
設けることにより簡単に形成することができる。しか
し、この従来の方法の欠点は、前記ＩＥＥＥの論文に記
載されているように、ｎ型基板１００、ｐ型ウェル１０
２及びｎ型領域１１２から成る２つの背中合せ接続ダイ
オードＤ2 及びＤ 3 が図２ｂにトランジスタＱ1 として
示すバーチカル寄生トランジスタを形成する。
【００１９】ｎ型領域１１２の導入は２つの問題を生起
する。第１に、ｐ型ウェル１０２内へ流れる電流がトラ
ンジスタＱ1 により増幅され、ＶCCから大地へ大きなリ
ーク電流を生じ、装置を損傷し得る。第２に、ウェル１
０２と領域１１２との間の接合の逆降服電圧は通常かな
り低く（約７ボルト）、従って多くの用途に必要な逆電
圧保護のレベルを維持するのに不十分である。
する。第１に、ｐ型ウェル１０２内へ流れる電流がトラ
ンジスタＱ1 により増幅され、ＶCCから大地へ大きなリ
ーク電流を生じ、装置を損傷し得る。第２に、ウェル１
０２と領域１１２との間の接合の逆降服電圧は通常かな
り低く（約７ボルト）、従って多くの用途に必要な逆電
圧保護のレベルを維持するのに不十分である。
【００２０】
【実施例】ＰＩＣ装置の逆電圧保護を与えると同時に上
述した欠点を克服するために、本発明では図３ａに示す
ような回路を用いる。この回路では２つの直列接続ＭＯ
ＳスイッチングトランジスタＭ1 及びＭ2 を２つの電源
端子間に接続し、それらの共通中間接続点をバーチカル
寄生バイポーラトランジスタＱ1 のベースに接続する。
図３ａの回路図を図３ｂの簡略断面図に関連づけるため
に、トランジスタＱ 1 ののエミッタ、ベース及びコレク
タをそれぞれ構成する３つの半導体領域１１２，１０２
及び１００を示す参照番号を図３ａにも示してある。ト
ランジスタＱ 1 のベースから電流を大地へ自動的に分路
するために（及び従ってトランジスタＱ1 のベースから
電流を除去するために）、ＭＯＳトランジスタＭ1 及び
Ｍ2 のゲート電極をＶCC及び大地にそれぞれ接続する。
従って、常規（順方向）状態においては、ＶCCが大地電
位より高く、トランジスタＭ2 が“オフ”し、トランジ
スタＭ1 が“オン”して比較的低インピーダンス通路を
構成し、電流をトランジスタＱ1 のベースから大地へ分
路する。逆電圧状態においては、ＶCCが大地電圧より低
く、トランジスタＭ1 が“オフ”し、トランジスタＭ2
が“オン”して電流をトランジスタＱ1 のベースから分
路し、寄生トランジスタの不所望な作用を低減せしめ
る。このようにトランジスタＱ1 のベースから電流を分
路することによりそのβ（正方向電流増幅率）が有効に
減少し、その結果コレクタ電流が減少し、回路動作に及
ぼす影響が最低になる。図３ａに示す回路構成はトラン
ジスタＱ1 のβを1/3 〜1/10に低減し得るので、回路性
能の著しい改善をもたらす。
述した欠点を克服するために、本発明では図３ａに示す
ような回路を用いる。この回路では２つの直列接続ＭＯ
ＳスイッチングトランジスタＭ1 及びＭ2 を２つの電源
端子間に接続し、それらの共通中間接続点をバーチカル
寄生バイポーラトランジスタＱ1 のベースに接続する。
図３ａの回路図を図３ｂの簡略断面図に関連づけるため
に、トランジスタＱ 1 ののエミッタ、ベース及びコレク
タをそれぞれ構成する３つの半導体領域１１２，１０２
及び１００を示す参照番号を図３ａにも示してある。ト
ランジスタＱ 1 のベースから電流を大地へ自動的に分路
するために（及び従ってトランジスタＱ1 のベースから
電流を除去するために）、ＭＯＳトランジスタＭ1 及び
Ｍ2 のゲート電極をＶCC及び大地にそれぞれ接続する。
従って、常規（順方向）状態においては、ＶCCが大地電
位より高く、トランジスタＭ2 が“オフ”し、トランジ
スタＭ1 が“オン”して比較的低インピーダンス通路を
構成し、電流をトランジスタＱ1 のベースから大地へ分
路する。逆電圧状態においては、ＶCCが大地電圧より低
く、トランジスタＭ1 が“オフ”し、トランジスタＭ2
が“オン”して電流をトランジスタＱ1 のベースから分
路し、寄生トランジスタの不所望な作用を低減せしめ
る。このようにトランジスタＱ1 のベースから電流を分
路することによりそのβ（正方向電流増幅率）が有効に
減少し、その結果コレクタ電流が減少し、回路動作に及
ぼす影響が最低になる。図３ａに示す回路構成はトラン
ジスタＱ1 のβを1/3 〜1/10に低減し得るので、回路性
能の著しい改善をもたらす。
【００２１】図３ａの回路の物理的実現例を図３ｂの簡
略断面図に示す。図３ｂにおいて、ＭＯＳトランジスタ
Ｍ1 及びＭ2 はそれぞれのトランジスタのソース及びド
レイン領域を形成する高ドープｎ型表面隣接領域１１
２，１１４及び１１６，１１８により実現される。トラ
ンジスタＭ1 及びＭ2 のゲート電極は電極１２０及び１
２２で簡略化して示してあり、両トランジスタは接続導
体１２８及び高ドープｐ型領域１２６により互いに直列
に接続されると共にウェル１０２に接続される。
略断面図に示す。図３ｂにおいて、ＭＯＳトランジスタ
Ｍ1 及びＭ2 はそれぞれのトランジスタのソース及びド
レイン領域を形成する高ドープｎ型表面隣接領域１１
２，１１４及び１１６，１１８により実現される。トラ
ンジスタＭ1 及びＭ2 のゲート電極は電極１２０及び１
２２で簡略化して示してあり、両トランジスタは接続導
体１２８及び高ドープｐ型領域１２６により互いに直列
に接続されると共にウェル１０２に接続される。
【００２２】図３ａ及び３ｂに示す回路は基本的な逆電
圧保護を与えるが、自動車エレクトロニクスにおいて遭
遇する−１２Ｖの代表的な逆電圧及び３５ボルトまでの
代表的な順方向電圧ピークのような適度な高電圧におけ
るＰＩＣ動作にいくつかの問題がある。特に、約１５ボ
ルト以上の順方向電圧においてトランジスタＭ2 がドレ
イン−ソース降服を受ける惧れがあると共にｎ型領域１
１２とｐ型ウェル１０２との間の接合が約７ボルト以上
の逆電圧レベルで降服する惧れがある。更に、約３５ボ
ルト以上の順方向電圧においてＭＯＳトランジスタＭ1
にゲート−ソース降服が生ずる惧れがある。
圧保護を与えるが、自動車エレクトロニクスにおいて遭
遇する−１２Ｖの代表的な逆電圧及び３５ボルトまでの
代表的な順方向電圧ピークのような適度な高電圧におけ
るＰＩＣ動作にいくつかの問題がある。特に、約１５ボ
ルト以上の順方向電圧においてトランジスタＭ2 がドレ
イン−ソース降服を受ける惧れがあると共にｎ型領域１
１２とｐ型ウェル１０２との間の接合が約７ボルト以上
の逆電圧レベルで降服する惧れがある。更に、約３５ボ
ルト以上の順方向電圧においてＭＯＳトランジスタＭ1
にゲート−ソース降服が生ずる惧れがある。
【００２３】高い動作電圧及び逆電圧レベルに関連する
これらの追加の問題を解決するために、本発明の他の実
施例では上述した逆電圧保護回路と組み合わせて使用す
るバイアス電圧発生回路を組み込む。図４ａに示すこの
回路はその下半部に図３ａの逆電圧保護回路を含み、そ
の上半部にバイアス電圧発生回路を含む。図４ｂの簡略
断面図は図４ａの回路の実現例を示し、バイアス電圧発
生回路は逆電圧保護回路を含むウェルに隣接するが離間
しているｐ型表面隣接ウェル内に形成する。
これらの追加の問題を解決するために、本発明の他の実
施例では上述した逆電圧保護回路と組み合わせて使用す
るバイアス電圧発生回路を組み込む。図４ａに示すこの
回路はその下半部に図３ａの逆電圧保護回路を含み、そ
の上半部にバイアス電圧発生回路を含む。図４ｂの簡略
断面図は図４ａの回路の実現例を示し、バイアス電圧発
生回路は逆電圧保護回路を含むウェルに隣接するが離間
しているｐ型表面隣接ウェル内に形成する。
【００２４】図４ａに示す実施例では、図の下半部内の
逆電圧保護回路は図３ａに示す回路と、トランジスタＭ
1 のゲートを直接ＶCCに接続する代わりにバイアス電圧
発生回路のバイアス電圧端子ＶG に接続する点を除いて
同一である。バイアス電圧発生回路内のバイポーラトラ
ンジスタＱ2 は図４ｂのｐ型ウェル２０２内に、トラン
ジスタＱ1 と同様に形成されるバーチカル寄生トランジ
スタである。このバイアス電圧発生回路は電源端子（Ｖ
SS及び大地）間に直列に接続された２つのトランジスタ
Ｍ3 及びＭ4 を具え、両直列接続ＭＯＳトランジスタの
共通接続点を寄生バーチカルトランジスタＱ2 のベース
に接続する。バイアス電圧を発生させるために、抵抗Ｒ
B をＶCCからバイアス電圧端子ＶG に接続する。このバ
イアス電圧発生回路はツェナーダイオードＤZ を端子Ｖ
G からｐ型ウェル２０２に相当するトランジスタＱ2 の
ベースへ接続することにより完成する。バイアス電圧端
子ＶG をトランジスタＭ1 及びＭ3 のゲート端子に接続
してこれらトランジスタにバイアス電圧を供給する。ツ
ェナーダイオードＤZ は約１５ボルトのツェナーバイア
ス電圧を発生するように製造する。
逆電圧保護回路は図３ａに示す回路と、トランジスタＭ
1 のゲートを直接ＶCCに接続する代わりにバイアス電圧
発生回路のバイアス電圧端子ＶG に接続する点を除いて
同一である。バイアス電圧発生回路内のバイポーラトラ
ンジスタＱ2 は図４ｂのｐ型ウェル２０２内に、トラン
ジスタＱ1 と同様に形成されるバーチカル寄生トランジ
スタである。このバイアス電圧発生回路は電源端子（Ｖ
SS及び大地）間に直列に接続された２つのトランジスタ
Ｍ3 及びＭ4 を具え、両直列接続ＭＯＳトランジスタの
共通接続点を寄生バーチカルトランジスタＱ2 のベース
に接続する。バイアス電圧を発生させるために、抵抗Ｒ
B をＶCCからバイアス電圧端子ＶG に接続する。このバ
イアス電圧発生回路はツェナーダイオードＤZ を端子Ｖ
G からｐ型ウェル２０２に相当するトランジスタＱ2 の
ベースへ接続することにより完成する。バイアス電圧端
子ＶG をトランジスタＭ1 及びＭ3 のゲート端子に接続
してこれらトランジスタにバイアス電圧を供給する。ツ
ェナーダイオードＤZ は約１５ボルトのツェナーバイア
ス電圧を発生するように製造する。
【００２５】トランジスタＭ1 及びＭ3 のゲートをバイ
アス電圧発生回路のバイアス電圧端子ＶG に接続するこ
とにより、これらトランジスタのゲート−ソース降服が
高い値のＶCCにおいて避けられる。ＶCCがツェナー電圧
（ここでは約１５ボルト）より低いときは端子ＶG の電
圧は最適動作のためのＶCCにほぼ等しいが、ＶCCがツェ
ナー電圧を越えると、ＶG がツェナーダイオードＤZ に
よりツェナー電圧にクランプされるため、トランジスタ
Ｍ1 及びＭ3 のゲート−ソース降服の惧れがなくなる。
アス電圧発生回路のバイアス電圧端子ＶG に接続するこ
とにより、これらトランジスタのゲート−ソース降服が
高い値のＶCCにおいて避けられる。ＶCCがツェナー電圧
（ここでは約１５ボルト）より低いときは端子ＶG の電
圧は最適動作のためのＶCCにほぼ等しいが、ＶCCがツェ
ナー電圧を越えると、ＶG がツェナーダイオードＤZ に
よりツェナー電圧にクランプされるため、トランジスタ
Ｍ1 及びＭ3 のゲート−ソース降服の惧れがなくなる。
【００２６】図４ｂは高い動作電圧時における素子降服
に対する追加の保護を提供する図４ａの回路の実現例の
構造の簡略断面図を示す。
に対する追加の保護を提供する図４ａの回路の実現例の
構造の簡略断面図を示す。
【００２７】図４ｂにおいて、トランジスタＭ3 及びＭ
4 はトランジスタＭ1 及びＭ2 と同様に構成され、従っ
てそれらの構造部分はトランジスタＭ1 及びＭ2 の対応
する構造部分を示す参照番号と下２桁が同一の参照番号
をつけてある。図４ｂのトランジスタＭ1 〜Ｍ4 は図３
ｂにつき述べたトランジスタＭ1 及びＭ2 の構造と、一
つの点を除いて同様である。図４ｂでは、ｐ型ウェル１
０２内の高ドープｎ型領域１１２及び１１８を低ドープ
ｎ型ドリフト領域１１２ｂ及び１１８ｂにより囲まれた
高ドープｎ型領域１１２ａ及び１１８ａと置き換えてあ
る（ウェル２０２内の高ドープ領域２１２ａ及び２１８
ａも低ドープドリフト領域２１２ｂ及び２１８ｂで囲ん
でいる）。これらの追加のドリフト領域の目的はＭＯＳ
トランジスタＭ2 のドレイン−ソース降服電圧を増大す
ると共にバイポーラトランジスタＱ1 のコレクタ−ベー
ス降服電圧を増大することにある。
4 はトランジスタＭ1 及びＭ2 と同様に構成され、従っ
てそれらの構造部分はトランジスタＭ1 及びＭ2 の対応
する構造部分を示す参照番号と下２桁が同一の参照番号
をつけてある。図４ｂのトランジスタＭ1 〜Ｍ4 は図３
ｂにつき述べたトランジスタＭ1 及びＭ2 の構造と、一
つの点を除いて同様である。図４ｂでは、ｐ型ウェル１
０２内の高ドープｎ型領域１１２及び１１８を低ドープ
ｎ型ドリフト領域１１２ｂ及び１１８ｂにより囲まれた
高ドープｎ型領域１１２ａ及び１１８ａと置き換えてあ
る（ウェル２０２内の高ドープ領域２１２ａ及び２１８
ａも低ドープドリフト領域２１２ｂ及び２１８ｂで囲ん
でいる）。これらの追加のドリフト領域の目的はＭＯＳ
トランジスタＭ2 のドレイン−ソース降服電圧を増大す
ると共にバイポーラトランジスタＱ1 のコレクタ−ベー
ス降服電圧を増大することにある。
【００２８】変形例では、ｐ型ウェル１０２及び２０２
を単一のウェルとして一体に形成することができる。こ
の変形例を図４ｂに、単一ウェルの輪郭を表わす破線２
３２で示してある。この場合には破線２３２より上の表
面隣接領域２３４はｎ型の代わりにｐ型ウェル１０２及
び２０２と同一の領域である。
を単一のウェルとして一体に形成することができる。こ
の変形例を図４ｂに、単一ウェルの輪郭を表わす破線２
３２で示してある。この場合には破線２３２より上の表
面隣接領域２３４はｎ型の代わりにｐ型ウェル１０２及
び２０２と同一の領域である。
【００２９】単一ウェルを用いる場合には、図３ａに示
すような一対のＭＯＳトランジスタのみを用いることに
より更なる簡単化を達成することができる。その理由
は、この場合には図３ａに示すようにたった一つのバー
チカルバイポーラ寄生トランジスタが存在するだけであ
るためである。
すような一対のＭＯＳトランジスタのみを用いることに
より更なる簡単化を達成することができる。その理由
は、この場合には図３ａに示すようにたった一つのバー
チカルバイポーラ寄生トランジスタが存在するだけであ
るためである。
【００３０】図４ｂでは、ツェナーダイオードＤZ を高
ドープｎ型領域２３０を付加することにより実現し、電
源電圧ＶCCを導体２０ａによりＭＯＳトランジスタＭ2
及びＭ4 の領域１１８ａ及び２１８ａに供給する。最後
に、抵抗ＲB は本実施例では図の簡単化のために外部素
子として示してあるが、この抵抗もＰＩＣ内に集積する
ことができること勿論である。
ドープｎ型領域２３０を付加することにより実現し、電
源電圧ＶCCを導体２０ａによりＭＯＳトランジスタＭ2
及びＭ4 の領域１１８ａ及び２１８ａに供給する。最後
に、抵抗ＲB は本実施例では図の簡単化のために外部素
子として示してあるが、この抵抗もＰＩＣ内に集積する
ことができること勿論である。
【００３１】このように、図４ｂに示すような追加のド
リフト領域を含む構造の図４ａに示すようなバイアス電
圧発生回路の使用により、逆電圧保護回路の比較的高い
動作電圧における動作と関連する前述の問題の全てを克
服するデバイス構造が達成される。
リフト領域を含む構造の図４ａに示すようなバイアス電
圧発生回路の使用により、逆電圧保護回路の比較的高い
動作電圧における動作と関連する前述の問題の全てを克
服するデバイス構造が達成される。
【００３２】以上、本発明をその好適実施例の数例を図
示して説明したが、本発明はこれらの実施例にのみ限定
されるものでなく、種々の変形や変更が可能であること
勿論である。
示して説明したが、本発明はこれらの実施例にのみ限定
されるものでなく、種々の変形や変更が可能であること
勿論である。
【図１】ａは従来のパワー集積回路の簡略断面図であ
る。ｂは図１ａのパワー集積回路の簡略回路図である。
る。ｂは図１ａのパワー集積回路の簡略回路図である。
【図２】ａは図１ａ及び１ｂのパワー集積回路に対する
従来の逆電圧保護回路の簡略回路図である。ｂは図２ａ
に示す回路の等価回路図である。
従来の逆電圧保護回路の簡略回路図である。ｂは図２ａ
に示す回路の等価回路図である。
【図３】ａは本発明による逆電圧保護回路の簡略回路図
である。ｂは図３ａの逆電圧保護回路を含むパワー集積
回路の一部分の簡略断面図である。
である。ｂは図３ａの逆電圧保護回路を含むパワー集積
回路の一部分の簡略断面図である。
【図４】ａは本発明によるバイアス電圧発生回路を含む
図３ａの逆電圧保護回路の簡略回路図である。ｂは図４
ａの回路を含むパワー集積回路の簡略断面図である。
図３ａの逆電圧保護回路の簡略回路図である。ｂは図４
ａの回路を含むパワー集積回路の簡略断面図である。
１００ ｎ型基板 １０２ 第１のｐ型半導体領域（ウェル） １０４ 第２のｐ型半導体領域（ウェル） １１０ 接点領域 １１２，１１４，１１６，１２２ ｎ型領域 １２０，１２２ ゲート電極 １２６ ｐ＋型領域 Ｑ1 寄生バイポーラトランジスタ Ｍ1 第１ＭＯＳトランジスタ Ｍ2 第２ＭＯＳトランジスタ Ｑ2 寄生バイポーラトランジスタ Ｍ3 第３ＭＯＳトランジスタ Ｍ4 第４ＭＯＳトランジスタ ＲB 抵抗 ＤZ ツェナーダイオード ２０２ 第３のｐ型半導体領域（ウェル） ２１２，２１４，２１６，２１８ ｎ型領域 ２２０，２２２ ゲート電極 ２２６ ｐ＋領域
Claims (5)
- 【請求項１】 第１導電型の基板と、第１導電型と反対
の第２導電型の第１の表面隣接半導体領域と、該第１の
半導体領域内に設けられた少なくとも１つの低パワー回
路素子と、該第１の半導体領域から離間した第２導電型
の第２の表面隣接半導体領域と、該第２の半導体領域内
に少なくとも部分的に設けられた少なくとも１つのパワ
ートランジスタとを有するパワー半導体装置において、
当該半導体装置は逆電圧保護回路を具え、該逆電圧保護
回路は、 前記第１の半導体領域を第１電源端子に結合するｐｎ接
合を具え、このｐｎ接合と前記第１の半導体領域と基板
との間のｐｎ接合とが相まってベース領域及び主電流通
路を構成する２つの主領域を有するバイポーラトランジ
スタを構成し、基板を第２電源端子に結合し、更に、 前記バイポーラトランジスタの前記ベース領域と前記２
つの主領域の第１の領域との間に結合された主電流通路
及び前記第２電源端子に結合されたゲート端子を有する
第１絶縁ゲート電界効果トランジスタと、 前記バイポーラトランジスタの前記ベース領域と前記２
つの主領域の第２の領域との間に結合された主電流通路
及び前記第１電源端子に結合されたゲート端子を有する
第２絶縁電界効果トランジスタと、 を具えることを特徴とするパワー半導体装置。 - 【請求項２】 前記第１絶縁ゲート電界効果トランジス
タのゲート端子を前記第２電源端子に直接結合したこと
を特徴とする請求項１記載のパワー半導体装置。 - 【請求項３】前記第１及び第２の半導体領域から離間し
た第２導電型の第３の表面隣接半導体領域と、該第３の
半導体領域内に少なくとも部分的に形成されたバイアス
電圧発生回路とを具え、このバイアス電圧発生回路は、
第２絶縁ゲート電界効果トランジスタ、第４絶縁ゲート
電界効果トランジスタ、抵抗及びツェナーダイオードを
含み、前記第３の半導体領域内にこの半導体領域を前記
第１及び第２電源端子にそれぞれ結合する第１導電型の
第１及び第２領域を具え、この第１領域、前記第３の半
導体領域及び基板が相まって別のバイポーラトランジス
タを構成し、前記第３の半導体領域がこのバイポーラト
ランジスタのベース領域を構成し、前記抵抗を前記第２
電源端子からバイアス電圧端子に結合し、前記ツェナー
ダイオードを前記バイアス電圧端子から前記第３の半導
体領域に結合し、前記第３絶縁ゲート電界効果トランジ
スタはゲート端子と、前記第３の半導体領域と前記第１
電源端子との間に結合された主電流通路とを有し、前記
第４絶縁ゲート電界効果トランジスタはゲート端子と、
前記第３の半導体領域と前記第２電源端子との間に結合
された主電流通路とを有し、前記第４絶縁ゲート電界効
果トランジスタのゲート端子を前記第１電源端子に結合
すると共に前記第１及び第３絶縁ゲート電界効果トラン
ジスタのゲート端子を前記バイアス電圧端子に結合した
ことを特徴とする請求項１記載のパワー半導体装置。 - 【請求項４】 前記第３の半導体領域内の第１導電型の
前記第１及び第２領域の各々は表面隣接ドリフト領域で
囲まれた表面隣接領域を具え、その表面隣接領域はその
表面隣接ドリフト領域より高ドープであり、且つ前記第
１及び第２絶縁ゲート電界効果トランジスタの各々はそ
の主電流通路内に表面隣接ドリフト領域で囲まれた表面
隣接領域を具え、その表面隣接領域がその表面隣接ドリ
フト領域より高ドープであることを特徴とする請求項３
記載のパワー半導体装置。 - 【請求項５】 前記第１及び第３の表面隣接半導体領域
を少なくとも１つの低パワー回路及び前記バイアス電圧
回路の少なくとも一部分を含む単一の領域として一体に
形成したことを特徴とする請求項３又は４記載のパワー
半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/695,490 US5151767A (en) | 1991-05-03 | 1991-05-03 | Power integrated circuit having reverse-voltage protection |
| US07/695490 | 1991-05-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129532A JPH05129532A (ja) | 1993-05-25 |
| JPH06105785B2 true JPH06105785B2 (ja) | 1994-12-21 |
Family
ID=24793210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111767A Expired - Fee Related JPH06105785B2 (ja) | 1991-05-03 | 1992-04-30 | 逆電圧保護回路を具えたパワー半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5151767A (ja) |
| EP (1) | EP0512605B1 (ja) |
| JP (1) | JPH06105785B2 (ja) |
| KR (1) | KR100286842B1 (ja) |
| DE (1) | DE69220722T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1261880B (it) * | 1992-02-17 | 1996-06-03 | St Microelectronics Srl | Dispositivo di isolamento del substrato, particolarmente per circuiti integrati |
| US5517048A (en) * | 1993-07-23 | 1996-05-14 | Vlsi Technology, Inc. | Pad structure with parasitic MOS transistor for use with semiconductor devices |
| DE69517948T2 (de) * | 1995-02-28 | 2001-03-08 | Co.Ri.M.Me., Catania | Schaltkreis zum Vorspannen von epitaxialen Gebieten |
| US5811856A (en) * | 1995-11-13 | 1998-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout of ESD input-protection circuit |
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| JPH1079472A (ja) * | 1996-09-05 | 1998-03-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| TW320773B (en) * | 1996-11-25 | 1997-11-21 | Winbond Electronics Corp | Multi-finger MOS component |
| JP3911566B2 (ja) | 1998-01-27 | 2007-05-09 | 富士電機デバイステクノロジー株式会社 | Ｍｏｓ型半導体装置 |
| DE69902877D1 (de) * | 1999-04-30 | 2002-10-17 | St Microelectronics Srl | Integrierter Schaltkreis mit einer Leistungsschaltung und einer Steuerschaltung, ohne parasitäre Ströme |
| JP4115084B2 (ja) * | 2000-12-06 | 2008-07-09 | 株式会社リコー | 半導体装置及びリチウムイオン電池パック |
| JP6190204B2 (ja) * | 2012-09-25 | 2017-08-30 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| US20150014825A1 (en) * | 2013-07-15 | 2015-01-15 | United Microelectronics Corp. | Esd protection device |
| US10177135B2 (en) * | 2016-05-18 | 2019-01-08 | Vanguard International Semiconductor Corporation | Integrated circuit and electrostatic discharge protection circuit thereof |
| CN111192871B (zh) * | 2020-01-06 | 2022-04-15 | 杰华特微电子股份有限公司 | 用于静电防护的晶体管结构及其制造方法 |
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|---|---|---|---|---|
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| US4426658A (en) * | 1980-12-29 | 1984-01-17 | Sprague Electric Company | IC With protection against reversed power supply |
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| US4857985A (en) * | 1987-08-31 | 1989-08-15 | National Semiconductor Corporation | MOS IC reverse battery protection |
| EP0305936A3 (en) * | 1987-08-31 | 1991-03-27 | National Semiconductor Corporation | Mos ic reverse battery protection |
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| GB8914554D0 (en) * | 1989-06-24 | 1989-08-16 | Lucas Ind Plc | Semiconductor device |
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-
1992
- 1992-04-24 EP EP92201157A patent/EP0512605B1/en not_active Expired - Lifetime
- 1992-04-24 DE DE69220722T patent/DE69220722T2/de not_active Expired - Fee Related
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| KR100286842B1 (ko) | 2001-04-16 |
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