JPH06105785B2 - 逆電圧保護回路を具えたパワー半導体装置 - Google Patents
逆電圧保護回路を具えたパワー半導体装置Info
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Description
パワー集積回路(PIC)に逆電圧保護を与える技術に
関するものである。
EE Journal of Solid-State Circuits」 Vol. 24.No.
1, 1989年2月、に発表されている論文「Reverse-Volt
age Protection Method for CMOS Circuits 」に記載さ
れているように、p型ウェル内にn+拡散領域を設けて
適正な極性を有するpn接合を形成し、集積回路に逆極
性電圧が印加されたときに過大電流を阻止することが既
知である。しかし、この解決方法は、追加のn+拡散領
域が寄生バーチカルバイポーラトランジスタのエミッタ
を形成し、常規動作中に機能的問題を生ずる欠点がある
ことがこの論文に記載されている。そして、この理由の
ために、逆電圧保護に対するこの解決方法は落第である
ことが示されている。この問題に対する種々の解決方法
を採用した他の種々の逆電圧保護回路が米国特許第48
59985号及び欧州特許出願第0360991号に開
示されている。
る逆電圧保護に対する別の解決方法は基板内に所望のp
n阻止接合を形成する領域を拡散するものである。しか
し、この解決方法も不所望な寄生トランジスタ作用を生
じ、いずれにせよこの技術をVDMOSパワー集積回路
に使用することは、斯る回路の基板は最大電源電圧に結
合されるのが普通であるために不可能である。
n接合を外部ダイオードとして設けるものであるが、こ
の方法は追加の外部素子を必要としコスト、スペース及
び複雑度を増大するために不所望であることが明らかで
ある。
れら回路は自動車に使用する場合に遭遇するようなハイ
パワー及び適度に高電圧の動作状態に理想的に対応し得
ない点にある。即ち、自動車環境の場合にはPICは少
なくとも12ボルトの逆電圧に耐える必要があると共に
35ボルトのような高い順方向電圧状態で動作する必要
がある。
き、不所望な寄生トランジスタ作用を避けることがで
き、且つ慣例の技術を用いて簡単且つ有効に実現し得る
逆電圧保護回路を具えるパワー半導体装置を提供するこ
とにある。
に高電圧の動作環境において降服を生ずることなく動作
し得る逆電圧保護回路を提供することにある。
においては、これらの目的を達成するために、逆電圧保
護回路を集積pn接合により与えると共に、この接合に
より形成されるバーチカル寄生トランジスタの不所望な
作用を、この寄生トランジスタのベースから電流を能動
的に分路するよう接続した1対の絶縁ゲート電界効果ト
ランジスタにより最小にし、装置動作に及ぼすその影響
を最小にしたことを特徴とする。
作のために、本発明の逆電圧保護回路にはバイアス電圧
発生回路を含め、このバイアス電圧発生回路によりこれ
がない場合より高い電圧レベルで降服を生ずることなく
逆電圧保護回路を動作させることができるようにするこ
とができる。
と、第1導電型と反対の第2導電型の第1の表面隣接半
導体領域と、この第1の半導体領域内に設けられた少な
くとも1つの低パワー回路素子とを有するパワー半導体
装置内に実現する。この基板内に第2導電型の第2の表
面隣接半導体領域を第1半導体領域から離して設け、こ
の第2の半導体領域内にVDMOSトランジスタのよう
な少なくとも1つのパワートランジスタを設ける。この
装置に使用し得る他のタイプのパワートランジスタには
バイポーラトランジスタ、LDMOSトランジスタ、I
GBT装置及びインテリジェントパワースイッチがあ
る。
じて、このパワートランジスタは従来の技術に従って第
2半導体領域内に完全に又は部分的に設けることができ
る。
域を第1電源端子に結合するpn接合を具え、このpn
接合と第1の半導体領域と基板との間のpn接合とが相
まってベース領域及び主電流通路を構成する2つの主領
域を有するバイポーラトランジスタ(上述のバーチカル
寄生トランジスタ)を構成し、基板を第2電源端子に結
合する。本発明逆電圧保護回路は、更に、前記バイポー
ラトランジスタのベース領域と2つの主領域の第1の領
域との間に結合された主電流通路及び第2電源端子に結
合されたゲート端子を有する第1絶縁ゲート電界効果ト
ランジスタと、前記バイポーラトランジスタのベース領
域と2つの主領域の第2の領域との間に結合された主電
流通路及び前記第1電源端子に結合されたゲート端子を
有する第2絶縁電界効果トランジスタとを具える。
圧発生回路は、第1及び第2の半導体領域から離間した
第2導電型の第3の表面隣接半導体領域に製造すること
ができる。このバイアス電圧発生回路は、第3絶縁ゲー
ト電界効果トランジスタ、第4絶縁ゲート電界効果トラ
ンジスタ、抵抗及びツェナーダイオードを含み、第3の
半導体領域内にこの半導体領域を第1及び第2電源端子
に結合する第1導電型の第1及び第2領域を具える。こ
の第1領域、第3の半導体領域及び基板が相まって別の
バイポーラトランジスタを構成し、第3の半導体領域が
このバイポーラトランジスタのベース領域を構成し、前
記抵抗を前記第2電源端子からバイアス電圧端子に結合
し、前記ツェナーダイオードをバイアス電圧端子から第
3の半導体領域に結合し、前記第3絶縁ゲート電界効果
トランジスタはゲート端子と、第3の半導体領域と第1
電源端子との間に結合された主電流通路とを有する。前
記第4絶縁ゲート電界効果トランジスタはゲート端子
と、第3の半導体領域と第2電源端子との間に結合され
た主電流通路とを有し、第4絶縁ゲート電界効果トラン
ジスタのゲート端子を第1電源端子に結合すると共に第
1及び第3絶縁ゲート電界効果トランジスタのゲート端
子をバイアス電圧端子に結合する。
電圧発生回路を具えたパワー集積回路を提供し、この回
路は完全に集積でき、構成が簡単、コンパクト且つ効率
的であり、比較的高いパワー及び電圧レベルで動作し得
る。
て、同一導電型の半導体領域は同一の方向のハッチング
を付けて示してある。更に、種々の図において対応する
領域は同一の参照番号を用いて示してある。更に、各図
は正しいスケールで描いてなく、特に明瞭のために厚さ
方向寸法を大きく拡大してある。
基板100と、第1導電型と反対の第2導電型(ここで
はp型)のウェル102の形態を成し種々の低パワー回
路を含む第1の表面隣接半導体領域と、この第1半導体
領域から離間した同じくp導電型のウェル104の形態
を成し少なくとも1つのパワートランジスタ(ここでは
VDMOSトランジスタ)が少なくとも部分的に設けら
れた第2の表面隣接半導体領域とを有する一般的型式の
パワー集積回路(PIC)装置10の簡略断面図を示
す。低パワー回路及びパワートランジスタの個々の性質
及び構成は図1aに示してないが、これはそれらの精密
な構成は本発明にとって重要でないためである。半導体
領域102内の回路を電源端子(大地)に結合するため
のp+導電型接点領域106がこの領域内に設けられ、
ウェル104内のパワートランジスタを抵抗RL を経て
大地に結合するための同様の接点領域108がこのウェ
ル内に設けられる。最後に、基板を電源端子VCCに直接
接続するための接点領域110が基板の下面に設けられ
る。p型半導体領域102及び104とn型基板100
との間のpn接合をダイオードD2 及びD1 で記号的に
示してある。
す。常規動作中、正電圧(代表的には8〜35ボルト)
が基板のVCC端子に直接接続されるため、ダイオードD
1 及びD2 が逆方向にバイアスされて、基板−ウェル接
合を経て流れる不所望な電流を阻止し、損傷の惧れを阻
止する。しかし、例えば自動車に使用される場合におい
て電池ケーブルの誤った接続のために生じる逆電圧状態
においては負電圧が基板に印加され、ダイオードD1 及
びD2 が順方向バイアスされるので、図1bに矢印I1
及びI2 で示すように電流が流れる。(パワートランジ
スタウェルから)ダイオードD1 を経て流れる電流は負
荷抵抗RL により限流されるが、(低パワー回路ウェル
102を流れる)電流I2 は限流されない。従って、不
注意な逆電圧印加の場合には損傷を生じ得る大電流がこ
の低パワー回路を経て流れる。
2aに示す。この方法ではp型ウェル102を、図1a
及び1bに示すように直接大地に接続する代わりに、図
2aにダイオードD3 として示すpn接合を経て大地に
結合する。このようなダイオードは、後に詳述する図3
bに示すようにp型ウェル102内にn型領域112を
設けることにより簡単に形成することができる。しか
し、この従来の方法の欠点は、前記IEEEの論文に記
載されているように、n型基板100、p型ウェル10
2及びn型領域112から成る2つの背中合せ接続ダイ
オードD2 及びD 3 が図2bにトランジスタQ1 として
示すバーチカル寄生トランジスタを形成する。
する。第1に、p型ウェル102内へ流れる電流がトラ
ンジスタQ1 により増幅され、VCCから大地へ大きなリ
ーク電流を生じ、装置を損傷し得る。第2に、ウェル1
02と領域112との間の接合の逆降服電圧は通常かな
り低く(約7ボルト)、従って多くの用途に必要な逆電
圧保護のレベルを維持するのに不十分である。
述した欠点を克服するために、本発明では図3aに示す
ような回路を用いる。この回路では2つの直列接続MO
SスイッチングトランジスタM1 及びM2 を2つの電源
端子間に接続し、それらの共通中間接続点をバーチカル
寄生バイポーラトランジスタQ1 のベースに接続する。
図3aの回路図を図3bの簡略断面図に関連づけるため
に、トランジスタQ 1 ののエミッタ、ベース及びコレク
タをそれぞれ構成する3つの半導体領域112,102
及び100を示す参照番号を図3aにも示してある。ト
ランジスタQ 1 のベースから電流を大地へ自動的に分路
するために(及び従ってトランジスタQ1 のベースから
電流を除去するために)、MOSトランジスタM1 及び
M2 のゲート電極をVCC及び大地にそれぞれ接続する。
従って、常規(順方向)状態においては、VCCが大地電
位より高く、トランジスタM2 が“オフ”し、トランジ
スタM1 が“オン”して比較的低インピーダンス通路を
構成し、電流をトランジスタQ1 のベースから大地へ分
路する。逆電圧状態においては、VCCが大地電圧より低
く、トランジスタM1 が“オフ”し、トランジスタM2
が“オン”して電流をトランジスタQ1 のベースから分
路し、寄生トランジスタの不所望な作用を低減せしめ
る。このようにトランジスタQ1 のベースから電流を分
路することによりそのβ(正方向電流増幅率)が有効に
減少し、その結果コレクタ電流が減少し、回路動作に及
ぼす影響が最低になる。図3aに示す回路構成はトラン
ジスタQ1 のβを1/3 〜1/10に低減し得るので、回路性
能の著しい改善をもたらす。
略断面図に示す。図3bにおいて、MOSトランジスタ
M1 及びM2 はそれぞれのトランジスタのソース及びド
レイン領域を形成する高ドープn型表面隣接領域11
2,114及び116,118により実現される。トラ
ンジスタM1 及びM2 のゲート電極は電極120及び1
22で簡略化して示してあり、両トランジスタは接続導
体128及び高ドープp型領域126により互いに直列
に接続されると共にウェル102に接続される。
圧保護を与えるが、自動車エレクトロニクスにおいて遭
遇する−12Vの代表的な逆電圧及び35ボルトまでの
代表的な順方向電圧ピークのような適度な高電圧におけ
るPIC動作にいくつかの問題がある。特に、約15ボ
ルト以上の順方向電圧においてトランジスタM2 がドレ
イン−ソース降服を受ける惧れがあると共にn型領域1
12とp型ウェル102との間の接合が約7ボルト以上
の逆電圧レベルで降服する惧れがある。更に、約35ボ
ルト以上の順方向電圧においてMOSトランジスタM1
にゲート−ソース降服が生ずる惧れがある。
これらの追加の問題を解決するために、本発明の他の実
施例では上述した逆電圧保護回路と組み合わせて使用す
るバイアス電圧発生回路を組み込む。図4aに示すこの
回路はその下半部に図3aの逆電圧保護回路を含み、そ
の上半部にバイアス電圧発生回路を含む。図4bの簡略
断面図は図4aの回路の実現例を示し、バイアス電圧発
生回路は逆電圧保護回路を含むウェルに隣接するが離間
しているp型表面隣接ウェル内に形成する。
逆電圧保護回路は図3aに示す回路と、トランジスタM
1 のゲートを直接VCCに接続する代わりにバイアス電圧
発生回路のバイアス電圧端子VG に接続する点を除いて
同一である。バイアス電圧発生回路内のバイポーラトラ
ンジスタQ2 は図4bのp型ウェル202内に、トラン
ジスタQ1 と同様に形成されるバーチカル寄生トランジ
スタである。このバイアス電圧発生回路は電源端子(V
SS及び大地)間に直列に接続された2つのトランジスタ
M3 及びM4 を具え、両直列接続MOSトランジスタの
共通接続点を寄生バーチカルトランジスタQ2 のベース
に接続する。バイアス電圧を発生させるために、抵抗R
B をVCCからバイアス電圧端子VG に接続する。このバ
イアス電圧発生回路はツェナーダイオードDZ を端子V
G からp型ウェル202に相当するトランジスタQ2 の
ベースへ接続することにより完成する。バイアス電圧端
子VG をトランジスタM1 及びM3 のゲート端子に接続
してこれらトランジスタにバイアス電圧を供給する。ツ
ェナーダイオードDZ は約15ボルトのツェナーバイア
ス電圧を発生するように製造する。
アス電圧発生回路のバイアス電圧端子VG に接続するこ
とにより、これらトランジスタのゲート−ソース降服が
高い値のVCCにおいて避けられる。VCCがツェナー電圧
(ここでは約15ボルト)より低いときは端子VG の電
圧は最適動作のためのVCCにほぼ等しいが、VCCがツェ
ナー電圧を越えると、VG がツェナーダイオードDZ に
よりツェナー電圧にクランプされるため、トランジスタ
M1 及びM3 のゲート−ソース降服の惧れがなくなる。
に対する追加の保護を提供する図4aの回路の実現例の
構造の簡略断面図を示す。
4 はトランジスタM1 及びM2 と同様に構成され、従っ
てそれらの構造部分はトランジスタM1 及びM2 の対応
する構造部分を示す参照番号と下2桁が同一の参照番号
をつけてある。図4bのトランジスタM1 〜M4 は図3
bにつき述べたトランジスタM1 及びM2 の構造と、一
つの点を除いて同様である。図4bでは、p型ウェル1
02内の高ドープn型領域112及び118を低ドープ
n型ドリフト領域112b及び118bにより囲まれた
高ドープn型領域112a及び118aと置き換えてあ
る(ウェル202内の高ドープ領域212a及び218
aも低ドープドリフト領域212b及び218bで囲ん
でいる)。これらの追加のドリフト領域の目的はMOS
トランジスタM2 のドレイン−ソース降服電圧を増大す
ると共にバイポーラトランジスタQ1 のコレクタ−ベー
ス降服電圧を増大することにある。
を単一のウェルとして一体に形成することができる。こ
の変形例を図4bに、単一ウェルの輪郭を表わす破線2
32で示してある。この場合には破線232より上の表
面隣接領域234はn型の代わりにp型ウェル102及
び202と同一の領域である。
すような一対のMOSトランジスタのみを用いることに
より更なる簡単化を達成することができる。その理由
は、この場合には図3aに示すようにたった一つのバー
チカルバイポーラ寄生トランジスタが存在するだけであ
るためである。
ドープn型領域230を付加することにより実現し、電
源電圧VCCを導体20aによりMOSトランジスタM2
及びM4 の領域118a及び218aに供給する。最後
に、抵抗RB は本実施例では図の簡単化のために外部素
子として示してあるが、この抵抗もPIC内に集積する
ことができること勿論である。
リフト領域を含む構造の図4aに示すようなバイアス電
圧発生回路の使用により、逆電圧保護回路の比較的高い
動作電圧における動作と関連する前述の問題の全てを克
服するデバイス構造が達成される。
示して説明したが、本発明はこれらの実施例にのみ限定
されるものでなく、種々の変形や変更が可能であること
勿論である。
る。bは図1aのパワー集積回路の簡略回路図である。
従来の逆電圧保護回路の簡略回路図である。bは図2a
に示す回路の等価回路図である。
である。bは図3aの逆電圧保護回路を含むパワー集積
回路の一部分の簡略断面図である。
図3aの逆電圧保護回路の簡略回路図である。bは図4
aの回路を含むパワー集積回路の簡略断面図である。
Claims (5)
- 【請求項1】 第1導電型の基板と、第1導電型と反対
の第2導電型の第1の表面隣接半導体領域と、該第1の
半導体領域内に設けられた少なくとも1つの低パワー回
路素子と、該第1の半導体領域から離間した第2導電型
の第2の表面隣接半導体領域と、該第2の半導体領域内
に少なくとも部分的に設けられた少なくとも1つのパワ
ートランジスタとを有するパワー半導体装置において、
当該半導体装置は逆電圧保護回路を具え、該逆電圧保護
回路は、 前記第1の半導体領域を第1電源端子に結合するpn接
合を具え、このpn接合と前記第1の半導体領域と基板
との間のpn接合とが相まってベース領域及び主電流通
路を構成する2つの主領域を有するバイポーラトランジ
スタを構成し、基板を第2電源端子に結合し、更に、 前記バイポーラトランジスタの前記ベース領域と前記2
つの主領域の第1の領域との間に結合された主電流通路
及び前記第2電源端子に結合されたゲート端子を有する
第1絶縁ゲート電界効果トランジスタと、 前記バイポーラトランジスタの前記ベース領域と前記2
つの主領域の第2の領域との間に結合された主電流通路
及び前記第1電源端子に結合されたゲート端子を有する
第2絶縁電界効果トランジスタと、 を具えることを特徴とするパワー半導体装置。 - 【請求項2】 前記第1絶縁ゲート電界効果トランジス
タのゲート端子を前記第2電源端子に直接結合したこと
を特徴とする請求項1記載のパワー半導体装置。 - 【請求項3】前記第1及び第2の半導体領域から離間し
た第2導電型の第3の表面隣接半導体領域と、該第3の
半導体領域内に少なくとも部分的に形成されたバイアス
電圧発生回路とを具え、このバイアス電圧発生回路は、
第2絶縁ゲート電界効果トランジスタ、第4絶縁ゲート
電界効果トランジスタ、抵抗及びツェナーダイオードを
含み、前記第3の半導体領域内にこの半導体領域を前記
第1及び第2電源端子にそれぞれ結合する第1導電型の
第1及び第2領域を具え、この第1領域、前記第3の半
導体領域及び基板が相まって別のバイポーラトランジス
タを構成し、前記第3の半導体領域がこのバイポーラト
ランジスタのベース領域を構成し、前記抵抗を前記第2
電源端子からバイアス電圧端子に結合し、前記ツェナー
ダイオードを前記バイアス電圧端子から前記第3の半導
体領域に結合し、前記第3絶縁ゲート電界効果トランジ
スタはゲート端子と、前記第3の半導体領域と前記第1
電源端子との間に結合された主電流通路とを有し、前記
第4絶縁ゲート電界効果トランジスタはゲート端子と、
前記第3の半導体領域と前記第2電源端子との間に結合
された主電流通路とを有し、前記第4絶縁ゲート電界効
果トランジスタのゲート端子を前記第1電源端子に結合
すると共に前記第1及び第3絶縁ゲート電界効果トラン
ジスタのゲート端子を前記バイアス電圧端子に結合した
ことを特徴とする請求項1記載のパワー半導体装置。 - 【請求項4】 前記第3の半導体領域内の第1導電型の
前記第1及び第2領域の各々は表面隣接ドリフト領域で
囲まれた表面隣接領域を具え、その表面隣接領域はその
表面隣接ドリフト領域より高ドープであり、且つ前記第
1及び第2絶縁ゲート電界効果トランジスタの各々はそ
の主電流通路内に表面隣接ドリフト領域で囲まれた表面
隣接領域を具え、その表面隣接領域がその表面隣接ドリ
フト領域より高ドープであることを特徴とする請求項3
記載のパワー半導体装置。 - 【請求項5】 前記第1及び第3の表面隣接半導体領域
を少なくとも1つの低パワー回路及び前記バイアス電圧
回路の少なくとも一部分を含む単一の領域として一体に
形成したことを特徴とする請求項3又は4記載のパワー
半導体装置。
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