JPS62160750A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPS62160750A JPS62160750A JP61002045A JP204586A JPS62160750A JP S62160750 A JPS62160750 A JP S62160750A JP 61002045 A JP61002045 A JP 61002045A JP 204586 A JP204586 A JP 204586A JP S62160750 A JPS62160750 A JP S62160750A
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- JP
- Japan
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- substrate
- diode
- voltage
- pulse
- terminal
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電荷結合装置の基板電圧発生回路に関する。
電荷結合装置（以下ＣＯＤと略す）を５ｖ程度の低電圧
で駆動する場合、基板がＰ型の時には負の電圧、Ｎ型の
時には正の電圧を基板電圧発生回路から基板に与えるこ
とにより、ＣＯＤチャンネルの電界ケ太きく ＬＣＣＤ
の転送効率を高くすることができる。この事実はこの方
面の同業者においては周知である。
で駆動する場合、基板がＰ型の時には負の電圧、Ｎ型の
時には正の電圧を基板電圧発生回路から基板に与えるこ
とにより、ＣＯＤチャンネルの電界ケ太きく ＬＣＣＤ
の転送効率を高くすることができる。この事実はこの方
面の同業者においては周知である。
第４図にＰ型基板の時の基板電圧発生回路の一例及び各
点の信号波形を示す。２１．２２はコンデンサ、２３は
ダイオード接続のＭＯＳ）ランジスタ、２４はＮＭＯＳ
スイッチ、２５は電圧源、２６はパルスの入力端子、２
７はスイッチの制御端子、２８は基板電圧を発生する端
子で基板に接続する。コンデンサ２１とダイオード接続
ＭＯＳトランジスタ２３及びスイッチ２４の接続点’ｋ
Ａ点とする。
点の信号波形を示す。２１．２２はコンデンサ、２３は
ダイオード接続のＭＯＳ）ランジスタ、２４はＮＭＯＳ
スイッチ、２５は電圧源、２６はパルスの入力端子、２
７はスイッチの制御端子、２８は基板電圧を発生する端
子で基板に接続する。コンデンサ２１とダイオード接続
ＭＯＳトランジスタ２３及びスイッチ２４の接続点’ｋ
Ａ点とする。
泣ＡＭあ盲千子増ｒ漣竿９７ヘスカナス行会け端子２６
へ入力するパルスと周期が同じで位相がわずかに進んだ
ものである。電圧源２５の電圧をｖＢ、出力端子２８の
電位をＶｓｕｂａ入力端子に加えるパルスの振幅ヲｖＰ
、最初のＡ点の電位をｌ／＋。
へ入力するパルスと周期が同じで位相がわずかに進んだ
ものである。電圧源２５の電圧をｖＢ、出力端子２８の
電位をＶｓｕｂａ入力端子に加えるパルスの振幅ヲｖＰ
、最初のＡ点の電位をｌ／＋。
ダイオード接続ＭＯ９）ランジスタ２３の順方向の電圧
降下（スレッシヲルド電圧）ｋＶＡｘとして動作を説明
する。
降下（スレッシヲルド電圧）ｋＶＡｘとして動作を説明
する。
時間ｔ＋に端子２６へ加えたパルスがハイレベルからロ
ーレベルに立ち下がる。その時、Ａ点の電位は、Ｖｉ
Ｖｐ ： ｖ２となる。電位ｖ２が電位Ｖ ｓｕｂよ
りダイオード２３のスレッシ冒ルド電圧以上低かったと
するとダイオード２３を経てＡ点の電位が（Ｖｓｕｂ
−ＶＡＮ ）と等しくなるまで電流が流れコンデンサ２
２を放電し端子２８の電位を下げる。
ーレベルに立ち下がる。その時、Ａ点の電位は、Ｖｉ
Ｖｐ ： ｖ２となる。電位ｖ２が電位Ｖ ｓｕｂよ
りダイオード２３のスレッシ冒ルド電圧以上低かったと
するとダイオード２３を経てＡ点の電位が（Ｖｓｕｂ
−ＶＡＮ ）と等しくなるまで電流が流れコンデンサ２
２を放電し端子２８の電位を下げる。
すなわちコンデンサ２１とコンデンサ２２の比によりｈ
点の電位が上昇し端子２８の電位が下がる。
点の電位が上昇し端子２８の電位が下がる。
この時のＡ点の電位ｖ２は（Ｖ ｓｕｂ −ＶＡＫ）で
ある。
ある。
またＭＯＳスイッチは端子２７へ入力するパルスが端子
２６のパルスが立ち下がる以前にローレベルとなるパル
スを加えるため、オフしているので電流は流れない。
２６のパルスが立ち下がる以前にローレベルとなるパル
スを加えるため、オフしているので電流は流れない。
次に時間ｔ２になシ端子２７のパルスが立ち上がり、次
いで端子２６のパルスが立ち上がったとする。ＭＯＳス
イッチ２４はオンしている為電流が流れＡ点の電位をＶ
ａＫする。時間ｔｉで再びパルスが立ち下がるとＡ点の
電位は（ｖＢ−Ｖｐ） となシ。
いで端子２６のパルスが立ち上がったとする。ＭＯＳス
イッチ２４はオンしている為電流が流れＡ点の電位をＶ
ａＫする。時間ｔｉで再びパルスが立ち下がるとＡ点の
電位は（ｖＢ−Ｖｐ） となシ。
端子２８の電位よりダイオード２３のスレッショルド電
圧以上低いと電流が流れ端子２８の電位を下げる。従ッ
テこの動作はＶ ｓｕｂが（Ｖａ＋ＶＡＫ−Ｖｐ）にな
るまでくシ返される。この電圧が得られる基板電圧とな
ＪＭｎで可変できる。
圧以上低いと電流が流れ端子２８の電位を下げる。従ッ
テこの動作はＶ ｓｕｂが（Ｖａ＋ＶＡＫ−Ｖｐ）にな
るまでくシ返される。この電圧が得られる基板電圧とな
ＪＭｎで可変できる。
この回路を構成するダイオード２３を実現する方法とし
て公開特許公報昭５６−１２３１２６号公報では、ＭＯ
Ｓトランジスタのゲートとドレインを接続したものを用
いている。しかしＭＯＳ）ランシスタの順方向電圧Ｖａ
Ｓは通常のＰＮダイオードに比べ大きく、低い電圧を発
生させるのが困難であった。
て公開特許公報昭５６−１２３１２６号公報では、ＭＯ
Ｓトランジスタのゲートとドレインを接続したものを用
いている。しかしＭＯＳ）ランシスタの順方向電圧Ｖａ
Ｓは通常のＰＮダイオードに比べ大きく、低い電圧を発
生させるのが困難であった。
それを用いずに回路を構成する他の方法としてダイオー
ド接続ＭＯＳトランジスタ２３の替わ９に第２のＭＯＳ
スイッチを用いる方法がある。しかしその方法では他の
駆動パルスが必要となシ素子数の増大を招く。また、リ
ース、ドレイン電圧が負のために充分にオフできない可
能性もある。
ド接続ＭＯＳトランジスタ２３の替わ９に第２のＭＯＳ
スイッチを用いる方法がある。しかしその方法では他の
駆動パルスが必要となシ素子数の増大を招く。また、リ
ース、ドレイン電圧が負のために充分にオフできない可
能性もある。
本発明の目的は０ＭＯ８とＣＯＤの一体化プロセスによ
って、既存素子のみでＣＯＤに良好な基板電圧発生回路
を提供することにある。
って、既存素子のみでＣＯＤに良好な基板電圧発生回路
を提供することにある。
本発明では、基板電圧発生回路において、０ＭＯ８のウ
ェルとリース、ドレイン領域で形成する拡散層とでＰＮ
ダイオードを構成して、従来ＭＯＳトランジスタをダイ
オード接続して使用していた時よシも順方向電圧が小さ
くでき、素子数が少なく、充分に低い電圧が得られるよ
うにする。
ェルとリース、ドレイン領域で形成する拡散層とでＰＮ
ダイオードを構成して、従来ＭＯＳトランジスタをダイ
オード接続して使用していた時よシも順方向電圧が小さ
くでき、素子数が少なく、充分に低い電圧が得られるよ
うにする。
本発明において用いるダイオードの構成例を第５図に示
す。１１は半導体基板、１２はウェル。
す。１１は半導体基板、１２はウェル。
１３は拡散層である。また、１６は０ＭＯ８のつ丁ル
１７Ｌ＋址揚臨 １ＱＬ中）／ Ｌ−丸ｈ ４０は
ＣＯＤの埋め込みチャンネル、１０は入力部拡散層、１
０１はゲート電極である。ダイオードを構成するウェル
１２と拡散層１３は、０ＭＯ８のウェル１６と拡散層１
７と同時に形成できる。基板がＰ型半導体の場合ウェル
はＮ型、拡散層はＰ型となシ端子１４がカソード、端子
１５がアノードとなる。基板がＮ型の場合はその逆で構
成できる。
１７Ｌ＋址揚臨 １ＱＬ中）／ Ｌ−丸ｈ ４０は
ＣＯＤの埋め込みチャンネル、１０は入力部拡散層、１
０１はゲート電極である。ダイオードを構成するウェル
１２と拡散層１３は、０ＭＯ８のウェル１６と拡散層１
７と同時に形成できる。基板がＰ型半導体の場合ウェル
はＮ型、拡散層はＰ型となシ端子１４がカソード、端子
１５がアノードとなる。基板がＮ型の場合はその逆で構
成できる。
第１図にこれを用いて第４図で示した基板電圧発生回路
を構成した構成、つまり本発明の一実施例の構成断面図
を示す。基板がＰ型半導体である場合について説明する
。３１．３２はＮ型拡散層。
を構成した構成、つまり本発明の一実施例の構成断面図
を示す。基板がＰ型半導体である場合について説明する
。３１．３２はＮ型拡散層。
３３はＭＯＳ）ランジスタのゲート、３４は遅延回路で
ゲート遅延等を用いて容易に実現できる。
ゲート遅延等を用いて容易に実現できる。
３５はパルスの入力端子、３６はＣＯＤの入力部拡散層
、３７はＣＯＤの埋め込みチャンネル、３日はＣＯＤの
ゲート電極である。ＣＯＤ部分については省略して示す
。
、３７はＣＯＤの埋め込みチャンネル、３日はＣＯＤの
ゲート電極である。ＣＯＤ部分については省略して示す
。
第４図及び第５図と同一符号のものは同一機能を有する
。パルス入力端子３５を介して端子２６及び２７へ加え
るパルスとしては、遅延回路３４により端子２６へ加わ
るパルスの方が端子２７へ加わるパルスよシ位相が遅く
なるようにする。回路の動作は先に説明した通シであ、
９ＣＭＯ３のウェルと拡散層を用いＰＮ接合ダイオード
を構成することにより特性の良好な基板電圧発生回路を
ＣＯＤと同一の半導体基板上に少ない素子数で実現でき
る。またＭＯＳスイッチ２４のスイッチング特性を高め
るためにブイプレシラン型にすることもできる。その場
合はＣＯＤゲート電極３Ｂの下部の埋め込みチャンネル
３７ｔ−形成する時に同時にゲート３３の下に形成しＭ
ＯＳスイッチ２４をディプレジ曹ン型にできる。
。パルス入力端子３５を介して端子２６及び２７へ加え
るパルスとしては、遅延回路３４により端子２６へ加わ
るパルスの方が端子２７へ加わるパルスよシ位相が遅く
なるようにする。回路の動作は先に説明した通シであ、
９ＣＭＯ３のウェルと拡散層を用いＰＮ接合ダイオード
を構成することにより特性の良好な基板電圧発生回路を
ＣＯＤと同一の半導体基板上に少ない素子数で実現でき
る。またＭＯＳスイッチ２４のスイッチング特性を高め
るためにブイプレシラン型にすることもできる。その場
合はＣＯＤゲート電極３Ｂの下部の埋め込みチャンネル
３７ｔ−形成する時に同時にゲート３３の下に形成しＭ
ＯＳスイッチ２４をディプレジ曹ン型にできる。
この構成に於いて端子３５のパルスが立ち下がった時ウ
ェル１２と拡散層３１が低い電位となり基板１１から電
流が流れ込む可能性がある。
ェル１２と拡散層３１が低い電位となり基板１１から電
流が流れ込む可能性がある。
しかしその電流はコンデンサ２２から端子２８を経て基
板１１を通シウエル１２または拡散層３１に流れるもの
で、ウェル１２と拡散層１３で形成するＰＮダイオード
と同じ機能であること及び基板電圧が充分下がった時点
に於いて電位差はかなシ小さい値となることよシ悪影響
はない。
板１１を通シウエル１２または拡散層３１に流れるもの
で、ウェル１２と拡散層１３で形成するＰＮダイオード
と同じ機能であること及び基板電圧が充分下がった時点
に於いて電位差はかなシ小さい値となることよシ悪影響
はない。
またＭＯＳスイッチ２４の替わりにダイオードを用いる
こともできる。回路図ｔ−第２図に示す。
こともできる。回路図ｔ−第２図に示す。
４１かＭＯＳスイッチに替わって設けたダイオードであ
る。
る。
第３図にはこの回路の半導体基板上の構成、っまシ本発
明の他の実施例を示す。Ｐ型半導体基板の例であり５１
はＮ型ウェル、５２はＰ型拡散層である。第１図と同一
符号のものは同一機能を有する。動作はＭＯＳスイッチ
で制御していたところがダイオードの両端の電位差によ
り自動的に電流を流すようにしたものである。従ってス
イッチングパルスは不要となり素子数を減らすことがで
きる。
明の他の実施例を示す。Ｐ型半導体基板の例であり５１
はＮ型ウェル、５２はＰ型拡散層である。第１図と同一
符号のものは同一機能を有する。動作はＭＯＳスイッチ
で制御していたところがダイオードの両端の電位差によ
り自動的に電流を流すようにしたものである。従ってス
イッチングパルスは不要となり素子数を減らすことがで
きる。
しかし回路の動作が充分進んでいない過渡時に於いてダ
イオード４１が導通し電流が拡散層５２からウェル５１
へ流れた時、基板との間でＰＮＰトランジスタが形成さ
れているため基板に向って電流が流れラッチアップを起
こす可能性がある。
イオード４１が導通し電流が拡散層５２からウェル５１
へ流れた時、基板との間でＰＮＰトランジスタが形成さ
れているため基板に向って電流が流れラッチアップを起
こす可能性がある。
それに対しては基板の電位変動を防ぐためにウェル５１
の周辺に端子２８との抵抗の低い接点を設は基板に流れ
る電流を端子に吸収すること及びダイオード４１の周辺
からＮ型の領域を離すことＫよｆｉ、ＰＮ接合ダイオー
ドが可能となる。
の周辺に端子２８との抵抗の低い接点を設は基板に流れ
る電流を端子に吸収すること及びダイオード４１の周辺
からＮ型の領域を離すことＫよｆｉ、ＰＮ接合ダイオー
ドが可能となる。
以上Ｐ型半導体基板を用いた例について説明したがＮ型
基板の場合も同様にして基板電圧発生回路が構成できる
。
基板の場合も同様にして基板電圧発生回路が構成できる
。
〔発明の効果ｊ
本発明によればＣＭＯＳプロセスとＣＣＤプロセスの既
存の一体化プロセスによ、９ＣＣＤとＣＯＤに良好な基
板電圧発生回路を得ることができる。
存の一体化プロセスによ、９ＣＣＤとＣＯＤに良好な基
板電圧発生回路を得ることができる。
第１図は本発明の一実施例の構成断面図、第２図は基板
発生回路の回路例を示す回路図、第３図は本発明の他の
実施例の構成断面図。第４図−）は従来知られた基板電
圧発生回路の一例を示す回路図、第４図（ｂｌは同回路
における各都電圧の波形図、Ｍ５図は本発明において用
いるダイオードの構成１１・・・半導体基板、１２．５
１・・・ウェル、１３゜５２・・・拡散層、２１．２２
・・・コンデンサ、２３゜４１・・・ダイオード、２４
・・・ＭＯＳスイッチ。 什卯人瀬１１Ｉ１１本 爪 １１１ 隨 団’Ａ
１ 図 ’Ｊ２ 口 篤 ５ （￥］ ！３４図 （Ｑ） Ｃｂ） 議 ５ 図 ′＋枳本乱入
発生回路の回路例を示す回路図、第３図は本発明の他の
実施例の構成断面図。第４図−）は従来知られた基板電
圧発生回路の一例を示す回路図、第４図（ｂｌは同回路
における各都電圧の波形図、Ｍ５図は本発明において用
いるダイオードの構成１１・・・半導体基板、１２．５
１・・・ウェル、１３゜５２・・・拡散層、２１．２２
・・・コンデンサ、２３゜４１・・・ダイオード、２４
・・・ＭＯＳスイッチ。 什卯人瀬１１Ｉ１１本 爪 １１１ 隨 団’Ａ
１ 図 ’Ｊ２ 口 篤 ５ （￥］ ！３４図 （Ｑ） Ｃｂ） 議 ５ 図 ′＋枳本乱入
Claims (1)
- １）電荷転送装置を構成する基板へ与える電圧を発生す
るための基板電圧発生回路において、一端をパルス入力
端子とし、他端にダイオードのカソードとスイッチの一
端を接続して成るコンデンサと、前記スイッチの他端に
接続された電圧源と、前記ダイオードのアノードに接続
された平滑用コンデンサと、を具備し、前記パルス入力
端子に印加された入力パルスがハイレベルのときのみ、
前記スイッチが導通するようにして、前記ダイオードの
アノード側から得られる電圧を基板へ与えるようにする
と共に、前記ダイオードを、ＣＭＯＳのウェルとソース
・ドレイン領域の拡散層により構成し、前記電荷転送装
置と同一の半導体基板に一体化プロセスによって納めた
ことを特徴とする基板電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002045A JPS62160750A (ja) | 1986-01-10 | 1986-01-10 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002045A JPS62160750A (ja) | 1986-01-10 | 1986-01-10 | 基板電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160750A true JPS62160750A (ja) | 1987-07-16 |
Family
ID=11518354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002045A Pending JPS62160750A (ja) | 1986-01-10 | 1986-01-10 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160750A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US5903021A (en) * | 1997-01-17 | 1999-05-11 | Eastman Kodak Company | Partially pinned photodiode for solid state image sensors |
| US6297070B1 (en) | 1996-12-20 | 2001-10-02 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US6320617B1 (en) | 1995-11-07 | 2001-11-20 | Eastman Kodak Company | CMOS active pixel sensor using a pinned photo diode |
-
1986
- 1986-01-10 JP JP61002045A patent/JPS62160750A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US6027955A (en) * | 1995-04-13 | 2000-02-22 | Eastman Kodak Company | Method of making an active pixel sensor integrated with a pinned photodiode |
| US6320617B1 (en) | 1995-11-07 | 2001-11-20 | Eastman Kodak Company | CMOS active pixel sensor using a pinned photo diode |
| US6297070B1 (en) | 1996-12-20 | 2001-10-02 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US5903021A (en) * | 1997-01-17 | 1999-05-11 | Eastman Kodak Company | Partially pinned photodiode for solid state image sensors |
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