JPS62160750A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPS62160750A JPS62160750A JP61002045A JP204586A JPS62160750A JP S62160750 A JPS62160750 A JP S62160750A JP 61002045 A JP61002045 A JP 61002045A JP 204586 A JP204586 A JP 204586A JP S62160750 A JPS62160750 A JP S62160750A
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- JP
- Japan
- Prior art keywords
- substrate
- diode
- voltage
- pulse
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電荷結合装置の基板電圧発生回路に関する。
電荷結合装置(以下CODと略す)を5v程度の低電圧
で駆動する場合、基板がP型の時には負の電圧、N型の
時には正の電圧を基板電圧発生回路から基板に与えるこ
とにより、CODチャンネルの電界ケ太きく LCCD
の転送効率を高くすることができる。この事実はこの方
面の同業者においては周知である。
で駆動する場合、基板がP型の時には負の電圧、N型の
時には正の電圧を基板電圧発生回路から基板に与えるこ
とにより、CODチャンネルの電界ケ太きく LCCD
の転送効率を高くすることができる。この事実はこの方
面の同業者においては周知である。
第4図にP型基板の時の基板電圧発生回路の一例及び各
点の信号波形を示す。21.22はコンデンサ、23は
ダイオード接続のMOS)ランジスタ、24はNMOS
スイッチ、25は電圧源、26はパルスの入力端子、2
7はスイッチの制御端子、28は基板電圧を発生する端
子で基板に接続する。コンデンサ21とダイオード接続
MOSトランジスタ23及びスイッチ24の接続点’k
A点とする。
点の信号波形を示す。21.22はコンデンサ、23は
ダイオード接続のMOS)ランジスタ、24はNMOS
スイッチ、25は電圧源、26はパルスの入力端子、2
7はスイッチの制御端子、28は基板電圧を発生する端
子で基板に接続する。コンデンサ21とダイオード接続
MOSトランジスタ23及びスイッチ24の接続点’k
A点とする。
泣AMあ盲千子増r漣竿97ヘスカナス行会け端子26
へ入力するパルスと周期が同じで位相がわずかに進んだ
ものである。電圧源25の電圧をvB、出力端子28の
電位をVsuba入力端子に加えるパルスの振幅ヲvP
、最初のA点の電位をl/+。
へ入力するパルスと周期が同じで位相がわずかに進んだ
ものである。電圧源25の電圧をvB、出力端子28の
電位をVsuba入力端子に加えるパルスの振幅ヲvP
、最初のA点の電位をl/+。
ダイオード接続MO9)ランジスタ23の順方向の電圧
降下(スレッシヲルド電圧)kVAxとして動作を説明
する。
降下(スレッシヲルド電圧)kVAxとして動作を説明
する。
時間t+に端子26へ加えたパルスがハイレベルからロ
ーレベルに立ち下がる。その時、A点の電位は、Vi
Vp : v2となる。電位v2が電位V subよ
りダイオード23のスレッシ冒ルド電圧以上低かったと
するとダイオード23を経てA点の電位が(Vsub
−VAN )と等しくなるまで電流が流れコンデンサ2
2を放電し端子28の電位を下げる。
ーレベルに立ち下がる。その時、A点の電位は、Vi
Vp : v2となる。電位v2が電位V subよ
りダイオード23のスレッシ冒ルド電圧以上低かったと
するとダイオード23を経てA点の電位が(Vsub
−VAN )と等しくなるまで電流が流れコンデンサ2
2を放電し端子28の電位を下げる。
すなわちコンデンサ21とコンデンサ22の比によりh
点の電位が上昇し端子28の電位が下がる。
点の電位が上昇し端子28の電位が下がる。
この時のA点の電位v2は(V sub −VAK)で
ある。
ある。
またMOSスイッチは端子27へ入力するパルスが端子
26のパルスが立ち下がる以前にローレベルとなるパル
スを加えるため、オフしているので電流は流れない。
26のパルスが立ち下がる以前にローレベルとなるパル
スを加えるため、オフしているので電流は流れない。
次に時間t2になシ端子27のパルスが立ち上がり、次
いで端子26のパルスが立ち上がったとする。MOSス
イッチ24はオンしている為電流が流れA点の電位をV
aKする。時間tiで再びパルスが立ち下がるとA点の
電位は(vB−Vp) となシ。
いで端子26のパルスが立ち上がったとする。MOSス
イッチ24はオンしている為電流が流れA点の電位をV
aKする。時間tiで再びパルスが立ち下がるとA点の
電位は(vB−Vp) となシ。
端子28の電位よりダイオード23のスレッショルド電
圧以上低いと電流が流れ端子28の電位を下げる。従ッ
テこの動作はV subが(Va+VAK−Vp)にな
るまでくシ返される。この電圧が得られる基板電圧とな
JMnで可変できる。
圧以上低いと電流が流れ端子28の電位を下げる。従ッ
テこの動作はV subが(Va+VAK−Vp)にな
るまでくシ返される。この電圧が得られる基板電圧とな
JMnで可変できる。
この回路を構成するダイオード23を実現する方法とし
て公開特許公報昭56−123126号公報では、MO
Sトランジスタのゲートとドレインを接続したものを用
いている。しかしMOS)ランシスタの順方向電圧Va
Sは通常のPNダイオードに比べ大きく、低い電圧を発
生させるのが困難であった。
て公開特許公報昭56−123126号公報では、MO
Sトランジスタのゲートとドレインを接続したものを用
いている。しかしMOS)ランシスタの順方向電圧Va
Sは通常のPNダイオードに比べ大きく、低い電圧を発
生させるのが困難であった。
それを用いずに回路を構成する他の方法としてダイオー
ド接続MOSトランジスタ23の替わ9に第2のMOS
スイッチを用いる方法がある。しかしその方法では他の
駆動パルスが必要となシ素子数の増大を招く。また、リ
ース、ドレイン電圧が負のために充分にオフできない可
能性もある。
ド接続MOSトランジスタ23の替わ9に第2のMOS
スイッチを用いる方法がある。しかしその方法では他の
駆動パルスが必要となシ素子数の増大を招く。また、リ
ース、ドレイン電圧が負のために充分にオフできない可
能性もある。
本発明の目的は0MO8とCODの一体化プロセスによ
って、既存素子のみでCODに良好な基板電圧発生回路
を提供することにある。
って、既存素子のみでCODに良好な基板電圧発生回路
を提供することにある。
本発明では、基板電圧発生回路において、0MO8のウ
ェルとリース、ドレイン領域で形成する拡散層とでPN
ダイオードを構成して、従来MOSトランジスタをダイ
オード接続して使用していた時よシも順方向電圧が小さ
くでき、素子数が少なく、充分に低い電圧が得られるよ
うにする。
ェルとリース、ドレイン領域で形成する拡散層とでPN
ダイオードを構成して、従来MOSトランジスタをダイ
オード接続して使用していた時よシも順方向電圧が小さ
くでき、素子数が少なく、充分に低い電圧が得られるよ
うにする。
本発明において用いるダイオードの構成例を第5図に示
す。11は半導体基板、12はウェル。
す。11は半導体基板、12はウェル。
13は拡散層である。また、16は0MO8のつ丁ル
17L+址揚臨 1QL中)/ L−丸h 40は
CODの埋め込みチャンネル、10は入力部拡散層、1
01はゲート電極である。ダイオードを構成するウェル
12と拡散層13は、0MO8のウェル16と拡散層1
7と同時に形成できる。基板がP型半導体の場合ウェル
はN型、拡散層はP型となシ端子14がカソード、端子
15がアノードとなる。基板がN型の場合はその逆で構
成できる。
17L+址揚臨 1QL中)/ L−丸h 40は
CODの埋め込みチャンネル、10は入力部拡散層、1
01はゲート電極である。ダイオードを構成するウェル
12と拡散層13は、0MO8のウェル16と拡散層1
7と同時に形成できる。基板がP型半導体の場合ウェル
はN型、拡散層はP型となシ端子14がカソード、端子
15がアノードとなる。基板がN型の場合はその逆で構
成できる。
第1図にこれを用いて第4図で示した基板電圧発生回路
を構成した構成、つまり本発明の一実施例の構成断面図
を示す。基板がP型半導体である場合について説明する
。31.32はN型拡散層。
を構成した構成、つまり本発明の一実施例の構成断面図
を示す。基板がP型半導体である場合について説明する
。31.32はN型拡散層。
33はMOS)ランジスタのゲート、34は遅延回路で
ゲート遅延等を用いて容易に実現できる。
ゲート遅延等を用いて容易に実現できる。
35はパルスの入力端子、36はCODの入力部拡散層
、37はCODの埋め込みチャンネル、3日はCODの
ゲート電極である。COD部分については省略して示す
。
、37はCODの埋め込みチャンネル、3日はCODの
ゲート電極である。COD部分については省略して示す
。
第4図及び第5図と同一符号のものは同一機能を有する
。パルス入力端子35を介して端子26及び27へ加え
るパルスとしては、遅延回路34により端子26へ加わ
るパルスの方が端子27へ加わるパルスよシ位相が遅く
なるようにする。回路の動作は先に説明した通シであ、
9CMO3のウェルと拡散層を用いPN接合ダイオード
を構成することにより特性の良好な基板電圧発生回路を
CODと同一の半導体基板上に少ない素子数で実現でき
る。またMOSスイッチ24のスイッチング特性を高め
るためにブイプレシラン型にすることもできる。その場
合はCODゲート電極3Bの下部の埋め込みチャンネル
37t−形成する時に同時にゲート33の下に形成しM
OSスイッチ24をディプレジ曹ン型にできる。
。パルス入力端子35を介して端子26及び27へ加え
るパルスとしては、遅延回路34により端子26へ加わ
るパルスの方が端子27へ加わるパルスよシ位相が遅く
なるようにする。回路の動作は先に説明した通シであ、
9CMO3のウェルと拡散層を用いPN接合ダイオード
を構成することにより特性の良好な基板電圧発生回路を
CODと同一の半導体基板上に少ない素子数で実現でき
る。またMOSスイッチ24のスイッチング特性を高め
るためにブイプレシラン型にすることもできる。その場
合はCODゲート電極3Bの下部の埋め込みチャンネル
37t−形成する時に同時にゲート33の下に形成しM
OSスイッチ24をディプレジ曹ン型にできる。
この構成に於いて端子35のパルスが立ち下がった時ウ
ェル12と拡散層31が低い電位となり基板11から電
流が流れ込む可能性がある。
ェル12と拡散層31が低い電位となり基板11から電
流が流れ込む可能性がある。
しかしその電流はコンデンサ22から端子28を経て基
板11を通シウエル12または拡散層31に流れるもの
で、ウェル12と拡散層13で形成するPNダイオード
と同じ機能であること及び基板電圧が充分下がった時点
に於いて電位差はかなシ小さい値となることよシ悪影響
はない。
板11を通シウエル12または拡散層31に流れるもの
で、ウェル12と拡散層13で形成するPNダイオード
と同じ機能であること及び基板電圧が充分下がった時点
に於いて電位差はかなシ小さい値となることよシ悪影響
はない。
またMOSスイッチ24の替わりにダイオードを用いる
こともできる。回路図t−第2図に示す。
こともできる。回路図t−第2図に示す。
41かMOSスイッチに替わって設けたダイオードであ
る。
る。
第3図にはこの回路の半導体基板上の構成、っまシ本発
明の他の実施例を示す。P型半導体基板の例であり51
はN型ウェル、52はP型拡散層である。第1図と同一
符号のものは同一機能を有する。動作はMOSスイッチ
で制御していたところがダイオードの両端の電位差によ
り自動的に電流を流すようにしたものである。従ってス
イッチングパルスは不要となり素子数を減らすことがで
きる。
明の他の実施例を示す。P型半導体基板の例であり51
はN型ウェル、52はP型拡散層である。第1図と同一
符号のものは同一機能を有する。動作はMOSスイッチ
で制御していたところがダイオードの両端の電位差によ
り自動的に電流を流すようにしたものである。従ってス
イッチングパルスは不要となり素子数を減らすことがで
きる。
しかし回路の動作が充分進んでいない過渡時に於いてダ
イオード41が導通し電流が拡散層52からウェル51
へ流れた時、基板との間でPNPトランジスタが形成さ
れているため基板に向って電流が流れラッチアップを起
こす可能性がある。
イオード41が導通し電流が拡散層52からウェル51
へ流れた時、基板との間でPNPトランジスタが形成さ
れているため基板に向って電流が流れラッチアップを起
こす可能性がある。
それに対しては基板の電位変動を防ぐためにウェル51
の周辺に端子28との抵抗の低い接点を設は基板に流れ
る電流を端子に吸収すること及びダイオード41の周辺
からN型の領域を離すことKよfi、PN接合ダイオー
ドが可能となる。
の周辺に端子28との抵抗の低い接点を設は基板に流れ
る電流を端子に吸収すること及びダイオード41の周辺
からN型の領域を離すことKよfi、PN接合ダイオー
ドが可能となる。
以上P型半導体基板を用いた例について説明したがN型
基板の場合も同様にして基板電圧発生回路が構成できる
。
基板の場合も同様にして基板電圧発生回路が構成できる
。
〔発明の効果j
本発明によればCMOSプロセスとCCDプロセスの既
存の一体化プロセスによ、9CCDとCODに良好な基
板電圧発生回路を得ることができる。
存の一体化プロセスによ、9CCDとCODに良好な基
板電圧発生回路を得ることができる。
第1図は本発明の一実施例の構成断面図、第2図は基板
発生回路の回路例を示す回路図、第3図は本発明の他の
実施例の構成断面図。第4図−)は従来知られた基板電
圧発生回路の一例を示す回路図、第4図(blは同回路
における各都電圧の波形図、M5図は本発明において用
いるダイオードの構成11・・・半導体基板、12.5
1・・・ウェル、13゜52・・・拡散層、21.22
・・・コンデンサ、23゜41・・・ダイオード、24
・・・MOSスイッチ。 什卯人瀬11I11本 爪 111 隨 団’A
1 図 ’J2 口 篤 5 (¥] !34図 (Q) Cb) 議 5 図 ′+枳本乱入
発生回路の回路例を示す回路図、第3図は本発明の他の
実施例の構成断面図。第4図−)は従来知られた基板電
圧発生回路の一例を示す回路図、第4図(blは同回路
における各都電圧の波形図、M5図は本発明において用
いるダイオードの構成11・・・半導体基板、12.5
1・・・ウェル、13゜52・・・拡散層、21.22
・・・コンデンサ、23゜41・・・ダイオード、24
・・・MOSスイッチ。 什卯人瀬11I11本 爪 111 隨 団’A
1 図 ’J2 口 篤 5 (¥] !34図 (Q) Cb) 議 5 図 ′+枳本乱入
Claims (1)
- 1)電荷転送装置を構成する基板へ与える電圧を発生す
るための基板電圧発生回路において、一端をパルス入力
端子とし、他端にダイオードのカソードとスイッチの一
端を接続して成るコンデンサと、前記スイッチの他端に
接続された電圧源と、前記ダイオードのアノードに接続
された平滑用コンデンサと、を具備し、前記パルス入力
端子に印加された入力パルスがハイレベルのときのみ、
前記スイッチが導通するようにして、前記ダイオードの
アノード側から得られる電圧を基板へ与えるようにする
と共に、前記ダイオードを、CMOSのウェルとソース
・ドレイン領域の拡散層により構成し、前記電荷転送装
置と同一の半導体基板に一体化プロセスによって納めた
ことを特徴とする基板電圧発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61002045A JPS62160750A (ja) | 1986-01-10 | 1986-01-10 | 基板電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61002045A JPS62160750A (ja) | 1986-01-10 | 1986-01-10 | 基板電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62160750A true JPS62160750A (ja) | 1987-07-16 |
Family
ID=11518354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61002045A Pending JPS62160750A (ja) | 1986-01-10 | 1986-01-10 | 基板電圧発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62160750A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
US5903021A (en) * | 1997-01-17 | 1999-05-11 | Eastman Kodak Company | Partially pinned photodiode for solid state image sensors |
US6297070B1 (en) | 1996-12-20 | 2001-10-02 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
US6320617B1 (en) | 1995-11-07 | 2001-11-20 | Eastman Kodak Company | CMOS active pixel sensor using a pinned photo diode |
-
1986
- 1986-01-10 JP JP61002045A patent/JPS62160750A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
US6027955A (en) * | 1995-04-13 | 2000-02-22 | Eastman Kodak Company | Method of making an active pixel sensor integrated with a pinned photodiode |
US6320617B1 (en) | 1995-11-07 | 2001-11-20 | Eastman Kodak Company | CMOS active pixel sensor using a pinned photo diode |
US6297070B1 (en) | 1996-12-20 | 2001-10-02 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
US5903021A (en) * | 1997-01-17 | 1999-05-11 | Eastman Kodak Company | Partially pinned photodiode for solid state image sensors |
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