JP3387940B2 - 電源バックアップ用半導体装置 - Google Patents
電源バックアップ用半導体装置Info
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- JP3387940B2 JP3387940B2 JP13670492A JP13670492A JP3387940B2 JP 3387940 B2 JP3387940 B2 JP 3387940B2 JP 13670492 A JP13670492 A JP 13670492A JP 13670492 A JP13670492 A JP 13670492A JP 3387940 B2 JP3387940 B2 JP 3387940B2
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Description
【0001】
【産業上の利用分野】本発明は電源バックアップ用半導
体装置に関する。さらに詳しくは、MOS型ダイオード
構造にして順方向バイアスでの電圧降下を小さくした構
造のダイオードを有する電源バックアップ用半導体装置
に関する。
体装置に関する。さらに詳しくは、MOS型ダイオード
構造にして順方向バイアスでの電圧降下を小さくした構
造のダイオードを有する電源バックアップ用半導体装置
に関する。
【0002】
【従来の技術】従来の半導体ダイオードの構造はpn接
合を利用したバイポーラ型のものが主流で、その構造は
基本的には図10のような構造になっている。すなわ
ち、図10でn+ 型半導体基板41にn型エピタキシャル
層42が形成され、p+ 型領域43が形成されると共にn型
エピタキシャル層42の表面反転防止のためのn+ 型領域
44が形成され、表面の絶縁膜45にコンタクト孔が形成さ
れてアルミニウム膜により、一方の電極47が形成され、
他方の電極46が半導体基板41の裏面に形成されることに
より、p+ 領域43側、すなわち電極47側に正電圧が印加
されれば順方向、負電圧が印加されれば逆方向バイアス
としてダイオード動作する。
合を利用したバイポーラ型のものが主流で、その構造は
基本的には図10のような構造になっている。すなわ
ち、図10でn+ 型半導体基板41にn型エピタキシャル
層42が形成され、p+ 型領域43が形成されると共にn型
エピタキシャル層42の表面反転防止のためのn+ 型領域
44が形成され、表面の絶縁膜45にコンタクト孔が形成さ
れてアルミニウム膜により、一方の電極47が形成され、
他方の電極46が半導体基板41の裏面に形成されることに
より、p+ 領域43側、すなわち電極47側に正電圧が印加
されれば順方向、負電圧が印加されれば逆方向バイアス
としてダイオード動作する。
【0003】また、D−MOSの中で、ソースとゲート
を短絡する形で、MOS構造のダイオードが用いられる
ことがある。この構造図を図11に示す。図11におい
て、n型エピタキシャル層42にゲート領域とされるp型
領域48、49、ソース領域とされるn型領域50、51がそれ
ぞれ形成され、ソース領域50、51とp型領域48、49とを
それぞれ短絡するためのp+ 型領域52、53が形成され、
表面に形成された絶縁膜45にコンタクト孔が形成され、
各ソース領域、ゲート領域に電極54、55、56、57が形成
され、これらが連結されてダイオードの一方の電極とさ
れ、n+ 型半導体基板41を他方の電極58としてダイオー
ドが形成される。しかし、この構造でも順方向バイアス
に対して、その電流はpn接合面を横切る形となり、立
上り電圧(ビルトイン電圧)VF の電圧降下がそのダイ
オード内で発生する。
を短絡する形で、MOS構造のダイオードが用いられる
ことがある。この構造図を図11に示す。図11におい
て、n型エピタキシャル層42にゲート領域とされるp型
領域48、49、ソース領域とされるn型領域50、51がそれ
ぞれ形成され、ソース領域50、51とp型領域48、49とを
それぞれ短絡するためのp+ 型領域52、53が形成され、
表面に形成された絶縁膜45にコンタクト孔が形成され、
各ソース領域、ゲート領域に電極54、55、56、57が形成
され、これらが連結されてダイオードの一方の電極とさ
れ、n+ 型半導体基板41を他方の電極58としてダイオー
ドが形成される。しかし、この構造でも順方向バイアス
に対して、その電流はpn接合面を横切る形となり、立
上り電圧(ビルトイン電圧)VF の電圧降下がそのダイ
オード内で発生する。
【0004】
【発明が解決しようとする課題】従来のダイオードは、
バイポーラ型であれ、MOSトランジスタを利用したも
のであれ、動作原理的には、その電流がpn接合面を横
切る形となり、順方向バイアスに対しては、必ず立上り
電圧VF (約0.6 V)の電圧降下が発生する。
バイポーラ型であれ、MOSトランジスタを利用したも
のであれ、動作原理的には、その電流がpn接合面を横
切る形となり、順方向バイアスに対しては、必ず立上り
電圧VF (約0.6 V)の電圧降下が発生する。
【0005】そのため、この電圧分をロスすることにな
り、最近の電子機器の低電圧駆動に対する障害になって
いる。
り、最近の電子機器の低電圧駆動に対する障害になって
いる。
【0006】なお、立上り電圧VF の低いダイオードと
して、ショットキーダイオードが用いられているが、こ
のタイプのダイオードでも立上り電圧VF は0.3 〜0.4
V位あり、なおロスが大きい。さらに逆耐圧の面でもリ
ークが比較的大きいという問題がある。
して、ショットキーダイオードが用いられているが、こ
のタイプのダイオードでも立上り電圧VF は0.3 〜0.4
V位あり、なおロスが大きい。さらに逆耐圧の面でもリ
ークが比較的大きいという問題がある。
【0007】本発明はこのような問題を解決し、リーク
の少ない逆耐圧特性で、順方向バイアスに対しては立上
り電圧VF が殆ど0Vとなるダイオードの構造とし、殆
ど電力の損失を生じさせない電源バックアップ用半導体
装置を提供することを目的とする。
の少ない逆耐圧特性で、順方向バイアスに対しては立上
り電圧VF が殆ど0Vとなるダイオードの構造とし、殆
ど電力の損失を生じさせない電源バックアップ用半導体
装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明による電源バック
アップ用半導体装置は、2個のダイオードが1チップ内
に形成され、該2個のダイオードの一方の電極である陰
極同士または陽極同士が接続されて負荷への端子とさ
れ、該2個のダイオードの他方の電極がそれぞれ通常電
源用の端子およびバックアップ電源用の端子とされた電
源バックアップ用半導体装置であって、前記2個のダイ
オードの少なくとも1つは、第1導電型の半導体層に第
2導電型のソース領域とドレイン領域がチャネル領域を
介して形成され、該チャネル領域上にゲート絶縁膜を介
して形成されたゲート電極がソース電極またはドレイン
電極の一方と接続されてダイオードの一端子とされ、他
のソース電極またはドレイン電極がダイオードの他方の
端子とされると共に、前記第1導電型の半導体層は前記
ソース領域およびドレイン領域から独立した電位とされ
うる構造のMOS型ダイオードからなっている。
アップ用半導体装置は、2個のダイオードが1チップ内
に形成され、該2個のダイオードの一方の電極である陰
極同士または陽極同士が接続されて負荷への端子とさ
れ、該2個のダイオードの他方の電極がそれぞれ通常電
源用の端子およびバックアップ電源用の端子とされた電
源バックアップ用半導体装置であって、前記2個のダイ
オードの少なくとも1つは、第1導電型の半導体層に第
2導電型のソース領域とドレイン領域がチャネル領域を
介して形成され、該チャネル領域上にゲート絶縁膜を介
して形成されたゲート電極がソース電極またはドレイン
電極の一方と接続されてダイオードの一端子とされ、他
のソース電極またはドレイン電極がダイオードの他方の
端子とされると共に、前記第1導電型の半導体層は前記
ソース領域およびドレイン領域から独立した電位とされ
うる構造のMOS型ダイオードからなっている。
【0009】
【0010】
【0011】前記2個のダイオードのうち前記通常電源
用の端子とされる側のダイオードが前記MOS型ダイオ
ードからなり、前記バックアップ電源用の端子とされる
側のダイオードがpn接合型のダイオードからなるよう
に構成されてもよい。
用の端子とされる側のダイオードが前記MOS型ダイオ
ードからなり、前記バックアップ電源用の端子とされる
側のダイオードがpn接合型のダイオードからなるよう
に構成されてもよい。
【0012】
【作用】本発明によれば、MOS型トランジスタのチャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極をソース電極またはドレイン電極と接続してダイオー
ドの一方の端子にすると共に、チャネル領域に独立の電
位を与えられるようにし、しきい値電圧に対応できるよ
うにしているため、ゲート電極に正または負の電圧が印
加されることによりチャネル領域を導通、非導通に切替
えることができ、ダイオードの作用をする。
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極をソース電極またはドレイン電極と接続してダイオー
ドの一方の端子にすると共に、チャネル領域に独立の電
位を与えられるようにし、しきい値電圧に対応できるよ
うにしているため、ゲート電極に正または負の電圧が印
加されることによりチャネル領域を導通、非導通に切替
えることができ、ダイオードの作用をする。
【0013】しかも、導通状態になるときは、nチャネ
ルであればn型領域でソース−ドレイン間が結ばれ、p
チャネルであればp型領域で結ばれるためpn接合を経
由して電流が流れることなく、pn接合の立上り電圧な
しで順方向バイアスとなり、殆ど無視できるチャネル抵
抗分だけのロスとなる。また、逆方向バイアスのばあい
はチャネル領域がOFFになっているためpn接合の逆
バイアスが形成され、通常のpn接合ダイオードの逆バ
イアスと全く同様に作用する。
ルであればn型領域でソース−ドレイン間が結ばれ、p
チャネルであればp型領域で結ばれるためpn接合を経
由して電流が流れることなく、pn接合の立上り電圧な
しで順方向バイアスとなり、殆ど無視できるチャネル抵
抗分だけのロスとなる。また、逆方向バイアスのばあい
はチャネル領域がOFFになっているためpn接合の逆
バイアスが形成され、通常のpn接合ダイオードの逆バ
イアスと全く同様に作用する。
【0014】このMOS型ダイオードを電源バックアッ
プ回路に使用すれば、叙上のダイオード作用によりロス
なく回路を作動できる。
プ回路に使用すれば、叙上のダイオード作用によりロス
なく回路を作動できる。
【0015】
【実施例】つぎに、図面に基づき本発明について説明す
る。図1は本発明の一実施例である電源バックアップ用
半導体装置に用いるnチャネルMOS型ダイオード部分
を示す図で、(a)が半導体構造断面図、(b)がその
等価回路図である。
る。図1は本発明の一実施例である電源バックアップ用
半導体装置に用いるnチャネルMOS型ダイオード部分
を示す図で、(a)が半導体構造断面図、(b)がその
等価回路図である。
【0016】図1(a)でp型半導体基板1にn+ 型領
域のソース領域2とドレイン領域3が形成され、そのあ
いだに挟まれたチャネル領域4の半導体基板1表面に薄
いゲート絶縁膜5を介してゲート電極6が形成され、ソ
ース電極7と連結されてダイオードの一方の端子Aと
し、ドレイン領域3に形成されたドレイン電極8をダイ
オードの他方の端子Bとする。p型半導体基板1はオー
ミックコンタクトのためのp+ 型領域9を経て独立の電
極10が形成されアースされている。半導体基板1の表面
には保護膜11が形成されている。
域のソース領域2とドレイン領域3が形成され、そのあ
いだに挟まれたチャネル領域4の半導体基板1表面に薄
いゲート絶縁膜5を介してゲート電極6が形成され、ソ
ース電極7と連結されてダイオードの一方の端子Aと
し、ドレイン領域3に形成されたドレイン電極8をダイ
オードの他方の端子Bとする。p型半導体基板1はオー
ミックコンタクトのためのp+ 型領域9を経て独立の電
極10が形成されアースされている。半導体基板1の表面
には保護膜11が形成されている。
【0017】この構造で端子Aに正の電圧が印加される
と、半導体基板1がアースに接続されているため、端子
Aすなわちゲート電極6に正の電圧が印加されることに
より、ゲート電極6の電圧がスレッショルド電圧以上で
あればチャネル領域4が導通状態となり、AB間が導通
状態になる。このときチャネル領域4はn型の反転領域
になっているため、端子A、B間の電流経路はpn接合
を横切ることはなく、チャネル抵抗を無視すれば、順方
向バイアスの電圧降下は0となる。
と、半導体基板1がアースに接続されているため、端子
Aすなわちゲート電極6に正の電圧が印加されることに
より、ゲート電極6の電圧がスレッショルド電圧以上で
あればチャネル領域4が導通状態となり、AB間が導通
状態になる。このときチャネル領域4はn型の反転領域
になっているため、端子A、B間の電流経路はpn接合
を横切ることはなく、チャネル抵抗を無視すれば、順方
向バイアスの電圧降下は0となる。
【0018】また、端子Aを0電位として、端子Bに正
の電圧が印加されたときは、ゲート電極6に0の電圧が
印加されたことになり、チャネル領域はONにならず、
端子A、B間は非導通の状態になり、逆バイアスとなっ
て電流が流れない。このばあい、通常のpn接合の逆方
向バイアスと同様の作用となる。
の電圧が印加されたときは、ゲート電極6に0の電圧が
印加されたことになり、チャネル領域はONにならず、
端子A、B間は非導通の状態になり、逆バイアスとなっ
て電流が流れない。このばあい、通常のpn接合の逆方
向バイアスと同様の作用となる。
【0019】この関係を等価回路で表わすと図1(b)
のようになり、端子A、Bを2端子として回路系に組み
込むことによりダイオードとして機能する。
のようになり、端子A、Bを2端子として回路系に組み
込むことによりダイオードとして機能する。
【0020】前述の例では、半導体基板1をアースに接
続したため、チャネル領域のスレッショルド電圧より高
い電圧がゲート電極(端子A)に印加されないと、チャ
ネル領域はONにならない。したがって印加電圧によっ
てはスレッショルド電圧をできるだけ低く(製造条件で
0.5 〜3V位の範囲で調整できる)するか、半導体基板
の電位をゲート電極よりスレッショルド電圧分低く印加
する必要がある(以下の実施例でも同様である)。
続したため、チャネル領域のスレッショルド電圧より高
い電圧がゲート電極(端子A)に印加されないと、チャ
ネル領域はONにならない。したがって印加電圧によっ
てはスレッショルド電圧をできるだけ低く(製造条件で
0.5 〜3V位の範囲で調整できる)するか、半導体基板
の電位をゲート電極よりスレッショルド電圧分低く印加
する必要がある(以下の実施例でも同様である)。
【0021】図2はnチャネルMOS型ダイオードの他
の実施例を示す図で、(a)が半導体構造断面図、
(b)がその等価回路図である。この実施例では、p型
半導体基板1からのアース接続の電極10がn+ 型領域12
を経て形成されているため、基板1側が陽極のダイオー
ドD1 を経てアース接続されていることになっている。
そのためチャネル領域4が導通状態になるしきい値電圧
はダイオードD1 のVF 分高くなり、また交流が入った
ばあいには、負の電圧を完全に遮断することができる。
の実施例を示す図で、(a)が半導体構造断面図、
(b)がその等価回路図である。この実施例では、p型
半導体基板1からのアース接続の電極10がn+ 型領域12
を経て形成されているため、基板1側が陽極のダイオー
ドD1 を経てアース接続されていることになっている。
そのためチャネル領域4が導通状態になるしきい値電圧
はダイオードD1 のVF 分高くなり、また交流が入った
ばあいには、負の電圧を完全に遮断することができる。
【0022】図3にnチャネルMOS型ダイオードのさ
らに他の実施例を示す。図3も(a)が半導体構造断面
図、(b)がその等価回路図である。この実施例ではア
ース電極10にさらに高抵抗のポリシリコン膜13を介して
アース端子Cが形成されているもので、図3(b)の等
価回路に示すように、半導体基板1が抵抗Rを介してア
ースに接続されている。このような構成にすることによ
り、交流が印加されたばあいなどにおいて、電流破壊を
防止できるという特徴がある。
らに他の実施例を示す。図3も(a)が半導体構造断面
図、(b)がその等価回路図である。この実施例ではア
ース電極10にさらに高抵抗のポリシリコン膜13を介して
アース端子Cが形成されているもので、図3(b)の等
価回路に示すように、半導体基板1が抵抗Rを介してア
ースに接続されている。このような構成にすることによ
り、交流が印加されたばあいなどにおいて、電流破壊を
防止できるという特徴がある。
【0023】つぎに、pチャネルMOS型ダイオードに
ついて説明する。図4はpチャネルMOS型ダイオード
の一例の半導体構造を示す説明図である。このpチャネ
ルの実施例では半導体基板1がn型でソース領域2、ド
レイン領域3がp+ 型で形成されている点において前述
のnチャネル構造と異なっている。したがって、ゲート
電極6はドレイン電極8と連結して端子Bとし、端子A
に正の電圧が印加されたとき順方向バイアスとなり、端
子Aに0の電圧が印加されたとき逆方向バイアスとなる
ようにしてある。このとき、半導体基板1の電極10はゲ
ート電極と連結された端子Bに対してスレッショルド電
圧分だけ高くなるような電位に接続される。
ついて説明する。図4はpチャネルMOS型ダイオード
の一例の半導体構造を示す説明図である。このpチャネ
ルの実施例では半導体基板1がn型でソース領域2、ド
レイン領域3がp+ 型で形成されている点において前述
のnチャネル構造と異なっている。したがって、ゲート
電極6はドレイン電極8と連結して端子Bとし、端子A
に正の電圧が印加されたとき順方向バイアスとなり、端
子Aに0の電圧が印加されたとき逆方向バイアスとなる
ようにしてある。このとき、半導体基板1の電極10はゲ
ート電極と連結された端子Bに対してスレッショルド電
圧分だけ高くなるような電位に接続される。
【0024】その結果、ダイオードを構成する端子A、
B間に端子Aが正となるような電圧が印加されるとゲー
ト電極(端子B)に0の電圧が印加され、チャネル領域
4に正孔が誘起されて導通状態となり、逆に端子Aに0
の電圧が印加されるとゲート電極(端子B)が正の電圧
となり、チャネル領域は非導通で逆方向バイアスとな
る。
B間に端子Aが正となるような電圧が印加されるとゲー
ト電極(端子B)に0の電圧が印加され、チャネル領域
4に正孔が誘起されて導通状態となり、逆に端子Aに0
の電圧が印加されるとゲート電極(端子B)が正の電圧
となり、チャネル領域は非導通で逆方向バイアスとな
る。
【0025】この基板の電位Vccは端子Bが0Vのとき
チャネル領域4がONとなるようにスレッショルド電圧
分だけ高い電圧に設定しているが、端子B側のゲート電
極に印加される電圧を基準にスレッショルド電圧分高く
設定すればよい。
チャネル領域4がONとなるようにスレッショルド電圧
分だけ高い電圧に設定しているが、端子B側のゲート電
極に印加される電圧を基準にスレッショルド電圧分高く
設定すればよい。
【0026】図5〜6はpチャネルMOS型ダイオード
の他の実施例を示す半導体構造の図で、nチャネルのば
あいと同様に基板電極の取り出しをダイオードを介して
行ったもの(図5)と基板電極に抵抗を介して基板電源
Vccを接続した例(図6)を示している。
の他の実施例を示す半導体構造の図で、nチャネルのば
あいと同様に基板電極の取り出しをダイオードを介して
行ったもの(図5)と基板電極に抵抗を介して基板電源
Vccを接続した例(図6)を示している。
【0027】以上の説明ではいずれも、ダイオードに印
加する電圧が正と0という例で説明したが、高い方の電
圧を正とし、低い方の電圧を0として説明したもので、
絶対値が正と0でなくてもよい(たとえば15Vと10
V)。このばあい、半導体基板電極に印加される電位は
ダイオードに印加される電圧のゲート電極側の基準電位
に対し、スレッショルド電圧分低く(nチャネルのばあ
い)設定したり、高く(pチャネルのばあい)設定す
る。
加する電圧が正と0という例で説明したが、高い方の電
圧を正とし、低い方の電圧を0として説明したもので、
絶対値が正と0でなくてもよい(たとえば15Vと10
V)。このばあい、半導体基板電極に印加される電位は
ダイオードに印加される電圧のゲート電極側の基準電位
に対し、スレッショルド電圧分低く(nチャネルのばあ
い)設定したり、高く(pチャネルのばあい)設定す
る。
【0028】図7は本発明のダイオード構造を電源バッ
クアップ回路に応用したばあいの例を示す図で、(a)
が半導体構造の断面説明図、(b)がその等価回路図で
ある。
クアップ回路に応用したばあいの例を示す図で、(a)
が半導体構造の断面説明図、(b)がその等価回路図で
ある。
【0029】電源バックアップ回路は図9に示すよう
に、通常の電源16(約5V)からダイオードD2 を介し
てメモリRAM17に電圧が印加されるようになってお
り、通常の電源16に異常が発生したばあいに、バックア
ップ電源18から電圧を供給できるように、通常電源16よ
り低い電源(約3V)からダイオードD3 を介してメモ
リRAM17に電源を供給できる構成になっている。その
ため、ダイオードD2 、D3 が図9に示されるように接
続されており、通常の電源16からはダイオードD2 を介
して電源が供給されており、ダイオードD2 によるビル
トイン電圧分電圧降下があり、電圧のロスを生じてい
る。そのため、できるだけ電圧ロスを少なくするため、
ビルトイン電圧が低いショットキーダイオードが使用さ
れているが、それでも0.4 V位のビルトイン電圧が生じ
るという問題がある。
に、通常の電源16(約5V)からダイオードD2 を介し
てメモリRAM17に電圧が印加されるようになってお
り、通常の電源16に異常が発生したばあいに、バックア
ップ電源18から電圧を供給できるように、通常電源16よ
り低い電源(約3V)からダイオードD3 を介してメモ
リRAM17に電源を供給できる構成になっている。その
ため、ダイオードD2 、D3 が図9に示されるように接
続されており、通常の電源16からはダイオードD2 を介
して電源が供給されており、ダイオードD2 によるビル
トイン電圧分電圧降下があり、電圧のロスを生じてい
る。そのため、できるだけ電圧ロスを少なくするため、
ビルトイン電圧が低いショットキーダイオードが使用さ
れているが、それでも0.4 V位のビルトイン電圧が生じ
るという問題がある。
【0030】図7はこのバックアップ電源の2個のダイ
オード部分を本発明により1チップ化した例で、通常電
源側のダイオードD2 を本発明のnチャネルMOS型ダ
イオードD4 で形成し、バックアップ電源側のダイオー
ドD3 は通常のpn接合ダイオードD5 で構成した例で
あるが、このダイオードも本発明によるMOS型ダイオ
ードで構成することもできる。
オード部分を本発明により1チップ化した例で、通常電
源側のダイオードD2 を本発明のnチャネルMOS型ダ
イオードD4 で形成し、バックアップ電源側のダイオー
ドD3 は通常のpn接合ダイオードD5 で構成した例で
あるが、このダイオードも本発明によるMOS型ダイオ
ードで構成することもできる。
【0031】図7(a)で、p+ 型の半導体基板21にn
型エピタキシャル層22が形成され、n型エピタキシャル
層22にさらにpウェル23が形成され、pウェル23にn+
型のソース領域24、ドレイン領域25とそのあいだにチャ
ネル領域26が形成され、pウェル23の電極取り出し用の
p+ 型領域27が形成され、ゲート絶縁膜28を介してゲー
ト電極29が形成されている。基板表面に形成された絶縁
膜30にコンタクト孔が形成され、ソース電極31、ドレイ
ン電極32、基板電極33が形成されn型エピタキシャル層
22にアイソレーション用のp型拡散領域35、36が形成さ
れ、p型拡散領域36に、さらにn+ 型領域37と電極取出
し用のp+ 型領域38が形成されて、通常のpn接合ダイ
オードが形成されている。このn+ 型領域37にn型電極
39が形成され、p+ 型領域38とMOS型ダイオード側の
n+ 型領域34はpnpの寄生効果防止のためアルミニウ
ム膜40で接続されている。この構造で、ソース電極31と
ゲート電極29とがアルミ配線などで接続されてダイオー
ドの一方の端子Aが形成され、ドレイン電極32とpn接
合ダイオードD5 のn型電極39とがアルミ配線などで接
続されてRAM17への接続端子Bとなり、基板電極33は
端子Cとしてアースに接続され、基板21の裏面からpn
接合ダイオードD5 のp型電極としての端子Eが形成さ
れ、バックアップ電源18のダイオード部分が構成されて
いる。各端子のA、B、C、Eを図7(b)の等価回路
図に対応させて示し、図7(b)の点線で囲んだ部分が
図7(a)で形成された回路部分である。
型エピタキシャル層22が形成され、n型エピタキシャル
層22にさらにpウェル23が形成され、pウェル23にn+
型のソース領域24、ドレイン領域25とそのあいだにチャ
ネル領域26が形成され、pウェル23の電極取り出し用の
p+ 型領域27が形成され、ゲート絶縁膜28を介してゲー
ト電極29が形成されている。基板表面に形成された絶縁
膜30にコンタクト孔が形成され、ソース電極31、ドレイ
ン電極32、基板電極33が形成されn型エピタキシャル層
22にアイソレーション用のp型拡散領域35、36が形成さ
れ、p型拡散領域36に、さらにn+ 型領域37と電極取出
し用のp+ 型領域38が形成されて、通常のpn接合ダイ
オードが形成されている。このn+ 型領域37にn型電極
39が形成され、p+ 型領域38とMOS型ダイオード側の
n+ 型領域34はpnpの寄生効果防止のためアルミニウ
ム膜40で接続されている。この構造で、ソース電極31と
ゲート電極29とがアルミ配線などで接続されてダイオー
ドの一方の端子Aが形成され、ドレイン電極32とpn接
合ダイオードD5 のn型電極39とがアルミ配線などで接
続されてRAM17への接続端子Bとなり、基板電極33は
端子Cとしてアースに接続され、基板21の裏面からpn
接合ダイオードD5 のp型電極としての端子Eが形成さ
れ、バックアップ電源18のダイオード部分が構成されて
いる。各端子のA、B、C、Eを図7(b)の等価回路
図に対応させて示し、図7(b)の点線で囲んだ部分が
図7(a)で形成された回路部分である。
【0032】以上の説明はnチャネルのMOS型ダイオ
ードの例で説明したが、pチャネルのMOS型ダイオー
ドでも図8に等価回路図を示すように、同様に電源バッ
クアップ回路を形成できる。このばあいは、電源の負極
側にダイオードD4 、D5 が接続される。
ードの例で説明したが、pチャネルのMOS型ダイオー
ドでも図8に等価回路図を示すように、同様に電源バッ
クアップ回路を形成できる。このばあいは、電源の負極
側にダイオードD4 、D5 が接続される。
【0033】本発明による半導体ダイオードは半導体基
板内に通常のMOSICの形成と同じプロセスで形成で
きるため、通常のIC回路と同時に形成でき、本発明に
よるダイオードを半導体回路に応じてpチャネルまたは
nチャネルで組み込んだ半導体装置をモノリシックに形
成できる。また、本発明によるMOS型ダイオードを個
別に作製して他の機能素子と共にハイブリッドICとし
て組み立てても本発明のダイオードの特性を発揮でき
る。
板内に通常のMOSICの形成と同じプロセスで形成で
きるため、通常のIC回路と同時に形成でき、本発明に
よるダイオードを半導体回路に応じてpチャネルまたは
nチャネルで組み込んだ半導体装置をモノリシックに形
成できる。また、本発明によるMOS型ダイオードを個
別に作製して他の機能素子と共にハイブリッドICとし
て組み立てても本発明のダイオードの特性を発揮でき
る。
【0034】
【発明の効果】本発明によれば、順方向の立上り電圧を
殆ど0にすることができ、しかも逆バイアスに対しては
リークの少ない逆耐圧特性を有するダイオードをうるこ
とができ、順方向に対して立上り電圧の電圧ロスがな
く、高い効率のダイオードがえられるという効果があ
る。
殆ど0にすることができ、しかも逆バイアスに対しては
リークの少ない逆耐圧特性を有するダイオードをうるこ
とができ、順方向に対して立上り電圧の電圧ロスがな
く、高い効率のダイオードがえられるという効果があ
る。
【0035】また、電源のバックアップ回路に用いるこ
とにより、通常の動作電源を下げて動作させることがで
き、また電池の寿命を大幅に延ばすことができる。
とにより、通常の動作電源を下げて動作させることがで
き、また電池の寿命を大幅に延ばすことができる。
【0036】さらに、本発明によれば立上がり電圧のロ
スがなくなるため、最近の電子機器の低電圧駆動のニー
ズに応えることができ、モノリシックやハイブリッドの
IC回路の一部として用いることにより新商品の開発分
野が広がり、低電圧駆動の電子機器が実現できる。
スがなくなるため、最近の電子機器の低電圧駆動のニー
ズに応えることができ、モノリシックやハイブリッドの
IC回路の一部として用いることにより新商品の開発分
野が広がり、低電圧駆動の電子機器が実現できる。
【図1】本発明の一実施例であるnチャネルMOS型ダ
イオードの例で、(a)がその半導体構造断面図、
(b)が等価回路図である。
イオードの例で、(a)がその半導体構造断面図、
(b)が等価回路図である。
【図2】本発明の他の実施例であるnチャネルMOS型
ダイオードの例で、(a)がその半導体構造断面図、
(b)が等価回路図である。
ダイオードの例で、(a)がその半導体構造断面図、
(b)が等価回路図である。
【図3】本発明のさらに他の実施例であるnチャネルM
OS型ダイオードの例で、(a)がその半導体構造断面
図、(b)が等価回路図である。
OS型ダイオードの例で、(a)がその半導体構造断面
図、(b)が等価回路図である。
【図4】本発明のさらに他の実施例であるpチャネルM
OS型ダイオードの半導体構造断面図である。
OS型ダイオードの半導体構造断面図である。
【図5】本発明のさらに他の実施例であるpチャネルM
OS型ダイオードの半導体構造断面図である。
OS型ダイオードの半導体構造断面図である。
【図6】本発明のさらに他の実施例であるpチャネルM
OS型ダイオードの半導体構造断面図である。
OS型ダイオードの半導体構造断面図である。
【図7】本発明のダイオードを使用した電源バックアッ
プ回路の一例で(a)が半導体構造断面図、(b)が等
価回路図である。
プ回路の一例で(a)が半導体構造断面図、(b)が等
価回路図である。
【図8】本発明のダイオードを使用した電源バックアッ
プ回路の他の例でpチャネルのMOS型ダイオードを使
用したときの等価回路図である。
プ回路の他の例でpチャネルのMOS型ダイオードを使
用したときの等価回路図である。
【図9】従来の電源バックアップ回路の回路図である。
【図10】従来のダイオードの半導体構造断面図であ
る。
る。
【図11】従来のMOSトランジスタを利用したダイオ
ード構成の一例を示す半導体構造断面図である。
ード構成の一例を示す半導体構造断面図である。
1 半導体基板
2 ソース領域
3 ドレイン領域
4 チャネル領域
5 ゲート絶縁膜
6 ゲート電極
7 ソース電極
8 ドレイン電極
16 通常電源
18 バックアップ電源
D4 MOS型ダイオード
D5 pn接合ダイオード
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−205946(JP,A)
特開 昭58−136376(JP,A)
実開 昭56−164322(JP,U)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/86
H01L 29/78
Claims (2)
- 【請求項1】 2個のダイオードが1チップ内に形成さ
れ、該2個のダイオードの一方の電極である陰極同士ま
たは陽極同士が接続されて負荷への端子とされ、該2個
のダイオードの他方の電極がそれぞれ通常電源用の端子
およびバックアップ電源用の端子とされた電源バックア
ップ用半導体装置であって、 前記2個のダイオードの少なくとも1つは、第1導電型
の半導体層に第2導電型のソース領域とドレイン領域が
チャネル領域を介して形成され、該チャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極がソース電極
またはドレイン電極の一方と接続されてダイオードの一
端子とされ、他のソース電極またはドレイン電極がダイ
オードの他方の端子とされると共に、前記第1導電型の
半導体層は前記ソース領域およびドレイン領域から独立
した電位とされうる構造のMOS型ダイオードからなる
電源バックアップ用半導体装置。 - 【請求項2】 前記2個のダイオードのうち前記通常電
源用の端子とされる側のダイオードが前記MOS型ダイ
オードからなり、前記バックアップ電源用の端子とされ
る側のダイオードがpn接合型のダイオードからなる請
求項1記載の電源バックアップ用半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13670492A JP3387940B2 (ja) | 1992-05-28 | 1992-05-28 | 電源バックアップ用半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13670492A JP3387940B2 (ja) | 1992-05-28 | 1992-05-28 | 電源バックアップ用半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05335598A JPH05335598A (ja) | 1993-12-17 |
JP3387940B2 true JP3387940B2 (ja) | 2003-03-17 |
Family
ID=15181535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13670492A Expired - Fee Related JP3387940B2 (ja) | 1992-05-28 | 1992-05-28 | 電源バックアップ用半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3387940B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5172654B2 (ja) * | 2008-12-27 | 2013-03-27 | 株式会社東芝 | 半導体装置 |
JP5479245B2 (ja) * | 2010-07-01 | 2014-04-23 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-05-28 JP JP13670492A patent/JP3387940B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05335598A (ja) | 1993-12-17 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |