JP2509596B2 - 中間電位生成回路 - Google Patents

中間電位生成回路

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路内に形成され、この装置
に印加される電源電圧からその中間の電位を生成する中
間電位生成回路に関する。
（従来の技術） 近年の半導体集積回路装置の大規模化に伴い、電流駆
動能力が大きくしかも消費電力の小さい中間電位生成回
路が要求されている。
そこで、第３図に示すような中間電位生成回路が考え
られている。これは、特願昭60−125670号明細書に記載
されているものである。
この第３図に示されている中間電位生成回路にあって
は、まず高抵抗素子R1、R2、Ｎチャンネル型MOSトラン
ジスタQ1、およびＰチャンネル型MOSトランジスタQ2に
よって２種類の中間電位を発生させ、この２種類の中間
電位を電源間に直列接続されたされた電流駆動能力の大
きいＮチャンネル型MOSトランジスタQ3およびＰチャン
ネル型MOSトランジスタQ4のゲートにそれぞれ供給し、
そしてトランジスタQ3とQ4の接続点から中間電位を得る
構成である。
ここで、Ｎチャンネル型MOSトランジスタQ1、Q3のし
きい値電圧をVtn1、Vtn3、Ｐチャンネル型MOSトランジ
スタQ2、Q4のしきい値電圧をVtp2、Vtp4とすると、電源
VDDからアース電源VSSに流れる貫通電流を防ぐために
は、 Vtn1＋|Vtp2|＜Vtn3＋|Vtp4| なる関係を満たすことが必要となる。しかしながら、製
造工程を増加することなく、前記のようなしきい値の関
係を達成することは困難である。
この問題を解決するために、第４図に示すような中間
電位生成回路が考えられている。これは、特願昭61−65
142号明細書に記載されているもので、この中間電位生
成回路にあっては、Ｎチャンネル型MOSトランジスタQ1
のバックゲートがトランジスタQ1とQ2との接続点に接続
されている。このようにすれば、基板バイアス効果によ
りトランジスタQ1のしきい値電圧が低下するため、製造
工程を増加することなく前述のようなしきい値関係を容
易に満たすことが可能となる。また、この図には高抵抗
素子R1、R2をＰチャンネル型MOSトランジスタQ5とＮチ
ャンネル型MOSトランジスタQ6で代用した場合が示され
ている。これは、トランジスタQ5、Q6の各チャネル長を
長く、チャネル幅を細くすることで達成できる。
このように、第３図および第４図に示したような構成
にすれば、電流駆動能力が高く、しかも消費電力の低い
中間電位生成回路が得られるが、その出力すなわち中間
電位は第５図に示すように電源VDDの変動に大きく影響
される。
第５図において、Vn1はトランジスタQ3のゲートに接
続される接続点n1の電位、Vn2はトランジスタQ4のゲー
トに接続される接続点n2の電位、Vn3はトランジスタQ1
とQ2との接続点n3の電位、そしてVoutはトランジスタQ3
とQ4との接続点の電位すなわち出力電位である。
この図から分かるように、電源VDDが３［Ｖ］から７
［Ｖ］に変化すると、電源VDDが３［Ｖ］の時に1.5
［Ｖ］に設定されていた出力電位Voutは、これに伴って
1.5［Ｖ］から3.5［Ｖ］にまで変化してしまう。
キャパシタ構造のメモリセルへのプレート電圧として
は、絶縁破壊を防ぐために中間電位が通常使用される
が、中間電位生成回路の出力が第５図のように電源VDD
の変動に大きく依存する場合には、この変動によりセル
データが破壊されることがある。これは、例えばノイズ
等によって電源VDDの電位が大きく減少した際に、キャ
パシタの記憶ノードとなるＮ型拡散層の電位もカップリ
ングによって減少し、これより前記Ｎ型拡散層とＰ型基
板とのPN接合が順バイアスされることによって発生され
るものである。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従
来の中間電位生成回路ではその出力電位が電源電位の変
動に大きく影響されてしまう点を改善し、電源電位の変
動に依存しない安定した出力特性が得られ、しかも低消
費電力で大電流駆動能力を有する中間電位生成回路を提
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明による中間電位生成回路にあっては、一端が
第１の電位供給源に接続されている負荷素子と、この負
荷素子の他端に一端およびゲートが接続されている第１
導電型の第１のトランジスタと、この第１のトランジス
タの他端に一端が接続され、ゲートと他端が接続されて
いる第２導電型の第２のトランジスタと、この第２のト
ランジスタの他端と第２の電位供給源間に接続されてい
る定電圧素子と、一端が前記第１の電位供給源に接続さ
れゲートが前記負荷素子と前記第１のトランジスタとの
接続点に接続され他端が出力端子に接続されている第１
導電型の第３のトランジスタと、前記出力端子と前記第
２の供給源間に接続されゲートが前記第２のトランジス
タと前記定電圧素子との接続点に接続されている第２導
電型の第４のトランジスタとを具備したものである。
（作用） 上記のような構成の中間電位生成回路にあっては、ま
ず負荷素子と、第１および第２のトランジスタと、定電
圧素子とによって電流駆動能力の小さい２種類の中間電
位が発生され、この２種類の中間電位が第１の電位供給
源と第２の供給源間に直列接続した電流駆動能力の大き
い第３および第４のトランジスタのゲートにそれぞれ供
給される。この場合、前記定電圧素子の作用によって、
前記第１または第２の電位供給源の電位が変動しても、
前記第３および第４のトランジスタの各ゲートにそれぞ
れ供給される電位の変動は押えられる。したがって、電
源の変動によらず安定した中間電位を生成することが可
能となる。
（実施例） 以下、図面を参照してこの発明の実施例をＮ型半導体
基板にＰ型ウェル領域が形成されている半導体構造を用
いた場合について説明する。
第１図はこの発明の一実施例に係る中間電位生成回路
を示すもので、電源VDDとアース電源VSS間には、それぞ
れ電流駆動能力の小さいＰチャンネル型MOSトランジス
タQ01、Ｎチャンネル型MOSトランジスタQ02、Ｐチャン
ネル型MOSトランジスタQ03、およびＮチャンネル型MOS
トランジスタQ04が直列接続されている。
前記Ｐチャンネル型MOSトランジスタQ01は、そのゲー
トにアース電源VSSが接続されて常にオン状態に設定さ
れると共に、そのチャネル長が長くチャネル幅が狭く設
定されているため、負荷として作用する。また、前記ト
ランジスタQ02のゲートには、このトランジスタQ02と前
記トランジスタQ01との接続点n1が接続され、このトラ
ンジスタQ02のバックゲートは、このトランジスタQ02と
前記トランジスタQ03との接続点n3に接続されている。
前記トランジスタQ03およびQ04の各ゲートは、これらの
トランジスタQ03とQ04との接続点n2に共通に接続されて
いる。したがって、前記トランジスタQ04はダイオード
と同様な働きをしてn2の電位を一定に保つ作用をする。
また、前記接続点n1には一端が電源VDDに接続された
Ｎチャンネル型MOSトランジスタQ05のゲートが接続さ
れ、前記接続点n2には前記トランジスタQ05の他端とア
ース電源VSS間に挿入されたＰチャンネル型MOSトランジ
スタQ06のゲートが接続されている。そして、前記トラ
ンジスタQ05とQ06との接続点の電位がこの中間電位生成
回路の出力電位Voutとなる。
このような構成の中間電位生成回路において、前記ト
ランジスタQ05、Q06のチャネル幅はそれぞれ前記トラン
ジスタQ01〜Q04のチャネル幅りも大きく設定して、トラ
ンジスタQ05、Q06が大きな電流駆動能力を有するように
する。
また、前記Ｎチャンネル型MOSトランジスタQ02のしき
い値電圧をVtn2、Ｐチャンネル型MOSトランジスタQ03の
しきい値電圧をVtp3、Ｎチャンネル型MOSトランジスタQ
05のしきい値電圧をVtn5、Ｐチャンネル型MOSトランジ
スタQ06のしきい値電圧をVtp6とすると、これらの各し
きい値電圧間には、 Vtn2＋|Vtp3|＜Vtn5＋|Vtp6| なる関係に設定されている。このような関係にしておけ
ば、トランジスタQ05とQ06が同時にオンすることがない
ので、電源VDDからアース電源VSSに流れる貫通電流を防
ぐことができ、低消費電力化が可能となる。
また前述したように、接続点n2の電位は電源VDDが変
動してもほぼ一定の値、すなわちトランジスタQ04のし
きい値電圧Vtn4にほぼ維持される。したがって、例えば
電源VDDの電位上昇に伴う接続点N1の電位上昇も押えら
れる。この結果、出力電位Voutは電源VDDの変動によら
ず第２図に示すような安定した値となる。
第２図に示されているのは、電源VDDが３［Ｖ］から
７［Ｖ］に変化した際の各接続点n1、n2、n3における電
位Vn1、Vn2、Vn3、および出力電位Voutの変化状態であ
る。このように、電源VDDが３［Ｖ］から７［Ｖ］に変
動しても、電源VDDが３［Ｖ］の時に1.5［Ｖ］に設定さ
れていた出力電位Voutは2.2［Ｖ］程度までしか増加せ
ず、従来の回路では130％以上増加していたものを50％
以下の増加に押えることができる。
したがって、このような構成の中間電位生成回路をメ
モリセルのプレート電圧供給用として使用すれば、前述
のようなメモリセルのデータ破壊を防止することができ
る。
尚、ここではトランジスタQ02のバックゲートをこの
トランジスタQ02とトランジスタQ03との接続点n3に接続
してトランジスタQ02のしきい値電圧を減少させるよう
にしたが、 Vtn2＋|Vtp3|＜Vtn5＋|Vtp6|なる関係を満たすことが肝
要であるので、このような基板バイアス効果を利用せず
に、トランジスタQ02、Q03、Q04、Q05の各チャネル領域
の不純物濃度の設定や、チャネル長の設定によって前記
のような関係を満たしても良い。
また、Ｐ型半導体基板にＮ型ウェル領域が形成される
構造を用いて、前記Ｐチャンネル型MOSトランジスタQ03
のバックゲートをトランジスタQ02とトランジスタQ03と
の接続点n3に接続しても、上記のようなしきい値関係を
満たすことが可能である。
また、この実施例ではトランジスタQ04を定電圧素子
として動作させたが、このトランジスタQ04の代わりにP
N接合ダイオードを使用することも可能である。
また、トランジスタQ01を例えばポリシリコン等から
成る抵抗素子に置換することも可能である。
［発明の効果］ 以上のようにこの発明によれば、電源の変動に依存し
ない安定した出力電位が得られる中間電位生成回路が提
供できるようになる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る中間電位生成回路を
説明する回路構成図、第２図は上記中間電位生成回路の
出力電位の変化状態を示す図、第３図および第４図はそ
れぞれ従来の中間電位生成回路を説明する回路構成図、
第５図は従来の中間電位生成回路の出力電位の変化状態
を示す図である。 Q01,Q03,Q06…Ｐチャンネル型MOSトランジスタ、Q02,Q0
4,Q05…Ｎチャンネル型MOSトランジスタ。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】一端が電源電位供給端子に接続されている
    負荷と、 前記負荷の他端に一端およびゲートが接続されている第
    １導電型の第１のトランジスタと、 前記第１のトランジスタの他端に一端が接続され、ゲー
    トおよび他端が相互接続されている第２導電型の第２の
    トランジスタと、 前記第２のトランジスタの他端と基準電位供給端子間に
    接続され、ダイオード動作によってその両端間に一定の
    電圧降下を生じさせる定電圧素子と、 一端が前記電源電位供給端子に接続され、ゲートが前記
    負荷と前記第１のトランジスタとの接続点に接続され、
    他端が出力端子に接続されている第１導電型の第３のト
    ランジスタと、 前記出力端子と前記基準電位供給端子間に接続され、ゲ
    ートが前記第２のトランジスタと前記定電圧素子との接
    続点に接続されている第２導電型の第４のトランジスタ
    とを具備し、 前記定電圧素子のダイオード動作によって、前記第４の
    トランジスタのゲート電位が前記電源電位供給端子の電
    位変動によらずに実質的に一定電位に維持されるように
    構成されていることを特徴とする中間電位生成回路。
  2. 【請求項２】前記第１および第２のトランジスタのしき
    い値電圧の絶対値の和は、前記第３および第４のトラン
    ジスタのしきい値電圧の絶対値の和よりも小さいことを
    特徴とする特許請求の範囲第１項記載の中間電位生成回
    路。
  3. 【請求項３】前記第１のトランジスタのバックゲート
    は、この第１のトランジスタと前記第２のトランジスタ
    との接続点に接続されていることを特徴とする特許請求
    の範囲第１項記載の中間電位生成回路。
  4. 【請求項４】前記定電圧素子は、一端およびゲートが前
    記第２のトランジスタの他端に接続され、他端が前記基
    準電位供給端子に接続されたＮチャネル型MOSトランジ
    スタによって構成されていることを特徴とする特許請求
    の範囲第１項記載の中間電位生成回路。
  5. 【請求項５】前記定電圧素子は、PN接合ダイオードによ
    って構成されていることを特徴とする特許請求の範囲第
    １項記載の中間電位生成回路。
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