JP3550197B2 - 半導体メモリ装置の電圧昇圧回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000005086 pumping Methods 0.000 claims description 89
- 238000009792 diffusion process Methods 0.000 claims description 37
- 230000010355 oscillation Effects 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、半導体メモリ装置に備えられ、システムから供給される電源電圧VCCを所望のレベルに昇圧させた昇圧電圧VPPとして出力する電圧昇圧回路〔“昇圧回路”“昇圧電圧発生回路”“VPP発生回路”“ブートストラップ(BOOTSTRAP )回路”等とも呼ばれる〕に関する。
【0002】
【従来の技術】
ダイナミックRAM等の半導体メモリ装置におけるデータの伝達は有効な電圧の移送と言える。一般的に、CMOS構成の半導体メモリ装置において、MOSトランジスタのチャネル領域を通じて伝送される過程で、MOSトランジスタのしきい値ほどの電圧降下が必然的に起こり得る。したがって、その電圧降下により電圧は影響を受け損失が発生し得るので、データ読出/書込の誤動作に対する無視できない要因となる。そこで、その解決策として電圧のレベルを予め引き上げる方法が提示され、そのための電圧昇圧回路が使用され始めている。
【0003】
このような電圧昇圧回路の従来例として、本願出願人により1991年11月7日付で出願された韓国特許出願第91−19740号『電圧昇圧回路』、『1992 Symposium on VLSI Circuits Digest of Technical Papers』第64〜65頁の論文『A 35ns 64Mb DRAM Using On−Chip Boosted Power Supply』、米国特許第4,704,706号等に開示された技術がある。
【0004】
図5に、この分野ではすでによく知られた上記のような電圧昇圧回路の要部を概略的に示す。この回路は、発振回路(図示略)の出力信号φOSCを受ける入力ノード2と、この入力ノード2に各一方の電極が接続されるポンピングキャパシタ4、6と、ポンピングキャパシタ4、6の各他方の電極にそれぞれ接続されるポンピングノード8、10と、これらポンピングノード8、10にそれぞれ各ゲート及びドレイン端子が接続され、昇圧電圧VPPを出力するための伝送手段である伝送トランジスタ12と、を備えている。尚、図示を省略しているが、ポンピングノード8、10を電源電圧VCCレベルにプリチャージするプリチャージ回路も一般的に設けられる。
【0005】
この図5の回路は、通常、チャージポンプ(charge pump)として知られている構成である。その動作を次に説明する。
【0006】
メモリ装置のパワーアップ(電源ON)に際して、あるいはアクティブサイクルで内部回路の動作により昇圧電圧VPPが正常レベルより低下する場合、発振回路が動作する。この発振回路の発振動作により発振信号φOSCが入力ノード2に入力されると、ポンピングキャパシタ4、6がポンピング動作してポンピングノード8、10を2VCC程度のレベルに昇圧する。そして、ポンピングノード10にチャージされた電圧が、伝送トランジスタ12のチャネルを通じて昇圧電圧VPPとして出力される。尚、プリチャージ回路により、ポンピングノード8、10は初期に電源電圧VCCレベルにプリチャージされる。
【0007】
このような電圧昇圧回路は、電源電圧VCCを電圧源として使用する発振回路により駆動し、最終的に2VCC−VT(VTは伝送トランジスタ12のしきい電圧)レベルの昇圧電圧VPPを発生する。
【0008】
ところで、最近の一般的な半導体メモリ装置はCMOS工程によって製造されるので、図5の電圧昇圧回路もCMOS工程で形成される。すなわち、伝送トランジスタ12もCMOS工程によるNMOSトランジスタで形成される。したがって、MOSトランジスタのデバイス特性上、ソース端子、ドレイン端子にかかる電圧のレベルが上昇するほどボディー効果(body effect)が大きくなることは、この分野でよく知られている。これは、半導体メモリ装置の超高集積化による素子サイズ及び素子間隔の縮小を考えると、一層、影響を増すであろうことは容易に理解できる。つまり、従来の電圧昇圧回路には、MOSトランジスタとされる伝送トランジスタのデバイス特性により昇圧効率が低下するという改善点が存在している。
【0009】
【発明が解決しようとする課題】
したがって本発明の目的は、昇圧効率の向上した電圧昇圧回路を提供することにある。また、本発明の他の目的は、より高速で昇圧電圧を出力し得る電圧昇圧回路を提供することにある。さらに、本発明のまた他の目的は、昇圧レベルが増加してもボディー効果に影響されず、昇圧効率の向上した電圧昇圧回路を提供することにある。加えて、本発明の更なる目的は、伝送手段のデバイス特性により昇圧効率の向上した電圧昇圧回路を提供することにある。
【0010】
【課題を解決するための手段】
このような目的を達成するために本発明は、伝送手段としてPN接合ダイオードを用いて昇圧電圧を出力することをその要旨とする。そのPN接合ダイオードとしては、CMOS工程で3重ウェル(tripple−well)構造を形成してバイポーラトランジスタを構成し、このトランジスタをダイオードとして動作させるものとするのが最適である。
【0011】
3重ウェル構造で形成するトランジスタは、具体的には、第1導電形の基板に形成した第2導電形の第1ウェルと、第1ウェル内に形成した第1導電形の第2ウェルと、第1ウェルに形成されてポンピングキャパシタと接続される第2導電形の第1拡散領域と、第2ウェルに形成されてポンピングキャパシタと接続される第1導電形の第2拡散領域と、第2ウェルに形成され昇圧電圧を出力する第2導電形の第3拡散領域と、からなる構造とすると、簡単にCMOS工程に組み込めるのでよい。
【0012】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ部分にはできるだけ同じ符号を付している。
【0013】
図1は、電圧昇圧回路の一例を概略的に示した等価回路図である。同図に示すように、ポンピングにより発生される昇圧電圧VPPを伝送出力する伝送手段として、ダイオード接続したバイポーラトランジスタ26を用いている。よく知られているように、ユニポーラ素子が電圧制御素子であるのに対し、バイポーラ素子は電流制御素子としての特性をもつので、スイッチング速度の向上、そして駆動力の大きさという点で利点がある。したがって、この例のようにPN接合ダイオードを形成するバイポーラトランジスタ26を用いることで、昇圧効率向上、所定の昇圧レベルへの昇圧動作の高速化、そしてボディー効果の防止等の高度のデバイス特性が得られる。これについて以下説明する。
【0014】
図2に、図1の回路を基板に集積した場合の一例を断面図で示す。同図に示すのは、バイポーラトランジスタ26をCMOS工程による3重ウェル構造で実施したものである。したがって、全体的にはBiCMOS工程ともいえる。その製造工程を簡単に説明すると次の通りである。尚、図2のような構造を形成するにあたっては通常の一般的な各種製造方法で容易に実施でき、それらはよく知られた技術なので、そのマスク工程や拡散工程等の詳細な説明は省略する。
【0015】
基板(substrate )には第1導電形としてP形基板28を使用し、このP形基板28にまず、第2導電形の、すなわちN形ウェル30を形成する。そして、このN形ウェル30内のほぼ中央部位にP形ウェル32を形成する。さらに、N形ウェル30のうちP形ウェル32が形成されない部分にN+ 不純物を注入してN+ 拡散領域38を形成し、また、P形ウェル32にP+ 不純物及びN+ 不純物をそれぞれ注入してP+ 拡散領域40及びN+ 拡散領域42を形成する。このようにしてバイポーラトランジスタ26が構成される。
【0016】
加えてこの例では、P形基板28にN+ 不純物の注入でN+ 拡散領域34とN+ 拡散領域36を形成し、そしてこれらの上部にゲート層35を形成することで、MOS形のポンピングキャパシタ22が形成されている。
【0017】
次に、上記構造における各接続関係を説明する。N+ 拡散領域34とN+ 拡散領域36は信号φOSCを受ける入力ノード20に接続される。この入力ノード20に入力れる信号に対応して上部に形成されたゲート層35でポンピングが行われ、したがってゲート層35に接続されたポンピングノード24にはポンピングで昇圧された電圧が印加される。ポンピングノード24は、N形ウェル30のN+ 拡散領域38とP形ウェル32のP+ 拡散領域40に共通に接続される。そして、P形ウェル32のN+ 拡散領域42から昇圧電圧VPPが出力される。
【0018】
このような接続関係において、PN接合ダイオードは、N+ 拡散領域42とP形ウェル32を通じて形成されることは容易に分かる。このとき、このPN接合ダイオードを介して昇圧電圧VPPを出力するためには、ポンピングノード24とP形基板28を絶縁(isolation )しておく必要がある。すなわち、絶縁しておかなければ、ポンピングノード24にチャージされるポンピング電圧がP形基板28を通じて放電されてしまうためである。したがって、これを防止するためにNPNバイポーラトランジスタの構造としてPN接合ダイオードを拡散抵抗としてのN形ウェル30内に形成している。これにより放電現象が防止されることは、この分野で通常の知識を有する者であれば容易に理解できるであろう。
【0019】
続いて、ポンピングノード24がN形ウェル30のN+ 拡散領域38とP形ウェル32のP+ 拡散領域40に共通に接続される理由について説明する。つまり、ダイオード接続としたバイポーラトランジスタ26を用いる利点について説明しておく。
【0020】
ポンピングノード24によりN+ 拡散領域38を通じてN形ウェル30にポンピング電圧が供給されない場合、すなわちポンピングノード24によりP+ 拡散領域40のみにポンピング電圧が印加される場合、P−N順方向バイアスが発生してP形ウェル32にかかる高電圧がN形ウェル30へ流れることになる。すると、そのためにP形ウェル32のN+ 拡散領域42を所定のレベルに昇圧することができなくなる。これを防止するためには、N形ウェル30に相応の高電圧を供給しておけばよい。そこで、単純にポンピングノード24とN+ 拡散領域38を接続して同じ電圧を加えれば簡単である。したがって、その結果を全体的にみるとダイオード接続としたNPNバイポーラトランジスタ26の形態となる。さらにこのとき、P形基板28は、P−N順方向バイアスのような問題を防止するために接地電圧GND(又は基板電圧VBB)としておく。
【0021】
以上のような3重ウェル構造を用いたバイポーラトランジスタ26を形成すると、昇圧電圧VPPの発生に際して電流変化を抑えられ、所望の高レベルへ昇圧して昇圧電圧VPPを発生するためにかかる時間を最小化することが可能になる。つまり、昇圧効率性を高めることができるので、電圧昇圧回路の動作特性が向上する。
【0022】
このようなバイポーラトランジスタを用いて電圧昇圧回路を構成する場合には、実際には次にあげる図3の例のような構成とするのが安定性等の面で好ましい。
【0023】
図3に示す電圧昇圧回路は、チャージポンプ(charge pump)回路の構成をもている。すなわち、発振回路(図示略)の出力信号φOSCを受け、そのトリガされる信号φOSCの1周期の間の論理変化に従って2回のポンピングを行うようにした実施例である。
【0024】
具体的には、発振回路から出力される発振信号φOSCを受ける入力ノード44と、入力ノード44に入力端子が接続された第1インバータ46と、第1インバータ46の出力端子に一方の電極、第1ポンピングノード50に他方の電極が接続され、第1インバータ46の出力信号に応答して第1ポンピングノード50をポンピングする第1ポンピングキャパシタ48と、第1ポンピングノード50にベースとコレクタが共通に接続され、昇圧電圧VPPを出力する昇圧ノード72にエミッタが接続された第1バイポーラトランジスタ54と、から1つの昇圧ブロックが構成される。さらに、入力ノード44に入力端子が接続された第2インバータ60と、第2インバータ60の出力端子に入力端子が接続された第3インバータ62と、第3インバータ62の出力端子に一方の電極、第2ポンピングノード66に他方の電極が接続され、第3インバータ62の出力信号に応答して第2ポンピングノード66をポンピングする第2ポンピングキャパシタ64と、第2ポンピングノード66にベースとコレクタが共通に接続され、昇圧ノード72にエミッタが接続された第2バイポーラトランジスタ70と、からもう1つの昇圧ブロックが構成されている。そして、プリチャージ回路として、ゲートに電源電圧VCCを受けるダイオード形とされ、第1ポンピングノード50をVCC−Vtnレベルにプリチャージする第1プリチャージトランジスタ52と、第2ポンピングノード66にゲートが接続されて第2ポンピングノード66のポンピング時に第1ポンピングノード50を電源電圧VCCレベルにプリチャージする第2プリチャージトランジスタ56と、ゲートに電源電圧VCCを受けるダイオード形とされ、第2ポンピングノード66をVCC−Vtnレベルにプリチャージする第3プリチャージトランジスタ68と、第1ポンピングノード50にゲートが接続されて第1ポンピングノード50のポンピング時に第2ポンピングノード66を電源電圧VCCレベルにプリチャージする第4プリチャージトランジスタ58と、を備えている。トランジスタ52、56、58、68はNMOSFETである。
【0025】
このように、二重ポンピング動作に対応させて、2つのポンピングノード50、66に対し図2のようなバイポーラトランジスタ54、70をそれぞれ伝送トランジスタとして接続する。
【0026】
この回路の動作特性について説明する。パワーオン後のメモリ装置のエネーブル前、あるいは昇圧電圧VPPが所定のレベルに維持されていて電圧昇圧回路がディスエーブル状態にあるときには、第1、第3プリチャージトランジスタ52、68のプリチャージにより、第1、第2ポンピングノード50、66はVCC−Vtnレベルにプリチャージされる(Vtnはプリチャージトランジスタ52、68のしきい電圧)。このプリチャージ後に、メモリ装置がエネーブルされ、あるいは昇圧電圧VPPが所定のレベル以下に降下したとき、電圧昇圧回路はエネーブルされる。
【0027】
すなわちまず、発振回路の発振動作により、発振信号φOSCが一定周期の矩形波として入力ノード44に入力される。
【0028】
そのときの第1過程として、発振信号φOSCが論理“ロウ”から論理“ハイ”に遷移して入力ノード44に入力される場合を説明する。このとき、第1インバータ46は論理“ロウ”の信号を出力し、第1ポンピングキャパシタ48による昇圧動作は行われず、したがって第1ポンピングノード50はプリチャージレベルをそのまま維持する。一方、第2インバータ60は論理“ロウ”の信号を、そして第3インバータ62は論理“ハイ”の信号を出力する。これにより、第2ポンピングキャパシタ64が昇圧動作を行い、第2ポンピングノード66をプリチャージレベルのVCC−Vtnからその2倍程度まで昇圧する。この昇圧されたポンピング電圧は、第2バイポーラトランジスタ70を通じて昇圧ノード72に伝送され、昇圧電圧VPPとして出力される。
【0029】
ここで、第2バイポーラトランジスタ70は図2のように形成された素子であるので、第2ポンピングノード66と昇圧ノード72が第2バイポーラトランジスタ70を介して電荷分配を行う際には上述したようなデバイス特性が発揮され、バイポーラ素子特有の高速伝送が遂行されて第2ポンピングノード66にチャージされた高電圧が高速で昇圧ノード72に伝送される。そして、昇圧ノード72が高電圧となっても、図2を参照すると分かるようにボディー効果が発生しない。より詳細に説明しておくと、図3に示す第1、第2バイポーラトランジスタ54、70のエミッタが図2に示すN+ 拡散領域42、ベースがP+ 拡散領域40、コレクタがN+ 拡散領域38となる。したがって、昇圧ノード72が高電圧となってもボディー効果の発生が防止されることは容易に理解できる。
【0030】
この第1過程で、第2ポンピングノード66の2(VCC−Vtn)レベルのポンピング電圧により、第2プリチャージトランジスタ56のチャネルが完全(full)に導通し、第1ポンピングノード50がVCCレベルにプリチャージされる。
【0031】
続く第2過程として、発振信号φOSCが論理“ハイ”から論理“ロウ”に遷移して入力ノード44に入力される場合を説明する。このとき、第1インバータ46は論理“ハイ”の信号を出力することになる。そして、第1ポンピングキャパシタ48が第1ポンピングノード50を、第1過程によるプリチャージレベルのVCCから2VCCレベルに昇圧する。この昇圧された第1ポンピングノード50のポンピング電圧が第1バイポーラトランジスタ54を通じて昇圧ノード72に伝送され、第1過程より更に昇圧された昇圧電圧VPPが出力される。一方、第2インバータ60は論理“ハイ”の信号を、そして第3インバータ62は論理“ロウ”の信号を出力する。これにより、第2ポンピングキャパシタ64による第2ポンピングノード66の昇圧動作は行われない。このときには、第1ポンピングノード50の2VCCレベルのポンピング電圧により、第4プリチャージトランジスタ58のチャネルが完全に導通し、第2ポンピングノード66はVCCレベルにプリチャージされる。それにより、次の昇圧動作での効率性を向上させている。
【0032】
ここで、第1バイポーラトランジスタ54も図2のように形成された素子であるので、第1ポンピングノード50と昇圧ノード72が第1バイポーラトランジスタ54を介して電荷分配を行う際にも上述したようなデバイス特性が発揮され、バイポーラ素子特有の高速伝送が遂行されて第1ポンピングノード50にチャージされた高電圧が高速で昇圧ノード72に伝送される。そして、第1過程と同様、昇圧ノード72の高電圧によるボディー効果は防止される。
【0033】
その後、発振信号φOSCが更に論理“ロウ”から論理“ハイ”に遷移して入力ノード44に入力され、第1過程が繰り返されるが、これから先は、ポンピングノード50、66のプリチャージレベルはVCCレベルとなり、このレベルからの昇圧動作となるので効率性がよい。以上のような一連の過程が反復されて所定レベルの昇圧電圧VPPが発生される。
【0034】
図4に、図3の回路における昇圧電圧VPP発生過程を、電圧−時間関係で示したグラフを示す。同図より分かるように、図3の電圧昇圧回路では、昇圧電圧VPPを所定のレベル(2VCC程度のレベル)まで上昇させるセットアップタイム(set−up time)が、従来技術に比べかなり短くなっている。
【0035】
上記の各実施例は、本発明の技術的思想に立脚して実現した最適の例を示したものであるが、当然ながら、本発明の要部さえおさえてあれば、その他の構成については上記の他にも各種実施形態が存在することはこの分野で通常の知識をもつ者であれば容易に理解できよう。
【0036】
【発明の効果】
以上述べてきたように本発明による電圧昇圧回路は、伝送手段としてPN接合ダイオード、特にダイオード接続としたバイポーラトランジスタを用いたことにより、ボディー効果を抑えられ、高速で効率よく昇圧電圧を出力できるという利点がある。したがって、電源の安定性が格段に向上し、半導体メモリ装置の動作安定性、信頼性の向上に大きく寄与するものである。
【図面の簡単な説明】
【図1】本発明による電圧昇圧回路の一実施例を示す回路図。
【図2】図1に示した回路を基板に集積した場合の例を示す要部断面図。
【図3】本発明による電圧昇圧回路の他の実施例を示す回路図。
【図4】図3の回路における昇圧電圧発生状態を、電圧を縦軸、時間を横軸にとって従来例と比較して示したグラフ。
【図5】従来技術による電圧昇圧回路の要部を示す回路図。
【符号の説明】
26、54、70 バイポーラトランジスタ
28 P形基板
30 N形ウェル
32 P形ウェル
38 N+ 拡散領域
40 P+ 拡散領域
42 N+ 拡散領域
Claims (4)
- 第1導電形の基板に第2導電形の不純物拡散領域を形成してなるMOS形のポンピングキャパシタをもつ半導体メモリ装置の電圧昇圧回路において、
基板に形成した第2導電形の第1ウェルと、第1ウェル内に形成した第1導電形の第2ウェルと、第1ウェルに形成されてポンピングキャパシタと接続される第2導電形の第1拡散領域と、第2ウェルに形成されてポンピングキャパシタと接続される第1導電形の第2拡散領域と、第2ウェルに形成されて昇圧電圧を出力する第2導電形の第3拡散領域と、から構成されるバイポーラトランジスタを備えたことを特徴とする電圧昇圧回路。 - 第1導電形がP形で、第2導電形がN形である請求項1記載の電圧昇圧回路。
- 一定周期の矩形波とされた発振信号に応じて動作するチャージポンプ型の電圧昇圧回路であって、
発振信号を受けて反転させる第1インバータと、第1インバータに一方の電極、第1ポンピングノードに他方の電極が接続され、第1インバータの出力に応答して第1ポンピングノードをポンピングする第1ポンピングキャパシタと、第1ポンピングノードにベースとコレクタが共通に接続され、昇圧電圧を出力する昇圧ノードにエミッタが接続された第1バイポーラトランジスタと、発振信号を受けて反転させる第2インバータと、第2インバータの出力を反転させる第3インバータと、第3インバータに一方の電極、第2ポンピングノードに他方の電極が接続され、第3インバータの出力に応答して第2ポンピングノードをポンピングする第2ポンピングキャパシタと、第2ポンピングノードにベースとコレクタが共通に接続され、昇圧ノードにエミッタが接続された第2バイポーラトランジスタと、第1ポンピングノードをプリチャージするダイオード形の第1プリチャージトランジスタと、第2ポンピングノードにゲートが接続されて第2ポンピングノードのポンピング時に第1ポンピングノードをプリチャージする第2プリチャージトランジスタと、第2ポンピングノードをプリチャージするダイオード形の第3プリチャージトランジスタと、第1ポンピングノードにゲートが接続されて第1ポンピングノードのポンピング時に第2ポンピングノードをプリチャージする第4プリチャージトランジスタと、を備えてなることを特徴とする電圧昇圧回路。 - 発振信号によるポンピングで昇圧した電圧を発生し、これを伝送手段を介して昇圧ノードへ伝送し昇圧電圧として出力するようになった電圧昇圧回路において、
伝送手段として、P形基板に形成したN形ウェルと、このN形ウェル内に形成したP形ウェルと、前記N形ウェルに形成したコレクタ端子としてのN形拡散領域と、前記P形ウェルに形成したエミッタ端子としてのN形拡散領域と、前記P形ウェルに形成したベース端子としてのP形拡散領域と、から構成され、そのコレクタ端子とベース端子を電気的に接続してダイオード接続としたバイポーラトランジスタかなるPN接合ダイオードを用いたことを特徴とする電圧昇圧回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930024483A KR0157334B1 (ko) | 1993-11-17 | 1993-11-17 | 반도체 메모리 장치의 전압 승압회로 |
KR1993P24483 | 1993-11-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07183471A JPH07183471A (ja) | 1995-07-21 |
JP3550197B2 true JP3550197B2 (ja) | 2004-08-04 |
Family
ID=19368290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28175594A Expired - Fee Related JP3550197B2 (ja) | 1993-11-17 | 1994-11-16 | 半導体メモリ装置の電圧昇圧回路 |
Country Status (8)
Country | Link |
---|---|
US (2) | US5521871A (ja) |
EP (1) | EP0653760B1 (ja) |
JP (1) | JP3550197B2 (ja) |
KR (1) | KR0157334B1 (ja) |
CN (1) | CN1107955C (ja) |
DE (1) | DE69427066T2 (ja) |
RU (1) | RU2138085C1 (ja) |
TW (1) | TW247969B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3102833B2 (ja) * | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
KR0145615B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 박막 트랜지스터 액정 표시장치의 구동장치 |
US5698877A (en) * | 1995-10-31 | 1997-12-16 | Gonzalez; Fernando | Charge-pumping to increase electron collection efficiency |
GB2308513B (en) * | 1995-12-20 | 2000-11-22 | Hyundai Electronics Ind | Negative voltage drive circuit |
US5703827A (en) * | 1996-02-29 | 1997-12-30 | Monolithic System Technology, Inc. | Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array |
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JPH1145574A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体記憶装置 |
US6188265B1 (en) * | 1997-12-12 | 2001-02-13 | Scenix Semiconduction, Inc. | High-voltage NMOS switch |
KR100279296B1 (ko) * | 1998-06-09 | 2001-01-15 | 윤종용 | 승압 전압 발생 회로 |
US6977420B2 (en) * | 1998-09-30 | 2005-12-20 | National Semiconductor Corporation | ESD protection circuit utilizing floating lateral clamp diodes |
US6380571B1 (en) | 1998-10-14 | 2002-04-30 | National Semiconductor Corporation | CMOS compatible pixel cell that utilizes a gated diode to reset the cell |
US6078211A (en) * | 1998-10-14 | 2000-06-20 | National Semiconductor Corporation | Substrate biasing circuit that utilizes a gated diode to set the bias on the substrate |
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DE19924568B4 (de) * | 1999-05-28 | 2014-05-22 | Qimonda Ag | Ladungspumpe |
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US6356137B1 (en) * | 2000-06-26 | 2002-03-12 | Fairchild Semiconductor Corporation | Voltage boost circuit with low power supply voltage |
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US8035626B2 (en) | 2002-11-29 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Current driving circuit and display device using the current driving circuit |
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JP4883780B2 (ja) * | 2006-11-14 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | チャージポンプ回路 |
KR100850272B1 (ko) * | 2007-01-25 | 2008-08-04 | 삼성전자주식회사 | 반도체 메모리 장치의 전압 발생회로 및 사용 전압공급방법 |
US7859301B2 (en) * | 2007-04-30 | 2010-12-28 | Altera Corporation | Power regulator circuitry for programmable logic device memory elements |
JP4985208B2 (ja) * | 2007-08-10 | 2012-07-25 | 株式会社デンソー | 倍電圧整流回路 |
JP5467454B2 (ja) * | 2009-09-01 | 2014-04-09 | Nltテクノロジー株式会社 | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 |
US9281682B2 (en) * | 2013-03-12 | 2016-03-08 | Micron Technology, Inc. | Apparatuses and method for over-voltage event protection |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6085493A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | ブ−トストラツプ回路 |
JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
JP2580226B2 (ja) * | 1988-02-16 | 1997-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
JP2503596B2 (ja) * | 1988-07-14 | 1996-06-05 | 日本電気株式会社 | 半導体装置 |
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US4996453A (en) * | 1989-07-28 | 1991-02-26 | Dallas Semiconductor | Power down circuit for low-power circuit with dual supply voltages |
EP0439899A3 (en) * | 1990-01-25 | 1991-11-06 | Precision Monolithics Inc. | Complementary bipolar transistors compatible with cmos process |
IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
DE4237589C2 (de) * | 1991-11-07 | 1999-10-28 | Samsung Electronics Co Ltd | Spannungspumpschaltung |
JP2771729B2 (ja) * | 1992-04-16 | 1998-07-02 | 三菱電機株式会社 | チャージポンプ回路 |
KR950006067Y1 (ko) * | 1992-10-08 | 1995-07-27 | 문정환 | 반도체 메모리 장치 |
KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
-
1993
- 1993-11-17 KR KR1019930024483A patent/KR0157334B1/ko not_active IP Right Cessation
-
1994
- 1994-11-16 JP JP28175594A patent/JP3550197B2/ja not_active Expired - Fee Related
- 1994-11-16 RU RU94045859A patent/RU2138085C1/ru not_active IP Right Cessation
- 1994-11-17 CN CN94118947A patent/CN1107955C/zh not_active Expired - Fee Related
- 1994-11-17 EP EP94118160A patent/EP0653760B1/en not_active Expired - Lifetime
- 1994-11-17 US US08/342,050 patent/US5521871A/en not_active Expired - Lifetime
- 1994-11-17 DE DE69427066T patent/DE69427066T2/de not_active Expired - Fee Related
- 1994-11-22 TW TW083110841A patent/TW247969B/zh active
-
1995
- 1995-09-15 US US08/526,499 patent/US5610549A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW247969B (ja) | 1995-05-21 |
RU94045859A (ru) | 1996-09-27 |
KR950015769A (ko) | 1995-06-17 |
EP0653760A3 (en) | 1995-11-22 |
CN1122943A (zh) | 1996-05-22 |
DE69427066T2 (de) | 2001-10-11 |
US5521871A (en) | 1996-05-28 |
DE69427066D1 (de) | 2001-05-17 |
JPH07183471A (ja) | 1995-07-21 |
RU2138085C1 (ru) | 1999-09-20 |
CN1107955C (zh) | 2003-05-07 |
US5610549A (en) | 1997-03-11 |
EP0653760B1 (en) | 2001-04-11 |
EP0653760A2 (en) | 1995-05-17 |
KR0157334B1 (ko) | 1998-10-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |