JP4984759B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4984759B2 JP4984759B2 JP2006240340A JP2006240340A JP4984759B2 JP 4984759 B2 JP4984759 B2 JP 4984759B2 JP 2006240340 A JP2006240340 A JP 2006240340A JP 2006240340 A JP2006240340 A JP 2006240340A JP 4984759 B2 JP4984759 B2 JP 4984759B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- circuit
- signal
- line
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 230000004913 activation Effects 0.000 claims description 12
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000012935 Averaging Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
デコーダ群P0の0番デコーダ線の信号60、デコーダ群P1の0番デコーダ線の信号61、及び、デコーダ群P2の0番デコーダ線の信号63が、時刻t1から論理レベルがグランドレベルからHレベルに変化し、時刻t2に論理レベルがHレベルからグランドレベルに変化する、パルス信号であることを示す。その結果、ワードドライバ回路が、0番ワード線65に、時刻t1から論理レベルがグランドレベルからHレベルに変化し、時刻t2に論理レベルがHレベルからグランドレベルに変化するパルス信号を、発生することを示す。
以下に本発明の特徴を付記する。
(付記1)
メモリセルと、
前記メモリセルに接続するワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワードドライバ回路を選択するためのデコード信号を出力する複数のデコーダ回路からなるデコーダ回路群と、
前記デコーダ回路と前記ワードドライバ回路を接続するデコーダ線と、
前記デコーダ線を前記デコーダ回路と非導通電状態にするとともに、前記デコーダ回路群に属する前記デコーダ回路に接続する前記デコーダ線同士をイコライズするイコライズ回路と、を備えることを特徴とする半導体記憶装置。
(付記2)
メモリセルと、
前記メモリセルに接続するワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワードドライバ回路を選択するための第1デコード信号を出力する複数の第1デコーダ回路からなる第1デコーダ回路群と、
前記ワードドライバ回路を選択するための第2デコード信号を出力する複数の第2デコーダ回路からなる第2デコーダ回路群と、
前記第1デコーダ回路と前記ワードドライバ回路を接続する第1デコーダ線と、
前記第2デコーダ回路と前記ワードドライバ回路を接続する第2デコーダ線と、
前記第2デコーダ線を前記第2デコーダ回路と非導通電状態にするとともに、前記第2デコーダ回路群に属する前記第2デコーダ回路に接続する前記第2デコーダ線同士をイコライズするイコライズ回路と、を備えることを特徴とする半導体記憶装置。
(付記3)
前記第1デコード信号はパルス信号であることを特徴とする付記2に記載した半導体装置。
(付記4)
前記第1デコード信号が前記ワードドライバ回路に出力された後に、前記イコライズ回路が動作して、前記第2デコーダ線のイコライズがされることを特徴とする付記3に記載した半導体記憶装置。
(付記5)
接地電位を有する接地電位電源と、
高電位を有する高電位電源と、を備え、
前記第1デコード信号は、L論理状態の時は、前記接地電位であり、H論理状態の時は前記高電位あり、
前記第2デコード信号は、L論理状態の時は、前記接地電位又は前記高電位を前記第2デコーダ線の個数で除した電位であり、H論理状態の時は、前記高電位であることを特徴とする付記4に記載した半導体記憶装置。
(付記6)
前記第1デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第1デコーダ回路の内の一つから前記第1デコーダ線に前記第1デコード信号を出力し、
前記第2デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第2デコーダ回路の内の一つから前記第2デコーダ線に前記第2デコード信号を出力することを特徴とする付記5に記載した半導体記憶装置。
(付記7)
前記ワードドライバ回路は、ワード線を活性化する活性化信号を出力する活性化信号出力部を備え、
前記活性化信号出力部は、前記第1デコーダ線と、前記第2デコーダ線とが接続され、
同時に、前記第1デコード信号と、前記第2デコード信号とがH論理状態の時に、前記ワード線を活性化する活性化信号を出力することを特徴とする付記6に記載した半導体記憶装置。
(付記8)
前記第1デコーダ群、前記第2デコーダ群、及び、前記イコライズ回路に制御信号を出力するコントロール回路を備え、
前記コントロール回路は外部からのクロック信号に応じて前記制御信号を出力し、
前記第1デコーダ回路は前記制御信号に応じて前記第1デコード信号を出力し、
前記第2デコーダ回路は前記制御信号に応じて前記第2デコード信号を出力し、
前記イコライズ回路は前記制御信号に応じて前記第2デコーダ線を前記第2デコーダ回路と非導通電状態にするとともに、前記第2デコーダ回路群に属する前記第2デコーダ回路に接続する前記第2デコーダ線同士をイコライズする付記2に記載した半導体記憶装置。
(付記9)
前記セルアレイから読み出されたデータを外部に出力する出力回路を備え、
前記出力回路は、前記制御信号に応じて、前記データを出力することを特徴とする付記2に記載した半導体記憶装置。
(付記10)
前記イコライズ回路は、
前記第2デコーダ線を前記第2デコーダ回路と非導通電状態にするフローティング回路と、
前記第2デコーダ線同士をイコライズするショート回路と、を備えることを特徴とする付記2から付記9の内の一に記載された半導体記憶装置。
(付記11)
前記フローティング回路は、一方の端子が前記第2デコーダ回路の出力と接続し、他方の端子が前記第2デコーダ線に接続されており、P型MOSトランジスタと、N型MOSトランジスタからなるトランスファーゲートであり、
前記ショート回路は、一方の端子が一の前記第2デコーダ線と接続し、他方の端子が他の前記第2デコーダ線に接続されており、P型MOSトランジスタと、N型MOSトランジスタからなるトランスファーゲートであることを特徴とする付記10に記載された半導体記憶装置。
2 ワードドライバ
3 ワード線
4 メモリセル
5 ビット線
6 デコーダ線
7 ロウデコーダ回路
8 コントロール信号
9 コントロール回路
10 アドレス信号線
11 クロック信号
12 データ線
12 出力回路
14 データ出力線
21、22 P型MOSトランジスタ
23、24、25 インバータ
26、27、28 N型MOSトランジスタ
32 イコライズ及びフローティング回路
33 イコライズ信号
34、35、36 デコーダ群
41、42、43、44、45、46、47 トランスファーゲート
40、48、49、50、51、52、53、54、55 インバータ
56 イコライズ及びフローティング回路
60、70 デコーダ群P0の0番デコーダ線の信号
61、71 デコーダ群P1の0番デコーダ線の信号
62、72 デコーダ群P1の1番デコーダ線の信号
63、73 デコーダ群P2の0番デコーダ線の信号
64、74 デコーダ群P2の1番デコーダ線の信号
65、76 0番ワード線
66、77 1番ワード線
67、78 消費電流
75 イコライズ信号
Claims (8)
- メモリセルと、
前記メモリセルに接続するワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワードドライバ回路を選択するためのデコード信号を出力する複数のデコーダ回路からなるデコーダ回路群と、
前記デコーダ回路と前記ワードドライバ回路を接続するデコーダ線と、
前記デコーダ線を前記デコーダ回路と非導通電状態にするとともに、前記デコーダ回路群に属する前記デコーダ回路に対応する前記ワードドライバ回路の前記デコーダ線同士をイコライズするイコライズ回路と、
を備えることを特徴とする半導体記憶装置。 - メモリセルと、
前記メモリセルに接続するワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワードドライバ回路を選択するための第1デコード信号を出力する複数の第1デコーダ回路からなる第1デコーダ回路群と、
前記ワードドライバ回路を選択するための第2デコード信号を出力する複数の第2デコーダ回路からなる第2デコーダ回路群と、
前記第1デコーダ回路と前記ワードドライバ回路を接続する第1デコーダ線と、
前記第2デコーダ回路と前記ワードドライバ回路を接続する第2デコーダ線と、
前記第2デコーダ線を前記第2デコーダ回路と非導通電状態にするとともに、前記第2デコーダ回路群に属する前記第2デコーダ回路に対応する前記ワードドライバ回路の前記第2デコーダ線同士をイコライズするイコライズ回路と、
を備えることを特徴とする半導体記憶装置。 - 前記第1デコード信号はパルス信号であることを特徴とする請求項2に記載した半導体装置。
- 前記第1デコード信号が前記ワードドライバ回路に出力された後に、前記イコライズ回路が動作して、前記第2デコーダ線のイコライズがされることを特徴とする請求項3に記載した半導体記憶装置。
- 接地電位を有する接地電位電源と、
高電位を有する高電位電源と、を備え、
前記第1デコード信号は、L論理状態の時は、前記接地電位であり、H論理状態の時は前記高電位あり、
前記第2デコード信号は、L論理状態の時は、前記接地電位又は前記高電位を前記第2デコーダ回路の個数で除した電位であり、H論理状態の時は、前記高電位であることを特徴とする請求項4に記載した半導体記憶装置。 - 前記第1デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第1デコーダ回路の内の一つから前記第1デコーダ線に前記第1デコード信号を出力し、
前記第2デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第2デコーダ回路の内の一つから前記第2デコーダ線に前記第2デコード信号を出力することを特徴とする請求項5に記載した半導体記憶装置。 - 前記ワードドライバ回路は、ワード線を活性化する活性化信号を出力する活性化信号出力部を備え、
前記活性化信号出力部は、前記第1デコーダ線と、前記第2デコーダ線とが接続され、
同時に、前記第1デコード信号と、前記第2デコード信号とがH論理状態の時に、前記ワード線を活性化する活性化信号を出力することを特徴とする請求項6に記載した半導体記憶装置。 - 前記第1デコーダ群、前記第2デコーダ群、及び、前記イコライズ回路に制御信号を出力するコントロール回路を備え、
前記コントロール回路は外部からのクロック信号に応じて前記制御信号を出力し、
前記第1デコーダ回路は前記制御信号に応じて前記第1デコーダ信号を出力し、
前記第2デコーダ回路は前記制御信号に応じて前記第2デコーダ信号を出力し、
前記イコライズ回路は前記第2デコーダ線を前記第2デコーダ回路と非導通電状態にするとともに、前記第2デコーダ回路群に属する前記第2デコーダ回路に対応する前記ワードドライバ回路の前記第2デコーダ線同士をイコライズすることを特徴とする請求項2に記載した半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006240340A JP4984759B2 (ja) | 2006-09-05 | 2006-09-05 | 半導体記憶装置 |
US11/785,806 US7852702B2 (en) | 2006-09-05 | 2007-04-20 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006240340A JP4984759B2 (ja) | 2006-09-05 | 2006-09-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008065881A JP2008065881A (ja) | 2008-03-21 |
JP4984759B2 true JP4984759B2 (ja) | 2012-07-25 |
Family
ID=39151317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006240340A Expired - Fee Related JP4984759B2 (ja) | 2006-09-05 | 2006-09-05 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7852702B2 (ja) |
JP (1) | JP4984759B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8142634B2 (en) * | 2007-03-09 | 2012-03-27 | M-I L.L.C. | Method and apparatus for electrophoretic separation of solids and water from oil based mud |
KR20100042072A (ko) * | 2008-10-15 | 2010-04-23 | 삼성전자주식회사 | 반도체 메모리 장치 |
CN108779221B (zh) * | 2016-03-24 | 2022-07-05 | 科腾聚合物美国有限责任公司 | 半结晶嵌段共聚物和得自其的组合物 |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150588A (ja) | 1985-12-25 | 1987-07-04 | Hitachi Ltd | 半導体記憶装置 |
US5289417A (en) * | 1989-05-09 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
US5422857A (en) * | 1989-11-21 | 1995-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory unit having overlapping addresses |
KR970004746B1 (ko) * | 1990-11-16 | 1997-04-03 | 세끼자와 다다시 | 고속 어드레스 디코더를 포함하는 반도체 메모리 |
JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
JP3179848B2 (ja) * | 1992-03-27 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
JPH0684354A (ja) * | 1992-05-26 | 1994-03-25 | Nec Corp | 行デコーダ回路 |
JP3267436B2 (ja) * | 1993-04-19 | 2002-03-18 | 三菱電機株式会社 | 半導体装置 |
JP3569310B2 (ja) * | 1993-10-14 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2774244B2 (ja) * | 1993-12-03 | 1998-07-09 | 松下電器産業株式会社 | レベル変換回路、半導体集積回路及びこれ等の制御方法 |
JP3526898B2 (ja) * | 1993-12-28 | 2004-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JPH07211075A (ja) | 1994-01-24 | 1995-08-11 | Hitachi Ltd | 半導体集積回路装置 |
JP3667787B2 (ja) * | 1994-05-11 | 2005-07-06 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
KR0137320B1 (ko) * | 1994-12-15 | 1998-04-29 | 김광호 | 반도체 메모리장치의 워드라인 디코딩회로 |
JP2720812B2 (ja) * | 1995-03-17 | 1998-03-04 | 日本電気株式会社 | 半導体記憶装置 |
JPH08335390A (ja) * | 1995-06-08 | 1996-12-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JP3734853B2 (ja) * | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP3497650B2 (ja) * | 1996-02-27 | 2004-02-16 | 株式会社東芝 | 半導体メモリ装置 |
JPH10106264A (ja) * | 1996-09-26 | 1998-04-24 | Nec Corp | 半導体記憶装置 |
JPH10228767A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3862346B2 (ja) * | 1997-03-13 | 2006-12-27 | 富士通株式会社 | 駆動回路及びそれを利用した半導体記憶装置 |
JPH114575A (ja) * | 1997-06-11 | 1999-01-06 | Nec Corp | 昇圧回路 |
JP3828249B2 (ja) * | 1997-07-29 | 2006-10-04 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JPH11340813A (ja) * | 1998-05-25 | 1999-12-10 | Hitachi Ltd | 半導体集積回路装置 |
JP2000187977A (ja) * | 1998-12-21 | 2000-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100308480B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치 |
JP2001202796A (ja) * | 2000-01-21 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001338495A (ja) * | 2000-05-26 | 2001-12-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3534681B2 (ja) * | 2000-06-01 | 2004-06-07 | 松下電器産業株式会社 | 半導体記憶装置 |
JP2002093159A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4313537B2 (ja) * | 2001-02-02 | 2009-08-12 | 富士通株式会社 | 低振幅電荷再利用型低電力cmos回路装置、加算器回路及び加算器モジュール |
JP2004178729A (ja) * | 2002-11-28 | 2004-06-24 | Hitachi Ltd | 半導体記憶装置 |
KR100535131B1 (ko) * | 2003-05-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로 |
JP4398195B2 (ja) * | 2003-08-08 | 2010-01-13 | パナソニック株式会社 | 半導体記憶装置 |
US6909627B2 (en) * | 2003-08-14 | 2005-06-21 | Elite Semiconductor Memory Technology Inc. | Apparatus turning on word line decoder by reference bit line equalization |
US7082050B2 (en) * | 2003-11-30 | 2006-07-25 | Union Semiconductor Technology Corporation | Method to equalize word current circuitry |
JP4993540B2 (ja) * | 2005-02-16 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7385841B2 (en) * | 2005-08-15 | 2008-06-10 | Texas Instruments Incorporated | Static random access memory device having a voltage-controlled word line driver for retain till accessed mode and method of operating the same |
JP2007066463A (ja) * | 2005-09-01 | 2007-03-15 | Renesas Technology Corp | 半導体装置 |
JP2007164922A (ja) * | 2005-12-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | デコーダ回路 |
-
2006
- 2006-09-05 JP JP2006240340A patent/JP4984759B2/ja not_active Expired - Fee Related
-
2007
- 2007-04-20 US US11/785,806 patent/US7852702B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080056055A1 (en) | 2008-03-06 |
US7852702B2 (en) | 2010-12-14 |
JP2008065881A (ja) | 2008-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10431269B2 (en) | Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration | |
US9240223B2 (en) | Semiconductor memory devices with a power supply | |
JP2010113753A (ja) | 半導体記憶装置及び半導体記憶装置の動作方法 | |
US20120243356A1 (en) | Semiconductor storage device | |
US9208830B2 (en) | Semiconductor memory device | |
JP4984759B2 (ja) | 半導体記憶装置 | |
US7602662B2 (en) | Row address control circuit in semiconductor integrated circuit and method of controlling row address using the same | |
KR102378227B1 (ko) | 데이터 라인 플로팅 회로 및 방법 | |
KR101935664B1 (ko) | 차등 동작이 가능한 정적 랜덤 액세스 메모리 셀 | |
US9013914B2 (en) | Semiconductor memory device and method for controlling semiconductor memory device | |
KR20130072085A (ko) | 반도체 집적회로의 기준전압 발생회로 | |
US8406058B2 (en) | Read only memory and operating method thereof | |
US20140078806A1 (en) | Channel hot carrier tolerant tracking circuit for signal development on a memory sram | |
CN105788622B (zh) | 存储器结构 | |
TWI780867B (zh) | 記憶體電路及在其中轉移資料之方法 | |
US9236096B2 (en) | Initializing dummy bits of an SRAM tracking circuit | |
US8717064B2 (en) | Semiconductor integrated circuit | |
JP2005274306A (ja) | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 | |
JP2010129161A (ja) | 半導体メモリおよびビット線制御方法 | |
US8456946B2 (en) | NAND logic word line selection | |
TW201901685A (zh) | 在感測放大致能線上產生感測放大致能信號的方法 | |
JP2011034607A (ja) | 半導体記憶装置及びその制御方法 | |
US20140056094A1 (en) | Word-line activation circuit, semiconductor memory device, and semiconductor integrated circuit | |
JP2004062955A (ja) | 不揮発性半導体記憶装置 | |
JP2013080545A (ja) | Sram回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090625 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120307 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120416 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4984759 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |