JPH10247903A - ビット同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 受信データ速度を上回る高速クロックを使用
せずに、受信データが散発的に発生しかつ入力タイミン
グが不定な高速のバースト信号に対応でき、かつ連続信
号における位相変動に対する良好な追従性を持つビット
同期回路を提供する。 【解決手段】 ビット同期回路１０は、システムクロッ
クを遅延させる遅延回路１１、位相比較用パルス生成回
路１２、位相選択回路１３，１４、位相比較回路１５、
位相判定回路１６及びラッチ回路１７からなる制御手段
５０を備え、システムクロックを遅延回路１１により多
相化し、位相比較用パルス生成回路１２が受信データの
変化点と多相クロックの立上り点でパルスを生成し、制
御手段５０が生成したパルスを用いて位相比較を行い、
比較結果によりデータ打抜き用のクロック位相を制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット同期回路に
係り、詳細には、バースト信号入力にも対応し、連続信
号の位相変動に対する追従性の高い高速動作の可能なビ
ット同期回路に関する。

【０００２】

【従来の技術】ＰＤＳ（Passive Double Star）システ
ムは、局側に設置される加入者線終端装置（ＳＬＴ）に
対し、加入者側に複数台からなる加入者線網終端装置
（ＯＮＵ）を対向させ、両者の間をスターカプラで結合
した構成となっている。

【０００３】この高速ＰＤＳシステム等において、高速
データを受信、再生する際に受信回路としてビット同期
回路は広く用いられている。

【０００４】従来のこの種のビット同期回路としては、
例えば受信データからクロックのタイミング抽出を行う
方法（参考文献：松本、他“低電圧（３Ｖ）シリアルイ
ンタフェース用データ再生回路の試作”９４年秋季全大
会Ｂ−４２０）、受信データに対し高速のクロックを使
用し取り込みを行う方法（参考文献：岩村、芦“高速Ｐ
ＤＳシステムにおけるバースト伝送対応ビット同期回
路”信学技報ＳＳＥ９５−８３、ＩＮ９５−５４、ＣＳ
９５−１０３）等が用いられてきた。

【０００５】受信データからタイミング抽出を行う方法
は、受信データからクロックのタイミング抽出を行い、
抽出クロックにより受信データを取り込むもので、デー
タのタイミングと取り込みクロックのタイミングとが一
致するため、誤りないデータ再生を可能とするものであ
る。また、高速クロックを用いる方法は、受信データ速
度に対し高速なクロックを使用することで多相クロック
を生成し、データ取り込みに最も適した位相のクロック
を選択することで正確なデータ再生を行うものである。

【０００６】

【発明が解決しようとする課題】しかしながらこのよう
な従来のビット同期回路にあっては、受信データからタ
イミング抽出を行う方法では、受信データからタイミン
グ抽出を行う場合、タイミング抽出に時間がかかること
や、同符号が連続して入力された場合には正確なタイミ
ング抽出が行えなくなるといった問題があるため、受信
データは連続したデータである必要がある。このため、
入力データが散発的に発生しかつ入力タイミングが不定
なバースト信号では、タイミング抽出にかかる時間、デ
ータ間に発生する同符号連続区間等の問題により、高速
データに対応することは難しくなるという問題点があっ
た。

【０００７】また、ジッタ成分を多く含む信号における
連続信号間での急激な位相変動に対してもタイミング抽
出に時間がかかるため、良好な追従特性を持つことは難
しい。さらに、通常タイミング抽出には狭帯域なバンド
パスフィルタ、ＰＬＬ等が用いられるが、アナログ回路
による構成も多く、小型化に不向きな面も多い。

【０００８】一方、高速クロックを用いる方法では、装
置内に入力データを上回る高速クロックが必要となる。
そのため、高速データを扱う際にはさらなる高速信号が
必要となり、データ通信速度が早くなる程、実現が困難
になる。

【０００９】本発明は、受信データ速度を上回る高速ク
ロックを使用せずに、受信データが散発的に発生しかつ
入力タイミングが不定な高速のバースト信号に対応で
き、かつ連続信号における位相変動に対する良好な追従
性を持つビット同期回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係るビット同期
回路は、受信データをシステムクロックに乗せ換えるビ
ット同期回路であって、システムクロックを遅延して多
相化する遅延手段と、受信データの変化点と遅延手段に
より多相化された多相クロックの立上り点でパルスを生
成するパルス生成手段と、パルス生成手段により生成し
たパルスを用いて位相比較を行い、比較結果によりデー
タ打抜き用のクロック位相を制御する制御手段とを備え
て構成する。

【００１１】本発明に係るビット同期回路は、受信デー
タをシステムクロックに乗せ換えるビット同期回路であ
って、受信データを遅延して多相化する遅延手段と、シ
ステムクロックの変化点と遅延手段により多相化された
多相データの立上り点でパルスを生成するパルス生成手
段と、パルス生成手段により生成したパルスを用いて位
相比較を行い、比較結果によりデータ打抜き用のデータ
位相を制御する制御手段とを備えて構成する。

【００１２】上記制御手段による位相比較は、受信デー
タの変化点で生成したデータ変化点パルスを選択した位
相のクロック立上りパルスで打抜く位相比較Ａと、クロ
ック立上りパルスをデータ変化点パルスで打抜く位相比
較Ｂとを用いるものであってもよい。

【００１３】また、上記制御手段は、位相比較Ａが、デ
ータ変化点パルスをクロック立上りパルスで打抜けてし
まう場合、セットアップ時間が満足されない可能性があ
ると判断するとともに、位相比較Ｂが、クロック立上り
パルスをデータ変化点パルスで打抜けてしまう場合、ホ
ールド時間が満足されない可能性があると判断するよう
にしてもよい。

【００１４】また、上記制御手段は、現在選択されてい
るクロック位相に対し、位相比較Ａの結果に基づいて、
セットアップ時間が満足されない可能性があると判断し
た場合、該選択クロックの位相を遅らせることによりセ
ットアップ時間を増やす制御を行うとともに、位相比較
Ｂの結果に基づいて、ホールド時間が満足されない可能
性があると判断した場合、該選択クロックの位相を進め
ることによりホールド時間を増やす制御を行い、位相比
較Ａ及び位相比較Ｂの結果に基づいて、セットアップ／
ホールド時間が共に満足できていると判断した場合、現
在選択している位相を保持するように制御するものであ
ってもよい。

【００１５】また、上記制御手段は、現在選択されてい
るデータ位相に対し、位相比較Ａの結果に基づいて、セ
ットアップ時間が満足されない可能性があると判断した
場合、該選択データの位相を遅らせることによりセット
アップ時間を増やす制御を行うとともに、位相比較Ｂの
結果に基づいて、ホールド時間が満足されない可能性が
あると判断した場合、該選択クロックの位相を進めるこ
とにより、ホールド時間を増やす制御を行い、位相比較
Ａ及び位相比較Ｂの結果に基づいて、セットアップ／ホ
ールド時間が共に満足できていると判断した場合、現在
選択している位相を保持するように制御するものであっ
てもよい。

【００１６】

【発明の実施の形態】本発明に係るビット同期回路は、
高速ＰＤＳシステムにおけるバースト伝送対応ビット同
期回路に適用することができる。

【００１７】図１は本発明の第１の実施形態に係るビッ
ト同期回路の構成を示す回路図であり、システムクロッ
クを４相化して用いる例を示す。

【００１８】図１において、ビット同期回路１０は、そ
れぞれ異なる遅延時間を持つ３つの遅延回路１〜３から
なる遅延回路１１（遅延手段）、位相比較用パルス生成
回路１２（パルス生成手段）、２つの位相選択回路１
３，１４（位相選択回路１，２）、位相比較回路１５、
位相判定回路１６、ラッチ回路１７から構成される。

【００１９】上記位相選択回路１３，１４、位相比較回
路１５、位相判定回路１６及びラッチ回路１７は、全体
として、生成したパルスを用いて位相比較を行い、比較
結果によりデータ打抜き用のクロック位相を制御する制
御手段５０を構成する。

【００２０】入力として受信データ及び受信側の装置内
で使用しているシステムクロックを用いる。システムク
ロックは、遅延回路１〜３に入力する。

【００２１】上記遅延回路１〜３は、それぞれシステム
クロックの１／４、１／２、３／４周期分の遅延を行
う。生成された４相クロックは位相選択回路１４（位相
選択回路２）及び位相比較用パルス生成回路１２に入力
する。また、位相比較用パルス生成回路１２には受信デ
ータも入力する。

【００２２】上記位相比較用パルス生成回路１２は、生
成された４相クロック及びシステムクロックを基に４相
のクロック立上りパルス１〜４を生成する。

【００２３】上記位相選択回路１３（位相選択回路１）
は、位相比較用パルス生成回路１２でパルス化された４
相のクロックパルスの１つを選択し、選択クロックパル
スを位相比較回路１５に出力する。

【００２４】上記位相比較回路１５は、パルス化された
受信データと位相選択回路１３により選択された選択ク
ロックパルスの位相比較を行い、比較結果を位相判定結
果として位相判定回路１６に出力する。

【００２５】上記位相判定回路１６は、ＵＰ／ＤＯＷＮ
カウンタにより構成され、位相判定結果を基に位相判定
し、後述する選択クロックの位相制御を行って位相選択
信号を位相選択回路１３，１４に出力する。

【００２６】上記位相選択回路１４は、入力された４相
クロックのうちの１つを選択し、ラッチ用クロックとし
て出力する。

【００２７】上記ラッチ回路１７は、位相選択回路１４
からの出力クロックにより入力データをラッチし出力デ
ータとして出力する。

【００２８】このように、本ビット同期回路１０は、シ
ステムクロックを１／４、１／２、３／４周期分遅延さ
せる遅延回路１１、位相比較用パルス生成回路１２、位
相選択回路１３，１４、位相比較回路１５、位相判定回
路１６、ラッチ回路１７を備え、システムクロックを遅
延回路１１により多相化し、受信データの変化点と多相
クロックの立上り点でパルスを生成し、生成したパルス
を用いて位相比較を行い、比較結果によりデータ打抜き
用のクロック位相を制御する構成となっている。

【００２９】図２は上記位相比較回路１５の構成を示す
回路図である。図２において、位相比較回路１５は、デ
ータ変化点パルスをデータ入力としクロック立ち上がり
パルスをクロックとするフリップフロップからなる位相
比較回路Ａ１８と、クロック立ち上がりパルスをデータ
入力としデータ変化点パルスをデータ入力とするフリッ
プフロップからなる位相比較回路Ｂ１９から構成され
る。位相比較回路Ａ１８からは、セットアップ時間判定
結果が出力され、位相比較回路Ｂ１９からは、ホールド
時間判定結果が出力される。

【００３０】以下、上述のように構成されたビット同期
回路１０の動作を説明する。

【００３１】まず、システムクロックを遅延回路１〜３
からなる遅延回路１１に入力する。遅延回路１１ではそ
れぞれシステムクロックの１／４、１／２、３／４周期
分を遅延させ、図３に示すように４相のクロックを生成
する。

【００３２】生成された４相クロック及び受信データ
は、位相比較用パルス生成回路１２に入力され、位相比
較用パルス生成回路１２では、クロックの立上り及びデ
ータの変化点で一定幅のパルスを生成する。このパルス
をクロック立上りパルスという。パルスの幅は最終的に
ラッチを行う際のセットアップ／ホールド時間以上に設
定しておく。

【００３３】生成したクロック立上りパルスは、位相選
択回路１３へ入力され、位相選択回路１３で位相選択
後、位相比較回路１５に入力される。

【００３４】位相比較回路１５では、前記図２に示す回
路で位相比較を行う。位相比較は受信データの変化点で
生成したパルス（以下、データ変化点パルスという）を
選択した位相のクロック立上りパルスで打抜くもの（以
下、位相比較Ａという）と、前述のクロック立上りパル
スをデータ変化点パルスで打抜くもの（以下、位相比較
Ｂという）を用いる。

【００３５】位相比較Ａは、選択されたクロックとデー
タのセットアップ時間を判断するもので、データ変化点
パルスをクロック立上りパルスで打抜けてしまう場合、
セットアップ時間が満足されない可能性があると判断す
る。

【００３６】同様に、位相比較Ｂは選択されたクロック
とデータのホールド時間を判断するもので、クロック立
上りパルスをデータ変化点パルスで打抜けてしまう場
合、ホールド時間が満足されない可能性があると判断す
る。

【００３７】位相判定回路１６には、ＵＰ／ＤＯＷＮカ
ウンタを使用し、現在選択されているクロック位相に対
し、位相比較Ａの結果、セットアップ時間が満足されな
い可能性があると判断した場合、選択クロックの位相を
遅らせることによりセットアップ時間を増やす制御を行
う。

【００３８】逆に、位相比較Ｂの結果、ホールド時間が
満足されない可能性があると判断した場合、選択クロッ
クの位相を進めることにより、ホールド時間を増やす制
御を行う。この制御は、位相選択信号を位相選択回路１
３，１４に出力することにより行う。

【００３９】また、位相比較Ａ、Ｂの比較結果、セット
アップ／ホールド時間が共に満足できていると判断した
場合、現在選択している位相を保持する。

【００４０】位相選択回路１４では、位相判定回路１６
の判定結果により、クロック位相を選択する。ラッチ回
路１７では、位相選択回路１４で選択されたクロックを
用い、受信データをラッチする。

【００４１】以上説明したように、第１の実施形態に係
るビット同期回路１０は、システムクロックを遅延させ
る遅延回路１１、位相比較用パルス生成回路１２、位相
選択回路１３，１４、位相比較回路１５、位相判定回路
１６及びラッチ回路１７からなる制御手段５０を備え、
システムクロックを遅延回路１１により多相化し、位相
比較用パルス生成回路１２が受信データの変化点と多相
クロックの立上り点でパルスを生成し、制御手段５０が
生成したパルスを用いて位相比較を行い、比較結果によ
りデータ打抜き用のクロック位相を制御するようにして
いるので、クロックを遅延させ多相化することで、受信
データを上回る高速なクロックを使用せず、ビット同期
と取ることができる。

【００４２】また、位相選択の際に最適な位相を選択す
るまでクロック４相化の場合は最大で２回の位相変更で
済み、高速でのビット同期が行えるためバースト信号に
も対応できる。さらに、クロックの位相を変更する場
合、セットアップ時間もしくはホールド時間を増やす方
向に変更されることになるため、データの２度打ちを防
ぎ、正確なデータの再生を可能とする。

【００４３】図４は本発明の第２の実施形態に係るビッ
ト同期回路の構成を示す回路図であり、データを多相化
した場合のビット同期回路の構成例を示す。ここでは第
１の実施形態同様４相化した場合の例を示す。なお、本
実施形態に係るビット同期回路の説明にあたり前記図１
に示すビット同期回路と同一構成部分には同一符号を付
している。

【００４４】第１の実施形態ではクロックを遅延により
多相化したが、本実施形態では、遅延回路に受信データ
を入力することで、受信データの多相化を行う。このビ
ット同期回路は第１の実施形態で説明したビット同期回
路にリセット信号を加えることで構成される。

【００４５】図４において、ビット同期回路２０は、受
信データをそれぞれ異なる遅延時間を持つ３つの遅延回
路１〜３で遅延する遅延回路１１、位相比較用パルス生
成回路１２、２つの位相選択回路１３，１４（位相選択
回路１，２）、位相比較回路１５、位相判定回路１６、
ラッチ回路１７から構成される。

【００４６】入力として受信データ、システムクロック
及びリセット信号を用いる。リセット信号はバースト信
号間に位相選択回路１３，１４をリセットする信号で、
位相選択回路１３，１４ではリセット信号を受信するこ
とで、選択データの位相を多相データ位相のうち、中間
となる位相を選択するようにする。

【００４７】受信データは遅延回路１１に入力され、遅
延回路１１ではそれぞれシステムクロックの１／４、１
／２、３／４周期遅延を行う。

【００４８】生成された４相データは、位相選択回路１
４及び位相比較用パルス生成回路１２に入力される。ま
た、位相比較用パルス生成回路１２には、システムクロ
ックも入力する。位相比較用パルス生成回路１２でパル
ス化された４相のデータ変化点パルスは位相選択回路１
３で１つに選択され、クロック立上りパルスと共に位相
比較回路１５に入力し、位相比較回路１５で位相比較を
行う。

【００４９】比較結果は、位相判定回路１６に入力さ
れ、位相判定回路１６による判定結果は位相選択信号と
して位相選択回路１３，１４に入力される。

【００５０】位相選択回路１４では、入力された４相デ
ータのうち１つを選択し、ラッチ用データとして出力す
る。ラッチ回路１７では、位相選択回路１４からの出力
データをシステムクロックによりラッチし出力する。

【００５１】以下、上述のように構成されたビット同期
回路２０の動作を説明する。

【００５２】遅延回路１１では、システムクロックの１
／４、１／２、３／４周期分を遅延させ、図５に示すよ
うに４相のデータを生成する。

【００５３】４相データ及びシステムクロックは、位相
比較用パルス生成回路１２に入力される。位相比較用パ
ルス生成回路１２では、クロックの立上り及びデータの
変化点で一定幅のパルスを生成する。パルスの幅は最終
的にラッチを行う際のセットアップ／ホールド時間以上
に設定しておく。

【００５４】生成したデータ変化点パルスは、位相選択
回路１３へ入力され、位相選択回路１３で位相選択後、
位相比較回路１５に入力される。

【００５５】位相比較回路１５では、前記図２に示す回
路で位相比較を行う。位相比較は、第１の実施形態と同
様、選択されたデータ変化点パルスをクロック立上りパ
ルスで打抜くもの（位相比較Ａ）と、クロック立上りパ
ルスを選択されたデータ変化点パルスで打抜くもの（位
相比較Ｂ）を使用する。

【００５６】位相比較Ａは、システムクロックと選択さ
れた位相のデータのセットアップ時間を判断するもの
で、データ変化点パルスをクロック立上りパルスで打抜
けてしまう場合、セットアップ時間が満足されない可能
性が発生する。

【００５７】同様に、位相比較Ｂはシステムクロックと
選択された位相のデータのホールド時間を判断するもの
で、クロック立上りパルスをデータ変化点パルスで打抜
けてしまう場合、ホールド時間が満足されない可能性が
発生する。

【００５８】位相判定回路１６には、ＵＰ／ＤＯＷＮカ
ウンタを使用し、現在選択されているデータ位相に対
し、位相比較Ａの結果、セットアップ時間が満足されな
いと判断した場合、選択データの位相を進めることによ
りセットアップ時間を増やす制御を行う。

【００５９】逆に、位相比較Ｂの結果、ホールド時間が
満足されないと判断した場合、選択データの位相を遅ら
せることにより、ホールド時間を増やす制御を行う。

【００６０】また、位相比較Ａ、Ｂの比較結果が共にセ
ットアップ／ホールド時間を満足していると判断した場
合、現在選択している位相を保持する。

【００６１】位相選択回路１４では、位相判定回路１６
の判定結果により、データ位相を選択する。ラッチ回路
１７では、位相選択回路１４で選択されたデータを用
い、システムクロックによりラッチする。

【００６２】以上説明したように、第２の実施形態に係
るビット同期回路２０は、システムクロックを１／４、
１／２、３／４周期分遅延させる遅延回路１１、位相比
較用パルス生成回路１２、位相選択回路１３，１４、位
相比較回路１５、位相判定回路１６及びラッチ回路１７
からなる制御手段５０を備え、受信データを遅延回路１
１により多相化し、位相比較用パルス生成回路１２が受
信データの変化点と多相クロックの立上り点でパルスを
生成し、制御手段５０が生成したパルスを用いて位相比
較を行い、比較結果によりデータ打抜き用のクロック位
相を制御するようにしているので、データを遅延させ多
相化することで、受信データを上回る高速なクロックを
使用せず、ビット同期を取ることが可能である。

【００６３】また、バースト信号間でリセット信号を入
力することにより、位相選択の際に最適な位相を選択す
るまでデータ４相化の場合は最大で２回の位相変更で済
み高速でのビット同期が行えるためバースト信号にも対
応できる。

【００６４】データの位相を変更する場合、セットアッ
プ時間もしくはホールド時間を増やす方向に変更される
ため、データの２度打ちを防ぎ、正確なデータの再生を
可能とする。また、位相判定の結果、位相を変更する場
合でもクロックの位相を変更せずに制御することができ
る。

【００６５】したがって、このような優れた特長を有す
るビット同期回路を、バースト信号を伝送するＰＤＳシ
ステムに適用して好適である。

【００６６】図６は前記図１に示すビット同期回路１０
をＰＤＳシステムに応用した例である。

【００６７】本システムは、ＰＤＳシステム局側へ設置
される装置（局側装置１００）と加入者側に設置される
装置（加入者側装置２００）により構成される。局側装
置１００はスターカプラ（ＳＣ）３００を介し光ファイ
バーを用いて複数の加入者側装置２００へ接続される。

【００６８】局側装置１００から加入者側装置２００へ
データを送信する場合は、連続的にデータを送信し、加
入者側でデータの送信先を識別しデータの受信を行う
が、加入者側装置２００から局側装置１００へデータを
送信する際、複数の加入者側装置が各々の許可されたタ
イミングでデータ送出を行うため、局側装置１００では
受信データをバースト信号として受信する。

【００６９】局側装置１００のデータ受信回路に本ビッ
ト同期回路を使用した場合、高速での同期が可能なた
め、少ないプリアンブル区間でのビット同期を実現で
き、伝送効率を上げることができる。

【００７０】また、上記局側装置１００に図４のビット
同期回路２０を用いた場合も同様の効果を得ることがで
きる。

【００７１】なお、上記各実施形態では、ビット同期回
路１０，２０を上述した高速ＰＤＳシステムにおけるバ
ースト伝送対応ビット同期回路に適用することもできる
が、高速ビット同期を行う装置には全て適用することが
でき、さらに、バースト信号に限らず、２値のディジタ
ル信号を受信する全ての装置に適用することができる。

【００７２】なお、上記ビット同期回路を構成する遅延
回路や選択回路、比較回路等の種類／数、多相化の数な
どは前述した実施形態に限られないことは言うまでもな
い。

【００７３】

【発明の効果】本発明に係るビット同期回路では、受信
データをシステムクロックに乗せ換えるビット同期回路
であって、システムクロックを遅延して多相化する遅延
手段と、受信データの変化点と遅延手段により多相化さ
れた多相クロックの立上り点でパルスを生成するパルス
生成手段と、パルス生成手段により生成したパルスを用
いて位相比較を行い、比較結果によりデータ打抜き用の
クロック位相を制御する制御手段とを備えて構成したの
で、バースト信号に対応し、高速で同期を行い、かつ連
続信号の位相変動に対し良好な追従特性を持ち、受信デ
ータに対し高速なクロックを使用することなく正確なデ
ータ再生を行うことができる。

【００７４】本発明に係るビット同期回路では、受信デ
ータをシステムクロックに乗せ換えるビット同期回路で
あって、受信データを遅延して多相化する遅延手段と、
システムクロックの変化点と遅延手段により多相化され
た多相データの立上り点でパルスを生成するパルス生成
手段と、パルス生成手段により生成したパルスを用いて
位相比較を行い、比較結果によりデータ打抜き用のデー
タ位相を制御する制御手段とを備えて構成したので、バ
ースト信号間でリセット信号を加えることにより、バー
スト信号に対応し、高速で同期を行い、かつ連続信号の
位相変動に対し良好な追従特性を持ち、受信データに対
し高速なクロックを使用することなく正確なデータ再生
を行うことができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るビット
同期回路の構成を示す回路図である。

【図２】上記ビット同期回路の位相比較回路の構成を示
す回路図である。

【図３】上記ビット同期回路の遅延回路を用いたクロッ
クの多相化を示す波形図である。

【図４】本発明を適用した第２の実施形態に係るビット
同期回路の構成を示す回路図である。

【図５】上記ビット同期回路の遅延回路を用いたデータ
の多相化を示す波形図である。

【図６】上記ビット同期回路のＰＤＳシステムの適用例
を示す図である。

【符号の説明】 １０，２０ ビット同期回路、１１ 遅延回路（遅延手
段）、１２ 位相比較用パルス生成回路（パルス生成手
段）、１３，１４ 位相選択回路（位相選択回路１，
２）、１５ 位相比較回路、１６ 位相判定回路、１７
ラッチ回路、５０ 制御手段

Claims (6)

【特許請求の範囲】
1. 【請求項１】 受信データをシステムクロックに乗せ換
   えるビット同期回路であって、 前記システムクロックを遅延して多相化する遅延手段
   と、 前記受信データの変化点と前記遅延手段により多相化さ
   れた多相クロックの立上り点でパルスを生成するパルス
   生成手段と、 前記パルス生成手段により生成したパルスを用いて位相
   比較を行い、比較結果によりデータ打抜き用のクロック
   位相を制御する制御手段とを備えたことを特徴とするビ
   ット同期回路。
2. 【請求項２】 受信データをシステムクロックに乗せ換
   えるビット同期回路であって、 前記受信データを遅延して多相化する遅延手段と、 前記システムクロックの変化点と前記遅延手段により多
   相化された多相データの立上り点でパルスを生成するパ
   ルス生成手段と、 前記パルス生成手段により生成したパルスを用いて位相
   比較を行い、比較結果によりデータ打抜き用のデータ位
   相を制御する制御手段とを備えたことを特徴とするビッ
   ト同期回路。
3. 【請求項３】 前記制御手段による位相比較は、 前記受信データの変化点で生成したデータ変化点パルス
   を選択した位相のクロック立上りパルスで打抜く位相比
   較Ａと、前記クロック立上りパルスを前記データ変化点
   パルスで打抜く位相比較Ｂとを用いることを特徴とする
   請求項１又は２の何れかに記載のビット同期回路。
4. 【請求項４】 前記制御手段は、 前記位相比較Ａが、前記データ変化点パルスを前記クロ
   ック立上りパルスで打抜けてしまう場合、セットアップ
   時間が満足されない可能性があると判断するとともに、 前記位相比較Ｂが、前記クロック立上りパルスを前記デ
   ータ変化点パルスで打抜けてしまう場合、ホールド時間
   が満足されない可能性があると判断することを特徴とす
   る請求項３記載のビット同期回路。
5. 【請求項５】 前記制御手段は、 現在選択されているクロック位相に対し、前記位相比較
   Ａの結果に基づいて、セットアップ時間が満足されない
   可能性があると判断した場合、該選択クロックの位相を
   遅らせることによりセットアップ時間を増やす制御を行
   うとともに、 前記位相比較Ｂの結果に基づいて、ホールド時間が満足
   されない可能性があると判断した場合、該選択クロック
   の位相を進めることによりホールド時間を増やす制御を
   行い、 前記位相比較Ａ及び前記位相比較Ｂの結果に基づいて、
   セットアップ／ホールド時間が共に満足できていると判
   断した場合、現在選択している位相を保持するように制
   御することを特徴とする請求項３又は４の何れかに記載
   の記載のビット同期回路。
6. 【請求項６】 前記制御手段は、 現在選択されているデータ位相に対し、前記位相比較Ａ
   の結果に基づいて、セットアップ時間が満足されない可
   能性があると判断した場合、該選択データの位相を遅ら
   せることによりセットアップ時間を増やす制御を行うと
   ともに、 前記位相比較Ｂの結果に基づいて、ホールド時間が満足
   されない可能性があると判断した場合、該選択クロック
   の位相を進めることにより、ホールド時間を増やす制御
   を行い、 前記位相比較Ａ及び前記位相比較Ｂの結果に基づいて、
   セットアップ／ホールド時間が共に満足できていると判
   断した場合、現在選択している位相を保持するように制
   御することを特徴とする請求項３又は４の何れかに記載
   の記載のビット同期回路。