JP3767997B2 - ビット位相同期回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、通信システムなどに用いられる同期保護機能を有するビット位相同期回路に関する。
【０００２】
【従来の技術】
通信システムの装置間で図２に示すようなアイパターンを有する入力ディジタル信号に対して、制御する位相の遅延量の単位を１ステップ当たりｋラジアンとし、アイパターンの不定領域をＴ１ラジアンとするアイパターンを持つ入力シリアルディジタル信号を伝送し、受信側装置においてシリアルディジタル信号の再生を行うために、信号を遅延させることにより入力シリアルディジタル信号の位相を変動させ、この遅延量を制御することで参照クロックとの位相同期を調整するシリアル伝送におけるビット位相同期回路が用いられている。
【０００３】
この従来のビット位相同期回路の構成を図３に示す。図３において、従来のビット位相同期回路は、シリアルディジタル信号入力線Ｓｉｎ１１を介して入力される入力データに遅延量を与えて出力する可変遅延部Ｖ１１と、可変遅延部Ｖ１１の出力データの位相を参照クロックの位相と比較して判定する位相比較部Ｒ１１と、位相比較部Ｒ１１の判定結果を基に可変遅延部Ｖ１１、速度調整部Ｅ１１への制御信号を生成する制御部Ｃ１１と、制御部Ｃ１１からの制御信号を基に位相比較部Ｒ１１の再生信号の出力タイミングを調整する速度調整部Ｅ１１とから構成されている。
【０００４】
この回路の主たる動作は、参照クロック入力線ＲＣ１１から一定周期の参照クロックを受信し、シリアルディジタル信号入力線Ｓｉｎ１１から、信号の位相にジッタ成分を含む参照クロックに近い周波数の入力ディジタル信号を受信し、該当ディジタル信号を再生し、信号線ＲＥ１１から入力される読み出しクロック信号に同期させてシリアルディジタル信号出力線Ｓｏｕｔ１１に出力することである。
【０００５】
位相比較部Ｒ１１において、内部信号線Ｓ１１から受信した信号の位相が参照クロック入力線ＲＣ１１からの参照クロックの位相に比べて遅れていると判断すると、制御部Ｃ１１は可変遅延部Ｖ１１に遅延量を少なくするように指示し、内部信号線Ｓ１１の位相が参照クロックの位相に比べて進んでいると判断すると、制御部Ｃ１１は可変遅延部Ｖ１１に遅延量を大きくするように指示する。
【０００６】
この動作により同期を確立し続けるのだが、可変遅延部Ｖ１１の遅延量を大きくして行き可変範囲の最大位置となり、更に遅延量を大きくする指示により可変範囲を超えることが生じると、再同期をとる動作に入る。このとき、遅延量は初期値（遅延量が小さくなる方）に初期化されるので再同期に伴い出力データのビット抜けが生じてしまう。
【０００７】
また、同期中に可変遅延部Ｖ１１の遅延量を小さくして行き可変範囲の最小位置となり、更に遅延量を小さくする指示により可変範囲を超えることが生じると、前記同様、再同期をとる動作に入るが、遅延量は初期値（遅延量が大きくなる方）に初期化されるので、再同期に伴い、出力データの１ビットの信号を２ビットの信号として再生してしまう２重動作が生じてしまう。
【０００８】
【発明が解決しようとする課題】
以上のように、従来の構成ではシリアルディジタル信号の位相と参照クロック間の相対的な位相変動が可変遅延部Ｖ１１の位相範囲を超える場合に、再生したディジタル信号のビット抜けあるいは１ビットを２ビットとして重ねて再生する場合が生じるという課題があった。
【０００９】
そのため、ビット位相同期を行う場合に、シリアルディジタル信号の再現性に悪影響を与えることなく、同期を確立できるビット位相同期回路が求められている。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、第１の本発明のビット位相同期回路は、入力された入力シリアル信号を基に異なる遅延時間を持つ複数の信号を生成する遅延素子群と、第１の選択信号に応じて前記遅延素子群から１つの遅延素子の出力を選択する第１の選択手段と、第１の選択手段の出力信号が入力され、参照信号との位相関係を判定する第１のデータ検出回路と、第１のデータ検出回路の検出結果を基に前記第１の選択信号を生成する第１の同期制御手段とで構成される第１の位相制御系と、第２の選択信号に応じて前記遅延素子群から１つの遅延素子の出力を選択する第２の選択手段と、第２の選択手段の出力信号が入力され、参照信号との位相関係を判定する第２のデータ検出回路と、第２のデータ検出回路の検出結果を基に第２の選択信号を生成する第２の同期制御手段とで構成される第２の位相制御系と、出力選択信号に応じて第１、第２の選択手段の出力の一方を選択的に出力する出力選択手段と、出力選択信号を生成すると共に、第１、第２の位相制御系の一方が同期しているときに、他方の位相制御系の第１又は第２の選択信号を順次変化させて一方の位相制御系が同期はずれを起こしたときに他方の位相制御系が同期状態となる遅延時間を先行サーチさせるビット位相同期制御手段を備える。
【００１１】
このように２つの位相制御系を用意し、一方を使用してデータの位相同期を取っているときに他方で現在使用している位相制御系の同期がはずれたときに備えて先行して位相状態を検出しているので、再同期合わせのときにもビット抜けあるいは１ビットを２ビットとして重ねて再生することがない。
【００１２】
また、第２の本発明のビット位相同期回路は、入力シリアル信号が入力され、参照信号に位相同期するように入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する第１、第２の位相同期手段と、第１、第２の位相同期手段の出力の一方を選択的に出力する出力選択手段と、第１、第２の位相同期手段の一方が同期しているときに、他方の位相同期手段の遅延時間を順次変化させて一方の位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を先行サーチさせる制御手段とを備えたことを特徴とする。
【００１３】
更に、第３の本発明は、入力シリアル信号が入力され、参照信号に位相同期するように入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する位相同期手段を備えたビット位相同期回路において、位相同期手段と同一の信号を入力とし、位相同期手段が同期状態にあるときに、遅延時間を位相同期手段の選択している遅延時間から変化させて位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を予めサーチさせる予備の位相制御手段を備えたことを特徴とする。
【００１４】
更にまた、第４の本発明のビット位相同期回路は、入力された遅延時間の指示信号に応じ、入力シリアル信号の位相をそれぞれ独立に遅延させる２つの固定遅延手段と、２つの固定遅延手段の出力からそれぞれ３つの位相の異なるデータを生成する固定遅延手段と、固定遅延手段の３つの位相の異なるデータについて、１データ毎に参照クロックでラッチし、前後のビットでのデータ内容の変化の有無を検出するデータ検出手段と、入力された選択信号に応じ、前記データ検出手段でラッチされた後の２組の前記３つの位相の異なるデータの中央位相のデータの２つの内の一方を選択出力するデータ出力制御手段と、データ検出手段の検出結果により２つの固定遅延手段に対する遅延時間の指示信号とデータ出力制御手段に対する選択信号を出力するビット位相同期制御手段とを備えたことを特徴とする。
【００１５】
【発明の実施の形態】
本発明の一実施形態を図面を用いて説明する。図４は、本発明の一実施形態のビット位相同期回路の構成を示すブロック図であり、図１はその具体的な回路構成を示す回路図である。
【００１６】
図４において、このビット位相同期回路は、従来の図３に示すビット位相同期回路と同様に、入力データに遅延量を与えて出力する可変位相遅延部Ｖ２１と、可変遅延回路Ｖ２１の出力データの位相を参照クロックの位相と比較判定する位相比較部Ｒ２１と、位相比較部Ｒ２１の判定結果を基に可変遅延回路Ｖ２１、速度調整部Ｅ２１への制御信号を生成する制御部Ｃ２１と、制御部Ｃ２１からの制御信号を基に位相比較部Ｒ２１の再生信号の出力タイミングを調整する速度調整部Ｅ２１とから構成される。
【００１７】
主たる動作は図３の回路と同様であり、参照クロック入力線ＲＣ２１から一定周期の参照クロックを受信し、シリアルディジタル信号入力線Ｓｉｎ２１から信号の位相にジッタ成分を含む参照クロックに近い周波数の入力ディジタル信号を受信し、該当ディジタル信号を再生し、読み出し信号に同期させて信号出力線Ｓｏｕｔ２１に出力することである。
【００１８】
相違点は、内部信号線Ｓ２１に対して可変遅延部Ｖ２１で調整する位相遅延量が最小になり、さらに入力ディジタル信号の参照クロックに対する位相が遅れたときには、可変遅延部Ｖ２１の遅延量を１ビット相当分だけ大きくし、位相比較部Ｒ２１が内部信号線Ｓ２１から信号を受信し、再生信号線Ｓ２２に出力するディジタル信号を速度調整部Ｅ２１で１クロック読み捨てることで１ビットの信号を２ビットとして再生することを防止している点と、内部信号線Ｓ２１に対して可変遅延部Ｖ２１で調整する位相遅延量が可変遅延部Ｖ２１で調整可能な最大遅延量になった場合には、位相比較部Ｒ２１は再生信号線Ｓ２２に送出する信号の位相遅延量より１ビット相当位相遅延量が小さい信号を予備再生信号線Ｓ２３に出力し、速度調整部Ｅ２１は参照クロックの１クロックの中で再生信号Ｓ２２の信号を取り込み、続けて予備再生信号線Ｓ２３の信号を取り込み、合計で２ビットを取り込みディジタル信号のビット抜けを防止している点である。
【００１９】
図１に詳細な回路図を示す。このビット位相同期回路は、ビット位相同期制御回路１からの指示に従い、入力データに対してある遅延量を与えて出力する可変遅延回路２と、可変遅延回路２から入力される６つのデータの位相関係を検出するデータ検出回路３と、データ検出回路３の２つの出力データ（データ１、データ２）をビット位相同期制御回路１からの判定情報１３によりデータ出力端子DOUTに選択的に出力制御するデータ出力制御回路４と、データ検出回路３の検出結果により可変遅延回路２への選択信号やデータ出力制御回路への判定情報１３を生成出力するビット位相同期制御回路１とから構成されている。
【００２０】
可変遅延回路２は、入力データに対して複数の遅延量を与える遅延出力ＤＹ０〜ＤＹｎを出力する遅延ゲート群２０（遅延ゲートＤＬＹ１〜ＤＬＹｎからなる）と、遅延ゲート群の複数の出力ビットからビット位相同期制御回路１からの選択信号によりそれぞれ１出力ビットずつ選択出力する第１セレクタ２１、第２セレクタ２２と、第１、第２セレクタ２１、２２の出力データに同一の遅延量を与えて第１、第２セレクタ２１、２２の出力データに対して位相の異なる３つの出力データを生成する固定遅延素子ＫＤ１１、ＫＤ１２、ＫＤ２１、ＫＤ２２とから構成されている。
【００２１】
データ検出回路３は、可変遅延回路２からの６つの入力データＤＳＸ１、ＤＳＸ２、ＤＳＸ３、ＤＳＹ１、ＤＳＹ２、ＤＳＹ３を参照クロックによりそれぞれ２クロック分ラッチするＤフリップフロップＦＸ１１、ＦＸ１２、ＦＸ１３、ＦＸ２１、ＦＸ２２、ＦＸ２３、ＦＹ１１、ＦＹ１２、ＦＹ１３、ＦＹ２１、ＦＹ２２、ＦＹ２３と、これらＤフリップフロップＦＸ１１〜ＦＸ１３、ＦＸ２１〜ＦＸ２３、ＦＹ１１〜ＦＹ１３、ＦＹ２１〜ＦＹ２３の出力データの位相関係をデータ内容から検出するＡＮＤ回路ＡＮＤＡ０、ＡＮＤＢ０、ＡＮＤＣ０、ＡＮＤＤ０、ＡＮＤＥ０、ＡＮＤＦ０、ＡＮＤＡ１、ＡＮＤＢ１、ＡＮＤＣ１、ＡＮＤＤ１、ＡＮＤＥ１、ＡＮＤＦ１と、これらＡＮＤ回路ＡＮＤＡ０〜ＡＮＤＦ０、ＡＮＤＡ１〜ＡＮＤＦ１の出力データ（Ａ０、Ｂ０・・・Ｆ０、Ａ１、Ｂ１・・・Ｆ１）をそれぞれ参照クロックによりラッチするＤフリップフロップ回路ＦＦＸ１、ＦＦＹ１とから構成されている。
【００２２】
データ入力端子ＤＩＮは、可変遅延回路２内の遅延ゲート群に接続されており、遅延ゲート群の出力ＤＹ０〜ＤＹｎは第１、第２セレクタ２１、２２に供給され、第１セレクタ２１の出力ＤＳＸ１はデータ検出回路３のＤフリップフロップＦＸ１１と可変遅延回路２の固定遅延素子ＫＤ１１に供給され、第２セレクタ２２の出力ＤＳＹ１はデータ検出回路３のＤフリップフロップＦＹ１１と可変遅延回路２の固定遅延素子ＫＤ２１に供給されている。
【００２３】
可変遅延回路２の固定遅延素子ＫＤ１１の出力ＤＳＸ２は、データ検出回路のＤフリップフロップＦＸ１２と可変遅延回路２の固定遅延素子ＫＤ１２に供給され、固定遅延素子ＫＤ１２の出力ＤＳＸ３は、データ検出回路３のＤフリップフロップＦＸ１３に供給され、固定遅延素子ＫＤ２１の出力ＤＳＹ２は、データ検出回路３のＤフリップフロップＦＸ２２と可変遅延回路２の固定遅延素子ＫＤ２２に供給され、固定遅延素子ＫＤ２２の出力ＤＳＸ３は、データ検出回路３のＤフリップフロップＦＸ２３に供給される。
【００２４】
データ検出回路３のＤフリップフロップＦＸ１１の出力はＡＮＤ回路ＡＮＤＡ０の入力の片側とＡＮＤＢ０の入力のインバート入力側に供給され、ＤフリップフロップＦＸ１２の出力はＡＮＤ回路ＡＮＤＣ０の入力の片側とＡＮＤＤ０の入力のインバート入力側とデータ出力制御回路４の入力端子ＤＩ１に供給され、ＤフリップフロップＦＸ１３の出力はＡＮＤ回路ＡＮＤＥ０の入力の片側とＡＮＤＦ０の入力のインバート入力側に供給されている。
【００２５】
ＤフリップフロップＦＹ１１の出力はＡＮＤ回路ＡＮＤＡ１の入力の片側とＡＮＤＢ１の入力のインバート入力側とに供給され、ＤフリップフロップＦＹ１２の出力はＡＮＤ回路ＡＮＤＣ１の入力の片側とＡＮＤＤ１の入力のインバート入力側とデータ出力制御回路４の入力端子ＤＩ２に供給され、ＤフリップフロップＦＹ１３の出力はＡＮＤ回路ＡＮＤＥ１の入力の片側とＡＮＤＦ１の入力のインバート入力側に供給されている。
【００２６】
データ検出回路３のＤフリップフロップＦＸ２１の出力はＡＮＤ回路ＡＮＤＢ０の入力の片側とＡＮＤＡ０の入力のインバート入力側に供給され、ＤフリップフロップＦＸ２２の出力はＡＮＤ回路ＡＮＤＤ０の入力の片側とＡＮＤＣ０の入力のインバート入力側に供給され、ＤフリップフロップＦＸ２３の出力はＡＮＤ回路ＡＮＤＦ０の入力の片側とＡＮＤＥ０の入力のインバート入力側に供給されている。
【００２７】
ＤフリップフロップＦＹ２１の出力はＡＮＤ回路ＡＮＤＢ１の入力の片側とＡＮＤＡ１の入力のインバート入力側とに供給されし、ＤフリップフロップＦＹ２２の出力はＡＮＤ回路ＡＮＤＤ１の入力の片側とＡＮＤＣ１の入力のインバート入力側に供給され、ＤフリップフロップＦＹ２３の出力はＡＮＤ回路ＡＮＤＦ１の入力の片側とＡＮＤＥ１の入力のインバート入力側に供給されている。
【００２８】
データ検出回路３のＡＮＤ回路ＡＮＤＡ０の出力はＤフリップフロップＦＦＸ１の入力端子Ａとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＢ０の出力はＤフリップフロップＦＦＸ１の入力端子Ｂとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＣ０の出力はＤフリップフロップＦＦＸ１の入力端子Ｃとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＤ０の出力はＤフリップフロップＦＦＸ１の入力端子Ｄとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＥ０の出力はＤフリップフロップＦＦＸ１の入力端子Ｅとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＦ０の出力はＤフリップフロップＦＦＸ１の入力端子Ｆとビット位相同期制御回路１の入力端子に供給されている。
データ検出回路３のＡＮＤ回路ＡＮＤＡ１の出力はＤフリップフロップＦＦＹ１の入力端子Ａとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＢ１の出力はＤフリップフロップＦＦＹ１の入力端子Ｂとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＣ１の出力はＤフリップフロップＦＹＸ１の入力端子Ｃとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＤ１の出力はＤフリップフロップＦＦＹ１の入力端子Ｄとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＥ１の出力はＤフリップフロップＦＦＹ１の入力端子Ｅとビット位相同期制御回路１の入力端子に供給され、ＡＮＤ回路ＡＮＤＦ１の出力はＤフリップフロップＦＦＹ１の入力端子Ｆとビット位相同期制御回路１の入力端子に供給されている。
【００２９】
データ検出回路３のＤフリップフロップ回路ＦＦＸ１の出力ａ０、ｂ０、ｃ０、ｄ０、ｅ０、ｆ０はビット位相同期制御回路１の入力端子に供給され、ＤフリップフロップＦＦＹ１の出力ａ１、ｂ１、ｃ１、ｄ１、ｅ１、ｆ１はビット位相同期制御回路１の入力端子に供給される。
【００３０】
ビット位相同期制御回路１の出力選択信号１１は可変遅延回路２の第１セレクタ２１のセレクト端子Ｓe１に供給され、出力選択信号１２は可変遅延回路２の第２セレクタ２２のセレクト端子Ｓe１に供給され、判定情報１３はデータ出力制御回路４の判定情報入力端子ＨＩに供給される。
【００３１】
参照クロック入力端子ＣＬＫはデータ検出回路のＤフリップフロップＦＸ１１〜ＦＸ１３、ＦＸ２１〜ＦＸ２３、ＦＹ１１〜ＦＹ１３、ＦＹ２１〜ＦＹ２３、ＦＦＸ１、ＦＦＹ１のクロック入力端子とデータ出力制御回路のクロック入力端子ＣＫに供給される。データ出力制御回路４の出力ＤＯは出力データ端子ＤOUTに供給される。
【００３２】
データ検出回路３のＡＮＤＡ０、ＡＮＤＢ０のペアはＡＮＤＡ０がデータの”０”から”１”への変化を検出し、ＡＮＤＢ０がデータの”１”から”０”への変化を検出している。以下ＡＮＤＣ０、ＡＮＤＤ０のペア、・・・ＡＮＤＥ１、ＡＮＤＦ１のペアも同様である。
【００３３】
次に動作の説明を行う。可変遅延回路２における遅延ゲート群２０は入力データＤＩＮを縦続接続された同一遅延量を持つ各遅延ゲートＤＬＹ１〜ＤＬＹｎにより遅延させ、第１セレクタ２１、第２セレクタ２２は遅延ゲート群の各遅延ゲートの出力ＤＹ０〜ＤＹｎから、ビット位相制御回路１からの制御信号に基づいてそれぞれ一つを選択出力し、固定遅延素子ＫＤ１１、ＫＤ１２、ＫＤ２１、ＫＤ２２は第１セレクタ２１、第２セレクタ２２の出力ＤＳＸ１、ＤＳＹ１を同一の固定遅延分ずつ遅延させてＤＳＸ１、ＤＳＹ１に対しそれぞれ位相の異なる３つの出力ＤＳＸ１、ＤＳＸ２、ＤＳＸ３、とＤＳＹ１、ＤＳＹ２、ＤＳＹ３を出力する。
【００３４】
データ検出回路３のＤフリップフロップＦＸ１１、ＦＸ１２、ＦＸ１３、ＦＹ１１、ＦＹ１２、ＦＹ１３は可変遅延回路２の出力データＤＳＸ１、ＤＳＸ２、ＤＳＸ３、ＤＳＹ１、ＤＳＹ２、ＤＳＹ３をそれぞれ参照クロックＣＬＫでラッチし、ＤフリップフロップＦＸ２１、ＦＸ２２、ＦＸ２３、ＦＹ２１、ＦＹ２２、ＦＹ２３はＤフリップフロップＦＸ１１、ＦＸ１２、ＦＸ１３、ＦＹ１１、ＦＹ１２、ＦＹ１３の出力データをそれぞれ参照クロックＣＬＫでラッチする。
【００３５】
ＡＮＤ回路ＡＮＤＡ０はＤフリップフロップＦＸ１１の出力データとＤフリップフロップＦＸ２１の出力データのインバート入力をＡＮＤ演算した結果Ａ０を出力し、ＡＮＤ回路ＡＮＤＢ０はＤフリップフロップＦＸ２１の出力データとＤフリップフロップＦＸ１１の出力データのインバート入力をＡＮＤ演算した結果Ｂ０を出力し、ＡＮＤ回路ＡＮＤＣ０はＤフリップフロップＦＸ１２の出力データとＤフリップフロップＦＸ２２の出力データのインバート入力をＡＮＤ演算した結果Ｃ０を出力し、ＡＮＤ回路ＡＮＤＤ０はＤフリップフロップＦＸ２２の出力データとＤフリップフロップＦＸ１２の出力データのインバート入力をＡＮＤ演算した結果Ｄ０を出力し、ＡＮＤ回路ＡＮＤＥ０はＤフリップフロップＦＸ１３の出力データとＤフリップフロップＦＸ２３の出力データのインバート入力をＡＮＤ演算した結果Ｅ０を出力し、ＡＮＤ回路ＡＮＤＦ０はＤフリップフロップＦＸ２３の出力データとＤフリップフロップＦＸ１３の出力データのインバート入力をＡＮＤ演算した結果Ｆ０を出力する。
【００３６】
ＡＮＤ回路ＡＮＤＡ１はＤフリップフロップＦＹ１１の出力データとＤフリップフロップＦＹ２１の出力データのインバート入力をＡＮＤ演算した結果Ａ１を出力し、ＡＮＤ回路ＡＮＤＢ１はＤフリップフロップＦＹ２１の出力データとＤフリップフロップＦＹ１１の出力データのインバート入力をＡＮＤ演算した結果Ｂ１を出力し、ＡＮＤ回路ＡＮＤＣ１はＤフリップフロップＦＹ１２の出力データとＤフリップフロップＦＹ２２の出力データのインバート入力をＡＮＤ演算した結果Ｃ１を出力し、ＡＮＤ回路ＡＮＤＤ１はＤフリップフロップＦＹ２２の出力データとＤフリップフロップＦＹ１２の出力データのインバート入力をＡＮＤ演算した結果Ｄ１を出力し、ＡＮＤ回路ＡＮＤＥ１はＤフリップフロップＦＹ１３の出力データとＤフリップフロップＦＹ２３の出力データのインバート入力をＡＮＤ演算した結果Ｅ１を出力し、ＡＮＤ回路ＡＮＤＦ１はＤフリップフロップＦＹ２３の出力データとＤフリップフロップＦＹ１３の出力データのインバート入力をＡＮＤ演算した結果Ｆ１を出力する。
【００３７】
ビット位相同期制御回路１は、データ検出回路３のデータ検出結果Ａ０〜Ｆ０、Ａ１〜Ｆ１、ａ０〜ｆ０、ａ１〜ｆ１により可変遅延回路２の第１セレクタ２１、第２セレクタ２２への選択信号１１、選択信号１２の設定値とデータ出力制御回路４への判定情報１３の設定値を判定出力する。
【００３８】
Ｄフリップフロップ回路ＦＦＸ１はＡＮＤＡ０〜Ｆ０の出力データＡ０〜Ｆ０を参照クロックＣＬＫでラッチし、Ｄフリップフロップ回路ＦＦＹ１はＡＮＤＡ１〜Ｆ１の出力データＡ１〜Ｆ１を参照クロックＣＬＫでラッチする。
【００３９】
データ出力制御回路４はデータ検出回路３の出力データ１、データ２をビット位相同期制御回路１からの判定情報１により出力タイミングを判定し、出力データをデータ出力端子ＤＯＵＴに出力する。
【００４０】
以下では、ビット位相同期制御回路１の詳細な動作を説明する。
【００４１】
ビット位相同期動作において、第１セレクタ２１側が選択されている場合、すなわち、データ出力制御回路４で入力ＤＩ１側（第１セレクタ２１側）のデータ流データ１を選択し、データ出力端子DOUTへ出力している場合について説明する。説明はデータ出力制御回路４で選択出力されているセレクタ側を現用系、もう一方の第２セレクタ２２側を予備系として説明する。
【００４２】
入力データＤＩＮが可変遅延回路２に入力すると、遅延ゲート群２０により遅延されたデータが第１セレクタ２１、第２セレクタ２２に入力する。この入力の内、ビット位相制御回路１からの選択信号１１、選択信号１２の値に基づいて、第１セレクタ２１、第２セレクタ２２はそれぞれ１つずつ（ＤＳＸ１、ＤＳＹ１）を選択出力する。各セレクタ出力ＤＳＸ１、ＤＳＹ１は更に固定遅延素子ＫＤ１１、ＫＤ１２、ＫＤ２１、ＫＤ２２により遅延を受けて、位相の異なる３つのデータＤＳＸ１、ＤＳＸ２、ＤＳＸ３とＤＳＹ１、ＤＳＹ２、ＤＳＹ３として出力される。この位相の異なる３つのデータの位相イメージは、図５の通りである。図５のように、３つのデータは、第１セレクタ２１、第２セレクタ２２の出力ＤＳＸ１、ＤＳＹ１の位相に対して固定遅延素子の遅延量分ずつ位相を遅らせたデータとして出力されている。
【００４３】
可変遅延回路２の位相の異なる３つのデータＤＳＸ１、ＤＳＸ２、ＤＳＸ３とＤＳＹ１、ＤＳＹ２、ＤＳＹ３はそれぞれ、データ検出回路３で参照クロックＣＬＫによりラッチされ、ＡＮＤ回路でそれぞれ１クロック前後のデータ内容（１／０信号）に変化が有るか否かを判定する。データ内容に変化があるとは、図６に示すような１クロック前後のデータ内容がＤi＝１でＤi+1＝０のように変化する。又は、その逆のときであり、データ内容に変化がないとは、１クロック前後のデータ内容がＤi-1＝１でＤi＝１やＤi＝０でＤi+1＝０のように変化しないときである。
【００４４】
判定結果Ａ０〜Ｆ０、Ａ１〜Ｆ１は更に参照クロックによりラッチされたデータ検出結果ａ０〜ｆ０、ａ１〜ｆ１と共にビット位相同期制御回路１に入力され、ビット位相同期制御回路１の判定情報１３の内容によってデータ出力制御回路に入力されるデータ１、データ２のどちらを出力するかや、出力時に位相をずらすか否かを設定でき、選択信号１１、選択信号１２の内容によって第１セレクタ２１、第２セレクタ２２の選択出力を設定できる。
【００４５】
ビット位相同期制御回路１ではデータ検出回路のデータ検出結果により以下のような動作をする。図７を用いて説明する。
【００４６】
（１）現用系に対して
初期の第１セレクタ２１の選択信号１１の値から、選択信号１１の値を変動させ、Ａ０＝１かつＣ０＝１かつＥ０＝１であるか、又は、Ｂ０＝１かつＤ０＝１かつＦ０＝１である（条件Ａ−（１））選択信号１１の値をサーチし続ける。条件Ａ−（１）が検出されると、現用系の状態が同期状態となる。
【００４７】
条件Ａ−（１）を満足させる、それぞれのＡＮＤ回路へ参照クロックでラッチされて入力する入力データ位相の例としては図８に示す通りである。すなわち、データＤiとＤi+1の間と、データＤi+2とＤi+3の間でデータの内容が変化し、Ｄi+1とＤi+2の間でデータの内容が変化しないときに、入力データＤＳＸ１〜ＤＳＸ３の全てについてデータの１ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがＡＮＤ回路に入力しているようなときである。
【００４８】
同期状態になると、Ａ０＝１かつＣ０＝１かつＥ０＝０であるか、又は、Ｂ０＝１かつＤ０＝１かつＦ０＝０である（条件Ａ−（２））のとき、すなわち、図８に示すように、入力データＤＳＸ１とＤＳＸ２についてＤi+1のデータを参照クロックでラッチし、ＤＳＸ３についてはＤiのデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ減少させる。
【００４９】
また、同期状態では、Ａ０＝０かつＣ０＝１かつＥ０＝１であるか、又は、Ｂ０＝０かつＤ０＝１かつＦ０＝１である（条件Ａ−（３））のとき、すなわち、図８に示すように、入力データＤＳＸ２とＤＳＸ３についてＤi+1のデータを参照クロックでラッチし、ＤＳＸ１についてはＤi+2のデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ増加させる。
【００５０】
さらに、同期状態では、Ａ０＝０かつＣ０＝１かつＥ０＝０であるか、又は、Ｂ０＝０かつＤ０＝１かつＦ０＝０である（条件Ａ−（４））のとき、すなわち、図８に示すように、入力データＤＳＸ１とＤＳＸ３についてＤi+2とＤiのデータを参照クロックでラッチし、ＤＳＸ２についてはＤi+1のデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ増加させる。
【００５１】
さらにまた、同期状態では、Ｃ０＝０かつＤ０＝０である（条件Ａ−（５））のとき、すなわち、図８に示すように、入力データＤＳＸ１とＤＳＸ３についてＤi+3とＤi+1のデータを参照クロックでラッチし、ＤＳＸ２についてはＤi+2のデータを参照クロックでラッチしているようなときには、現用系の状態が同期はずれとなる。
【００５２】
（２）予備系に対して
まず、図７（ｂ）に示すように先発サーチ状態として、第２セレクタ２２の選択信号１２の値を０から順次増加させ、第１セレクタ２１のデータ出力に対して第２セレクタ２２のデータ出力が１クロック進んだデータである選択値で、Ｃ０＝１かつａ１＝１かつｃ１＝１かつｅ１＝１であるか、又は、Ｄ０＝１かつｂ１＝１かつｄ１＝１かつｆ１＝１である（条件Ａ−（６））選択信号１２の値をサーチし続ける。条件Ａ−（６）の満足することが検出されると、予備系の状態が同期状態となる。
【００５３】
条件Ａ−（６）を満足させる、それぞれのＡＮＤ回路への参照クロックでラッチされて入力する入力データ位相の例としては図９に示す通りである。すなわち、データＤiとＤi+1の間と、データＤi+2とＤi+3の間でデータ内容が変化し、データＤi+1とＤi+2の間で変化しないときに、入力データＤＳＹ１〜ＤＳＹ３の全てについてデータの１ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがＡＮＤ回路に入力しているようなときである（但し、Ｃ０＝１又はＤ０＝１は必須）。
【００５４】
同期状態になると、Ｃ０＝１かつａ１＝１かつｅ１＝０であるか、又は、Ｄ０＝１かつｂ１＝１かつｆ１＝０である（条件Ａ−（７））のとき、すなわち、図９に示すように、入力データＤＳＹ１とＤＳＹ２についてＤi+1のデータを参照クロックでラッチし、ＤＳＹ３についてはＤiのデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ減少させる。
【００５５】
また、同期状態では、Ｃ０＝１かつａ１＝０かつｅ１＝１であるか、又は、Ｄ０＝１かつｂ１＝０かつｆ１＝１である（条件Ａ−（８））のとき、すなわち、図９に示すように、入力データＤＳＹ２とＤＳＹ３についてＤi+1のデータを参照クロックでラッチし、ＤＳＹ１についてはＤi+2のデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ増加させる。
【００５６】
さらに、同期状態では、Ｃ０＝１かつａ１＝０かつｅ１＝０であるか、又は、Ｄ０＝１かつｂ１＝０かつｆ１＝０である（条件Ａ−（９））のとき、すなわち、図９に示すように、入力データＤＳＹ１とＤＳＹ３についてＤi+2とＤiのデータを参照クロックでラッチし、ＤＳＹ２についてはＤi+1のデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ増加させる。
【００５７】
さらにまた、同期状態では、Ｃ０＝１かつｃ１＝０であるか、又は、Ｄ０＝１かつｄ１＝０（条件Ａ−（１０））のとき、すなわち、図９に示すように、入力データＤＳＹ１とＤＳＹ３についてＤi+3とＤi+1のデータを参照クロックでラッチし、ＤＳＹ２についてはＤi+2のデータを参照クロックでラッチしているようなときには、予備系の状態が同期はずれとなる。
【００５８】
条件Ａ−（１０）を満たすことにより予備系が同期はずれとなると、次に後発サーチ状態として、図７（ｃ）に示すように、第２セレクタ２２の選択信号１２の値をｎから順次減少させ、第１セレクタ２１のデータ出力に対して第２セレクタ２２のデータ出力が１クロック分遅れたデータである選択値で、ｃ０＝１かつＡ１＝１かつＣ１＝１かつＥ１＝１であるか、又は、ｄ０＝１かつＢ１＝１かつＤ１＝１かつＦ１＝１である（条件Ａ−（１１））選択信号１２の値をサーチし続ける。条件Ａ−（１１）の充足が検出されると、予備系の状態は同期状態となる。
【００５９】
条件Ａ−（１１）の充足により同期状態となる、それぞれのＡＮＤ回路へ参照クロックでラッチされて入力する入力データ位相の例としては、図１０に示す通りである。すなわち、データＤiとＤi+1の間と、データＤi+2とＤi+3の間でデータ内容が変化し、データＤi+1とＤi+2の間でデータ内容が変化しないときに入力データＤＳＹ１〜ＤＳＹ３全てについてデータの１ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがＡＮＤ回路に入力しているようなときである。（但し、ｃ０＝１又はｄ０＝１は必須）
同期状態になると、ｃ０＝１かつＡ１＝１かつＥ１＝０であるか、又は、ｄ０＝１かつＢ１＝１かつＦ１＝０である（条件Ａ−（１２））のとき、すなわち、図１０に示すように、入力データＤＳＹ１とＤＳＹ２についてＤi+1のデータを参照クロックでラッチし、ＤＳＹ３についてはＤiのデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ減少させる。
【００６０】
また、同期状態では、ｃ０＝１かつＡ１＝０かつＥ１＝１であるか、又は、ｄ０＝１かつＢ１＝０かつＦ１＝１である（条件Ａ−（１３））のとき、すなわち、図１０に示すように、入力データＤＳＹ２とＤＳＹ３についてＤi+1のデータを参照クロックでラッチし、ＤＳＹ１についてはＤi+2のデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ増加させる。
【００６１】
更に、同期状態では、ｃ０＝１かつＡ１＝０かつＥ１＝０であるか、又は、ｄ０＝１かつＢ１＝０かつＦ１＝０である（条件Ａ−（１４））のとき、すなわち、図１０に示すように、入力データＤＳＹ１とＤＳＹ３についてＤi+2とＤiのデータを参照クロックでラッチし、ＤＳＹ２についてはＤi+1のデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ増加させる。
【００６２】
更にまた、同期状態では、ｃ０＝１かつＣ１＝０であるか、又は、ｄ０＝１かつＤ１＝０である（条件Ａ−（１５））のとき、すなわち、図１０に示すように、入力データＤＳＹ１とＤＳＹ３についてＤi+3とＤi+1のデータを参照クロックでラッチし、ＤＳＹ２についてはＤi+2のデータを参照クロックでラッチしているようなときには、予備系の状態が同期はずれとなる。
【００６３】
条件Ａ−（１５）の充足により予備系の状態が同期はずれとなると、次に先発サーチ状態に入り、サーチを開始する。
【００６４】
予備系では以上の先発サーチと後発サーチを繰り返し実行している。
【００６５】
ここで、予備系が同期状態の間に現用系が同期はずれとなった場合には、ビット位相同期制御回路１からの判定情報１３により、いままでデータ出力制御回路１がデータ１入力側のデータをデータ出力端子に出力していたものを、データ１に対してデータ２の出力位相を１ビット分位相を進めた値に設定するように指示した後、データ１からデータ２へデータ出力端子に出力するデータを切り替えるように指示する。
【００６６】
このようにして、現用系を第２セレクタ２２側、予備系を第１セレクタ２１側に切り替えることができる。
【００６７】
次に、第２セレクタ２２側が選択されている場合、すなわち、データ出力制御回路で入力ＤＩ２側（セレクタ側のデータ流データ２）を選択し、データ出力端子へ出力している場合について説明する。説明はデータ出力制御回路４で選択出力されている第２セレクタ２２側を現用系、もう一方を予備系として説明する。
【００６８】
ビット位相同期制御回路１ではデータ検出回路３のデータ検出結果により以下のような動作をする。図１１を用いて説明する。
【００６９】
（３）現用系に対して
初期の第２セレクタ２２の選択信号１２の値から、選択信号１２の値を変動させ、Ａ１＝１かつＣ１＝１かつＥ１＝１であるか、又は、Ｂ１＝１かつＤ１＝１かつＦ１＝１である（条件Ｂ−（１））選択信号１２の値をサーチし続ける。条件Ｂ−（１）の充足が検出されると、現用系の状態が同期状態となる。
【００７０】
条件Ｂ−（１）となる、それぞれのＡＮＤ回路へ参照クロックでラッチされて入力する入力データ位相の例としては図１２に示す通りである。すなわち、データＤiとＤi+1の間と、データＤi+2とＤi+3の間でデータの内容が変化しＤi+1とＤi+2の間でデータの内容が変化しないときに、入力データＤＳＹ１〜ＤＳＹ３全てについてデータの１ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがＡＮＤ回路に入力しているようなときである。
【００７１】
同期状態では、Ａ１＝１かつＣ１＝１かつＥ１＝０であるか、又は、Ｂ１＝１かつＤ１＝１かつＦ１＝０である（条件Ｂ−（２））のとき、すなわち、図１２に示すように、入力データＤＳＹ１とＤＳＹ２についてＤi+1のデータを参照クロックでラッチし、ＤＳＹ３についてはＤiのデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ減少させる。
【００７２】
また、同期状態では、Ａ１＝０かつＣ１＝１かつＥ１＝１であるか、又は、Ｂ１＝０かつＤ１＝１かつＦ１＝１である（条件Ｂ−（３））のとき、すなわち、図１２に示すように、入力データＤＳＹ２とＤＳＹ３についてＤi+1のデータを参照クロックでラッチし、ＤＳＹ１についてはＤi+2のデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ増加させる。
【００７３】
更に、同期状態では、Ａ１＝０かつＣ１＝１かつＥ１＝０であるか、又は、Ｂ１＝０かつＤ１＝１かつＦ１＝０である（条件Ｂ−（４））のとき、すなわち、図１２に示すように、入力データＤＳＹ１とＤＳＹ３についてＤi+2とＤiのデータを参照クロックでラッチし、ＤＳＹ２についてはＤi+1のデータを参照クロックでラッチしているようなときには、選択信号１２の値を１だけ増加させる。
【００７４】
更にまた、同期状態では、Ｃ１＝０かつＤ１＝０である（条件Ｂ−（５））のとき、すなわち、図１２に示すように、入力データＤＳＹ１とＤＳＹ３についてＤi+3とＤi+1のデータを参照クロックでラッチし、ＤＳＹ２についてはＤi+2のデータを参照クロックでラッチしているようなときには、現用系の状態が同期はずれとなる。
【００７５】
（４）予備系に対して
まず、先発サーチ状態として、図１１（ｂ）に示すように、第１セレクタ２１の選択信号１１の値を０から順次増加させ、第１セレクタ２１のデータ出力に対して第２セレクタ２２のデータ出力が１クロック進んだデータである選択値で、Ｃ１＝１かつａ０＝１かつｃ０＝１かつｅ０＝１であるか、又は、Ｄ１＝１かつｂ０＝１かつｄ０＝１かつｆ０＝１である（条件Ｂ−（６））選択信号１１の値をサーチし続ける。条件Ｂ−（６）の充足が検出されると、予備系の状態が同期状態となる。
【００７６】
条件Ｂ−（６）を充足する、それぞれのＡＮＤ回路への参照クロックでラッチされて入力する入力データ位相の例としては図１３に示す通りである。すなわち、データＤiとＤi+1の間と、データＤi+2とＤi+3の間でデータ内容が変化し、データＤi+1とＤi+2の間で変化しないときに、入力データＤＳＸ１〜ＤＳＸ３の全てについてデータの１ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがＡＮＤ回路に入力しているようなときである（但し、Ｃ１＝１又はＤ１＝１は必須）。
【００７７】
同期状態では、Ｃ１＝１かつａ０＝１かつｅ０＝０であるか、又は、Ｄ１＝１かつｂ０＝１かつｆ０＝０である（条件Ｂ−（７））のとき、すなわち、図１３に示すように、入力データＤＳＸ１とＤＳＸ２についてＤi+1のデータを参照クロックでラッチし、ＤＳＸ３についてはＤiのデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ減少させる。
【００７８】
同期状態では、Ｃ１＝１かつａ０＝０かつｅ０＝１であるか、又は、Ｄ１＝１かつｂ０＝０かつｆ０＝１である（条件Ｂ−（８））のとき、すなわち、図１３に示すように、入力データＤＳＸ２とＤＳＸ３についてＤi+1のデータを参照クロックでラッチし、ＤＳＸ１についてはＤi+2のデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ増加させる。
【００７９】
また、同期状態では、Ｃ１＝１かつａ０＝０かつｅ０＝０であるか、又は、Ｄ１＝１かつｂ０＝０かつｆ０＝０である（条件Ｂ−（９））のとき、すなわち、図１３に示すように、入力データＤＳＸ１とＤＳＸ３についてＤi+2とＤiのデータを参照クロックでラッチし、ＤＳＸ２についてはＤi+1のデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ増加させる。
【００８０】
更に、同期状態では、Ｃ１＝１かつｃ０＝０であるか、又は、Ｄ１＝１かつｄ０＝０（条件Ｂ−（１０））のとき、すなわち、図１３に示すように、入力データＤＳＸ１とＤＳＸ３についてＤi+3とＤi+1のデータを参照クロックでラッチし、ＤＳＳ２についてはＤi+2のデータを参照クロックでラッチしているようなときには、予備系の状態が同期はずれとなる。
【００８１】
条件Ｂ−（１０）の充足により予備系が同期はずれとなると、次に後発サーチ状態として、図１１（ｃ）に示すように、第１セレクタ２１の選択信号１１の値をｎから順次減少させ、第２セレクタ２２のデータ出力に対して第１セレクタ２１のデータ出力が１クロック分遅れたデータである選択値で、ｃ１＝１かつＡ０＝１かつＣ０＝１かつＥ０＝１であるか、又は、ｄ１＝１かつＢ０＝１かつＤ０＝１かつＦ０＝１である（条件Ｂ−（１１））選択信号１１の値をサーチし続ける。条件Ｂ−（１１）を充足する値のサーチにより、同期状態となる。
【００８２】
条件Ｂ−（１１）の充足により同期状態となる、それぞれのＡＮＤ回路へ参照クロックでラッチされて入力する入力データ位相の例としては、図１４に示す通りである。すなわち、データＤiとＤi+1の間と、データＤi+2とＤi+3の間でデータ内容が変化し、データＤi+1とＤi+2の間でデータ内容が変化しないときに入力データＤＳＸ１〜ＤＳＸ３全てについてデータの１ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがＡＮＤ回路に入力しているようなときである（但し、ｃ１＝１又はｄ１＝１は必須）。
【００８３】
同期状態では、ｃ１＝１かつＡ０＝１かつＥ０＝０であるか、又は、ｄ１＝１かつＢ０＝１かつＦ０＝０である（条件Ｂ−（１２））のとき、すなわち、図１４に示すように、入力データＤＳＸ１とＤＳＸ２についてＤi+1のデータを参照クロックでラッチし、ＤＳＸ３についてはＤiのデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ減少させる。
【００８４】
また、同期状態では、ｃ１＝１かつＡ０＝０かつＥ０＝１であるか、又は、ｄ１＝１かつＢ０＝０かつＦ０＝１である（条件Ｂ−（１３））のとき、すなわち、図１４に示すように、入力データＤＳＸ１とＤＳＸ３についてＤi+1のデータを参照クロックでラッチし、ＤＳＸ２についてはＤi+2のデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ増加させる。
【００８５】
更に、同期状態では、ｃ１＝１かつＡ０＝０かつＥ０＝０であるか、又は、ｄ１＝１かつＢ０＝０かつＦ０＝０である（条件Ｂ−（１４））のとき、すなわち、図１４に示すように、入力データＤＳＸ１とＤＳＸ２についてＤi+2とＤiのデータを参照クロックでラッチし、ＤＳＸ３についてはＤi+1のデータを参照クロックでラッチしているようなときには、選択信号１１の値を１だけ増加させる。
【００８６】
更にまた、同期状態では、ｃ１＝１かつＣ０＝０であるか、又は、ｄ１＝１かつＤ０＝０である（条件Ｂ−（１５））のとき、すなわち、図１４に示すように、入力データＤＳＸ１とＤＳＸ２についてＤi+3とＤi+1のデータを参照クロックでラッチし、ＤＳＸ３についてはＤi+2のデータを参照クロックでラッチしているようなときには、予備系の同期はずれとなる。
【００８７】
条件Ｂ−（１５）の充足により予備系が同期はずれとなると、次に先発サーチ状態に入り、サーチを開始する。予備系では以上の先発サーチと後発サーチを繰り返している。
【００８８】
ここで、予備系が同期状態の間に現用系が同期はずれとなった場合には、ビット位相同期制御回路１からの判定情報１３により、いままでデータ出力制御回路４がデータ２入力側のデータをデータ出力端子に出力していたものを、データ２に対してデータ１の出力位相を１ビット分位相を進めた値に設定するように指示した後、データ２からデータ１へデータ出力端子に出力するデータを切り替えるように指示する。
【００８９】
このようにして、現用系を第１セレクタ２１側、予備系を第２セレクタ２２側に切り替えることができる。
【００９０】
以上のように、上記実施形態によれば、入力シリアルディジタル信号の位相と参照クロックの相対的な位相変動が可変遅延回路２の位相範囲を超える場合の、再生したディジタル信号のビット抜けや１ビットを２ビットとして再生させるといった誤動作を発生させることがなくなる。
【００９１】
なお、上記説明ではデータ検出回路をＡＮＤ回路で構成したが、ＥＸ−ＯＲ等の他の論理回路を用いても同様のロジックを構成することができる。
【００９２】
【発明の効果】
以上のように、本発明によれば、ビット位相同期を行う場合にシリアルディジタル信号の再現性に悪影響を与えることなく同期を確立できるビット位相同期回路を実現できる。
【図面の簡単な説明】
【図１】実施形態のビット位相同期回路の詳細回路を示す回路図である。
【図２】従来のビット位相同期回路の動作を説明するためのアイパターンを示す波形図である。
【図３】従来のビット位相同期回路の構成を示す回路ブロック図である。
【図４】実施形態のビット位相同期回路の構成を示す回路ブロック図である。
【図５】実施形態のビット位相同期回路の固定遅延素子の出力位相関係を説明するタイミング図である。
【図６】実施形態のビット位相同期回路のデータ変化点の判定方法を説明するタイミング図である。
【図７】実施形態の現用系／予備系の同期合わせ方法を説明するタイミング図である。
【図８】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図９】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図１０】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図１１】実施形態の現用系／予備系の同期合わせ方法を説明するタイミング図である。
【図１２】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図１３】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図１４】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【符号の説明】
１ ビット位相同期制御回路
２ 可変遅延回路
３ データ検出回路
４ データ出力制御回路
１１ 選択信号
１２ 選択信号
１３ 判定情報
２０ 遅延ゲート群
２１ 第１セレクタ
２２ 第２セレクタ

Claims (7)

1. 入力された入力シリアル信号を基に異なる遅延時間を持つ複数の信号を生成する遅延素子群と、
   第１の選択信号に応じて前記遅延素子群から１つの遅延素子の出力を選択する第１の選択手段、前記第１の選択手段の出力信号が入力され、参照信号との位相関係を判定する第１のデータ検出手段、及び、前記第１のデータ検出手段の検出結果を基に前記第１の選択信号を生成する第１の同期制御手段で構成される第１の位相制御系と、
   第２の選択信号に応じて前記遅延素子群から１つの遅延素子の出力を選択する第２の選択手段、前記第２の選択手段の出力信号が入力され、前記参照信号との位相関係を判定する第２のデータ検出手段、及び、前記第２のデータ検出手段の検出結果を基に前記第２の選択信号を生成する第２の同期制御手段で構成される第２の位相制御系と、
   出力選択信号に応じて前記第１、第２の選択手段の出力の一方を選択的に出力する出力選択手段と、
   前記出力選択信号を生成すると共に、前記第１、第２の位相制御系の一方が同期しているときに、他方の位相制御系の第１又は第２の選択信号を順次変化させて前記一方の位相制御系が同期はずれを起こしたときに前記他方の位相制御系が同期状態となる遅延時間を先行サーチさせるビット位相同期制御手段を備えたことを特徴とするビット位相同期回路。
2. 前記出力選択手段は、前記一方の位相同期手段が同期はずれを起こしたときに、前記他方の位相同期手段の遅延時間を１単位分だけ進めた後、前記一方の位相同期手段の出力から前記他方の位相同期手段の出力に選択出力を切り替えることを特徴とする請求項１に記載のビット位相同期回路。
3. 前記第１、第２のデータ検出回路はそれぞれ、前記第１又は第２の選択手段の出力から異なる位相差を持つ３つの信号を生成する固定遅延手段と、前記固定遅延手段の出力を前記参照信号に同期してラッチし、ラッチした３つの信号の値のパターンから前記入力シリアル信号のデータ内容の変化を検出する判定手段を備えたことを特徴とする請求項１又は２に記載のビット位相同期回路。
4. 前記ビット位相同期制御手段は前記他方の位相制御系の第１又は第２の選択信号を調整可能な最小遅延時間から順次増加させて同期条件が揃うまで変化させる先発サーチと、調整可能な最大遅延時間から順次減少させて同期条件が揃うまで変化させる後発サーチとを交互に行うことを特徴とする請求項１〜３のいずれかに記載のビット位相同期回路。
5. 入力シリアル信号が入力され、参照信号に位相同期するように前記入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する第１、第２の位相同期手段と、
   前記第１、第２の位相同期手段の出力の一方を選択的に出力する出力選択手段と、
   前記第１、第２の位相同期手段の一方が同期しているときに、他方の位相同期手段の遅延時間を順次変化させて前記一方の位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を先行サーチさせる制御手段と
   を備えたことを特徴とするビット位相同期回路。
6. 入力シリアル信号が入力され、参照信号に位相同期するように前記入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する位相同期手段を備えたビット位相同期回路において、
   前記位相同期手段と同一の信号を入力とし、前記位相同期手段が同期状態にあるときに、遅延時間を前記位相同期手段の選択している遅延時間から変化させて前記位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を予めサーチさせる予備の位相制御手段を備えたことを特徴とするビット位相同期回路。
7. 入力シリアル信号の位相を、入力された遅延時間の指示信号に応じ、それぞれ独立に遅延させる２つの固定遅延手段と、
   前記２つの固定遅延手段の出力からそれぞれ３つの位相の異なるデータを生成する固定遅延手段と、
   前記固定遅延手段の前記３つの位相の異なるデータについて、１データ毎に参照クロックでラッチし、前後のビットでのデータ内容の変化の有無を検出するデータ検出手段と、
   入力された選択信号に応じ、前記データ検出手段でラッチされた後の２組の前記３つの位相の異なるデータの中央位相のデータの２つの内の一方を選択出力するデータ出力制御手段と、
   前記データ検出手段の検出結果により前記２つの固定遅延手段に対する前記遅延時間の指示信号と前記データ出力制御手段に対する前記選択信号を出力するビット位相同期制御手段と
   を備えたことを特徴とするビット位相同期回路。

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