JP3767997B2 - ビット位相同期回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、通信システムなどに用いられる同期保護機能を有するビット位相同期回路に関する。
【0002】
【従来の技術】
通信システムの装置間で図2に示すようなアイパターンを有する入力ディジタル信号に対して、制御する位相の遅延量の単位を1ステップ当たりkラジアンとし、アイパターンの不定領域をT1ラジアンとするアイパターンを持つ入力シリアルディジタル信号を伝送し、受信側装置においてシリアルディジタル信号の再生を行うために、信号を遅延させることにより入力シリアルディジタル信号の位相を変動させ、この遅延量を制御することで参照クロックとの位相同期を調整するシリアル伝送におけるビット位相同期回路が用いられている。
【0003】
この従来のビット位相同期回路の構成を図3に示す。図3において、従来のビット位相同期回路は、シリアルディジタル信号入力線Sin11を介して入力される入力データに遅延量を与えて出力する可変遅延部V11と、可変遅延部V11の出力データの位相を参照クロックの位相と比較して判定する位相比較部R11と、位相比較部R11の判定結果を基に可変遅延部V11、速度調整部E11への制御信号を生成する制御部C11と、制御部C11からの制御信号を基に位相比較部R11の再生信号の出力タイミングを調整する速度調整部E11とから構成されている。
【0004】
この回路の主たる動作は、参照クロック入力線RC11から一定周期の参照クロックを受信し、シリアルディジタル信号入力線Sin11から、信号の位相にジッタ成分を含む参照クロックに近い周波数の入力ディジタル信号を受信し、該当ディジタル信号を再生し、信号線RE11から入力される読み出しクロック信号に同期させてシリアルディジタル信号出力線Sout11に出力することである。
【0005】
位相比較部R11において、内部信号線S11から受信した信号の位相が参照クロック入力線RC11からの参照クロックの位相に比べて遅れていると判断すると、制御部C11は可変遅延部V11に遅延量を少なくするように指示し、内部信号線S11の位相が参照クロックの位相に比べて進んでいると判断すると、制御部C11は可変遅延部V11に遅延量を大きくするように指示する。
【0006】
この動作により同期を確立し続けるのだが、可変遅延部V11の遅延量を大きくして行き可変範囲の最大位置となり、更に遅延量を大きくする指示により可変範囲を超えることが生じると、再同期をとる動作に入る。このとき、遅延量は初期値(遅延量が小さくなる方)に初期化されるので再同期に伴い出力データのビット抜けが生じてしまう。
【0007】
また、同期中に可変遅延部V11の遅延量を小さくして行き可変範囲の最小位置となり、更に遅延量を小さくする指示により可変範囲を超えることが生じると、前記同様、再同期をとる動作に入るが、遅延量は初期値(遅延量が大きくなる方)に初期化されるので、再同期に伴い、出力データの1ビットの信号を2ビットの信号として再生してしまう2重動作が生じてしまう。
【0008】
【発明が解決しようとする課題】
以上のように、従来の構成ではシリアルディジタル信号の位相と参照クロック間の相対的な位相変動が可変遅延部V11の位相範囲を超える場合に、再生したディジタル信号のビット抜けあるいは1ビットを2ビットとして重ねて再生する場合が生じるという課題があった。
【0009】
そのため、ビット位相同期を行う場合に、シリアルディジタル信号の再現性に悪影響を与えることなく、同期を確立できるビット位相同期回路が求められている。
【0010】
【課題を解決するための手段】
上記課題を解決するために、第1の本発明のビット位相同期回路は、入力された入力シリアル信号を基に異なる遅延時間を持つ複数の信号を生成する遅延素子群と、第1の選択信号に応じて前記遅延素子群から1つの遅延素子の出力を選択する第1の選択手段と、第1の選択手段の出力信号が入力され、参照信号との位相関係を判定する第1のデータ検出回路と、第1のデータ検出回路の検出結果を基に前記第1の選択信号を生成する第1の同期制御手段とで構成される第1の位相制御系と、第2の選択信号に応じて前記遅延素子群から1つの遅延素子の出力を選択する第2の選択手段と、第2の選択手段の出力信号が入力され、参照信号との位相関係を判定する第2のデータ検出回路と、第2のデータ検出回路の検出結果を基に第2の選択信号を生成する第2の同期制御手段とで構成される第2の位相制御系と、出力選択信号に応じて第1、第2の選択手段の出力の一方を選択的に出力する出力選択手段と、出力選択信号を生成すると共に、第1、第2の位相制御系の一方が同期しているときに、他方の位相制御系の第1又は第2の選択信号を順次変化させて一方の位相制御系が同期はずれを起こしたときに他方の位相制御系が同期状態となる遅延時間を先行サーチさせるビット位相同期制御手段を備える。
【0011】
このように2つの位相制御系を用意し、一方を使用してデータの位相同期を取っているときに他方で現在使用している位相制御系の同期がはずれたときに備えて先行して位相状態を検出しているので、再同期合わせのときにもビット抜けあるいは1ビットを2ビットとして重ねて再生することがない。
【0012】
また、第2の本発明のビット位相同期回路は、入力シリアル信号が入力され、参照信号に位相同期するように入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する第1、第2の位相同期手段と、第1、第2の位相同期手段の出力の一方を選択的に出力する出力選択手段と、第1、第2の位相同期手段の一方が同期しているときに、他方の位相同期手段の遅延時間を順次変化させて一方の位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を先行サーチさせる制御手段とを備えたことを特徴とする。
【0013】
更に、第3の本発明は、入力シリアル信号が入力され、参照信号に位相同期するように入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する位相同期手段を備えたビット位相同期回路において、位相同期手段と同一の信号を入力とし、位相同期手段が同期状態にあるときに、遅延時間を位相同期手段の選択している遅延時間から変化させて位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を予めサーチさせる予備の位相制御手段を備えたことを特徴とする。
【0014】
更にまた、第4の本発明のビット位相同期回路は、入力された遅延時間の指示信号に応じ、入力シリアル信号の位相をそれぞれ独立に遅延させる2つの固定遅延手段と、2つの固定遅延手段の出力からそれぞれ3つの位相の異なるデータを生成する固定遅延手段と、固定遅延手段の3つの位相の異なるデータについて、1データ毎に参照クロックでラッチし、前後のビットでのデータ内容の変化の有無を検出するデータ検出手段と、入力された選択信号に応じ、前記データ検出手段でラッチされた後の2組の前記3つの位相の異なるデータの中央位相のデータの2つの内の一方を選択出力するデータ出力制御手段と、データ検出手段の検出結果により2つの固定遅延手段に対する遅延時間の指示信号とデータ出力制御手段に対する選択信号を出力するビット位相同期制御手段とを備えたことを特徴とする。
【0015】
【発明の実施の形態】
本発明の一実施形態を図面を用いて説明する。図4は、本発明の一実施形態のビット位相同期回路の構成を示すブロック図であり、図1はその具体的な回路構成を示す回路図である。
【0016】
図4において、このビット位相同期回路は、従来の図3に示すビット位相同期回路と同様に、入力データに遅延量を与えて出力する可変位相遅延部V21と、可変遅延回路V21の出力データの位相を参照クロックの位相と比較判定する位相比較部R21と、位相比較部R21の判定結果を基に可変遅延回路V21、速度調整部E21への制御信号を生成する制御部C21と、制御部C21からの制御信号を基に位相比較部R21の再生信号の出力タイミングを調整する速度調整部E21とから構成される。
【0017】
主たる動作は図3の回路と同様であり、参照クロック入力線RC21から一定周期の参照クロックを受信し、シリアルディジタル信号入力線Sin21から信号の位相にジッタ成分を含む参照クロックに近い周波数の入力ディジタル信号を受信し、該当ディジタル信号を再生し、読み出し信号に同期させて信号出力線Sout21に出力することである。
【0018】
相違点は、内部信号線S21に対して可変遅延部V21で調整する位相遅延量が最小になり、さらに入力ディジタル信号の参照クロックに対する位相が遅れたときには、可変遅延部V21の遅延量を1ビット相当分だけ大きくし、位相比較部R21が内部信号線S21から信号を受信し、再生信号線S22に出力するディジタル信号を速度調整部E21で1クロック読み捨てることで1ビットの信号を2ビットとして再生することを防止している点と、内部信号線S21に対して可変遅延部V21で調整する位相遅延量が可変遅延部V21で調整可能な最大遅延量になった場合には、位相比較部R21は再生信号線S22に送出する信号の位相遅延量より1ビット相当位相遅延量が小さい信号を予備再生信号線S23に出力し、速度調整部E21は参照クロックの1クロックの中で再生信号S22の信号を取り込み、続けて予備再生信号線S23の信号を取り込み、合計で2ビットを取り込みディジタル信号のビット抜けを防止している点である。
【0019】
図1に詳細な回路図を示す。このビット位相同期回路は、ビット位相同期制御回路1からの指示に従い、入力データに対してある遅延量を与えて出力する可変遅延回路2と、可変遅延回路2から入力される6つのデータの位相関係を検出するデータ検出回路3と、データ検出回路3の2つの出力データ(データ1、データ2)をビット位相同期制御回路1からの判定情報13によりデータ出力端子DOUTに選択的に出力制御するデータ出力制御回路4と、データ検出回路3の検出結果により可変遅延回路2への選択信号やデータ出力制御回路への判定情報13を生成出力するビット位相同期制御回路1とから構成されている。
【0020】
可変遅延回路2は、入力データに対して複数の遅延量を与える遅延出力DY0〜DYnを出力する遅延ゲート群20(遅延ゲートDLY1〜DLYnからなる)と、遅延ゲート群の複数の出力ビットからビット位相同期制御回路1からの選択信号によりそれぞれ1出力ビットずつ選択出力する第1セレクタ21、第2セレクタ22と、第1、第2セレクタ21、22の出力データに同一の遅延量を与えて第1、第2セレクタ21、22の出力データに対して位相の異なる3つの出力データを生成する固定遅延素子KD11、KD12、KD21、KD22とから構成されている。
【0021】
データ検出回路3は、可変遅延回路2からの6つの入力データDSX1、DSX2、DSX3、DSY1、DSY2、DSY3を参照クロックによりそれぞれ2クロック分ラッチするDフリップフロップFX11、FX12、FX13、FX21、FX22、FX23、FY11、FY12、FY13、FY21、FY22、FY23と、これらDフリップフロップFX11〜FX13、FX21〜FX23、FY11〜FY13、FY21〜FY23の出力データの位相関係をデータ内容から検出するAND回路ANDA0、ANDB0、ANDC0、ANDD0、ANDE0、ANDF0、ANDA1、ANDB1、ANDC1、ANDD1、ANDE1、ANDF1と、これらAND回路ANDA0〜ANDF0、ANDA1〜ANDF1の出力データ(A0、B0・・・F0、A1、B1・・・F1)をそれぞれ参照クロックによりラッチするDフリップフロップ回路FFX1、FFY1とから構成されている。
【0022】
データ入力端子DINは、可変遅延回路2内の遅延ゲート群に接続されており、遅延ゲート群の出力DY0〜DYnは第1、第2セレクタ21、22に供給され、第1セレクタ21の出力DSX1はデータ検出回路3のDフリップフロップFX11と可変遅延回路2の固定遅延素子KD11に供給され、第2セレクタ22の出力DSY1はデータ検出回路3のDフリップフロップFY11と可変遅延回路2の固定遅延素子KD21に供給されている。
【0023】
可変遅延回路2の固定遅延素子KD11の出力DSX2は、データ検出回路のDフリップフロップFX12と可変遅延回路2の固定遅延素子KD12に供給され、固定遅延素子KD12の出力DSX3は、データ検出回路3のDフリップフロップFX13に供給され、固定遅延素子KD21の出力DSY2は、データ検出回路3のDフリップフロップFX22と可変遅延回路2の固定遅延素子KD22に供給され、固定遅延素子KD22の出力DSX3は、データ検出回路3のDフリップフロップFX23に供給される。
【0024】
データ検出回路3のDフリップフロップFX11の出力はAND回路ANDA0の入力の片側とANDB0の入力のインバート入力側に供給され、DフリップフロップFX12の出力はAND回路ANDC0の入力の片側とANDD0の入力のインバート入力側とデータ出力制御回路4の入力端子DI1に供給され、DフリップフロップFX13の出力はAND回路ANDE0の入力の片側とANDF0の入力のインバート入力側に供給されている。
【0025】
DフリップフロップFY11の出力はAND回路ANDA1の入力の片側とANDB1の入力のインバート入力側とに供給され、DフリップフロップFY12の出力はAND回路ANDC1の入力の片側とANDD1の入力のインバート入力側とデータ出力制御回路4の入力端子DI2に供給され、DフリップフロップFY13の出力はAND回路ANDE1の入力の片側とANDF1の入力のインバート入力側に供給されている。
【0026】
データ検出回路3のDフリップフロップFX21の出力はAND回路ANDB0の入力の片側とANDA0の入力のインバート入力側に供給され、DフリップフロップFX22の出力はAND回路ANDD0の入力の片側とANDC0の入力のインバート入力側に供給され、DフリップフロップFX23の出力はAND回路ANDF0の入力の片側とANDE0の入力のインバート入力側に供給されている。
【0027】
DフリップフロップFY21の出力はAND回路ANDB1の入力の片側とANDA1の入力のインバート入力側とに供給されし、DフリップフロップFY22の出力はAND回路ANDD1の入力の片側とANDC1の入力のインバート入力側に供給され、DフリップフロップFY23の出力はAND回路ANDF1の入力の片側とANDE1の入力のインバート入力側に供給されている。
【0028】
データ検出回路3のAND回路ANDA0の出力はDフリップフロップFFX1の入力端子Aとビット位相同期制御回路1の入力端子に供給され、AND回路ANDB0の出力はDフリップフロップFFX1の入力端子Bとビット位相同期制御回路1の入力端子に供給され、AND回路ANDC0の出力はDフリップフロップFFX1の入力端子Cとビット位相同期制御回路1の入力端子に供給され、AND回路ANDD0の出力はDフリップフロップFFX1の入力端子Dとビット位相同期制御回路1の入力端子に供給され、AND回路ANDE0の出力はDフリップフロップFFX1の入力端子Eとビット位相同期制御回路1の入力端子に供給され、AND回路ANDF0の出力はDフリップフロップFFX1の入力端子Fとビット位相同期制御回路1の入力端子に供給されている。
データ検出回路3のAND回路ANDA1の出力はDフリップフロップFFY1の入力端子Aとビット位相同期制御回路1の入力端子に供給され、AND回路ANDB1の出力はDフリップフロップFFY1の入力端子Bとビット位相同期制御回路1の入力端子に供給され、AND回路ANDC1の出力はDフリップフロップFYX1の入力端子Cとビット位相同期制御回路1の入力端子に供給され、AND回路ANDD1の出力はDフリップフロップFFY1の入力端子Dとビット位相同期制御回路1の入力端子に供給され、AND回路ANDE1の出力はDフリップフロップFFY1の入力端子Eとビット位相同期制御回路1の入力端子に供給され、AND回路ANDF1の出力はDフリップフロップFFY1の入力端子Fとビット位相同期制御回路1の入力端子に供給されている。
【0029】
データ検出回路3のDフリップフロップ回路FFX1の出力a0、b0、c0、d0、e0、f0はビット位相同期制御回路1の入力端子に供給され、DフリップフロップFFY1の出力a1、b1、c1、d1、e1、f1はビット位相同期制御回路1の入力端子に供給される。
【0030】
ビット位相同期制御回路1の出力選択信号11は可変遅延回路2の第1セレクタ21のセレクト端子Se1に供給され、出力選択信号12は可変遅延回路2の第2セレクタ22のセレクト端子Se1に供給され、判定情報13はデータ出力制御回路4の判定情報入力端子HIに供給される。
【0031】
参照クロック入力端子CLKはデータ検出回路のDフリップフロップFX11〜FX13、FX21〜FX23、FY11〜FY13、FY21〜FY23、FFX1、FFY1のクロック入力端子とデータ出力制御回路のクロック入力端子CKに供給される。データ出力制御回路4の出力DOは出力データ端子DOUTに供給される。
【0032】
データ検出回路3のANDA0、ANDB0のペアはANDA0がデータの”0”から”1”への変化を検出し、ANDB0がデータの”1”から”0”への変化を検出している。以下ANDC0、ANDD0のペア、・・・ANDE1、ANDF1のペアも同様である。
【0033】
次に動作の説明を行う。可変遅延回路2における遅延ゲート群20は入力データDINを縦続接続された同一遅延量を持つ各遅延ゲートDLY1〜DLYnにより遅延させ、第1セレクタ21、第2セレクタ22は遅延ゲート群の各遅延ゲートの出力DY0〜DYnから、ビット位相制御回路1からの制御信号に基づいてそれぞれ一つを選択出力し、固定遅延素子KD11、KD12、KD21、KD22は第1セレクタ21、第2セレクタ22の出力DSX1、DSY1を同一の固定遅延分ずつ遅延させてDSX1、DSY1に対しそれぞれ位相の異なる3つの出力DSX1、DSX2、DSX3、とDSY1、DSY2、DSY3を出力する。
【0034】
データ検出回路3のDフリップフロップFX11、FX12、FX13、FY11、FY12、FY13は可変遅延回路2の出力データDSX1、DSX2、DSX3、DSY1、DSY2、DSY3をそれぞれ参照クロックCLKでラッチし、DフリップフロップFX21、FX22、FX23、FY21、FY22、FY23はDフリップフロップFX11、FX12、FX13、FY11、FY12、FY13の出力データをそれぞれ参照クロックCLKでラッチする。
【0035】
AND回路ANDA0はDフリップフロップFX11の出力データとDフリップフロップFX21の出力データのインバート入力をAND演算した結果A0を出力し、AND回路ANDB0はDフリップフロップFX21の出力データとDフリップフロップFX11の出力データのインバート入力をAND演算した結果B0を出力し、AND回路ANDC0はDフリップフロップFX12の出力データとDフリップフロップFX22の出力データのインバート入力をAND演算した結果C0を出力し、AND回路ANDD0はDフリップフロップFX22の出力データとDフリップフロップFX12の出力データのインバート入力をAND演算した結果D0を出力し、AND回路ANDE0はDフリップフロップFX13の出力データとDフリップフロップFX23の出力データのインバート入力をAND演算した結果E0を出力し、AND回路ANDF0はDフリップフロップFX23の出力データとDフリップフロップFX13の出力データのインバート入力をAND演算した結果F0を出力する。
【0036】
AND回路ANDA1はDフリップフロップFY11の出力データとDフリップフロップFY21の出力データのインバート入力をAND演算した結果A1を出力し、AND回路ANDB1はDフリップフロップFY21の出力データとDフリップフロップFY11の出力データのインバート入力をAND演算した結果B1を出力し、AND回路ANDC1はDフリップフロップFY12の出力データとDフリップフロップFY22の出力データのインバート入力をAND演算した結果C1を出力し、AND回路ANDD1はDフリップフロップFY22の出力データとDフリップフロップFY12の出力データのインバート入力をAND演算した結果D1を出力し、AND回路ANDE1はDフリップフロップFY13の出力データとDフリップフロップFY23の出力データのインバート入力をAND演算した結果E1を出力し、AND回路ANDF1はDフリップフロップFY23の出力データとDフリップフロップFY13の出力データのインバート入力をAND演算した結果F1を出力する。
【0037】
ビット位相同期制御回路1は、データ検出回路3のデータ検出結果A0〜F0、A1〜F1、a0〜f0、a1〜f1により可変遅延回路2の第1セレクタ21、第2セレクタ22への選択信号11、選択信号12の設定値とデータ出力制御回路4への判定情報13の設定値を判定出力する。
【0038】
Dフリップフロップ回路FFX1はANDA0〜F0の出力データA0〜F0を参照クロックCLKでラッチし、Dフリップフロップ回路FFY1はANDA1〜F1の出力データA1〜F1を参照クロックCLKでラッチする。
【0039】
データ出力制御回路4はデータ検出回路3の出力データ1、データ2をビット位相同期制御回路1からの判定情報1により出力タイミングを判定し、出力データをデータ出力端子DOUTに出力する。
【0040】
以下では、ビット位相同期制御回路1の詳細な動作を説明する。
【0041】
ビット位相同期動作において、第1セレクタ21側が選択されている場合、すなわち、データ出力制御回路4で入力DI1側(第1セレクタ21側)のデータ流データ1を選択し、データ出力端子DOUTへ出力している場合について説明する。説明はデータ出力制御回路4で選択出力されているセレクタ側を現用系、もう一方の第2セレクタ22側を予備系として説明する。
【0042】
入力データDINが可変遅延回路2に入力すると、遅延ゲート群20により遅延されたデータが第1セレクタ21、第2セレクタ22に入力する。この入力の内、ビット位相制御回路1からの選択信号11、選択信号12の値に基づいて、第1セレクタ21、第2セレクタ22はそれぞれ1つずつ(DSX1、DSY1)を選択出力する。各セレクタ出力DSX1、DSY1は更に固定遅延素子KD11、KD12、KD21、KD22により遅延を受けて、位相の異なる3つのデータDSX1、DSX2、DSX3とDSY1、DSY2、DSY3として出力される。この位相の異なる3つのデータの位相イメージは、図5の通りである。図5のように、3つのデータは、第1セレクタ21、第2セレクタ22の出力DSX1、DSY1の位相に対して固定遅延素子の遅延量分ずつ位相を遅らせたデータとして出力されている。
【0043】
可変遅延回路2の位相の異なる3つのデータDSX1、DSX2、DSX3とDSY1、DSY2、DSY3はそれぞれ、データ検出回路3で参照クロックCLKによりラッチされ、AND回路でそれぞれ1クロック前後のデータ内容(1/0信号)に変化が有るか否かを判定する。データ内容に変化があるとは、図6に示すような1クロック前後のデータ内容がDi=1でDi+1=0のように変化する。又は、その逆のときであり、データ内容に変化がないとは、1クロック前後のデータ内容がDi-1=1でDi=1やDi=0でDi+1=0のように変化しないときである。
【0044】
判定結果A0〜F0、A1〜F1は更に参照クロックによりラッチされたデータ検出結果a0〜f0、a1〜f1と共にビット位相同期制御回路1に入力され、ビット位相同期制御回路1の判定情報13の内容によってデータ出力制御回路に入力されるデータ1、データ2のどちらを出力するかや、出力時に位相をずらすか否かを設定でき、選択信号11、選択信号12の内容によって第1セレクタ21、第2セレクタ22の選択出力を設定できる。
【0045】
ビット位相同期制御回路1ではデータ検出回路のデータ検出結果により以下のような動作をする。図7を用いて説明する。
【0046】
(1)現用系に対して
初期の第1セレクタ21の選択信号11の値から、選択信号11の値を変動させ、A0=1かつC0=1かつE0=1であるか、又は、B0=1かつD0=1かつF0=1である(条件A−(1))選択信号11の値をサーチし続ける。条件A−(1)が検出されると、現用系の状態が同期状態となる。
【0047】
条件A−(1)を満足させる、それぞれのAND回路へ参照クロックでラッチされて入力する入力データ位相の例としては図8に示す通りである。すなわち、データDiとDi+1の間と、データDi+2とDi+3の間でデータの内容が変化し、Di+1とDi+2の間でデータの内容が変化しないときに、入力データDSX1〜DSX3の全てについてデータの1ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがAND回路に入力しているようなときである。
【0048】
同期状態になると、A0=1かつC0=1かつE0=0であるか、又は、B0=1かつD0=1かつF0=0である(条件A−(2))のとき、すなわち、図8に示すように、入力データDSX1とDSX2についてDi+1のデータを参照クロックでラッチし、DSX3についてはDiのデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ減少させる。
【0049】
また、同期状態では、A0=0かつC0=1かつE0=1であるか、又は、B0=0かつD0=1かつF0=1である(条件A−(3))のとき、すなわち、図8に示すように、入力データDSX2とDSX3についてDi+1のデータを参照クロックでラッチし、DSX1についてはDi+2のデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ増加させる。
【0050】
さらに、同期状態では、A0=0かつC0=1かつE0=0であるか、又は、B0=0かつD0=1かつF0=0である(条件A−(4))のとき、すなわち、図8に示すように、入力データDSX1とDSX3についてDi+2とDiのデータを参照クロックでラッチし、DSX2についてはDi+1のデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ増加させる。
【0051】
さらにまた、同期状態では、C0=0かつD0=0である(条件A−(5))のとき、すなわち、図8に示すように、入力データDSX1とDSX3についてDi+3とDi+1のデータを参照クロックでラッチし、DSX2についてはDi+2のデータを参照クロックでラッチしているようなときには、現用系の状態が同期はずれとなる。
【0052】
(2)予備系に対して
まず、図7(b)に示すように先発サーチ状態として、第2セレクタ22の選択信号12の値を0から順次増加させ、第1セレクタ21のデータ出力に対して第2セレクタ22のデータ出力が1クロック進んだデータである選択値で、C0=1かつa1=1かつc1=1かつe1=1であるか、又は、D0=1かつb1=1かつd1=1かつf1=1である(条件A−(6))選択信号12の値をサーチし続ける。条件A−(6)の満足することが検出されると、予備系の状態が同期状態となる。
【0053】
条件A−(6)を満足させる、それぞれのAND回路への参照クロックでラッチされて入力する入力データ位相の例としては図9に示す通りである。すなわち、データDiとDi+1の間と、データDi+2とDi+3の間でデータ内容が変化し、データDi+1とDi+2の間で変化しないときに、入力データDSY1〜DSY3の全てについてデータの1ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがAND回路に入力しているようなときである(但し、C0=1又はD0=1は必須)。
【0054】
同期状態になると、C0=1かつa1=1かつe1=0であるか、又は、D0=1かつb1=1かつf1=0である(条件A−(7))のとき、すなわち、図9に示すように、入力データDSY1とDSY2についてDi+1のデータを参照クロックでラッチし、DSY3についてはDiのデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ減少させる。
【0055】
また、同期状態では、C0=1かつa1=0かつe1=1であるか、又は、D0=1かつb1=0かつf1=1である(条件A−(8))のとき、すなわち、図9に示すように、入力データDSY2とDSY3についてDi+1のデータを参照クロックでラッチし、DSY1についてはDi+2のデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ増加させる。
【0056】
さらに、同期状態では、C0=1かつa1=0かつe1=0であるか、又は、D0=1かつb1=0かつf1=0である(条件A−(9))のとき、すなわち、図9に示すように、入力データDSY1とDSY3についてDi+2とDiのデータを参照クロックでラッチし、DSY2についてはDi+1のデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ増加させる。
【0057】
さらにまた、同期状態では、C0=1かつc1=0であるか、又は、D0=1かつd1=0(条件A−(10))のとき、すなわち、図9に示すように、入力データDSY1とDSY3についてDi+3とDi+1のデータを参照クロックでラッチし、DSY2についてはDi+2のデータを参照クロックでラッチしているようなときには、予備系の状態が同期はずれとなる。
【0058】
条件A−(10)を満たすことにより予備系が同期はずれとなると、次に後発サーチ状態として、図7(c)に示すように、第2セレクタ22の選択信号12の値をnから順次減少させ、第1セレクタ21のデータ出力に対して第2セレクタ22のデータ出力が1クロック分遅れたデータである選択値で、c0=1かつA1=1かつC1=1かつE1=1であるか、又は、d0=1かつB1=1かつD1=1かつF1=1である(条件A−(11))選択信号12の値をサーチし続ける。条件A−(11)の充足が検出されると、予備系の状態は同期状態となる。
【0059】
条件A−(11)の充足により同期状態となる、それぞれのAND回路へ参照クロックでラッチされて入力する入力データ位相の例としては、図10に示す通りである。すなわち、データDiとDi+1の間と、データDi+2とDi+3の間でデータ内容が変化し、データDi+1とDi+2の間でデータ内容が変化しないときに入力データDSY1〜DSY3全てについてデータの1ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがAND回路に入力しているようなときである。(但し、c0=1又はd0=1は必須)
同期状態になると、c0=1かつA1=1かつE1=0であるか、又は、d0=1かつB1=1かつF1=0である(条件A−(12))のとき、すなわち、図10に示すように、入力データDSY1とDSY2についてDi+1のデータを参照クロックでラッチし、DSY3についてはDiのデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ減少させる。
【0060】
また、同期状態では、c0=1かつA1=0かつE1=1であるか、又は、d0=1かつB1=0かつF1=1である(条件A−(13))のとき、すなわち、図10に示すように、入力データDSY2とDSY3についてDi+1のデータを参照クロックでラッチし、DSY1についてはDi+2のデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ増加させる。
【0061】
更に、同期状態では、c0=1かつA1=0かつE1=0であるか、又は、d0=1かつB1=0かつF1=0である(条件A−(14))のとき、すなわち、図10に示すように、入力データDSY1とDSY3についてDi+2とDiのデータを参照クロックでラッチし、DSY2についてはDi+1のデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ増加させる。
【0062】
更にまた、同期状態では、c0=1かつC1=0であるか、又は、d0=1かつD1=0である(条件A−(15))のとき、すなわち、図10に示すように、入力データDSY1とDSY3についてDi+3とDi+1のデータを参照クロックでラッチし、DSY2についてはDi+2のデータを参照クロックでラッチしているようなときには、予備系の状態が同期はずれとなる。
【0063】
条件A−(15)の充足により予備系の状態が同期はずれとなると、次に先発サーチ状態に入り、サーチを開始する。
【0064】
予備系では以上の先発サーチと後発サーチを繰り返し実行している。
【0065】
ここで、予備系が同期状態の間に現用系が同期はずれとなった場合には、ビット位相同期制御回路1からの判定情報13により、いままでデータ出力制御回路1がデータ1入力側のデータをデータ出力端子に出力していたものを、データ1に対してデータ2の出力位相を1ビット分位相を進めた値に設定するように指示した後、データ1からデータ2へデータ出力端子に出力するデータを切り替えるように指示する。
【0066】
このようにして、現用系を第2セレクタ22側、予備系を第1セレクタ21側に切り替えることができる。
【0067】
次に、第2セレクタ22側が選択されている場合、すなわち、データ出力制御回路で入力DI2側(セレクタ側のデータ流データ2)を選択し、データ出力端子へ出力している場合について説明する。説明はデータ出力制御回路4で選択出力されている第2セレクタ22側を現用系、もう一方を予備系として説明する。
【0068】
ビット位相同期制御回路1ではデータ検出回路3のデータ検出結果により以下のような動作をする。図11を用いて説明する。
【0069】
(3)現用系に対して
初期の第2セレクタ22の選択信号12の値から、選択信号12の値を変動させ、A1=1かつC1=1かつE1=1であるか、又は、B1=1かつD1=1かつF1=1である(条件B−(1))選択信号12の値をサーチし続ける。条件B−(1)の充足が検出されると、現用系の状態が同期状態となる。
【0070】
条件B−(1)となる、それぞれのAND回路へ参照クロックでラッチされて入力する入力データ位相の例としては図12に示す通りである。すなわち、データDiとDi+1の間と、データDi+2とDi+3の間でデータの内容が変化しDi+1とDi+2の間でデータの内容が変化しないときに、入力データDSY1〜DSY3全てについてデータの1ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがAND回路に入力しているようなときである。
【0071】
同期状態では、A1=1かつC1=1かつE1=0であるか、又は、B1=1かつD1=1かつF1=0である(条件B−(2))のとき、すなわち、図12に示すように、入力データDSY1とDSY2についてDi+1のデータを参照クロックでラッチし、DSY3についてはDiのデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ減少させる。
【0072】
また、同期状態では、A1=0かつC1=1かつE1=1であるか、又は、B1=0かつD1=1かつF1=1である(条件B−(3))のとき、すなわち、図12に示すように、入力データDSY2とDSY3についてDi+1のデータを参照クロックでラッチし、DSY1についてはDi+2のデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ増加させる。
【0073】
更に、同期状態では、A1=0かつC1=1かつE1=0であるか、又は、B1=0かつD1=1かつF1=0である(条件B−(4))のとき、すなわち、図12に示すように、入力データDSY1とDSY3についてDi+2とDiのデータを参照クロックでラッチし、DSY2についてはDi+1のデータを参照クロックでラッチしているようなときには、選択信号12の値を1だけ増加させる。
【0074】
更にまた、同期状態では、C1=0かつD1=0である(条件B−(5))のとき、すなわち、図12に示すように、入力データDSY1とDSY3についてDi+3とDi+1のデータを参照クロックでラッチし、DSY2についてはDi+2のデータを参照クロックでラッチしているようなときには、現用系の状態が同期はずれとなる。
【0075】
(4)予備系に対して
まず、先発サーチ状態として、図11(b)に示すように、第1セレクタ21の選択信号11の値を0から順次増加させ、第1セレクタ21のデータ出力に対して第2セレクタ22のデータ出力が1クロック進んだデータである選択値で、C1=1かつa0=1かつc0=1かつe0=1であるか、又は、D1=1かつb0=1かつd0=1かつf0=1である(条件B−(6))選択信号11の値をサーチし続ける。条件B−(6)の充足が検出されると、予備系の状態が同期状態となる。
【0076】
条件B−(6)を充足する、それぞれのAND回路への参照クロックでラッチされて入力する入力データ位相の例としては図13に示す通りである。すなわち、データDiとDi+1の間と、データDi+2とDi+3の間でデータ内容が変化し、データDi+1とDi+2の間で変化しないときに、入力データDSX1〜DSX3の全てについてデータの1ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがAND回路に入力しているようなときである(但し、C1=1又はD1=1は必須)。
【0077】
同期状態では、C1=1かつa0=1かつe0=0であるか、又は、D1=1かつb0=1かつf0=0である(条件B−(7))のとき、すなわち、図13に示すように、入力データDSX1とDSX2についてDi+1のデータを参照クロックでラッチし、DSX3についてはDiのデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ減少させる。
【0078】
同期状態では、C1=1かつa0=0かつe0=1であるか、又は、D1=1かつb0=0かつf0=1である(条件B−(8))のとき、すなわち、図13に示すように、入力データDSX2とDSX3についてDi+1のデータを参照クロックでラッチし、DSX1についてはDi+2のデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ増加させる。
【0079】
また、同期状態では、C1=1かつa0=0かつe0=0であるか、又は、D1=1かつb0=0かつf0=0である(条件B−(9))のとき、すなわち、図13に示すように、入力データDSX1とDSX3についてDi+2とDiのデータを参照クロックでラッチし、DSX2についてはDi+1のデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ増加させる。
【0080】
更に、同期状態では、C1=1かつc0=0であるか、又は、D1=1かつd0=0(条件B−(10))のとき、すなわち、図13に示すように、入力データDSX1とDSX3についてDi+3とDi+1のデータを参照クロックでラッチし、DSS2についてはDi+2のデータを参照クロックでラッチしているようなときには、予備系の状態が同期はずれとなる。
【0081】
条件B−(10)の充足により予備系が同期はずれとなると、次に後発サーチ状態として、図11(c)に示すように、第1セレクタ21の選択信号11の値をnから順次減少させ、第2セレクタ22のデータ出力に対して第1セレクタ21のデータ出力が1クロック分遅れたデータである選択値で、c1=1かつA0=1かつC0=1かつE0=1であるか、又は、d1=1かつB0=1かつD0=1かつF0=1である(条件B−(11))選択信号11の値をサーチし続ける。条件B−(11)を充足する値のサーチにより、同期状態となる。
【0082】
条件B−(11)の充足により同期状態となる、それぞれのAND回路へ参照クロックでラッチされて入力する入力データ位相の例としては、図14に示す通りである。すなわち、データDiとDi+1の間と、データDi+2とDi+3の間でデータ内容が変化し、データDi+1とDi+2の間でデータ内容が変化しないときに入力データDSX1〜DSX3全てについてデータの1ビット内のちょうど真中辺りで参照クロックによりラッチされたデータがAND回路に入力しているようなときである(但し、c1=1又はd1=1は必須)。
【0083】
同期状態では、c1=1かつA0=1かつE0=0であるか、又は、d1=1かつB0=1かつF0=0である(条件B−(12))のとき、すなわち、図14に示すように、入力データDSX1とDSX2についてDi+1のデータを参照クロックでラッチし、DSX3についてはDiのデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ減少させる。
【0084】
また、同期状態では、c1=1かつA0=0かつE0=1であるか、又は、d1=1かつB0=0かつF0=1である(条件B−(13))のとき、すなわち、図14に示すように、入力データDSX1とDSX3についてDi+1のデータを参照クロックでラッチし、DSX2についてはDi+2のデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ増加させる。
【0085】
更に、同期状態では、c1=1かつA0=0かつE0=0であるか、又は、d1=1かつB0=0かつF0=0である(条件B−(14))のとき、すなわち、図14に示すように、入力データDSX1とDSX2についてDi+2とDiのデータを参照クロックでラッチし、DSX3についてはDi+1のデータを参照クロックでラッチしているようなときには、選択信号11の値を1だけ増加させる。
【0086】
更にまた、同期状態では、c1=1かつC0=0であるか、又は、d1=1かつD0=0である(条件B−(15))のとき、すなわち、図14に示すように、入力データDSX1とDSX2についてDi+3とDi+1のデータを参照クロックでラッチし、DSX3についてはDi+2のデータを参照クロックでラッチしているようなときには、予備系の同期はずれとなる。
【0087】
条件B−(15)の充足により予備系が同期はずれとなると、次に先発サーチ状態に入り、サーチを開始する。予備系では以上の先発サーチと後発サーチを繰り返している。
【0088】
ここで、予備系が同期状態の間に現用系が同期はずれとなった場合には、ビット位相同期制御回路1からの判定情報13により、いままでデータ出力制御回路4がデータ2入力側のデータをデータ出力端子に出力していたものを、データ2に対してデータ1の出力位相を1ビット分位相を進めた値に設定するように指示した後、データ2からデータ1へデータ出力端子に出力するデータを切り替えるように指示する。
【0089】
このようにして、現用系を第1セレクタ21側、予備系を第2セレクタ22側に切り替えることができる。
【0090】
以上のように、上記実施形態によれば、入力シリアルディジタル信号の位相と参照クロックの相対的な位相変動が可変遅延回路2の位相範囲を超える場合の、再生したディジタル信号のビット抜けや1ビットを2ビットとして再生させるといった誤動作を発生させることがなくなる。
【0091】
なお、上記説明ではデータ検出回路をAND回路で構成したが、EX−OR等の他の論理回路を用いても同様のロジックを構成することができる。
【0092】
【発明の効果】
以上のように、本発明によれば、ビット位相同期を行う場合にシリアルディジタル信号の再現性に悪影響を与えることなく同期を確立できるビット位相同期回路を実現できる。
【図面の簡単な説明】
【図1】実施形態のビット位相同期回路の詳細回路を示す回路図である。
【図2】従来のビット位相同期回路の動作を説明するためのアイパターンを示す波形図である。
【図3】従来のビット位相同期回路の構成を示す回路ブロック図である。
【図4】実施形態のビット位相同期回路の構成を示す回路ブロック図である。
【図5】実施形態のビット位相同期回路の固定遅延素子の出力位相関係を説明するタイミング図である。
【図6】実施形態のビット位相同期回路のデータ変化点の判定方法を説明するタイミング図である。
【図7】実施形態の現用系/予備系の同期合わせ方法を説明するタイミング図である。
【図8】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図9】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図10】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図11】実施形態の現用系/予備系の同期合わせ方法を説明するタイミング図である。
【図12】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図13】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【図14】実施形態の同期合わせ中のデータとサンプリングタイミングの関係を説明するタイミング図である。
【符号の説明】
1 ビット位相同期制御回路
2 可変遅延回路
3 データ検出回路
4 データ出力制御回路
11 選択信号
12 選択信号
13 判定情報
20 遅延ゲート群
21 第1セレクタ
22 第2セレクタ
Claims (7)
- 入力された入力シリアル信号を基に異なる遅延時間を持つ複数の信号を生成する遅延素子群と、
第1の選択信号に応じて前記遅延素子群から1つの遅延素子の出力を選択する第1の選択手段、前記第1の選択手段の出力信号が入力され、参照信号との位相関係を判定する第1のデータ検出手段、及び、前記第1のデータ検出手段の検出結果を基に前記第1の選択信号を生成する第1の同期制御手段で構成される第1の位相制御系と、
第2の選択信号に応じて前記遅延素子群から1つの遅延素子の出力を選択する第2の選択手段、前記第2の選択手段の出力信号が入力され、前記参照信号との位相関係を判定する第2のデータ検出手段、及び、前記第2のデータ検出手段の検出結果を基に前記第2の選択信号を生成する第2の同期制御手段で構成される第2の位相制御系と、
出力選択信号に応じて前記第1、第2の選択手段の出力の一方を選択的に出力する出力選択手段と、
前記出力選択信号を生成すると共に、前記第1、第2の位相制御系の一方が同期しているときに、他方の位相制御系の第1又は第2の選択信号を順次変化させて前記一方の位相制御系が同期はずれを起こしたときに前記他方の位相制御系が同期状態となる遅延時間を先行サーチさせるビット位相同期制御手段を備えたことを特徴とするビット位相同期回路。 - 前記出力選択手段は、前記一方の位相同期手段が同期はずれを起こしたときに、前記他方の位相同期手段の遅延時間を1単位分だけ進めた後、前記一方の位相同期手段の出力から前記他方の位相同期手段の出力に選択出力を切り替えることを特徴とする請求項1に記載のビット位相同期回路。
- 前記第1、第2のデータ検出回路はそれぞれ、前記第1又は第2の選択手段の出力から異なる位相差を持つ3つの信号を生成する固定遅延手段と、前記固定遅延手段の出力を前記参照信号に同期してラッチし、ラッチした3つの信号の値のパターンから前記入力シリアル信号のデータ内容の変化を検出する判定手段を備えたことを特徴とする請求項1又は2に記載のビット位相同期回路。
- 前記ビット位相同期制御手段は前記他方の位相制御系の第1又は第2の選択信号を調整可能な最小遅延時間から順次増加させて同期条件が揃うまで変化させる先発サーチと、調整可能な最大遅延時間から順次減少させて同期条件が揃うまで変化させる後発サーチとを交互に行うことを特徴とする請求項1〜3のいずれかに記載のビット位相同期回路。
- 入力シリアル信号が入力され、参照信号に位相同期するように前記入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する第1、第2の位相同期手段と、
前記第1、第2の位相同期手段の出力の一方を選択的に出力する出力選択手段と、
前記第1、第2の位相同期手段の一方が同期しているときに、他方の位相同期手段の遅延時間を順次変化させて前記一方の位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を先行サーチさせる制御手段と
を備えたことを特徴とするビット位相同期回路。 - 入力シリアル信号が入力され、参照信号に位相同期するように前記入力シリアル信号に異なる複数の遅延時間から選択された一つの遅延時間を与えて出力する位相同期手段を備えたビット位相同期回路において、
前記位相同期手段と同一の信号を入力とし、前記位相同期手段が同期状態にあるときに、遅延時間を前記位相同期手段の選択している遅延時間から変化させて前記位相同期手段が同期はずれを起こしたときに同期状態となる遅延時間を予めサーチさせる予備の位相制御手段を備えたことを特徴とするビット位相同期回路。 - 入力シリアル信号の位相を、入力された遅延時間の指示信号に応じ、それぞれ独立に遅延させる2つの固定遅延手段と、
前記2つの固定遅延手段の出力からそれぞれ3つの位相の異なるデータを生成する固定遅延手段と、
前記固定遅延手段の前記3つの位相の異なるデータについて、1データ毎に参照クロックでラッチし、前後のビットでのデータ内容の変化の有無を検出するデータ検出手段と、
入力された選択信号に応じ、前記データ検出手段でラッチされた後の2組の前記3つの位相の異なるデータの中央位相のデータの2つの内の一方を選択出力するデータ出力制御手段と、
前記データ検出手段の検出結果により前記2つの固定遅延手段に対する前記遅延時間の指示信号と前記データ出力制御手段に対する前記選択信号を出力するビット位相同期制御手段と
を備えたことを特徴とするビット位相同期回路。
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