JP2013179671A - シリアルクロック及びデータリカバリのための信号インタリービング - Google Patents
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Abstract
【解決手段】CDRシステム(100)は回復状態のクロック/データ信号を生じさせるサンプリング回路(105)及びインタリービングフィードバックネットワーク(110)を有する。このネットワークは、回復信号に基づき制御信号を生じさせる論理回路(115)、制御信号に基づき大域クロック信号の4つの位相から選択を行う第1マルチプレクサ(120)、選択大域クロック信号に基づき遅延信号を生じさせる第2マルチプレクサに結合されている第1遅延セル組を含む第1遅延ロックループ(130)及び1組の移相フィードバック信号を生じさせる第2遅延セル組を含む第2遅延ロックループ(135)を有する。
【選択図】図1
Description
105 サンプリング回路
110 インタリービングフィードバックネットワーク
115 制御論理回路
120,125,150 マルチプレクサ
130,135 遅延ロックループ(DLL)
140,145 遅延チェーン
Claims (25)
- シリアルデータストリームからタイミング情報を回復させるシステムであって、
フィードバック信号を用いてシリアルデータストリームをサンプリングすることにより回復状態のデータ信号を生じさせるサンプリング回路と、
前記フィードバック信号を生じさせるインタリービングフィードバックネットワークとを有し、前記インタリービングフィードバックネットワークは、
前記回復データ信号に基づいて制御信号を生じさせる制御回路と、
複数個の周期的信号を受け取り、第1の制御信号に基づいて個々の周期的信号を選択するよう結合された第1のマルチプレクサと、
前記選択された周期的信号に基づいて複数個の遅延信号を生じさせる第1の一連の遅延セルを含む第1の遅延ロックループと、
前記複数個の遅延信号を受け取り、第2の制御信号に基づいて個々の遅延信号を前記サンプリング回路のための前記フィードバック信号として選択するよう結合された第2のマルチプレクサとを有する、システム。 - 前記第1の一連の遅延セルは、M個の遅延セルから成り、Mは、数列(2n−1)から選択された値であり、この場合、nは、正の整数値である、請求項1記載のシステム。
- 前記個々の周期的信号は、周期T1を有すると共に単位間隔T1/Nのオフセット位相を有し、Nは、前記第1のマルチプレクサにより受け取られた個々の周期的信号の数である、請求項2記載のシステム。
- 前記制御回路は、前記第1のマルチプレクサ及び前記第2のマルチプレクサを制御して前記フィードバック信号がT1/(N×M)のインクリメンタル解像度を有するよう構成されている、請求項3記載のシステム。
- 前記第2のマルチプレクサに結合されていて、選択した遅延信号に基づいて前記フィードバック信号を生じさせる第2の一連の遅延セルを含む第2の遅延ロックループを更に有する、請求項1記載のシステム。
- 前記第2の遅延ロックループは、前記制御回路から制御信号を受け取るよう結合された遷移マルチプレクサを更に有し、前記遷移マルチプレクサは、前記第2の遅延ロックループが前記制御信号に応答して閉動作モードを取るようにさせる、請求項5記載のシステム。
- 前記複数個の周期的信号のうちの1つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項6記載のシステム。
- 前記複数個の遅延信号のうちの1つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項6記載のシステム。
- シリアルデータストリームからタイミング情報を回復させる方法であって、
サンプリング回路によって回復したシリアルデータストリームと関連のあるデータ信号に基づいて複数個の周期的信号のうちの1つを選択するステップと、
前記選択した周期的信号を遅延させて複数個の遅延信号を生じさせるステップと、
前記回復したデータ信号に基づいて前記遅延信号のうちの1つを選択するステップと、 前記選択した遅延信号を前記サンプリング回路のためのフィードバックとして用い、前記サンプリング回路は、前記シリアルデータストリーム中の遷移に位相合わせするために前記回復させたデータ信号を生じさせるようにするステップとを有する、方法。 - 前記複数個の周期的信号の各々は、大域クロック信号の個々の位相に対応し、前記複数個の周期的信号は、周期がT1であり、T1/Nの位相差だけ互いにオフセットしたN個の個々の周期的信号を更に含む、請求項9記載の方法。
- 前記複数個の遅延信号を生じさせるよう前記選択した周期的信号を遅延させる前記ステップは、N個の個々の周期的信号のうちの1つに基づいてM個の個々の遅延信号を生じさせるステップを更に含み、前記M個の個々の遅延信号は、T1/Mの位相差だけ互いにオフセットしており、Mは、数列(2n−1)から選択された値であり、この場合、nは、正の整数値である、請求項10記載の方法。
- 前記複数個の遅延信号は、第1の一連のM個の遅延セルを有する第1の遅延ロックループにより作られる、請求項11記載の方法。
- 前記遅延信号のうちの1つを選択する前記ステップは、前記N個の個々の周期的信号のうちの1つを前記第1の遅延ロックループに結合する第1のマルチプレクサの動作を制御するステップを更に含み、前記周期的信号の位相のうちの1つを選択する前記ステップは、前記M個の個々の遅延信号のうちの1つを前記サンプリング回路に結合する第2のマルチプレクサの動作を制御するステップを含む、請求項12記載の方法。
- 前記選択した遅延信号を用いてフィードバック信号を生じさせるステップを更に有する、請求項9記載の方法。
- 前記フィードバック信号は、少なくとも一部が、第2の一連の遅延セルを有する第2の遅延ロックループにより作られる、請求項14記載の方法。
- シリアルクロックデータリカバリ回路であって、
互いに異なる位相を有する複数個のクロック信号を生じさせる基準クロックと、
前記基準クロックに結合されていて、前記複数個のクロック信号のうちの選択された1つから複数個の遅延信号を生じさせる第1の遅延ロックループと、
前記第1の遅延ロックループに結合されていて、前記複数個の遅延信号のうちの選択された1つからフィードバック信号を生じさせる第2の遅延ロックループと、
前記第2の遅延ロックループから前記フィードバック信号を受け取るサンプラアレイとを有し、前記サンプラアレイは、前記フィードバック信号を用いて到来シリアルビットストリームをサンプリングしてシリアルデータを回復させ、前記サンプラアレイは、更に、前記複数個のクロック信号のうちの前記1つ及び前記複数個の遅延信号のうちの前記1つを選択するために用いられる信号を出力する、シリアルクロックデータリカバリ回路。 - 前記第1の遅延ロックループは、複数個の遅延セルで構成され、前記複数個の遅延信号の各々は、前記複数個の遅延セルの対応の各々によりそれぞれ生じる、請求項16記載のシリアルクロックデータリカバリ回路。
- 前記サンプラアレイから出力された前記信号を受け取って複数個の制御信号を生じさせる制御回路を更に有する、請求項16記載のシリアルクロックデータリカバリ回路。
- 前記基準クロックに結合されると共に前記制御回路に結合された第1のスイッチを更に有し、前記第1のスイッチは、前記制御回路からの制御信号に応答して前記複数個のクロック信号のうちの1つを選択する、請求項16記載のシリアルクロックデータリカバリ回路。
- 前記複数個の遅延セルに結合されると共に前記制御回路に結合された第2のスイッチを更に有し、前記第2のスイッチは、前記制御回路からの制御信号に応答して前記複数個の遅延信号のうちの1つを選択する、請求項16記載のシリアルクロックデータリカバリ回路。
- 前記第2の遅延ロックループに結合されると共に前記制御回路に結合された第3のスイッチを更に有し、前記第3のスイッチは、前記第2の遅延ロックループが前記制御回路からの制御信号に応答して閉動作モードを取るようにさせる、請求項16記載のシリアルクロックデータリカバリ回路。
- 前記複数個のクロック信号のうちの1つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項21記載のシリアルクロックデータリカバリ回路。
- 前記複数個の遅延信号のうちの1つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項21記載のシリアルクロックデータリカバリ回路。
- 前記複数個のクロック信号のうちの選択された1つの2サイクル未満の間に前記閉動作モードが取られる、請求項21記載のシリアルクロックデータリカバリ回路。
- 前記第2の遅延ロックループは、複数個の遅延セルで構成され、複数個のフィードバック信号を前記複数個の遅延セルによって生じさせて前記サンプラアレイに与える、請求項16記載のシリアルクロックデータリカバリ回路。
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US8204166B2 (en) * | 2007-10-08 | 2012-06-19 | Freescale Semiconductor, Inc. | Clock circuit with clock transfer capability and method |
GB2456517A (en) * | 2008-01-15 | 2009-07-22 | Andrzej Radecki | Serial data communication circuit for use with transmission lines using both data and clock to enable recovery of data synchronously |
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US8878792B2 (en) * | 2009-08-13 | 2014-11-04 | Samsung Electronics Co., Ltd. | Clock and data recovery circuit of a source driver and a display device |
US8222941B2 (en) * | 2010-04-14 | 2012-07-17 | Himax Technologies Limited | Phase selector |
US8548323B2 (en) * | 2010-04-23 | 2013-10-01 | Broadcom Corporation | Daisy chainable ONU |
DE112010005820B4 (de) | 2010-08-23 | 2022-06-23 | Toyota Jidosha Kabushiki Kaisha | Elektrisch heizender Katalysator |
US20120154059A1 (en) * | 2010-12-17 | 2012-06-21 | Nxp B.V. | Multi phase clock and data recovery system |
JP2012149604A (ja) | 2011-01-20 | 2012-08-09 | Ibiden Co Ltd | 保持シール材、排ガス浄化装置、及び、排ガス浄化装置の製造方法 |
US9331878B2 (en) * | 2011-06-14 | 2016-05-03 | Agency For Science, Technology And Research | Frequency shift keying transmitter |
JP5673852B2 (ja) | 2011-11-02 | 2015-02-18 | トヨタ自動車株式会社 | 電気加熱式触媒の制御装置 |
TWI449926B (zh) * | 2012-04-09 | 2014-08-21 | Wistron Corp | 傳輸介面及判斷傳輸訊號之方法 |
TWI487287B (zh) * | 2013-01-11 | 2015-06-01 | Himax Tech Ltd | 資料及時脈恢復裝置 |
CN104253620B (zh) * | 2014-09-17 | 2016-03-30 | 清华大学 | 一种新型的高速串行接口发射机 |
CN105991136B (zh) * | 2015-03-03 | 2020-12-01 | 上海联影医疗科技股份有限公司 | 模数转换器的串行接口及其数据对齐方法和装置 |
KR20200060612A (ko) * | 2018-11-22 | 2020-06-01 | 삼성전자주식회사 | 데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로 |
CN110086463B (zh) * | 2019-05-17 | 2024-06-07 | 湖北锐光科技有限公司 | 延迟电路和包括该延迟电路的半导体装置 |
US11380395B2 (en) | 2020-09-04 | 2022-07-05 | Micron Technology, Inc. | Access command delay using delay locked loop (DLL) circuitry |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10247903A (ja) * | 1997-03-04 | 1998-09-14 | Oki Electric Ind Co Ltd | ビット同期回路 |
US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
JP2001186111A (ja) * | 1999-12-24 | 2001-07-06 | Nec Corp | ビット同期回路 |
JP2002208917A (ja) * | 2001-01-11 | 2002-07-26 | Nec Corp | オーバーサンプリングクロックリカバリ方法及び回路 |
JP2003058275A (ja) * | 2001-04-20 | 2003-02-28 | Samsung Electronics Co Ltd | 遅延同期ループ及び位相調節方法 |
JP2003258782A (ja) * | 2002-02-26 | 2003-09-12 | Fujitsu Ltd | クロックリカバリ回路およびクロックリカバリ方法 |
US6861886B1 (en) * | 2003-05-21 | 2005-03-01 | National Semiconductor Corporation | Clock deskew protocol using a delay-locked loop |
JP2005509350A (ja) * | 2001-11-02 | 2005-04-07 | モトローラ・インコーポレイテッド | カスケード遅延ロック・ループ回路 |
US7034597B1 (en) * | 2004-09-03 | 2006-04-25 | Ami Semiconductor, Inc. | Dynamic phase alignment of a clock and data signal using an adjustable clock delay line |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004014695B4 (de) * | 2003-03-26 | 2007-08-16 | Infineon Technologies Ag | Takt- und Datenwiedergewinnungseinheit |
CN1307566C (zh) * | 2003-10-29 | 2007-03-28 | 威盛电子股份有限公司 | 时钟及数据恢复电路 |
KR101019833B1 (ko) * | 2003-11-20 | 2011-03-04 | 주식회사 아도반테스토 | 타이밍 비교기, 데이터 샘플링 장치, 및 시험 장치 |
TWI256539B (en) * | 2004-11-09 | 2006-06-11 | Realtek Semiconductor Corp | Apparatus and method for generating a clock signal |
US8085880B2 (en) * | 2004-12-23 | 2011-12-27 | Rambus Inc. | Amplitude monitor for high-speed signals |
US20070230646A1 (en) * | 2006-03-28 | 2007-10-04 | Talbot Gerald R | Phase recovery from forward clock |
-
2007
- 2007-09-25 JP JP2007275730A patent/JP5269387B2/ja active Active
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10247903A (ja) * | 1997-03-04 | 1998-09-14 | Oki Electric Ind Co Ltd | ビット同期回路 |
US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
JP2001186111A (ja) * | 1999-12-24 | 2001-07-06 | Nec Corp | ビット同期回路 |
JP2002208917A (ja) * | 2001-01-11 | 2002-07-26 | Nec Corp | オーバーサンプリングクロックリカバリ方法及び回路 |
JP2003058275A (ja) * | 2001-04-20 | 2003-02-28 | Samsung Electronics Co Ltd | 遅延同期ループ及び位相調節方法 |
JP2005509350A (ja) * | 2001-11-02 | 2005-04-07 | モトローラ・インコーポレイテッド | カスケード遅延ロック・ループ回路 |
JP2003258782A (ja) * | 2002-02-26 | 2003-09-12 | Fujitsu Ltd | クロックリカバリ回路およびクロックリカバリ方法 |
US6861886B1 (en) * | 2003-05-21 | 2005-03-01 | National Semiconductor Corporation | Clock deskew protocol using a delay-locked loop |
US7034597B1 (en) * | 2004-09-03 | 2006-04-25 | Ami Semiconductor, Inc. | Dynamic phase alignment of a clock and data signal using an adjustable clock delay line |
Also Published As
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