JP2007279920A - インターフェース回路 - Google Patents
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Abstract
【解決手段】インターフェース回路1は、出力データの並びから特定パタンを検出する検出部30と、検出結果に応じて、シフトクロックの周期を変更するシフトクロック生成部120と、シフトクロックによりデータ出力幅を変更して駆動データとして出力するシフトレジスタ部10と、駆動データにより駆動されるNチャンネルトランジスタ15a及びプルアップ抵抗15bからなるオープンドレインの出力部15とを有する。検出部30は、現在が0、次が1の出力データの並びを検出し、シフトクロック生成部120は、0、1に対応するシフトクロックの周期をそれぞれ短縮及び延長する。
【選択図】図1
Description
周期T2のシフトクロックでレジスタSBからデータ("1")を出力する(ステップS10−3)。そして、レジスタSBに格納されているデータがエンドビットではない場合(n<9)(ステップS16:Yes)、ステップS4に戻り、エンドビットであれば(n=9)処理を終了する。
10 シフトレジスタ部
11n シフトレジスタ
13,31,32 AND回路
14 反転回路
15 出力回路
15a Nチャンネルトランジスタ
15b プルアップ抵抗
20 ボーレートジェネレータ
21 カウンタ
22 比較器
23 分周回路
24 加算器
25 セレクタ
30 検出部
33 遅延回路
34 OR回路
35 セレクタ
40 設定値生成/選択部
120 シフトクロック生成部
Claims (8)
- データ列のデータ並びに応じて異なる周期のシフトクロックを生成するシフトクロック生成部と、
前記データ列を保持するとともに、前記シフトクロックに応答して当該データ列をシリアル出力するデータ保持回路と、
前記データ保持回路の出力を受けてバス配線を駆動するトランジスタとを有するインターフェース回路。 - 前記データ列のデータ並びを検出する検出部を有し、
前記シフトクロック生成部は、前記検出部の検出結果に基づき前記シフトクロックの周期を変更する
ことを特徴とする請求項1記載のインターフェース回路。 - 前記検出部は、前記データ並びのうち特定パタンを補正対象区間として検出し、
前記シフトクロック生成部は、前記補正対象区間におけるシフトクロックの周期を変更する
ことを特徴とする請求項2記載のインターフェース回路。 - 前記検出部は、現在の出力データがロウレベル、次の出力データがハイレベルとなる区間を補正対象区間として検出し、
前記シフトクロック生成部は、前記ロウレベルの出力データに応答するシフトクロックの周期を短縮し、前記ハイレベルの出力データに応答するシフトクロックの周期を延長する
ことを特徴とする請求項2記載のインターフェース回路。 - 前記シフトクロック生成部は、
設定値に基づき基本クロックをカウントして所望の周期のシフトクロックを生成する生成部と、
前記生成部が生成した前記設定値を設定する設定部とを有し、
前記設定部は、前記補正対象区間における前記設定値を変更する
ことを特徴とする請求項3又は4記載のインターフェース回路。 - 前記設定部が設定する設定値はプログラマブルである
ことを特徴とする請求項5記載のインターフェース回路。 - 前記トランジスタは、オープンドレイントランジスタである
ことを特徴とする請求項1記載の駆動回路。 - 前記出力データはシリアルデータである
ことを特徴とする請求項1記載のインターフェース回路。
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