JP2702257B2 - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
- Publication number
- JP2702257B2 JP2702257B2 JP2036146A JP3614690A JP2702257B2 JP 2702257 B2 JP2702257 B2 JP 2702257B2 JP 2036146 A JP2036146 A JP 2036146A JP 3614690 A JP3614690 A JP 3614690A JP 2702257 B2 JP2702257 B2 JP 2702257B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- clock
- clock signal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット位相同期回路に関し、特に交換機の
通話路装置におけるビット位相同期回路に関する。
通話路装置におけるビット位相同期回路に関する。
従来、位相ジッタを除去する位相同期回路として、例
えば、特願昭63−154845号があり、この従来例を第９図
に示す。この方式は、占有率が50％で1/4周期ずつずれ
た４個のクロック信号CLK1,CLK2,CLK3,CLK4を用意して
おいて、このうち、互いに1/4周期ずれた２個のクロッ
ク信号CLK1,CLK2をフリップフロップ101,102にそれぞれ
入力し、入力信号Dinの立上りまたは立下りでラッチし
て、該ラッチ結果の高低レベルの組合せにより、セレク
タ103において入力された４個のクロック信号中から該
当する１個のクロック信号を選択し、選択したクロック
信号を用いてフリップフロップ104で前記入力信号をラ
ッチすることにより、入力信号を再生している。なお、
最終的に受信側クロック信号（第９図ではクロック信号
CLK1）に位相を合わせるため、セレクタ109により遅延
回路105,106,107,108から最適な遅延時間を選択し、再
びフリップフロップ110で受信側クロック信号CLK1でラ
ッチしている。
えば、特願昭63−154845号があり、この従来例を第９図
に示す。この方式は、占有率が50％で1/4周期ずつずれ
た４個のクロック信号CLK1,CLK2,CLK3,CLK4を用意して
おいて、このうち、互いに1/4周期ずれた２個のクロッ
ク信号CLK1,CLK2をフリップフロップ101,102にそれぞれ
入力し、入力信号Dinの立上りまたは立下りでラッチし
て、該ラッチ結果の高低レベルの組合せにより、セレク
タ103において入力された４個のクロック信号中から該
当する１個のクロック信号を選択し、選択したクロック
信号を用いてフリップフロップ104で前記入力信号をラ
ッチすることにより、入力信号を再生している。なお、
最終的に受信側クロック信号（第９図ではクロック信号
CLK1）に位相を合わせるため、セレクタ109により遅延
回路105,106,107,108から最適な遅延時間を選択し、再
びフリップフロップ110で受信側クロック信号CLK1でラ
ッチしている。
上述した従来例は、1/4周期ずつ位相がずれた４個の
クロック信号を使用するため、1/4周期遅延させる回路
が必要となり、しかも、本方式においてビット位相同期
回路の機能を正常に動作させるには、この遅延調整を厳
密にしなければならず、しかも、クロック周波数が変れ
ば再度遅延調整をしなければならないという欠点があ
る。
クロック信号を使用するため、1/4周期遅延させる回路
が必要となり、しかも、本方式においてビット位相同期
回路の機能を正常に動作させるには、この遅延調整を厳
密にしなければならず、しかも、クロック周波数が変れ
ば再度遅延調整をしなければならないという欠点があ
る。
本発明の目的は、厳密な遅延調整を不要とし、かつ、
クロック周波数が変ってもそのまま使用できる、LSI化
に適したビット位相同期回路を提供することにある。
クロック周波数が変ってもそのまま使用できる、LSI化
に適したビット位相同期回路を提供することにある。
本発明のビット位相同期回路の請求項１のものは、 入力信号を入力端子に、また受信側のクロック信号を
クロック端子に入力して、該クロック信号の立上り時点
で入力信号をラッチする第１のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号を
クロック端子に入力して、該クロック信号の立下り時点
で入力信号をラッチする第２のフリップフロップと、 第１のフリップフロップの出力信号と第２のフリップ
フロップの出力信号を入力して、そのいずれか一方を別
途送られてくる制御信号により選択して出力するセレク
タと、 セレクタで選択しているフリップフロップ側のクロッ
ク信号のあるラッチ時点から次のラッチ時点までの間に
前記入力信号のレベルの変化点が２つ以上存在したら、
セレクタで選択しているフリップフロップの出力信号を
他方のフリップフロップの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
クロック端子に入力して、該クロック信号の立上り時点
で入力信号をラッチする第１のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号を
クロック端子に入力して、該クロック信号の立下り時点
で入力信号をラッチする第２のフリップフロップと、 第１のフリップフロップの出力信号と第２のフリップ
フロップの出力信号を入力して、そのいずれか一方を別
途送られてくる制御信号により選択して出力するセレク
タと、 セレクタで選択しているフリップフロップ側のクロッ
ク信号のあるラッチ時点から次のラッチ時点までの間に
前記入力信号のレベルの変化点が２つ以上存在したら、
セレクタで選択しているフリップフロップの出力信号を
他方のフリップフロップの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
請求項２のものは、請求項１において、第２のフリッ
プフロップの出力信号を入力端子に、また受信側クロッ
ク信号をクロック端子に入力して、出力信号をクロック
信号の立上り点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第３のフリップフロッ
プを有している。
プフロップの出力信号を入力端子に、また受信側クロッ
ク信号をクロック端子に入力して、出力信号をクロック
信号の立上り点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第３のフリップフロッ
プを有している。
請求項３のものは、請求項１において、第１のフリッ
プフロップの出力信号を入力端子に、また受信側クロッ
ク信号をクロック端子に入力して、出力信号をクロック
信号の立下り時点でラッチし、ラッチした出力信号をセ
レクタの一方の入力として入力する第４のフリップフロ
ップを有している。
プフロップの出力信号を入力端子に、また受信側クロッ
ク信号をクロック端子に入力して、出力信号をクロック
信号の立下り時点でラッチし、ラッチした出力信号をセ
レクタの一方の入力として入力する第４のフリップフロ
ップを有している。
請求項４のものは、 受信側クロック信号を入力し、入力されたクロック信
号を反転したクロック信号を作成し、別途送られてくる
制御信号により入力されたクロック信号と反転したクロ
ック信号のいずれか一方を出力するクロック作成回路
と、 前記入力信号を入力端子に、前記クロック作成回路の
出力したクロック信号をクロック端子に入力し、該クロ
ック信号の立上りまたは立下り時点で入力信号をラッチ
するフリップフロップと、 前記フリップフロップにおいて、クロック信号で入力
信号をラッチしたラッチ時点から次のラッチ時点までの
間に、前記入力信号のレベルの変化点が２つ以上存在し
たら、前記クロック作成回路が出力しているクロック信
号を他方のクロック信号に変更するように制御する制御
信号をクロック作成回路に送出する制御回路とを有して
いる。
号を反転したクロック信号を作成し、別途送られてくる
制御信号により入力されたクロック信号と反転したクロ
ック信号のいずれか一方を出力するクロック作成回路
と、 前記入力信号を入力端子に、前記クロック作成回路の
出力したクロック信号をクロック端子に入力し、該クロ
ック信号の立上りまたは立下り時点で入力信号をラッチ
するフリップフロップと、 前記フリップフロップにおいて、クロック信号で入力
信号をラッチしたラッチ時点から次のラッチ時点までの
間に、前記入力信号のレベルの変化点が２つ以上存在し
たら、前記クロック作成回路が出力しているクロック信
号を他方のクロック信号に変更するように制御する制御
信号をクロック作成回路に送出する制御回路とを有して
いる。
請求項５のものは、請求項４において、フリップフロ
ップの出力信号を入力し、受信側クロック信号に位相を
合わせて出力する遅延調整回路を有している。
ップの出力信号を入力し、受信側クロック信号に位相を
合わせて出力する遅延調整回路を有している。
請求項１のものは、第１と第２のフリップフロップに
より入力信号を、それぞれクロック信号の立上りと立下
りでラッチし、そのいずれか一方のラッチ結果を出力信
号として出力するものである。入力信号の変化点と現在
選択しているフリップフロップ側のラッチ位置が近づい
てくると、そのあるラッチ時点から次のラッチ時点まで
のラッチ間隔の間に、２個以上の入力信号の変化点が存
在するような場合が生じる。そこで、制御回路は現在選
択しているフリップフロップ側の１つのラッチ間隔の間
に２個以上入力信号の変化点が存在した時、入力信号の
変化点が現在選択している側のクロック信号のラッチ時
点に近づいていると判断し、セレクタで他方のフリップ
フロップのラッチ結果を選択するように変更することに
より、ジッタがあっても、入力信号を安定して正確に受
信側クロック信号でラッチすることができる。
より入力信号を、それぞれクロック信号の立上りと立下
りでラッチし、そのいずれか一方のラッチ結果を出力信
号として出力するものである。入力信号の変化点と現在
選択しているフリップフロップ側のラッチ位置が近づい
てくると、そのあるラッチ時点から次のラッチ時点まで
のラッチ間隔の間に、２個以上の入力信号の変化点が存
在するような場合が生じる。そこで、制御回路は現在選
択しているフリップフロップ側の１つのラッチ間隔の間
に２個以上入力信号の変化点が存在した時、入力信号の
変化点が現在選択している側のクロック信号のラッチ時
点に近づいていると判断し、セレクタで他方のフリップ
フロップのラッチ結果を選択するように変更することに
より、ジッタがあっても、入力信号を安定して正確に受
信側クロック信号でラッチすることができる。
請求項２または３のものは、請求項１において第２ま
たは第１のフリップフロップの出力信号を、第３または
第４のフリップフロップにより、それぞれ再度受信側ク
ロック信号の立上り点または立下り点でラッチすること
により、セレクタで２個の入力のどちらを選択しても、
受信側クロック信号の立上り点または立下り点に同期し
たデータを得ることができる。
たは第１のフリップフロップの出力信号を、第３または
第４のフリップフロップにより、それぞれ再度受信側ク
ロック信号の立上り点または立下り点でラッチすること
により、セレクタで２個の入力のどちらを選択しても、
受信側クロック信号の立上り点または立下り点に同期し
たデータを得ることができる。
請求項４のものはクロック信号またはクロック作成回
路で作成したその反転したクロック信号のいずれかのク
ロック信号で入力信号をラッチする。請求項１と同様
に、制御回路により１つのラッチ間隔の間に前記入力信
号のレベルの変化点が２つ以上存在したら、他方のクロ
ック信号に変更することにより、ジッタがあっても、入
力信号を安定して正確に受信側クロック信号でラッチす
ることができる。
路で作成したその反転したクロック信号のいずれかのク
ロック信号で入力信号をラッチする。請求項１と同様
に、制御回路により１つのラッチ間隔の間に前記入力信
号のレベルの変化点が２つ以上存在したら、他方のクロ
ック信号に変更することにより、ジッタがあっても、入
力信号を安定して正確に受信側クロック信号でラッチす
ることができる。
請求項５は請求項４において、フリップフロップの出
力信号を遅延調整することにより、受信側クロック信号
に位相を合わせている。
力信号を遅延調整することにより、受信側クロック信号
に位相を合わせている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のビット位相同期回路の請求項１にし
たがう１実施例の基本構成を示す回路図である。
たがう１実施例の基本構成を示す回路図である。
入力信号Dinはフリップフロップ１および２の入力端
子Ｄに入力され、この入力信号Dinをフリップフロップ
１はクロック信号CLKの立上り時点でラッチし、フリッ
プフロップ２はクロック信号CLKをインバータ11を通し
て反転した反転クロック信号▲▼の立上り時点で
ラッチする（これは、クロック信号CLKの立下り時点で
ラッチすることと同義である）。セレクタ４は、制御回
路５の制御により、２個のラッチされた入力のうち指定
された１個を出力信号Doutとして出力する。制御回路５
は、現在選択している側のクロック信号のラッチ時点か
ら次のラッチ時点までの間に入力信号Dinの変化点が２
個以上存在したら、入力信号Dinの変化点とセレクタ４
で選択しているクロック信号の立上り時点が同時刻付近
になり、正確にラッチできなくなったと判断して、他方
の、現在選択しているクロック信号とは逆相の反転クロ
ック信号▲▼でラッチした結果を選択しなおすこ
とにより、入力信号Dinを正確にラッチした結果を出力
することができる。
子Ｄに入力され、この入力信号Dinをフリップフロップ
１はクロック信号CLKの立上り時点でラッチし、フリッ
プフロップ２はクロック信号CLKをインバータ11を通し
て反転した反転クロック信号▲▼の立上り時点で
ラッチする（これは、クロック信号CLKの立下り時点で
ラッチすることと同義である）。セレクタ４は、制御回
路５の制御により、２個のラッチされた入力のうち指定
された１個を出力信号Doutとして出力する。制御回路５
は、現在選択している側のクロック信号のラッチ時点か
ら次のラッチ時点までの間に入力信号Dinの変化点が２
個以上存在したら、入力信号Dinの変化点とセレクタ４
で選択しているクロック信号の立上り時点が同時刻付近
になり、正確にラッチできなくなったと判断して、他方
の、現在選択しているクロック信号とは逆相の反転クロ
ック信号▲▼でラッチした結果を選択しなおすこ
とにより、入力信号Dinを正確にラッチした結果を出力
することができる。
第２図は請求項２にしたがう１実施例の基本構成を示
す回路図である。
す回路図である。
本構成は第１図のフリップフロップ２とセレクタ４の
間にフリップフロップ３を追加したもので、フリップフ
ロップ２で反転クロック信号▲▼でラッチしたデ
ータを、さらにフリップフロップ３でクロック信号CLK
でラッチすることにより、セレクタ４でどちらの入力信
号を選択してもクロック信号CLKに位相の合った出力信
号Doutを出力することができる。
間にフリップフロップ３を追加したもので、フリップフ
ロップ２で反転クロック信号▲▼でラッチしたデ
ータを、さらにフリップフロップ３でクロック信号CLK
でラッチすることにより、セレクタ４でどちらの入力信
号を選択してもクロック信号CLKに位相の合った出力信
号Doutを出力することができる。
次に、第２図においてフリップフロップ３をフリップ
フロップ２とセレクタ４の間ではなく、フリップフロッ
プ１とセレクタ４の間に入れ、反転クロック信号▲
▼でラッチすれば、反転クロック信号▲▼に位
相のあった出力信号Doutを出力することができる。これ
は請求項３の実施例の基本構成を示すものとなる（図示
省略）。
フロップ２とセレクタ４の間ではなく、フリップフロッ
プ１とセレクタ４の間に入れ、反転クロック信号▲
▼でラッチすれば、反転クロック信号▲▼に位
相のあった出力信号Doutを出力することができる。これ
は請求項３の実施例の基本構成を示すものとなる（図示
省略）。
第３図は、第２図に示す実施例の具体的な構成を示す
回路図、第４図は第３図の実施例の動作を説明するタイ
ミングチャートである。
回路図、第４図は第３図の実施例の動作を説明するタイ
ミングチャートである。
フリップフロップ1,2,3,セレクタ４の構成と動作は第
２図と同様であるので、制御回路５について説明する。
遅延回路10とイクスクルースシブオア13は入力信号Din
の立上りまたは立下りの変化点があればパルスを発生す
る。発生したパルスはカウンタ８および９のクロック端
子Ｃに入力される。カウンタ８および９はクロック端子
Ｃに入力されたパルス数を計数して、２進数で端子Q0,Q
1から出力する。カウンタ8,9のリセット端子Ｒにはそれ
ぞれクロック信号CLK,反転クロック信号▲▼が入
力され、それぞれのクロック信号の立上り時点でリセッ
トされる。通常、ある立上り時点から次の立上り時点の
間には入力信号Dinの変化点が０または１個だけしか存
在していないが、入力信号Dinの変化点とクロック信号
の立上り時点が近接してくると２個存在する場合が生じ
る。セレクタ６で現在選択している側のカウンタで計数
して計数値が２になった場合、Q0＝0,Q1＝１となり、出
力Q1はセレクタ６を通してフリップフロップ７のクロッ
ク端子Ｃに入力される。フリップフロップ７ではクロッ
ク端子Ｃに入力されたレベルの立上り点で出力Ｑのレベ
ルが反転し、セレクタ４および６を切り換える。このよ
うにすることによりクロック信号CLKの立上りに位相が
合った信号を出力信号Doutとして正確に出力することが
できる。
２図と同様であるので、制御回路５について説明する。
遅延回路10とイクスクルースシブオア13は入力信号Din
の立上りまたは立下りの変化点があればパルスを発生す
る。発生したパルスはカウンタ８および９のクロック端
子Ｃに入力される。カウンタ８および９はクロック端子
Ｃに入力されたパルス数を計数して、２進数で端子Q0,Q
1から出力する。カウンタ8,9のリセット端子Ｒにはそれ
ぞれクロック信号CLK,反転クロック信号▲▼が入
力され、それぞれのクロック信号の立上り時点でリセッ
トされる。通常、ある立上り時点から次の立上り時点の
間には入力信号Dinの変化点が０または１個だけしか存
在していないが、入力信号Dinの変化点とクロック信号
の立上り時点が近接してくると２個存在する場合が生じ
る。セレクタ６で現在選択している側のカウンタで計数
して計数値が２になった場合、Q0＝0,Q1＝１となり、出
力Q1はセレクタ６を通してフリップフロップ７のクロッ
ク端子Ｃに入力される。フリップフロップ７ではクロッ
ク端子Ｃに入力されたレベルの立上り点で出力Ｑのレベ
ルが反転し、セレクタ４および６を切り換える。このよ
うにすることによりクロック信号CLKの立上りに位相が
合った信号を出力信号Doutとして正確に出力することが
できる。
次に、第４図を用いて本実施例の動作を説明する。な
お、各波形ないしは第３図中の対応する位置での信
号波形を示す。また、セレクタ４および６の選択条件は
次の表１に示すようになっている。
お、各波形ないしは第３図中の対応する位置での信
号波形を示す。また、セレクタ４および６の選択条件は
次の表１に示すようになっている。
いま、時刻t3までは、データがＬとなっているの
で、表１より出力信号Doutはデータが、データは
データが、それぞれ選択されている。クロック信号CL
Kの立上り時刻t1から次の立上り時刻t4までの間に入
力信号の変化点t2とt3が２個存在すると、カウンタ８
がこれをカウントしてその出力Q1は時刻t3でＬからＨ
となり、セレクタ６を通ってフリップフロップ７のクロ
ック端子Ｃに入力される。そこで、フリップフロップ７
の出力ＱはＬからＨに転じ、これにより表１にしたが
ってデータはデータが、データはデータが、そ
れぞれ選択される。すなわち、反転クロック信号▲
▼でラッチした方のデータを選択することにより、
例えば時刻t5に見られるように、フリップフロップ２は
正確に入力信号Dinをラッチし、データとして出力
することができる。時刻t6において、フリップフロップ
３でデータをクロック信号CLKでラッチしてデータ
を出力し、最終的にクロック信号CLKに位相の合った出
力信号Doutを出力することができる。
で、表１より出力信号Doutはデータが、データは
データが、それぞれ選択されている。クロック信号CL
Kの立上り時刻t1から次の立上り時刻t4までの間に入
力信号の変化点t2とt3が２個存在すると、カウンタ８
がこれをカウントしてその出力Q1は時刻t3でＬからＨ
となり、セレクタ６を通ってフリップフロップ７のクロ
ック端子Ｃに入力される。そこで、フリップフロップ７
の出力ＱはＬからＨに転じ、これにより表１にしたが
ってデータはデータが、データはデータが、そ
れぞれ選択される。すなわち、反転クロック信号▲
▼でラッチした方のデータを選択することにより、
例えば時刻t5に見られるように、フリップフロップ２は
正確に入力信号Dinをラッチし、データとして出力
することができる。時刻t6において、フリップフロップ
３でデータをクロック信号CLKでラッチしてデータ
を出力し、最終的にクロック信号CLKに位相の合った出
力信号Doutを出力することができる。
第５図は、請求項４にしたがう１実施例の基本構成を
示す回路図である。
示す回路図である。
入力信号Dinはフリップフロップ51の入力端子Ｄに入
力され、クロック作成回路52により出力されたクロック
信号によってラッチされて、出力信号Doutとして出力さ
れる。クロック作成回路52は、クロック信号CLKが入力
され、制御回路53の制御によりクロック信号CLKまたは
作成した反転クロック信号▲▼のいずれかを出力
する。制御回路53は現在選択されている側のクロック信
号が入力され、このクロック信号の１つのラッチ時点か
ら次のラッチ時点までのラッチ区間の間に入力信号Din
の変化点が２個以上存在すれば、現在出力しているクロ
ック信号を他方のクロック信号に変更するようにクロッ
ク作成回路52に指示する。このようにすることにより、
入力信号Dinの変化点とフリップフロップ51でラッチす
るクロック信号の立上り時点が同時刻付近になり、正確
にラッチできなくなったと判断して他方の現在選択して
いるクロック信号と逆相の反転クロック信号▲▼
を用いることにより、入力信号Dinを正確にラッチする
ことができる。
力され、クロック作成回路52により出力されたクロック
信号によってラッチされて、出力信号Doutとして出力さ
れる。クロック作成回路52は、クロック信号CLKが入力
され、制御回路53の制御によりクロック信号CLKまたは
作成した反転クロック信号▲▼のいずれかを出力
する。制御回路53は現在選択されている側のクロック信
号が入力され、このクロック信号の１つのラッチ時点か
ら次のラッチ時点までのラッチ区間の間に入力信号Din
の変化点が２個以上存在すれば、現在出力しているクロ
ック信号を他方のクロック信号に変更するようにクロッ
ク作成回路52に指示する。このようにすることにより、
入力信号Dinの変化点とフリップフロップ51でラッチす
るクロック信号の立上り時点が同時刻付近になり、正確
にラッチできなくなったと判断して他方の現在選択して
いるクロック信号と逆相の反転クロック信号▲▼
を用いることにより、入力信号Dinを正確にラッチする
ことができる。
第６図は、請求項５にしたがう１実施例の基本構成を
示す回路図である。
示す回路図である。
本構成は第５図のフリップフロップ51の後に遅延調整
回路54を設けたもので、現在選択しているクロック信号
がクロック信号CLKか、反転クロック信号▲▼か
によって遅延調整を行い、クロック信号CLKに位相の合
った出力信号Doutを出力することができる。
回路54を設けたもので、現在選択しているクロック信号
がクロック信号CLKか、反転クロック信号▲▼か
によって遅延調整を行い、クロック信号CLKに位相の合
った出力信号Doutを出力することができる。
第７図は、第６図に示す実施例の具体的な構成を示す
回路図、第８図は第７図の実施例の動作を説明するタイ
ミングチャートである。
回路図、第８図は第７図の実施例の動作を説明するタイ
ミングチャートである。
制御回路53では、現在選択しているクロック信号がカ
ウンタ56のリセット端子Ｒに入力され、遅延回路59,イ
クスクルーシブオア58,カウンタ56,フリップフロップ55
の動作は第３図の制御回路５と同様である。すなわち、
現在選択されているクロック信号のある立上り時点から
次の立上り時点までの間に入力信号Dinの変化点が２個
存在すると、クロック作成回路52に他方のクロック信号
を選択するように、また遅延調整回路54に他方のクロッ
ク信号を用いた場合の遅延時間の方を選択するように、
フリップフロップ55のＱ出力である制御信号のレベルを
反転する。クロック作成回路52ではセレクタ57で、制御
回路53からの制御信号によりクロック信号CLKまたは反
転クロック信号▲▼のいずれかを選択する。遅延
調整回路54では、セレクタ62で同様に制御回路53からの
制御信号により、フリップフロップ51でラッチした結果
をそのまま出力するか、フリップフロップ61で再度クロ
ック信号CLKでラッチして出力するかを選択し、クロッ
ク信号CLKに位相の合った出力信号Doutを出力する。
ウンタ56のリセット端子Ｒに入力され、遅延回路59,イ
クスクルーシブオア58,カウンタ56,フリップフロップ55
の動作は第３図の制御回路５と同様である。すなわち、
現在選択されているクロック信号のある立上り時点から
次の立上り時点までの間に入力信号Dinの変化点が２個
存在すると、クロック作成回路52に他方のクロック信号
を選択するように、また遅延調整回路54に他方のクロッ
ク信号を用いた場合の遅延時間の方を選択するように、
フリップフロップ55のＱ出力である制御信号のレベルを
反転する。クロック作成回路52ではセレクタ57で、制御
回路53からの制御信号によりクロック信号CLKまたは反
転クロック信号▲▼のいずれかを選択する。遅延
調整回路54では、セレクタ62で同様に制御回路53からの
制御信号により、フリップフロップ51でラッチした結果
をそのまま出力するか、フリップフロップ61で再度クロ
ック信号CLKでラッチして出力するかを選択し、クロッ
ク信号CLKに位相の合った出力信号Doutを出力する。
次に、第８図を用いて動作を説明する。なお、各波形
ないしは第７図中の対応する位置での信号波形を示
す。また、セレクタ57および62の選択条件は次の表２に
示すようになっている。
ないしは第７図中の対応する位置での信号波形を示
す。また、セレクタ57および62の選択条件は次の表２に
示すようになっている。
いま、時刻t3まではデータがＬとなっているので、
表２よりクロックはクロック信号CLKが、出力信号D
outはデータが、それぞれ選択されている。クロッ
クの立上り時刻t1から次の立上り時刻t4までの間に入
力信号の変化点t2とt3が２個存在すると、カウンタ56
がこれをカウントして時刻t3の時点で出力Q1はＬから
Ｈとなり、フリップフロップ55のクロック端子Ｃに入力
される。フリップフロップ55の出力ＱはＬからＨに転
じ、これにより、表２にしたがってセレクタ57は反転ク
ロック信号▲▼を選択してクロック信号とし
て出力し、セレクタ62はフリップフロップ61出力を選
択して出力信号Doutとして出力する。このように時刻
t3以降クロック信号として反転クロック信号▲
▼を選択することにより、例えば時刻t5に見られるよ
うに、フリップフロップ51は正確に入力信号をラッチ
することができる。次に、時刻t6において、フリップフ
ロップ61でクロック信号CLKでラッチし、最終的にク
ロック信号CLKに位相の合った出力信号Doutを出力す
ることができる。
表２よりクロックはクロック信号CLKが、出力信号D
outはデータが、それぞれ選択されている。クロッ
クの立上り時刻t1から次の立上り時刻t4までの間に入
力信号の変化点t2とt3が２個存在すると、カウンタ56
がこれをカウントして時刻t3の時点で出力Q1はＬから
Ｈとなり、フリップフロップ55のクロック端子Ｃに入力
される。フリップフロップ55の出力ＱはＬからＨに転
じ、これにより、表２にしたがってセレクタ57は反転ク
ロック信号▲▼を選択してクロック信号とし
て出力し、セレクタ62はフリップフロップ61出力を選
択して出力信号Doutとして出力する。このように時刻
t3以降クロック信号として反転クロック信号▲
▼を選択することにより、例えば時刻t5に見られるよ
うに、フリップフロップ51は正確に入力信号をラッチ
することができる。次に、時刻t6において、フリップフ
ロップ61でクロック信号CLKでラッチし、最終的にク
ロック信号CLKに位相の合った出力信号Doutを出力す
ることができる。
以上説明したように本発明は、受信側のクロック信号
の立上り時点または立下り時点のいずれかを選択して、
選択したクロック信号の変化時点で入力信号をラッチ
し、現在選択しているクロック信号のあるラッチ時点か
ら次のラッチ時点までの１つのラッチ区間の間に、入力
信号の変化点が２個以上存在した時、入力信号と選択し
たクロック信号の位相が近づいて正確にラッチできない
ものと判断して、選択するクロック信号の変化時点を、
現在選択しているものから他方のものに変更することに
より、入力信号にジッタがあっても安定して正確にラッ
チして受信側のクロック信号に位相が合ったデータとし
て出力できるという効果があり、また、多相クロックを
用いる必要がないので、厳密な遅延調整も不必要で、ま
たいかなる周波数のデータに対しても対応できるという
効果がある。
の立上り時点または立下り時点のいずれかを選択して、
選択したクロック信号の変化時点で入力信号をラッチ
し、現在選択しているクロック信号のあるラッチ時点か
ら次のラッチ時点までの１つのラッチ区間の間に、入力
信号の変化点が２個以上存在した時、入力信号と選択し
たクロック信号の位相が近づいて正確にラッチできない
ものと判断して、選択するクロック信号の変化時点を、
現在選択しているものから他方のものに変更することに
より、入力信号にジッタがあっても安定して正確にラッ
チして受信側のクロック信号に位相が合ったデータとし
て出力できるという効果があり、また、多相クロックを
用いる必要がないので、厳密な遅延調整も不必要で、ま
たいかなる周波数のデータに対しても対応できるという
効果がある。
第１図は本発明のビット位相同期回路の請求項１にした
がう実施例の基本構成を示す回路図、第２図は請求項２
にしたがう実施例の基本構成を示す回路図、第３図は第
２図に示す実施例の具体的な構成を示す回路図、第４図
は第３図の実施例の動作を説明するタイミングチャー
ト、第５図は請求項４にしたがう実施例の基本構成を示
す回路図、第６図は請求項５にしたがう実施例の基本構
成を示す回路図、第７図は第６図に示す実施例の具体的
な構成を示す回路図、第８図は第７図の実施例の動作を
説明するタイミングチャート、第９図はビット位相同期
回路の従来例を示す回路図である。 1,2,3,7,51,55,61……フリップフロップ 4,6,57,62……セレクタ 5,53……制御回路 11,12,60……インバータ 8,9,56……カウンタ 10,59……遅延回路 13,58……イクスクルースシブオア 52……クロック作成回路 54……遅延調整回路 CLK……クロック信号 ▲▼……反転クロック信号 Din……入力信号 Dout……出力信号 ，，，，，，，，，，，，
，，，……信号波形 Ｄ……入力端子 Q,,Q0,Q1……出力端子 Ｃ……クロック端子 Ｒ……リセット端子 t1,t2,t3,t4,t5,t6……時刻
がう実施例の基本構成を示す回路図、第２図は請求項２
にしたがう実施例の基本構成を示す回路図、第３図は第
２図に示す実施例の具体的な構成を示す回路図、第４図
は第３図の実施例の動作を説明するタイミングチャー
ト、第５図は請求項４にしたがう実施例の基本構成を示
す回路図、第６図は請求項５にしたがう実施例の基本構
成を示す回路図、第７図は第６図に示す実施例の具体的
な構成を示す回路図、第８図は第７図の実施例の動作を
説明するタイミングチャート、第９図はビット位相同期
回路の従来例を示す回路図である。 1,2,3,7,51,55,61……フリップフロップ 4,6,57,62……セレクタ 5,53……制御回路 11,12,60……インバータ 8,9,56……カウンタ 10,59……遅延回路 13,58……イクスクルースシブオア 52……クロック作成回路 54……遅延調整回路 CLK……クロック信号 ▲▼……反転クロック信号 Din……入力信号 Dout……出力信号 ，，，，，，，，，，，，
，，，……信号波形 Ｄ……入力端子 Q,,Q0,Q1……出力端子 Ｃ……クロック端子 Ｒ……リセット端子 t1,t2,t3,t4,t5,t6……時刻
Claims (5)
- 【請求項１】同期式信号伝送回路の受信側で入力信号の
ビット同期をとるビット位相同期回路であって、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立上り時点で
入力信号をラッチする第１のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第２のフリップフロップと、 第１のフリップフロップの出力信号と第２のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が２つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリップフロップの出力信号に変更するように制御
する制御信号を前記セレクタに送出する制御回路とを有
するビット位相同期回路。 - 【請求項２】第２のフリップフロップの出力信号を入力
端子に、また受信側クロック信号をクロック端子に入力
して出力信号をクロック信号の立上り点でラッチし、ラ
ッチした出力信号をセレクタの一方の入力として入力す
る第３のフリップフロップを有する請求項１記載のビッ
ト位相同期回路。 - 【請求項３】第１のフリップフロップの出力信号を入力
端子に、また受信側クロック信号をクロック端子に入力
して、出力信号をクロック信号の立下り時点でラッチ
し、ラッチした出力端子をセレクタの一方の入力として
入力する第４のフリップフロップを有する請求項１記載
のビット位相同期回路。 - 【請求項４】同期式信号伝送回路の受信側で入力信号の
ビット同期をとるビット位相同期回路であって、 受信側クロック信号を入力し、入力されたクロック信号
を反転したクロック信号を作成し、別途送られてくる制
御信号により入力されたクロック信号と反転したクロッ
ク信号のいずれか一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に入力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、 前記フリップフロップにおいて、クロック信号で入力信
号をラッチしたラッチ時点から次のラッチ時点までの間
に、前記入力信号のレベルの変化点が２つ以上存在した
ら、前記クロック作成回路が出力しているクロック信号
を他方のクロック信号に変更するように制御する制御信
号をクロック作成回路に送出する制御回路とを有するビ
ット位相同期回路。 - 【請求項５】フリップフロップの出力信号を入力し、受
信側クロック信号に位相を合わせて出力する遅延調整回
路を有する請求項４記載のビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036146A JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036146A JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240336A JPH03240336A (ja) | 1991-10-25 |
| JP2702257B2 true JP2702257B2 (ja) | 1998-01-21 |
Family
ID=12461654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036146A Expired - Fee Related JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702257B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2963821B2 (ja) * | 1992-07-16 | 1999-10-18 | 富士通株式会社 | ビットバッファ回路 |
| JPH08107402A (ja) * | 1994-10-05 | 1996-04-23 | Yagi Antenna Co Ltd | データ受信回路 |
| JP2970836B2 (ja) * | 1995-09-27 | 1999-11-02 | 日本電気株式会社 | データ信号送受信システム |
| US6636993B1 (en) * | 1999-02-12 | 2003-10-21 | Fujitsu Limited | System and method for automatic deskew across a high speed, parallel interconnection |
| JP5451318B2 (ja) | 2009-10-29 | 2014-03-26 | ラピスセミコンダクタ株式会社 | 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法 |
-
1990
- 1990-02-19 JP JP2036146A patent/JP2702257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03240336A (ja) | 1991-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459709B1 (ko) | 여유 있는 셋업 앤드 홀드 타임 마진을 가지는 병렬-직렬송신 회로 | |
| TWI410791B (zh) | 用以傳送及接收複數個資料位元的裝置與方法 | |
| US4847870A (en) | High resolution digital phase-lock loop circuit | |
| JP2001320273A (ja) | 遅延同期ループ回路及び遅延同期方法 | |
| JPH0220184B2 (ja) | ||
| US6943595B2 (en) | Synchronization circuit | |
| US5025461A (en) | Method of and circuit arrangement for recovering a bit clock from a received digital communication signal | |
| GB2359706A (en) | Synchronising data and clock signals using a programmable delay circuit | |
| US6735732B2 (en) | Clock adjusting method and circuit device | |
| CN113300799B (zh) | 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 | |
| JP2702257B2 (ja) | ビット位相同期回路 | |
| CN118041345A (zh) | 分频系数动态可配的任意整数分频器 | |
| JPH03504674A (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
| JPH10247903A (ja) | ビット同期回路 | |
| JPH0614638B2 (ja) | 局部クロック信号と受信データ信号とを再同期させる機構 | |
| US4955040A (en) | Method and apparatus for generating a correction signal in a digital clock recovery device | |
| KR910000624B1 (ko) | 비트 동기 회로 및 방법 | |
| JPS61127243A (ja) | ビツト位相同期回路 | |
| US6316973B1 (en) | Transmission timing adjusting circuit and method | |
| JP2982138B2 (ja) | ビット位相同期回路 | |
| JPH08340325A (ja) | 高速データ受信回路 | |
| JP2001230824A (ja) | データ受信方式 | |
| CN116827335B (zh) | 一种分频装置及数据处理电路 | |
| JP2769530B2 (ja) | ビット位相同期回路 | |
| KR900007676B1 (ko) | 디지틀 자동 위상조절 리타이밍 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |