JP2748875B2 - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JP2748875B2 JP2748875B2 JP7005435A JP543595A JP2748875B2 JP 2748875 B2 JP2748875 B2 JP 2748875B2 JP 7005435 A JP7005435 A JP 7005435A JP 543595 A JP543595 A JP 543595A JP 2748875 B2 JP2748875 B2 JP 2748875B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- clock
- prediction
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明はクロック抽出回路に関
し、特に入力デジタル信号からこの信号に同期したクロ
ック信号を抽出するデジタルPLL回路構成のクロック
抽出回路に関するものである。
し、特に入力デジタル信号からこの信号に同期したクロ
ック信号を抽出するデジタルPLL回路構成のクロック
抽出回路に関するものである。
【0002】
【従来の技術】従来のこの種のクロック抽出回路の構成
を図7に示している。図において、このクロック抽出回
路は入力デジタル信号を受けて抽出クロック信号を発生
するデジタルPLL回路1を有し、このPLL回路1の
抽出クロック信号を波形整形回路2へ供給し、入力デジ
タル信号をこの抽出クロック信号に基づき波形整形して
出力デジタル信号を得るようになっている。
を図7に示している。図において、このクロック抽出回
路は入力デジタル信号を受けて抽出クロック信号を発生
するデジタルPLL回路1を有し、このPLL回路1の
抽出クロック信号を波形整形回路2へ供給し、入力デジ
タル信号をこの抽出クロック信号に基づき波形整形して
出力デジタル信号を得るようになっている。
【0003】一般に、この種のクロック抽出回路では、
デジタルPLL回路1のQ値により同期引込み時間や同
期保持能力が決定されており、Q値を低くすると同期引
込み時間が短縮され、Q値を高くすると同期保持能力が
向上される。
デジタルPLL回路1のQ値により同期引込み時間や同
期保持能力が決定されており、Q値を低くすると同期引
込み時間が短縮され、Q値を高くすると同期保持能力が
向上される。
【0004】従って、同期引込み時間が短く、同期保持
能力が高いデジタルPLL回路を用いたクロック抽出回
路を実現するためには、デジタルPLL回路のQ値を制
御することが必要となる。
能力が高いデジタルPLL回路を用いたクロック抽出回
路を実現するためには、デジタルPLL回路のQ値を制
御することが必要となる。
【0005】この様な動作原理に基づくクロック抽出回
路としては、例えば特開昭62−47233号公報に開
示の如く、受信されたデジタル信号の信号対雑音比の良
否判定を行い、信号対雑音比が良い場合には、デジタル
PLL回路のQ値を高くして同期保持能力を向上させ、
信号雑音比が悪い場合には、Q値を低くして同期引込み
時間を短縮する技術が知られている。
路としては、例えば特開昭62−47233号公報に開
示の如く、受信されたデジタル信号の信号対雑音比の良
否判定を行い、信号対雑音比が良い場合には、デジタル
PLL回路のQ値を高くして同期保持能力を向上させ、
信号雑音比が悪い場合には、Q値を低くして同期引込み
時間を短縮する技術が知られている。
【0006】
【発明が解決しようとする課題】従来のデジタルPLL
回路のQ値を制御しないクロック抽出回路では、Q値が
高いと同期引込みに要する時間が長くなり、低いと同期
外れが生じ易くなって、迅速でかつ安定したクロック抽
出が行われないという問題がある。
回路のQ値を制御しないクロック抽出回路では、Q値が
高いと同期引込みに要する時間が長くなり、低いと同期
外れが生じ易くなって、迅速でかつ安定したクロック抽
出が行われないという問題がある。
【0007】上述した特開昭62−47233号公報に
記載のクロック抽出回路を、TDMA(時分割多元接
続)方式の様に断続的に情報を伝送するシステムに適用
した場合、情報の受信を開始した直後において、同期引
込み時間が長くなることが想定される。情報の受信を開
始した直後は、信号対雑音比は一般に良好な状態にある
が、上述した様なクロック抽出回路では、デジタルPL
L回路のQ値が高くなり、同期引込み時間が長くなると
いう欠点がある。
記載のクロック抽出回路を、TDMA(時分割多元接
続)方式の様に断続的に情報を伝送するシステムに適用
した場合、情報の受信を開始した直後において、同期引
込み時間が長くなることが想定される。情報の受信を開
始した直後は、信号対雑音比は一般に良好な状態にある
が、上述した様なクロック抽出回路では、デジタルPL
L回路のQ値が高くなり、同期引込み時間が長くなると
いう欠点がある。
【0008】本発明の目的は、断続的に情報が伝送され
る様な通信システムにおいても、クロック信号を迅速か
つ安定に抽出可能なクロック抽出回路を提供することで
ある。
る様な通信システムにおいても、クロック信号を迅速か
つ安定に抽出可能なクロック抽出回路を提供することで
ある。
【0009】
【課題を解決するための手段】本発明によれば、入力デ
ジタル信号からこの信号に同期したクロック信号を抽出
するデジタルPLL回路構成のクロック抽出回路であっ
て、前記入力デジタル信号をレベル変化を検出して変化
点検出パルスを生成するパルス発生手段と、この変化点
検出パルスに応答して前記入力デジタル信号のそれ以降
のレベル変化点を予測してその予測点において予測パル
スを生成する予測パルス生成手段と、前記変化点検出パ
ルスにより前記予測パルスのレベルラッチをなすラッチ
手段と、このラッチ出力に応じて前記デジタルPLL回
路のQ値制御を行うQ値制御手段とを含むことを特徴と
するクロック抽出回路が得られる。
ジタル信号からこの信号に同期したクロック信号を抽出
するデジタルPLL回路構成のクロック抽出回路であっ
て、前記入力デジタル信号をレベル変化を検出して変化
点検出パルスを生成するパルス発生手段と、この変化点
検出パルスに応答して前記入力デジタル信号のそれ以降
のレベル変化点を予測してその予測点において予測パル
スを生成する予測パルス生成手段と、前記変化点検出パ
ルスにより前記予測パルスのレベルラッチをなすラッチ
手段と、このラッチ出力に応じて前記デジタルPLL回
路のQ値制御を行うQ値制御手段とを含むことを特徴と
するクロック抽出回路が得られる。
【0010】
【作用】入力デジタル信号のレベル変化点を検出し、こ
れ等変化点の検出タイミング毎にそれ以降のレベル変化
点の予測を行い予測パルスを生成する。これ等予測パル
スを前記のレベル変化点毎にラッチして、ラッチ出力に
よりPLL回路のQ値制御を行う。すなわち、レベル変
化点に対応した位置に予測パルスがあれば、入力デジタ
ル信号は正常に受信されていることになるので、Q値を
高くして同期保持能力を向上させ安定動作させなけれ
ば、入力デジタル信号にはジッタ等が含まれていると考
えられるので、Q値を低くして同期引込み時間を迅速に
する。
れ等変化点の検出タイミング毎にそれ以降のレベル変化
点の予測を行い予測パルスを生成する。これ等予測パル
スを前記のレベル変化点毎にラッチして、ラッチ出力に
よりPLL回路のQ値制御を行う。すなわち、レベル変
化点に対応した位置に予測パルスがあれば、入力デジタ
ル信号は正常に受信されていることになるので、Q値を
高くして同期保持能力を向上させ安定動作させなけれ
ば、入力デジタル信号にはジッタ等が含まれていると考
えられるので、Q値を低くして同期引込み時間を迅速に
する。
【0011】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【0012】図1は本発明の実施例のブロック図であ
り、図7と同等部分は同一符号により示している。入力
デジタル信号はデジタルPLL回路1へ入力されてクロ
ック成分が抽出され、この抽出クロック信号に基づき波
形整形回路2により入力デジタル信号が波形整形され出
力されることは、図7の例と同様である。
り、図7と同等部分は同一符号により示している。入力
デジタル信号はデジタルPLL回路1へ入力されてクロ
ック成分が抽出され、この抽出クロック信号に基づき波
形整形回路2により入力デジタル信号が波形整形され出
力されることは、図7の例と同様である。
【0013】このデジタルPLL回路1のQ値を自動的
に制御するために、以下の機能が付加されている。すな
わち、入力デジタル信号は立上り及び立下り検出回路
3,4において立上り及び立下りが夫々検出され、パル
ス発生回路5にてこれ等立上り及び立下り検出タイミン
グに同期した変化点検出パルスが生成される。
に制御するために、以下の機能が付加されている。すな
わち、入力デジタル信号は立上り及び立下り検出回路
3,4において立上り及び立下りが夫々検出され、パル
ス発生回路5にてこれ等立上り及び立下り検出タイミン
グに同期した変化点検出パルスが生成される。
【0014】この変化点検出パルスは予測信号発生回路
6へ入力され、各変化点検出パルスに応答して入力デジ
タル信号のそれ以降のレベル変化点が予測されその予測
点において予測パルスが生成される。この予測パルスは
Q値制御回路7へ入力され、パルス発生回路5からの変
化点検出パルスのタイミングにてこの予測パルスのレベ
ルラッチが行われる。このラッチ出力レベルに応じてデ
ジタルPLL回路1のQ値の高低制御がなされる。
6へ入力され、各変化点検出パルスに応答して入力デジ
タル信号のそれ以降のレベル変化点が予測されその予測
点において予測パルスが生成される。この予測パルスは
Q値制御回路7へ入力され、パルス発生回路5からの変
化点検出パルスのタイミングにてこの予測パルスのレベ
ルラッチが行われる。このラッチ出力レベルに応じてデ
ジタルPLL回路1のQ値の高低制御がなされる。
【0015】図2は図1のブロックの動作を示すタイミ
ングチャートの例を示しており、入力デジタル信号の受
信直後の場合であって、その波形が図2(a)に示す如
き場合、立上り及び立下り検出回路3及び4の各出力波
形は(b)、(c)の如くなり、パルス発生回路5の出
力パルスである変化点検検出パルスは(d)の様にな
る。
ングチャートの例を示しており、入力デジタル信号の受
信直後の場合であって、その波形が図2(a)に示す如
き場合、立上り及び立下り検出回路3及び4の各出力波
形は(b)、(c)の如くなり、パルス発生回路5の出
力パルスである変化点検検出パルスは(d)の様にな
る。
【0016】この変化点検出パルスを受けた予測信号発
生回路6では、入力デジタル信号のそれ以降の変化点を
予測し、入力デジタル信号のジッタをも考慮したパルス
幅を有する予測パルスが(e)の様に生成される。
生回路6では、入力デジタル信号のそれ以降の変化点を
予測し、入力デジタル信号のジッタをも考慮したパルス
幅を有する予測パルスが(e)の様に生成される。
【0017】尚、入力デジタル信号の変化が予測される
タイミングは、nを0を含む整数とすると、 n×(情報伝送時間)+(許容ジッタ範囲) により設定される。
タイミングは、nを0を含む整数とすると、 n×(情報伝送時間)+(許容ジッタ範囲) により設定される。
【0018】一例として、情報伝送速度を16Kbps
とすると、情報伝送時間(T:抽出すべきクロック信号
の周期に相当)は1/16Kbps=62.5μsec
となり、許容ジッタ範囲(τ)はT±10%とすると、
入力デジタル信号の変化が予測されるタイミングは、 n×T+τ=n×T+T×(±10%) =n×62.5+(56.25〜68.75)μsec となり、よって、変化点検出パルス入力後上記タイミン
グの間、予測パルスをハイレベルのパルスとするのであ
る。
とすると、情報伝送時間(T:抽出すべきクロック信号
の周期に相当)は1/16Kbps=62.5μsec
となり、許容ジッタ範囲(τ)はT±10%とすると、
入力デジタル信号の変化が予測されるタイミングは、 n×T+τ=n×T+T×(±10%) =n×62.5+(56.25〜68.75)μsec となり、よって、変化点検出パルス入力後上記タイミン
グの間、予測パルスをハイレベルのパルスとするのであ
る。
【0019】この予測パルスを発生するための予測信号
発生回路6の一例が図3に示されており、図4に図3の
各部動作波形例を示している。
発生回路6の一例が図3に示されており、図4に図3の
各部動作波形例を示している。
【0020】タイミング発生回路61は変化点検出パル
スを受けて、この変化点検出パルスを時間Tだけ遅延せ
しめて出力するものであり、この遅延パルスであるタイ
ミング信号はカウンタ62のリセット入力となる。
スを受けて、この変化点検出パルスを時間Tだけ遅延せ
しめて出力するものであり、この遅延パルスであるタイ
ミング信号はカウンタ62のリセット入力となる。
【0021】このカウンタ62は、周期T/28 sec
のクロックCKをカウントする28=256の分周器と
等価であり、よってT毎にカウンタ(8ビット)の出力
が0となる。この0となるタイミングを8入力ナンド回
路63によ検出し、周期T毎に繰返しパルスを発生す
る。
のクロックCKをカウントする28=256の分周器と
等価であり、よってT毎にカウンタ(8ビット)の出力
が0となる。この0となるタイミングを8入力ナンド回
路63によ検出し、周期T毎に繰返しパルスを発生す
る。
【0022】これにより、タイミング信号が入力されな
い場合でも、繰返しパルスがT間隔で出力されるが、逆
にタイミング信号が入力デジタル信号のジッタ等の影響
によって後方へずれた場合には、カウンタ62はリセッ
トされ、新たなタイミング(位相)で繰返しパルスがナ
ンド回路63から出力される。
い場合でも、繰返しパルスがT間隔で出力されるが、逆
にタイミング信号が入力デジタル信号のジッタ等の影響
によって後方へずれた場合には、カウンタ62はリセッ
トされ、新たなタイミング(位相)で繰返しパルスがナ
ンド回路63から出力される。
【0023】この繰返しパルスによりリトリガブルなM
MV(モノステーブルマルチ)64をトリガすること
で、パルス幅τの予測パルスが発生される。
MV(モノステーブルマルチ)64をトリガすること
で、パルス幅τの予測パルスが発生される。
【0024】再び、図1及び図2に戻ると、この予測パ
ルス(e)はQ値制御回路7へ、パルス発生回路5の変
化点検出パルス(d)と共に入力され、この変化点検出
パルスのタイミングにより予測パルスのレベルラッチが
なされる。
ルス(e)はQ値制御回路7へ、パルス発生回路5の変
化点検出パルス(d)と共に入力され、この変化点検出
パルスのタイミングにより予測パルスのレベルラッチが
なされる。
【0025】図2に示した受信直後の例においては、入
力デジタル信号のビット1受信以前は、ラッチ出力は
(f)に示す様に低レベルであり、ビット1受信以後
は、高レベルとなる。従って、この(f)に示す低レベ
ル信号によりPLL回路1のQ値を低く制御し、高レベ
ル信号により高く制御すれば、PLL回路の同期引込み
は迅速に行われ、それ以降は安定な動作が行われるので
ある。
力デジタル信号のビット1受信以前は、ラッチ出力は
(f)に示す様に低レベルであり、ビット1受信以後
は、高レベルとなる。従って、この(f)に示す低レベ
ル信号によりPLL回路1のQ値を低く制御し、高レベ
ル信号により高く制御すれば、PLL回路の同期引込み
は迅速に行われ、それ以降は安定な動作が行われるので
ある。
【0026】図5は図1のブロックの動作を示す他のタ
イミングチャートであり、TDMA方式による伝送情報
の断続点または伝送路上でのエラー等により、許容ジッ
タ範囲を越えて変化点を有する入力デジタル信号を受信
した場合の例である。
イミングチャートであり、TDMA方式による伝送情報
の断続点または伝送路上でのエラー等により、許容ジッ
タ範囲を越えて変化点を有する入力デジタル信号を受信
した場合の例である。
【0027】(a)に示す如く、入力デジタル信号のビ
ット1にジッタが大きく生じており、予測パルスは
(e)に示す如く生成される。このとき、ビット1の立
下りに対応する予測パルスは許容ジッタ範囲のパルス幅
τを有するが、それよりも変化点検出パルスは大きくず
れている(位相が大きく進んでいる)ために、Q値制御
回路7でのレベルラッチ出力は低レベルとなったままで
あり、よって、PLL回路1のQ値は低値に制御され、
迅速な同期引込み状態に制御されるのである。以降は、
Q値は高く制御され安定な動作が維持される。
ット1にジッタが大きく生じており、予測パルスは
(e)に示す如く生成される。このとき、ビット1の立
下りに対応する予測パルスは許容ジッタ範囲のパルス幅
τを有するが、それよりも変化点検出パルスは大きくず
れている(位相が大きく進んでいる)ために、Q値制御
回路7でのレベルラッチ出力は低レベルとなったままで
あり、よって、PLL回路1のQ値は低値に制御され、
迅速な同期引込み状態に制御されるのである。以降は、
Q値は高く制御され安定な動作が維持される。
【0028】PLL回路1のQ値制御については、例え
ば特開平3−97318号公報等に開示の如く周知の技
術を用いることができるが、図6を用いて簡単に説明す
る。
ば特開平3−97318号公報等に開示の如く周知の技
術を用いることができるが、図6を用いて簡単に説明す
る。
【0029】図6はデジタルPLL回路の一例であり、
一般には1チップの汎用ICとして市販されている回路
を用いることができ、例えば「CD74HCT297
E」(ハリス社製:HARRIS社製)では、そのQ値
をICの外部から設定できる様になされており、図6の
Q値制御信号として示しており、図1のQ制御回路7の
出力である。
一般には1チップの汎用ICとして市販されている回路
を用いることができ、例えば「CD74HCT297
E」(ハリス社製:HARRIS社製)では、そのQ値
をICの外部から設定できる様になされており、図6の
Q値制御信号として示しており、図1のQ制御回路7の
出力である。
【0030】位相比較回路11は入力デジタル信号と抽
出クロックとの位相を比較しその差分を求めて位相誤差
信号として出力する。
出クロックとの位相を比較しその差分を求めて位相誤差
信号として出力する。
【0031】U/D(アップ/ダウン)カウンタ12は
基準クロック発生回路14からのクロックをアップ/ダ
ウンカウントするものであり、このアップ/ダウンの切
換えは位相比較回路11からの位相誤差信号により行わ
れる。このカウンタ12の値が一定範囲を上回るまたは
下回る毎に、分周回路13に対して制御信号が出力され
る。Q値制御信号によりこのカウンタ12の一定範囲を
制御するものである。
基準クロック発生回路14からのクロックをアップ/ダ
ウンカウントするものであり、このアップ/ダウンの切
換えは位相比較回路11からの位相誤差信号により行わ
れる。このカウンタ12の値が一定範囲を上回るまたは
下回る毎に、分周回路13に対して制御信号が出力され
る。Q値制御信号によりこのカウンタ12の一定範囲を
制御するものである。
【0032】分周回路13では、基準クロック発生回路
14からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時にカ
ウンタ12から入力される制御信号により、出力する抽
出クロックの位相を変化させるもので、制御信号に応じ
て抽出クロックのパルス数を±1する様になっている。
14からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時にカ
ウンタ12から入力される制御信号により、出力する抽
出クロックの位相を変化させるもので、制御信号に応じ
て抽出クロックのパルス数を±1する様になっている。
【0033】以上より、デジタルPLL回路へ入力され
るQ値制御信号が低値の場合、U/Dカンウタ12にお
ける一定範囲を小さくし、分周回路12への制御信号を
頻繁に発生させ、抽出クロックの位相変化を発生し易く
して、デジタルPLL回路の周期引込みを容易とする。
また、Q値制御信号が高値の場合には、U/Dカウンタ
12における一定範囲を大きくし、制御信号の発生を抑
制することにより、抽出クロックの位相変化を発生しに
くく、デジタルPLL回路の同期保持能力を向上させ
る。
るQ値制御信号が低値の場合、U/Dカンウタ12にお
ける一定範囲を小さくし、分周回路12への制御信号を
頻繁に発生させ、抽出クロックの位相変化を発生し易く
して、デジタルPLL回路の周期引込みを容易とする。
また、Q値制御信号が高値の場合には、U/Dカウンタ
12における一定範囲を大きくし、制御信号の発生を抑
制することにより、抽出クロックの位相変化を発生しに
くく、デジタルPLL回路の同期保持能力を向上させ
る。
【0034】
【発明の効果】叙上の如く、本発明によれば、入力デジ
タル信号がノイズ等によりジッタが大きい場合にはPL
L回路のQ値を低くして同期引込みを速くし、安定な入
力デジタル信号が受信されている間はQ値を高くして周
期保持能力を大としているので、迅速かつ安定なクロッ
ク抽出が可能になるという効果がある。
タル信号がノイズ等によりジッタが大きい場合にはPL
L回路のQ値を低くして同期引込みを速くし、安定な入
力デジタル信号が受信されている間はQ値を高くして周
期保持能力を大としているので、迅速かつ安定なクロッ
ク抽出が可能になるという効果がある。
【図1】本発明の実施例のブロック図である。
【図2】図1のブロックの動作を示すタイムチャートの
一例である。
一例である。
【図3】図1のブロックの予測信号発生回路6のブロッ
ク図である。
ク図である。
【図4】図3のブロックの動作を示すタイムチャートで
ある。
ある。
【図5】図1のブロックの動作を示すタイムチャートの
他の例である。
他の例である。
【図6】デジタルPLL回路1の例を示すブロック図で
ある。
ある。
【図7】従来のクロック抽出回路のブロック図である。
1 デジタルPLL回路 2 波形整形回路 3 立上り検出回路 4 立下り検出回路 5 パルス発生回路 6 予測信号発生回路 7 Q値制御回路
Claims (4)
- 【請求項1】 入力デジタル信号からこの信号に同期し
たクロック信号を抽出するデジタルPLL回路構成のク
ロック抽出回路であって、前記入力デジタル信号をレベ
ル変化を検出して変化点検出パルスを生成するパルス発
生手段と、この変化点検出パルスに応答して前記入力デ
ジタル信号のそれ以降のレベル変化点を予測してその予
測点において予測パルスを生成する予測パルス生成手段
と、前記変化点検出パルスにより前記予測パルスのレベ
ルラッチをなすラッチ手段と、このラッチ出力に応じて
前記デジタルPLL回路のQ値制御を行うQ値制御手段
とを含むことを特徴とするクロック抽出回路。 - 【請求項2】 前記予測パルス生成手段は、前記変化点
検出パルスに応答してリセットされ前記クロック信号の
正規の周期T毎に繰返しパルスを生成する繰返しパルス
生成回路と、この繰返しパルスの発生に応答して所定幅
の前記予測パルスを生成する予測パルス生成回路とを有
することを特徴とする請求項1記載のクロック抽出回
路。 - 【請求項3】 前記繰返しパルス生成回路は、前記変化
点検出パルスに応答してリセットされ前記周期Tの2n
分の1の周期のクロックパルスを2n 分周して前記繰返
しパルスを生成する分周器を有することを特徴とする請
求項2記載のクロック抽出回路。 - 【請求項4】 前記予測パルス生成回路は、前記繰返し
パルスによりトリガされるモノステーブルマルチバイブ
レータ回路であることを特徴とする請求項2または3記
載のクロック抽出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7005435A JP2748875B2 (ja) | 1995-01-18 | 1995-01-18 | クロック抽出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7005435A JP2748875B2 (ja) | 1995-01-18 | 1995-01-18 | クロック抽出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08195674A JPH08195674A (ja) | 1996-07-30 |
JP2748875B2 true JP2748875B2 (ja) | 1998-05-13 |
Family
ID=11611126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7005435A Expired - Lifetime JP2748875B2 (ja) | 1995-01-18 | 1995-01-18 | クロック抽出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2748875B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19850567C2 (de) | 1998-11-02 | 2001-02-15 | Wandel & Goltermann Man Holdin | Verwendung einer Schaltungsanordnung und Vorrichtung zur Messung der Signalgüte eines digitalen Nachrichtenübertragungssystems |
JP5655806B2 (ja) * | 2012-03-23 | 2015-01-21 | 横河電機株式会社 | 同期装置及びフィールド機器 |
-
1995
- 1995-01-18 JP JP7005435A patent/JP2748875B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08195674A (ja) | 1996-07-30 |
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