JPH11215110A - ビット同期回路 - Google Patents

ビット同期回路

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JPH11215110A
JPH11215110A JP1471398A JP1471398A JPH11215110A JP H11215110 A JPH11215110 A JP H11215110A JP 1471398 A JP1471398 A JP 1471398A JP 1471398 A JP1471398 A JP 1471398A JP H11215110 A JPH11215110 A JP H11215110A
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壮一郎 荒木
Seigo Takahashi
成五 高橋
Yoshiharu Maeno
義晴 前野
Naoya Henmi
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Abstract

(57)【要約】 【課題】 Gb/s以上の高速領域で動作し、１０bit 以内
の同期が可能でかつジッタ抑圧を行って正確なビット同
期を行う。 【解決手段】 入力基準クロックに同期した互いに位相
が相違する複数のクロックを、多相クロック発生回路２
で生成し、これ等複数のクロックの各々と識別すべき入
力データとの位相関係を、位相比較回路３で判別して、
この位相関係が最適なクロック、すなわち入力データの
互いに隣接するレベル遷移タイミングの略中央部にレベ
ル遷移タイミングを有するクロックを、位相決定回路５
で決定する。この決定されたクロックのレベル遷移タイ
ミングにて入力データを識別すべく、識別回路４とセレ
クタ６を設けている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はビット同期回路に関
し、特にパッシブダブルスター（ＰＤＳ）システム、大
型コンピュータ、大容量ＡＴＭ（Asynchronous Transfe
r Mode）スイッチにおける大規模光インタコネクション
ネットワークにおける光受信器のビット同期回路に関す
るものである。
【０００２】
【従来の技術】光空間スイッチを用いた大容量光インタ
コネクションネットワークにおいては、光空間スイッチ
によって各ノードからの信号を切り替える。各ノード間
距離は同一でないために受信器では、光スイッチを切り
替えた際ビット同期を取り直す必要がある。その同期時
間は、スループットを下げないために、１０bit 以内で
あることが望まれる。
【０００３】また、ネットワーク規模を大きくするため
に、各ノードにおける光受信器の感度が高いことが望ま
れる。そのために、従来の伝送系と同様、伝送速度をＡ
bit/s とした場合、光受信器の帯域は０．８×ＡHz程度
とし、不要な周波数成分を除去して受信感度を向上させ
ている。また、スイッチ素子に半導体光アンプゲートを
使用した場合、素子の自然放出光雑音の影響もあって、
各ノードの光受信器では、正しくデータを識別再生する
場合、識別クロックの位相精度は、１タイムスロットの
±１０％程度が要求される。
【０００４】従来からビット同期方法としては、ＰＬＬ
（Phase Locked Loop ）によるもの、タイミングタンク
によるもの、ゲート付き発振器（Gated VCO ）によるも
の、多相クロックによるものが知られている。
【０００５】ＰＬＬは受信信号と電圧制御発振器（VCO
）出力クロックの位相比較を行い位相差がなくなるよ
うにVCO の電圧を制御する方法である。同期時間はルー
プの応答時間に依存し、一般にusオーダー、１０Gb/s
では10,000bit 程度となる。
【０００６】タイミングタンクでは、受信信号を微分折
り返しして、その出力をＢＰＦ（帯域フィルタ）を通す
ことによってビット同期を行う方法である。同期時間
は、ＢＰＦのＱ値をＱ0 とすると、ほぼＱ0 bit かかる
ことが知られている。一般にＱ値はジッタの少ないクロ
ックを得るために１００以上のものを用いるので、同期
時間も１００bit 以上かかることになる。
【０００７】Gated VCO によるものは、受信データの立
ち上がり、立ち下がり信号をGatedVCO のゲート入力に
用いる開ループによる方法であり、１bit で同期するこ
とができるが、ジッタの抑圧効果はない。
【０００８】一方、多相クロックを用いたビット同期回
路では、数bit での同期、ジッタの抑圧が可能である。
例えば、特開平7-193562号公報では、基準クロックから
Ｎ相の複数クロック信号を出力するクロック多相化回路
と、受信データとクロック多相化回路出力の多相クロッ
クを入力として識別に用いるクロックを選択するクロッ
ク選択回路と、受信データをクロック選択回路から出力
されたクロックで書き込み基準クロックで読み出すエラ
スティックストア（メモリ）とから構成されており、ク
ロック選択回路で選択されたクロックを用いて受信デー
タを識別することによってビット同期を行っている。
【０００９】
【発明が解決しようとする課題】従来の多相クロックか
ら最適位相を選択するビット同期回路では、受信データ
と複数の位相のクロックを入力とする論理回路において
最適位相のクロックを選択し、その選択したクロックを
用いて受信データを識別する構成となっている。回路の
１ゲートあたりの遅延は少なくとも数１０psはあるの
で、クロック選択回路に入力するデータとクロックの位
相関係と、識別器に入力するデータとクロックの位相関
係では、１００ps以上の違いがあることになる。
【００１０】しかしながら、データの伝送速度が数Gb/s
以上の高速領域では１タイムスロットあたりの時間が数
１００psとなるために、クロック選択回路に入力するデ
ータとクロックの位相関係が、識別器に入力するデータ
とクロックの位相関係が１００ps以上違ってしまうと識
別器での識別位相が正しくならないという問題があっ
た。
【００１１】この位相差をゲート遅延によって補償する
構成の場合、ゲート遅延のばらつきは少なくとも±２０
％はあるので、±２０ps以上のばらつきが生じることに
なる。１０Gb/sの場合、位相が±２０psずれると、受信
感度は４dB以上劣化し実用に適さないという問題があっ
た。また、数Gb/s以上の高速動作を実現するためには、
回路の動作速度が限界に近くできる限り負荷容量を小さ
くしなければ、振幅が小さくなって動作しないので、ゲ
ートのファンアウト数を多くとることができないこと、
信号線の配線を長くすることができないこと、ゲート遅
延が１タイムスロットの１／２程度となること等によ
り、複雑な論理回路を構成することができないという問
題があった。
【００１２】さらに、エラスティックストアがなければ
選択したクロック位相により出力されるデータの位相が
異なり、後段でいわゆる歯抜けが生じて誤動作が生じる
可能性があるが、数Gb/s以上の高速領域で動作するエラ
スティックストアを実現することが困難であるという問
題があった。
【００１３】本発明の目的は、Ｇｂ／ｓ以上の高速領域
で動作し、位相ずれによる感度劣化がなく、出力される
データの位相が一定で、１０bit 以内の同期が可能でか
つジッタ抑圧効果のあるビット同期回路を提供すること
である。
【００１４】
【課題を解決するための手段】本発明によれば、入力さ
れた基準クロックに同期した互いに異なる位相の複数ク
ロックを発生する多相クロック発生手段と、前記多相ク
ロック発生回路から出力される異なる位相の各クロック
をデータ識別クロックとして使用しつつ入力データを夫
々識別する複数の識別手段と、前記入力データと前記多
相クロック発生回路から出力される異なる位相の各クロ
ックとの位相比較をなす位相比較手段と、前記位相比較
手段の複数の位相比較出力に応じて前記入力データの互
いに隣接するレベル遷移タイミングの略中央部に、レベ
ル遷移タイミングが発生するクロックを決定する位相決
定手段と、前記位相決定手段により決定されたクロック
を前記データ識別クロックとする前記識別手段の出力を
選択して導出する選択手段とを含み、前記位相比較手段
と前記識別手段ヘの前記入力データの位相が等しく、ま
た前記位相比較手段と前記識別手段ヘの前記クロックの
位相が等しく設定されていることを特徴とするビット同
期回路が得られる。
【００１５】そして、前記入力データのフレーム信号に
より前記位相決定手段の決定結果を保持する保持手段を
更に含み、前記保持手段の保持出力に従って前記選択手
段を制御するようにしたことを特徴とする。
【００１６】また、前記識別手段からの各出力タイミン
グを揃える遅延手段を更に含むことを特徴とし、識別手
段の各々は、前記入力データをデータ入力とし、前記ク
ロックの各々をクロック入力とするＤタイプフリップフ
ロップであることを特徴とする。
【００１７】また、前記位相比較手段は、前記クロック
の各々をデータ入力とし、前記入力データをマロック入
力とする複数のＤタイプフリップフロップであることを
特徴とし、更に、前記位相決定手段は、前記位相比較手
段の複数の位相比較出力の所定論理演算を行ってその演
算結果に応じてクロックの決定を行うようにしたことを
特徴とする。
【００１８】更にはまた、前記位相比較手段と前記識別
手段とが、前記多相クロック発生手段の出力部とデータ
入力部に対して対称に配置されていることを特徴とす
る。
【００１９】本発明の作用を述べる。入力基準クロック
に同期した互いに位相が相違する複数のクロックを生成
し、これ等複数のクロックの各々と識別すべき入力デー
タとの位相関係を判別して、この位相関係が最適なクロ
ック、すなわち入力データの互いに隣接するレベル遷移
タイミングの略中央部にレベル遷移タイミングを有する
クロックを決定して、この決定されたクロックのレベル
遷移タイミングにて入力データを識別するようにしてい
る。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００２１】図１は本発明の一実施例を示すブロック図
である。この例ではクロック相数を４、データ伝送速度
を１０Gb/s としている。本ビット同期回路は多相クロ
ック発生回路２、位相比較回路３、識別回路４、位相決
定回路５、データ選択回路６から構成される。
【００２２】多相クロック発生回路２は、図２に示すよ
うに、リング発振器201 、位相検出器202 、低域通過フ
ィルタ203 によって構成され、入力された１０GHz 参照
クロックに同期しかつ位相が９０度づつずれた４相クロ
ックＰＨ1 〜ＰＨ4 を出力するＰＬＬ回路構成である。
【００２３】位相比較回路３では、図３に示すように、
Ｄ型F/F （フリップフロップ）301〜304 のデータ入力
にそれぞれ多相クロック発生回路２の出力である４相ク
ロックＰＨ1 〜ＰＨ4 を供給し、クロック入力に入力デ
ータを供給する。この構成により、クロックＰＨ1 〜Ｐ
Ｈ4 の各々と入力データとの位相比較をそれぞれ行い、
その位相比較結果をＰＤ1 〜ＰＤ4 に出力する。
【００２４】識別回路４では、図４に示すように、Ｄ型
F/F 401 〜404 のデータ入力に入力データを供給し、ク
ロック入力にそれぞれクロック発生回路２の出力である
４種類の位相のクロックＰＨ1 〜ＰＨ4 を供給して、こ
れ等４相クロックＰＨ1 〜ＰＨ4 によって入力データを
識別し、識別データをそれぞれＱ1 〜Ｑ4 に出力する。
ここで用いられているＤ型F/F の位相余裕は180 度なの
で、４相クロックのどれかで入力データを正確に識別す
ることができる。
【００２５】位相決定回路５は、図５に示すように、Ａ
ＮＤゲート501 〜504 による構成であり、位相比較回路
３の出力ＰＤ1 〜ＰＤ4 に基づき選択信号Ｓ1 〜Ｓ4 を
出力する。この例では、位相比較出力ＰＤ1 〜ＰＤ4 の
互いに隣り合う出力同士（例えば、ＰＤ1 とＰＤ2 、Ｐ
Ｄ2 とＰＤ3 等）の論理演算（ＡＮＤ論理）をなすこと
で、出力Ｓ1 〜Ｓ4 を夫々得ている。データ選択回路６
は、図６に示すように、識別回路４からの識別データＱ
1 〜Ｑ4 のうちの一つを選択信号Ｓ1 〜Ｓ4 によって選
択し出力するものである。
【００２６】位相比較回路３と識別回路４とは同じ素子
により構成されているので、図１に示すように、この両
者は多相クロック発生回路２の出力部とデータ入力部に
対して対称になるように配置することにより、両者へ入
力されるデータの供給線は等長配線となり、位相が同一
になり、また両者へ入力される多相クロックの供給線も
等長配線となり、位相が同一となる。
【００２７】次にタイムチャートである図７を用いて動
作を説明する。図７において、波形701 は入力データ、
702 〜705 はそれぞれクロックＰＨ1 〜ＰＨ4 である。
この図のタイミングでは、入力データを識別する最適ク
ロック位相は入力データのタイムスロットのほぼ真ん中
（すなわち、入力データの互いに隣接するレベル遷移タ
イミングの略中央部）で立ち上がるクロックＰＨ3 であ
る。
【００２８】入力データとPH1 〜4 を位相比較した位相
比較回路３の出力ＰＤ1 〜ＰＤ4 は706 〜709 に示すよ
うにそれぞれＨ，Ｌ，Ｌ，Ｈとなり、位相決定回路５の
出力Ｓ1 〜Ｓ4 は710 〜713 に示すようにそれぞれＬ，
Ｌ，Ｈ，Ｌとなる。このときデータ選択回路６のＳ1 〜
Ｓ4 入力にそれぞれＬ，Ｌ，Ｈ，Ｌが入力されると、デ
ータ選択回路６はＱ3 を選択して出力する。このＱ3 は
最適位相クロックＰＨ3 によって識別されたデータであ
るので、この構成によって入力データを最適位相で識別
し出力することが可能となるのである。
【００２９】またビット同期が確立するまでの時間はゲ
ート数個分の遅延だけなので、数ｂｉｔで実現可能であ
る。この例では、データを識別する最適クロック位相が
ＰＨ3 の場合について説明したが、入力データがどのよ
うな位相で入力されても、ＰＨ1 〜ＰＨ4 の中で最適な
位相が選択され、入力データを識別再生し出力すること
が可能である。安定したクロックによって識別再生がで
きるので、ジッタ抑圧効果があることは明らかである。
【００３０】また、位相比較回路３と識別回路４とへ入
力されるデータ及びクロックの位相が等しくなるので、
両回路３，４に入力されるデータの位相ずれやクロック
の位相ずれに起因する受信感度の劣化は生じない。
【００３１】次に、図８〜１１を用いて第二の実施例に
ついて説明する。図８は第二の実施例を示すブロック図
であり、図１と同等部分は同一符号にて示している。こ
の例でも、クロック相数を４、データ伝送速度を１０Gb
/s としている。このビット同期回路は、多相クロック
発生回路２、位相比較回路３、識別回路４、位相決定回
路５、データ選択回路６、保持回路８から構成される。
【００３２】多相クロック発生回路２は、図１０に示す
ように、バッファ211 ，212 と２５ps（１０GHz で９０
度に相当）の遅延回路213 とよって構成され、位相が９
０度づつずれた４相クロックＰＨ1 〜ＰＨ4 を出力する
回路である。
【００３３】位相比較回路３、識別回路４、位相決定回
路５、データ選択回路６は図１の第一の実施例と同じ構
成である。保持回路８は、図９に示すように、Ｄ型F/F8
01〜804 とＮＯＲ回路805 とによって構成されている。
ＮＯＲ回路805 は多相クロックのうちの一つ（本例で
は、クロックＰＨ4 ）と外部からのフレームクロックと
を入力としており、このＮＯＲ出力が各Ｄ型F/F 801 〜
804 の各クロック入力となっている。これにより、フレ
ームクロックのＨの間、このＨへのレベル遷移タイミン
グにて取り込んだ位相決定回路５の出力値Ｓ1 〜Ｓ4 を
保持する。
【００３４】このフレームクロックについて、簡単に説
明すると、光空間スイッチを使用した光インタコネクシ
ョンネットワークにおける光受信器に使用されるビット
同期回路の場合、光空間スイッチの切替え制御部からこ
のフレームクロックが生成されるものであり、このフレ
ームクロックがＨになると光空間スイッチの切替えによ
り受信器に対して有効な入力データが供給されるので、
このフレームがＬの間に、位相比較回路３と位相決定回
路４とにより位相決定のための位相比較決定処理を行
い、Ｈになると、保持回路８にてこの位相決定結果を取
り込み保持するようにしているのである。
【００３５】すなわち、フレームクロックがＬの間で位
相を選択し、Ｈの間つまり入力データの１フレームを受
信している間、クロック決定用の出力位相Ｓ´1 〜Ｓ´
4 として固定して導出することになる。
【００３６】次に図11のタイムチャートを用いて動作を
説明する。第一の実施例と同様に波形７０１は入力デー
タ、702 〜705 はそれぞれクロックＰＨ1 〜ＰＨ4 であ
る。この図のタイミングでは、データを識別する最適ク
ロック位相はデータタイムスロットのほぼ真ん中で立ち
上がるクロックＰＨ4 である。データとＰＨ1 〜ＰＨ4
とを夫々位相比較した位相比較回路３の出力ＰＤ1 〜Ｐ
Ｄ4 は719 〜722 に示すようにそれぞれＨ，Ｈ，Ｌ，Ｌ
となり、位相決定回路５の出力Ｓ1 〜Ｓ4 は723 〜726
に示すようにそれぞれＬ，Ｌ，Ｌ，Ｈとなる。
【００３７】このＳ1 〜Ｓ4 を保持回路８に入力する
と、フレームクロックがＨの間、フレームクロックがＬ
からＨに立ち上がったときに取り込んだ値Ｓ´1 〜Ｓ´
4 を保持出力し、この値に基づいてデータ選択回路６は
Ｑ1 〜Ｑ4 の中で最適なものを選択し出力する。この例
では、Ｑ4 をフレームクロックがＨの間、つまりデータ
の１フレームを受信している間固定して出力することに
なり、１フレーム受信中に雑音などによって選択する識
別位相が変わることによるデータ抜け等がおきないよう
になっている。
【００３８】以上のように、データがどのような位相で
入力されても、多相クロックＰＨ1〜ＰＨ4 の中で最適
な位相のクロックを選択し、データの１フレームを受信
している間固定で、データを識別し出力することが可能
である。
【００３９】次に、図１２を用いて第三の実施例につい
て説明する。この例においても、クロック相数を４、デ
ータ伝送速度を１０Gb/s としている。図１２において
図１，８と同等部分は同一符号にて示している。
【００４０】このビット同期回路は、多相クロック発生
回路２、位相比較回路３、識別回路４、位相決定回路
５、データ選択回路６、データ遅延回路９から構成され
る。識別回路４で識別したデータをデータ遅延回路９に
入力して、その出力をデータ選択回路６で選択する以外
は、図１の第一の実施例と同様の構成、動作となってい
る。
【００４１】遅延回路９は、図１３に示すように、ゲー
ト遅延901 ，902 ，903 によって構成されており、それ
ぞれの遅延は901 が75ps、902 が50ps、903 が25psとな
っている。図７のタイミングチャートより多相クロック
ＰＨ1 はＰＨ4 より位相が75ps、ＰＨ2 はＰＨ4 より50
ps、ＰＨ3 はＰＨ4 より25psそれぞれ進んでいるので、
Ｑ1 はＱ4 より75ps、Ｑ2 はＱ4 より50ps、Ｑ3 はＱ4
より25psそれぞれ進んで出力されることになる。
【００４２】従って、識別回路４の出力Ｑ1 〜Ｑ4 を遅
延回路９に入力することによって、Ｑ1 を75p 、Ｑ2 を
50ps、Ｑ3 を50ps遅延させるので、出力Ｑ´1 〜Ｑ´4
の出力タイミングは揃っていることになり、どの位相を
選択しても、このビット同期回路から出力されるデータ
のタイミングは同じとなり、この回路の後段においてビ
ット抜け等が生じることを考える必要がない。また、デ
ータがどのような位相で入力されても、ＰＨ1 〜ＰＨ4
の中で最適な位相を選択し出力することが可能である。
【００４３】次に、図１４を用いて第四の実施例につい
て説明する。この例においても、クロック相数を４、デ
ータ伝送速度を１０Gb/sとしている。図１４において、
図１，８，１２と同等部分は同一符号にて示している。
【００４４】このビット同期回路は多相クロック発生回
路２、位相比較回路３、識別回路４、位相決定回路５、
データ選択回路６、保持回路８、データ遅延回路９から
構成される。識別回路４は、図１５に示すように、三段
ラッチによるMaster-Slave-Master （MSM ）Ｄ型F/F 41
1 ，412 と通常の二段ラッチのMaster-Slave（MS）Ｄ型
F/F 413 ，414 から構成される。
【００４５】データ遅延回路９は図１６に示すように、
２５psのゲート遅延911 、913 から構成される。図７の
タイミングチャートを参照すると、ＰＨ1 はＰＨ4 より
位相が75ps、ＰＨ2 はＰＨ4 より50ps、ＰＨ3 はＰＨ4
より25psそれぞれ進んでいるが、識別回路410 はMSM F/
F と、MS F/Fによって構成されているので、Ｑ1 はＱ3
と同じタイミングでＱ4 より25ps進んで出力され、Ｑ2
とＱ4 とは同じタイミングで出力されることになる。
【００４６】従って、遅延回路910 によってＱ1 ，Ｑ3
に25psの遅延を与えることによってＱ´1 〜Ｑ´4 全て
の出力のタイミングを揃えることができる。このようう
に、第四の実施例の動作は、第三の実施例同様どの位相
を選択してもビット同期回路からデータが出力されるタ
イミングは同じであること以外、第二の実施例と同じで
ある。従って、データがどのような位相で入力されて
も、ＰＨ1 〜ＰＨ4 の中で最適な位相を選択しデータの
１フレームを受信している間固定で、データを識別し出
力することが可能でありまた、この回路の後段において
ビット抜け等が生じることを考える必要がない。
【００４７】上記説明では、クロック相数を４とした
が、これは３でも８でも構わない。またデータ速度も１
０Gb/s としたが、１Gb/sでも５Gb/sでも問題ない。こ
のように上記構成において上記機能を満たす限り、使用
する相数や速度は自由であり上記説明が本発明を限定す
るものではない。
【００４８】
【発明の効果】本発明を用いることにより、光データリ
ンクがGb/s以上の高速領域である光空間スイッチを用い
た大容量光インタコネクションネットワークにおいて
は、光空間スイッチによって各ノードからの信号を切り
替えた際、１０bit 以内の同期が可能でかつジッタ抑圧
効果があり、位相比較回路と識別回路に供給されるデー
タの位相ずれ、多相クロックの位相ずれに起因する受信
感度の劣化が生じないビット同期回路を実現することが
可能となり、大容量光インタコネクションネットワーク
が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第一の実施例のブロック図である。
【図２】多相クロック発生回路の構成を示すブロック図
である。
【図３】位相比較回路の構成を示すブロック図である。
【図４】識別回路の構成を示すブロック図である。
【図５】位相決定回路の構成を示すブロック図である。
【図６】データ選択回路の構成を示すブロック図であ
る。
【図７】本発明の動作を示すタイムチャートである。
【図８】本発明の第二の実施例のブロック図である。
【図９】保持回路の構成を示すブロック図である。
【図１０】多相クロック発生回路の構成を示すブロック
図である。
【図１１】本発明の動作を示すタイムチャートである。
【図１２】本発明の第三の実施例のブロック図である。
【図１３】遅延回路の構成を示すブロック図である。
【図１４】本発明の第四の実施例のブロック図である。
【図１５】識別回路の構成を示すブロック図である。
【図１６】遅延回路の構成を示すブロック図である。
【符号の説明】
２ 多相クロック発生回路 ３ 位相比較回路 ４ 識別回路 ５ 位相決定回路 ６ セレクタ ８ 保持回路 ９ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 成五 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 前野 義晴 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 逸見 直也 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 入力された基準クロックに同期した互い
    に異なる位相の複数クロックを発生する多相クロック発
    生手段と、前記多相クロック発生回路から出力される異
    なる位相の各クロックをデータ識別クロックとして使用
    しつつ入力データを夫々識別する複数の識別手段と、前
    記入力データと前記多相クロック発生回路から出力され
    る異なる位相の各クロックとの位相比較をなす位相比較
    手段と、前記位相比較手段の複数の位相比較出力に応じ
    て前記入力データの互いに隣接するレベル遷移タイミン
    グの略中央部に、レベル遷移タイミングが発生するクロ
    ックを決定する位相決定手段と、前記位相決定手段によ
    り決定されたクロックを前記データ識別クロックとする
    前記識別手段の出力を選択して導出する選択手段とを含
    み、前記位相比較手段と前記識別手段ヘの前記入力デー
    タの位相が等しく、また前記位相比較手段と前記識別手
    段ヘの前記クロックの位相が等しく設定されていること
    を特徴とするビット同期回路。
  2. 【請求項２】 外部からの指示信号に応答して前記位相
    決定手段の決定結果を保持する保持手段を更に含み、前
    記保持手段の保持出力に従って前記選択手段を制御する
    ようにしたことを特徴とする請求項１記載のビット同期
    回路。
  3. 【請求項３】 光空間スイッチを使用した光インタコネ
    クションネットワークにおける光受信器に使用されるビ
    ット同期回路であって、前記外部からの指示信号は前記
    光空間スイッチの切替え制御部から生成されるフレーム
    信号であることを特徴とする請求項２記載のビット同期
    回路。
  4. 【請求項４】 前記識別手段からの各出力タイミングを
    揃える遅延手段を更に含むことを特徴とする請求項１〜
    ３いずれか記載のビット同期回路。
  5. 【請求項５】 前記識別手段の各々は、前記入力データ
    をデータ入力とし、前記クロックの各々をクロック入力
    とするＤタイプフリップフロップであることを特徴とす
    る請求項１〜４いずれか記載のビット同期回路。
  6. 【請求項６】 前記位相比較手段は、前記クロックの各
    々をデータ入力とし、前記入力データをクロック入力と
    する複数のＤタイプフリップフロップであることを特徴
    とする請求項１〜５いずれか記載のビット同期回路。
  7. 【請求項７】 前記位相決定手段は、前記位相比較手段
    の複数の位相比較出力の所定論理演算を行ってその演算
    結果に応じてクロックの決定を行うようにしたことを特
    徴とする請求項１〜６いずれか記載のビット同期回路。
  8. 【請求項８】 前記位相比較手段と前記識別手段とが、
    前記多相クロック発生手段の出力部とデータ入力部に対
    して対称に配置されていることを特徴とする請求項１〜
    ７いずれか記載のビット同期回路。
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