JPH11215110A - ビット同期回路 - Google Patents
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- JPH11215110A JPH11215110A JP1471398A JP1471398A JPH11215110A JP H11215110 A JPH11215110 A JP H11215110A JP 1471398 A JP1471398 A JP 1471398A JP 1471398 A JP1471398 A JP 1471398A JP H11215110 A JPH11215110 A JP H11215110A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
の同期が可能でかつジッタ抑圧を行って正確なビット同
期を行う。 【解決手段】 入力基準クロックに同期した互いに位相
が相違する複数のクロックを、多相クロック発生回路2
で生成し、これ等複数のクロックの各々と識別すべき入
力データとの位相関係を、位相比較回路3で判別して、
この位相関係が最適なクロック、すなわち入力データの
互いに隣接するレベル遷移タイミングの略中央部にレベ
ル遷移タイミングを有するクロックを、位相決定回路5
で決定する。この決定されたクロックのレベル遷移タイ
ミングにて入力データを識別すべく、識別回路4とセレ
クタ6を設けている。
Description
し、特にパッシブダブルスター(PDS)システム、大
型コンピュータ、大容量ATM(Asynchronous Transfe
r Mode)スイッチにおける大規模光インタコネクション
ネットワークにおける光受信器のビット同期回路に関す
るものである。
コネクションネットワークにおいては、光空間スイッチ
によって各ノードからの信号を切り替える。各ノード間
距離は同一でないために受信器では、光スイッチを切り
替えた際ビット同期を取り直す必要がある。その同期時
間は、スループットを下げないために、10bit 以内で
あることが望まれる。
に、各ノードにおける光受信器の感度が高いことが望ま
れる。そのために、従来の伝送系と同様、伝送速度をA
bit/s とした場合、光受信器の帯域は0.8×AHz程度
とし、不要な周波数成分を除去して受信感度を向上させ
ている。また、スイッチ素子に半導体光アンプゲートを
使用した場合、素子の自然放出光雑音の影響もあって、
各ノードの光受信器では、正しくデータを識別再生する
場合、識別クロックの位相精度は、1タイムスロットの
±10%程度が要求される。
(Phase Locked Loop )によるもの、タイミングタンク
によるもの、ゲート付き発振器(Gated VCO )によるも
の、多相クロックによるものが知られている。
)出力クロックの位相比較を行い位相差がなくなるよ
うにVCO の電圧を制御する方法である。同期時間はルー
プの応答時間に依存し、一般にusオーダー、10Gb/s
では10,000bit 程度となる。
り返しして、その出力をBPF(帯域フィルタ)を通す
ことによってビット同期を行う方法である。同期時間
は、BPFのQ値をQ0 とすると、ほぼQ0 bit かかる
ことが知られている。一般にQ値はジッタの少ないクロ
ックを得るために100以上のものを用いるので、同期
時間も100bit 以上かかることになる。
ち上がり、立ち下がり信号をGatedVCO のゲート入力に
用いる開ループによる方法であり、1bit で同期するこ
とができるが、ジッタの抑圧効果はない。
路では、数bit での同期、ジッタの抑圧が可能である。
例えば、特開平7-193562号公報では、基準クロックから
N相の複数クロック信号を出力するクロック多相化回路
と、受信データとクロック多相化回路出力の多相クロッ
クを入力として識別に用いるクロックを選択するクロッ
ク選択回路と、受信データをクロック選択回路から出力
されたクロックで書き込み基準クロックで読み出すエラ
スティックストア(メモリ)とから構成されており、ク
ロック選択回路で選択されたクロックを用いて受信デー
タを識別することによってビット同期を行っている。
ら最適位相を選択するビット同期回路では、受信データ
と複数の位相のクロックを入力とする論理回路において
最適位相のクロックを選択し、その選択したクロックを
用いて受信データを識別する構成となっている。回路の
1ゲートあたりの遅延は少なくとも数10psはあるの
で、クロック選択回路に入力するデータとクロックの位
相関係と、識別器に入力するデータとクロックの位相関
係では、100ps以上の違いがあることになる。
以上の高速領域では1タイムスロットあたりの時間が数
100psとなるために、クロック選択回路に入力するデ
ータとクロックの位相関係が、識別器に入力するデータ
とクロックの位相関係が100ps以上違ってしまうと識
別器での識別位相が正しくならないという問題があっ
た。
構成の場合、ゲート遅延のばらつきは少なくとも±20
%はあるので、±20ps以上のばらつきが生じることに
なる。10Gb/sの場合、位相が±20psずれると、受信
感度は4dB以上劣化し実用に適さないという問題があっ
た。また、数Gb/s以上の高速動作を実現するためには、
回路の動作速度が限界に近くできる限り負荷容量を小さ
くしなければ、振幅が小さくなって動作しないので、ゲ
ートのファンアウト数を多くとることができないこと、
信号線の配線を長くすることができないこと、ゲート遅
延が1タイムスロットの1/2程度となること等によ
り、複雑な論理回路を構成することができないという問
題があった。
選択したクロック位相により出力されるデータの位相が
異なり、後段でいわゆる歯抜けが生じて誤動作が生じる
可能性があるが、数Gb/s以上の高速領域で動作するエラ
スティックストアを実現することが困難であるという問
題があった。
で動作し、位相ずれによる感度劣化がなく、出力される
データの位相が一定で、10bit 以内の同期が可能でか
つジッタ抑圧効果のあるビット同期回路を提供すること
である。
れた基準クロックに同期した互いに異なる位相の複数ク
ロックを発生する多相クロック発生手段と、前記多相ク
ロック発生回路から出力される異なる位相の各クロック
をデータ識別クロックとして使用しつつ入力データを夫
々識別する複数の識別手段と、前記入力データと前記多
相クロック発生回路から出力される異なる位相の各クロ
ックとの位相比較をなす位相比較手段と、前記位相比較
手段の複数の位相比較出力に応じて前記入力データの互
いに隣接するレベル遷移タイミングの略中央部に、レベ
ル遷移タイミングが発生するクロックを決定する位相決
定手段と、前記位相決定手段により決定されたクロック
を前記データ識別クロックとする前記識別手段の出力を
選択して導出する選択手段とを含み、前記位相比較手段
と前記識別手段ヘの前記入力データの位相が等しく、ま
た前記位相比較手段と前記識別手段ヘの前記クロックの
位相が等しく設定されていることを特徴とするビット同
期回路が得られる。
より前記位相決定手段の決定結果を保持する保持手段を
更に含み、前記保持手段の保持出力に従って前記選択手
段を制御するようにしたことを特徴とする。
グを揃える遅延手段を更に含むことを特徴とし、識別手
段の各々は、前記入力データをデータ入力とし、前記ク
ロックの各々をクロック入力とするDタイプフリップフ
ロップであることを特徴とする。
の各々をデータ入力とし、前記入力データをマロック入
力とする複数のDタイプフリップフロップであることを
特徴とし、更に、前記位相決定手段は、前記位相比較手
段の複数の位相比較出力の所定論理演算を行ってその演
算結果に応じてクロックの決定を行うようにしたことを
特徴とする。
手段とが、前記多相クロック発生手段の出力部とデータ
入力部に対して対称に配置されていることを特徴とす
る。
に同期した互いに位相が相違する複数のクロックを生成
し、これ等複数のクロックの各々と識別すべき入力デー
タとの位相関係を判別して、この位相関係が最適なクロ
ック、すなわち入力データの互いに隣接するレベル遷移
タイミングの略中央部にレベル遷移タイミングを有する
クロックを決定して、この決定されたクロックのレベル
遷移タイミングにて入力データを識別するようにしてい
る。
て図面を参照して詳細に説明する。
である。この例ではクロック相数を4、データ伝送速度
を10Gb/s としている。本ビット同期回路は多相クロ
ック発生回路2、位相比較回路3、識別回路4、位相決
定回路5、データ選択回路6から構成される。
うに、リング発振器201 、位相検出器202 、低域通過フ
ィルタ203 によって構成され、入力された10GHz 参照
クロックに同期しかつ位相が90度づつずれた4相クロ
ックPH1 〜PH4 を出力するPLL回路構成である。
D型F/F (フリップフロップ)301〜304 のデータ入力
にそれぞれ多相クロック発生回路2の出力である4相ク
ロックPH1 〜PH4 を供給し、クロック入力に入力デ
ータを供給する。この構成により、クロックPH1 〜P
H4 の各々と入力データとの位相比較をそれぞれ行い、
その位相比較結果をPD1 〜PD4 に出力する。
F/F 401 〜404 のデータ入力に入力データを供給し、ク
ロック入力にそれぞれクロック発生回路2の出力である
4種類の位相のクロックPH1 〜PH4 を供給して、こ
れ等4相クロックPH1 〜PH4 によって入力データを
識別し、識別データをそれぞれQ1 〜Q4 に出力する。
ここで用いられているD型F/F の位相余裕は180 度なの
で、4相クロックのどれかで入力データを正確に識別す
ることができる。
NDゲート501 〜504 による構成であり、位相比較回路
3の出力PD1 〜PD4 に基づき選択信号S1 〜S4 を
出力する。この例では、位相比較出力PD1 〜PD4 の
互いに隣り合う出力同士(例えば、PD1 とPD2 、P
D2 とPD3 等)の論理演算(AND論理)をなすこと
で、出力S1 〜S4 を夫々得ている。データ選択回路6
は、図6に示すように、識別回路4からの識別データQ
1 〜Q4 のうちの一つを選択信号S1 〜S4 によって選
択し出力するものである。
により構成されているので、図1に示すように、この両
者は多相クロック発生回路2の出力部とデータ入力部に
対して対称になるように配置することにより、両者へ入
力されるデータの供給線は等長配線となり、位相が同一
になり、また両者へ入力される多相クロックの供給線も
等長配線となり、位相が同一となる。
作を説明する。図7において、波形701 は入力データ、
702 〜705 はそれぞれクロックPH1 〜PH4 である。
この図のタイミングでは、入力データを識別する最適ク
ロック位相は入力データのタイムスロットのほぼ真ん中
(すなわち、入力データの互いに隣接するレベル遷移タ
イミングの略中央部)で立ち上がるクロックPH3 であ
る。
比較回路3の出力PD1 〜PD4 は706 〜709 に示すよ
うにそれぞれH,L,L,Hとなり、位相決定回路5の
出力S1 〜S4 は710 〜713 に示すようにそれぞれL,
L,H,Lとなる。このときデータ選択回路6のS1 〜
S4 入力にそれぞれL,L,H,Lが入力されると、デ
ータ選択回路6はQ3 を選択して出力する。このQ3 は
最適位相クロックPH3 によって識別されたデータであ
るので、この構成によって入力データを最適位相で識別
し出力することが可能となるのである。
ート数個分の遅延だけなので、数bitで実現可能であ
る。この例では、データを識別する最適クロック位相が
PH3 の場合について説明したが、入力データがどのよ
うな位相で入力されても、PH1 〜PH4 の中で最適な
位相が選択され、入力データを識別再生し出力すること
が可能である。安定したクロックによって識別再生がで
きるので、ジッタ抑圧効果があることは明らかである。
力されるデータ及びクロックの位相が等しくなるので、
両回路3,4に入力されるデータの位相ずれやクロック
の位相ずれに起因する受信感度の劣化は生じない。
ついて説明する。図8は第二の実施例を示すブロック図
であり、図1と同等部分は同一符号にて示している。こ
の例でも、クロック相数を4、データ伝送速度を10Gb
/s としている。このビット同期回路は、多相クロック
発生回路2、位相比較回路3、識別回路4、位相決定回
路5、データ選択回路6、保持回路8から構成される。
ように、バッファ211 ,212 と25ps(10GHz で90
度に相当)の遅延回路213 とよって構成され、位相が9
0度づつずれた4相クロックPH1 〜PH4 を出力する
回路である。
路5、データ選択回路6は図1の第一の実施例と同じ構
成である。保持回路8は、図9に示すように、D型F/F8
01〜804 とNOR回路805 とによって構成されている。
NOR回路805 は多相クロックのうちの一つ(本例で
は、クロックPH4 )と外部からのフレームクロックと
を入力としており、このNOR出力が各D型F/F 801 〜
804 の各クロック入力となっている。これにより、フレ
ームクロックのHの間、このHへのレベル遷移タイミン
グにて取り込んだ位相決定回路5の出力値S1 〜S4 を
保持する。
明すると、光空間スイッチを使用した光インタコネクシ
ョンネットワークにおける光受信器に使用されるビット
同期回路の場合、光空間スイッチの切替え制御部からこ
のフレームクロックが生成されるものであり、このフレ
ームクロックがHになると光空間スイッチの切替えによ
り受信器に対して有効な入力データが供給されるので、
このフレームがLの間に、位相比較回路3と位相決定回
路4とにより位相決定のための位相比較決定処理を行
い、Hになると、保持回路8にてこの位相決定結果を取
り込み保持するようにしているのである。
相を選択し、Hの間つまり入力データの1フレームを受
信している間、クロック決定用の出力位相S´1 〜S´
4 として固定して導出することになる。
説明する。第一の実施例と同様に波形701は入力デー
タ、702 〜705 はそれぞれクロックPH1 〜PH4 であ
る。この図のタイミングでは、データを識別する最適ク
ロック位相はデータタイムスロットのほぼ真ん中で立ち
上がるクロックPH4 である。データとPH1 〜PH4
とを夫々位相比較した位相比較回路3の出力PD1 〜P
D4 は719 〜722 に示すようにそれぞれH,H,L,L
となり、位相決定回路5の出力S1 〜S4 は723 〜726
に示すようにそれぞれL,L,L,Hとなる。
と、フレームクロックがHの間、フレームクロックがL
からHに立ち上がったときに取り込んだ値S´1 〜S´
4 を保持出力し、この値に基づいてデータ選択回路6は
Q1 〜Q4 の中で最適なものを選択し出力する。この例
では、Q4 をフレームクロックがHの間、つまりデータ
の1フレームを受信している間固定して出力することに
なり、1フレーム受信中に雑音などによって選択する識
別位相が変わることによるデータ抜け等がおきないよう
になっている。
入力されても、多相クロックPH1〜PH4 の中で最適
な位相のクロックを選択し、データの1フレームを受信
している間固定で、データを識別し出力することが可能
である。
て説明する。この例においても、クロック相数を4、デ
ータ伝送速度を10Gb/s としている。図12において
図1,8と同等部分は同一符号にて示している。
回路2、位相比較回路3、識別回路4、位相決定回路
5、データ選択回路6、データ遅延回路9から構成され
る。識別回路4で識別したデータをデータ遅延回路9に
入力して、その出力をデータ選択回路6で選択する以外
は、図1の第一の実施例と同様の構成、動作となってい
る。
ト遅延901 ,902 ,903 によって構成されており、それ
ぞれの遅延は901 が75ps、902 が50ps、903 が25psとな
っている。図7のタイミングチャートより多相クロック
PH1 はPH4 より位相が75ps、PH2 はPH4 より50
ps、PH3 はPH4 より25psそれぞれ進んでいるので、
Q1 はQ4 より75ps、Q2 はQ4 より50ps、Q3 はQ4
より25psそれぞれ進んで出力されることになる。
延回路9に入力することによって、Q1 を75p 、Q2 を
50ps、Q3 を50ps遅延させるので、出力Q´1 〜Q´4
の出力タイミングは揃っていることになり、どの位相を
選択しても、このビット同期回路から出力されるデータ
のタイミングは同じとなり、この回路の後段においてビ
ット抜け等が生じることを考える必要がない。また、デ
ータがどのような位相で入力されても、PH1 〜PH4
の中で最適な位相を選択し出力することが可能である。
て説明する。この例においても、クロック相数を4、デ
ータ伝送速度を10Gb/sとしている。図14において、
図1,8,12と同等部分は同一符号にて示している。
路2、位相比較回路3、識別回路4、位相決定回路5、
データ選択回路6、保持回路8、データ遅延回路9から
構成される。識別回路4は、図15に示すように、三段
ラッチによるMaster-Slave-Master (MSM )D型F/F 41
1 ,412 と通常の二段ラッチのMaster-Slave(MS)D型
F/F 413 ,414 から構成される。
25psのゲート遅延911 、913 から構成される。図7の
タイミングチャートを参照すると、PH1 はPH4 より
位相が75ps、PH2 はPH4 より50ps、PH3 はPH4
より25psそれぞれ進んでいるが、識別回路410 はMSM F/
F と、MS F/Fによって構成されているので、Q1 はQ3
と同じタイミングでQ4 より25ps進んで出力され、Q2
とQ4 とは同じタイミングで出力されることになる。
に25psの遅延を与えることによってQ´1 〜Q´4 全て
の出力のタイミングを揃えることができる。このようう
に、第四の実施例の動作は、第三の実施例同様どの位相
を選択してもビット同期回路からデータが出力されるタ
イミングは同じであること以外、第二の実施例と同じで
ある。従って、データがどのような位相で入力されて
も、PH1 〜PH4 の中で最適な位相を選択しデータの
1フレームを受信している間固定で、データを識別し出
力することが可能でありまた、この回路の後段において
ビット抜け等が生じることを考える必要がない。
が、これは3でも8でも構わない。またデータ速度も1
0Gb/s としたが、1Gb/sでも5Gb/sでも問題ない。こ
のように上記構成において上記機能を満たす限り、使用
する相数や速度は自由であり上記説明が本発明を限定す
るものではない。
ンクがGb/s以上の高速領域である光空間スイッチを用い
た大容量光インタコネクションネットワークにおいて
は、光空間スイッチによって各ノードからの信号を切り
替えた際、10bit 以内の同期が可能でかつジッタ抑圧
効果があり、位相比較回路と識別回路に供給されるデー
タの位相ずれ、多相クロックの位相ずれに起因する受信
感度の劣化が生じないビット同期回路を実現することが
可能となり、大容量光インタコネクションネットワーク
が実現可能となる。
である。
る。
図である。
Claims (8)
- 【請求項1】 入力された基準クロックに同期した互い
に異なる位相の複数クロックを発生する多相クロック発
生手段と、前記多相クロック発生回路から出力される異
なる位相の各クロックをデータ識別クロックとして使用
しつつ入力データを夫々識別する複数の識別手段と、前
記入力データと前記多相クロック発生回路から出力され
る異なる位相の各クロックとの位相比較をなす位相比較
手段と、前記位相比較手段の複数の位相比較出力に応じ
て前記入力データの互いに隣接するレベル遷移タイミン
グの略中央部に、レベル遷移タイミングが発生するクロ
ックを決定する位相決定手段と、前記位相決定手段によ
り決定されたクロックを前記データ識別クロックとする
前記識別手段の出力を選択して導出する選択手段とを含
み、前記位相比較手段と前記識別手段ヘの前記入力デー
タの位相が等しく、また前記位相比較手段と前記識別手
段ヘの前記クロックの位相が等しく設定されていること
を特徴とするビット同期回路。 - 【請求項2】 外部からの指示信号に応答して前記位相
決定手段の決定結果を保持する保持手段を更に含み、前
記保持手段の保持出力に従って前記選択手段を制御する
ようにしたことを特徴とする請求項1記載のビット同期
回路。 - 【請求項3】 光空間スイッチを使用した光インタコネ
クションネットワークにおける光受信器に使用されるビ
ット同期回路であって、前記外部からの指示信号は前記
光空間スイッチの切替え制御部から生成されるフレーム
信号であることを特徴とする請求項2記載のビット同期
回路。 - 【請求項4】 前記識別手段からの各出力タイミングを
揃える遅延手段を更に含むことを特徴とする請求項1〜
3いずれか記載のビット同期回路。 - 【請求項5】 前記識別手段の各々は、前記入力データ
をデータ入力とし、前記クロックの各々をクロック入力
とするDタイプフリップフロップであることを特徴とす
る請求項1〜4いずれか記載のビット同期回路。 - 【請求項6】 前記位相比較手段は、前記クロックの各
々をデータ入力とし、前記入力データをクロック入力と
する複数のDタイプフリップフロップであることを特徴
とする請求項1〜5いずれか記載のビット同期回路。 - 【請求項7】 前記位相決定手段は、前記位相比較手段
の複数の位相比較出力の所定論理演算を行ってその演算
結果に応じてクロックの決定を行うようにしたことを特
徴とする請求項1〜6いずれか記載のビット同期回路。 - 【請求項8】 前記位相比較手段と前記識別手段とが、
前記多相クロック発生手段の出力部とデータ入力部に対
して対称に配置されていることを特徴とする請求項1〜
7いずれか記載のビット同期回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6614863B1 (en) | 1998-12-07 | 2003-09-02 | Nec Corporation | Bit synchronization method and bit synchronization device |
US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
JP2010028615A (ja) * | 2008-07-23 | 2010-02-04 | Ricoh Co Ltd | クロック・データ・リカバリ回路 |
JP2010124437A (ja) * | 2008-11-21 | 2010-06-03 | Omron Corp | 光伝送システム及びそれを備えた電子機器 |
JP2011501901A (ja) * | 2007-10-08 | 2011-01-13 | フリースケール セミコンダクター インコーポレイテッド | クロックトランスファ機能を有するクロック回路及び方法 |
JP2011061350A (ja) * | 2009-09-08 | 2011-03-24 | Renesas Electronics Corp | 受信装置及びその受信方法 |
JP2014197421A (ja) * | 2009-05-20 | 2014-10-16 | クロノロジック プロプライエタリー リミテッドChronologic Pty Ltd | 分散型の同期されたクロックアーキテクチャのためのジッタ低減方法およびジッタ低減装置 |
JP2021064880A (ja) * | 2019-10-15 | 2021-04-22 | アイホン株式会社 | 有線通信システム |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6205191B1 (en) * | 1997-07-21 | 2001-03-20 | Rambus Inc. | Method and apparatus for synchronizing a control signal |
US6271141B2 (en) * | 1999-03-23 | 2001-08-07 | Micron Technology, Inc. | Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines |
JP3299219B2 (ja) * | 1999-05-07 | 2002-07-08 | 日本電気株式会社 | ディジタルpll回路 |
KR100416512B1 (ko) * | 1999-06-15 | 2004-01-31 | 샤프 가부시키가이샤 | 비트동기회로 |
US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
US6396329B1 (en) * | 1999-10-19 | 2002-05-28 | Rambus, Inc | Method and apparatus for receiving high speed signals with low latency |
JP2001168848A (ja) * | 1999-12-07 | 2001-06-22 | Mitsubishi Electric Corp | デジタル同期回路 |
US6807244B2 (en) * | 1999-12-17 | 2004-10-19 | Canon Kabushiki Kaisha | Frequency synthesizer |
JP4387078B2 (ja) * | 2000-02-14 | 2009-12-16 | 富士通株式会社 | 光受信器 |
US20020118006A1 (en) * | 2000-06-02 | 2002-08-29 | Enam Syed K. | Phase frequency detector |
DE10042233C2 (de) * | 2000-08-28 | 2002-07-11 | Siemens Ag | Takt-und Datenregenerator mit Demultiplexerfunktion |
US6765975B2 (en) * | 2000-12-19 | 2004-07-20 | Intel Corporation | Method and apparatus for a tracking data receiver compensating for deterministic jitter |
JP2002198810A (ja) * | 2000-12-25 | 2002-07-12 | Fujitsu Ltd | 光受信機の入力断検出回路 |
KR20020057697A (ko) * | 2001-01-05 | 2002-07-12 | 윤종용 | 범용 직렬 버스용 클록 복원 회로 |
US6873195B2 (en) * | 2001-08-22 | 2005-03-29 | Bigband Networks Bas, Inc. | Compensating for differences between clock signals |
US8639127B2 (en) * | 2002-03-06 | 2014-01-28 | Alcatel Lucent | Method and apparatus for improved jitter tolerance |
JP4031671B2 (ja) * | 2002-06-11 | 2008-01-09 | 松下電器産業株式会社 | クロックリカバリ回路 |
US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
US7245682B2 (en) * | 2002-09-30 | 2007-07-17 | Intel Corporation | Determining an optimal sampling clock |
DE10251950A1 (de) * | 2002-11-08 | 2004-05-19 | Hochschule Bremen | Schaltungsanordnung und Verfahren für Hochgeschwindigkeitsdatentransfer |
US7242739B2 (en) * | 2003-06-12 | 2007-07-10 | Lucent Technologies Inc. | Method and apparatus for multiphase, fast-locking clock and data recovery |
DE10328566B4 (de) * | 2003-06-25 | 2005-06-30 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Abtasten eines Datensignals |
US6894551B2 (en) * | 2003-09-05 | 2005-05-17 | Micron Technology, Inc. | Multiphase clock generators |
JP4344215B2 (ja) * | 2003-10-24 | 2009-10-14 | ヴェリジー(シンガポール) プライベート リミテッド | ディジタルデータを伝送する方法および装置 |
JP4137005B2 (ja) * | 2004-05-25 | 2008-08-20 | Necエレクトロニクス株式会社 | 位相同期回路 |
US20060188046A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel |
US20060187729A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Source synchronous communication channel interface receive logic |
US7729459B1 (en) * | 2005-03-31 | 2010-06-01 | National Semiconductor Corporation | System and method for providing a robust ultra low power serial interface with digital clock and data recovery circuit for power management systems |
US7782988B2 (en) * | 2005-05-02 | 2010-08-24 | Multigig Inc. | Digital frequency synthesizer |
US7492849B2 (en) * | 2005-05-10 | 2009-02-17 | Ftd Solutions Pte., Ltd. | Single-VCO CDR for TMDS data at gigabit rate |
US7292500B2 (en) * | 2005-07-29 | 2007-11-06 | Agere Systems Inc. | Reducing read data strobe latency in a memory system |
US20070104292A1 (en) * | 2005-11-04 | 2007-05-10 | Peter Gregorius | Timing recovery phase locked loop |
US20080187085A1 (en) * | 2007-02-01 | 2008-08-07 | Nuth Richard K | Method and Apparatus for the Capture of Serial Data Amid Jitter |
US7974036B2 (en) * | 2008-08-19 | 2011-07-05 | Seagate Technology Llc | Time-shifted bits for write synchronization correction |
KR100980405B1 (ko) * | 2008-10-13 | 2010-09-07 | 주식회사 하이닉스반도체 | Dll 회로 |
US7888991B2 (en) * | 2009-03-23 | 2011-02-15 | Micron Technology, Inc. | Clock distribution network |
JP2012244598A (ja) * | 2011-05-24 | 2012-12-10 | Fujitsu Ltd | 同期化回路及び同期化方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2595887B2 (ja) | 1993-12-27 | 1997-04-02 | 日本電気株式会社 | ビット同期回路 |
KR970002949B1 (ko) * | 1994-05-25 | 1997-03-13 | 삼성전자 주식회사 | 디지탈 통신시스템의 클럭발생방법 및 그 회로 |
JP3311517B2 (ja) * | 1994-10-20 | 2002-08-05 | 富士通株式会社 | 位相比較型ビット同期確立回路 |
JP2773669B2 (ja) * | 1995-03-01 | 1998-07-09 | 日本電気株式会社 | ディジタルpll回路 |
US5920600A (en) * | 1995-09-18 | 1999-07-06 | Oki Electric Industry Co., Ltd. | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor |
JP3234758B2 (ja) | 1995-12-13 | 2001-12-04 | 富士通株式会社 | バースト同期回路 |
US6064707A (en) * | 1995-12-22 | 2000-05-16 | Zilog, Inc. | Apparatus and method for data synchronizing and tracking |
JP2806863B2 (ja) | 1996-02-27 | 1998-09-30 | 日本電気エンジニアリング株式会社 | ビット同期回路 |
JP3125699B2 (ja) * | 1996-12-25 | 2001-01-22 | 日本電気株式会社 | データ同期回路 |
JPH10303875A (ja) | 1997-04-23 | 1998-11-13 | Nec Corp | ビット同期回路 |
US6262611B1 (en) * | 1999-06-24 | 2001-07-17 | Nec Corporation | High-speed data receiving circuit and method |
US6122335A (en) * | 1999-10-01 | 2000-09-19 | Quantum Bridge Communications, Inc. | Method and apparatus for fast burst mode data recovery |
-
1998
- 1998-01-28 JP JP1471398A patent/JP3189774B2/ja not_active Expired - Fee Related
-
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6614863B1 (en) | 1998-12-07 | 2003-09-02 | Nec Corporation | Bit synchronization method and bit synchronization device |
US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
JP2011501901A (ja) * | 2007-10-08 | 2011-01-13 | フリースケール セミコンダクター インコーポレイテッド | クロックトランスファ機能を有するクロック回路及び方法 |
JP2010028615A (ja) * | 2008-07-23 | 2010-02-04 | Ricoh Co Ltd | クロック・データ・リカバリ回路 |
JP2010124437A (ja) * | 2008-11-21 | 2010-06-03 | Omron Corp | 光伝送システム及びそれを備えた電子機器 |
JP2014197421A (ja) * | 2009-05-20 | 2014-10-16 | クロノロジック プロプライエタリー リミテッドChronologic Pty Ltd | 分散型の同期されたクロックアーキテクチャのためのジッタ低減方法およびジッタ低減装置 |
JP2011061350A (ja) * | 2009-09-08 | 2011-03-24 | Renesas Electronics Corp | 受信装置及びその受信方法 |
JP2021064880A (ja) * | 2019-10-15 | 2021-04-22 | アイホン株式会社 | 有線通信システム |
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Publication number | Publication date |
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