JPH10178110A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH10178110A
JPH10178110A JP8339345A JP33934596A JPH10178110A JP H10178110 A JPH10178110 A JP H10178110A JP 8339345 A JP8339345 A JP 8339345A JP 33934596 A JP33934596 A JP 33934596A JP H10178110 A JPH10178110 A JP H10178110A
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mos transistor
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gate
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浩 幸 原
Masaki Matsui
井 正 貴 松
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

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  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 従来のＳＲＡＭセルでは、拡散層に折れ曲り
部が存在するなどのレイアウト上無駄な面積が必要であ
った。 【解決手段】 ＳＲＡＭセルを構成するインバータが形
成されたＰウエル領域及びＮウエル領域に関し、Ｐウエ
ル領域が２つに分割されてＮウエル領域の両側に配置さ
れ、境界線ＢＬ１、ＢＬ２がビット線ＢＬ、／ＢＬに平
行に走るように形成されており、このようなレイアウト
にすることでＰウエル領域内の拡散層ＮＤ１、ＮＤ２が
折れ曲り部のない簡易な形状となり、セル面積が縮小さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＣＭＯＳ構成のＳＲＡＭ（static random acce
ss memory ）セルのレイアウトに関するものである。
【０００２】
【従来の技術】ＣＭＯＳ構成のＳＲＡＭは、論理ＩＣに
混載される記憶装置として幅広く用いられている。この
記憶装置を構成する記憶要素として、最も基本的なもの
が図１６に示された１ポートメモリセル（ＳＲＡＭセ
ル）であり、６個のトランジスタで構成されている。
【０００３】Ｐチャネル形ＭＯＳトランジスタＰ１及び
Ｎチャネル形ＭＯＳトランジスタＮ１で、等価回路を示
した図１７におけるインバータＩＮ２が構成され、Ｐチ
ャネル形ＭＯＳトランジスタＰ２及びＮチャネル形ＭＯ
ＳトランジスタＮ２でインバータＩＮ１が構成されてい
る。このように、インバータＩＮ１及びＩＮ２は、入出
力端子が相互に交差接続された関係にある。インバータ
ＩＮ１の出力端子及びインバータＩＮ２の入力端子は、
トランスファゲートトランジスタＮ３を介してビット線
ＢＬに接続され、インバータＩＮ１の入力端子及びイン
バータＩＮ２の出力端子は、トランスファゲートトラン
ジスタＮ４を介してビット線／ＢＬに接続されており、
さらにトランジスタＮ３及びＮ４のゲートはワード線Ｗ
Ｌに接続されている。
【０００４】このような６トランジスタメモリセルは、
従来は図１０及び図１１に示されたようなレイアウトで
配置されていた。ここで、図１０は基板表面上に形成さ
れたトランジスタを構成する拡散層と、その上面に形成
された多結晶シリコン配線層、さらにその上面に形成さ
れた１層目の金属配線層１を含む下地を示し、図１１は
さらにその上面に形成された２乃至３層目の金属配線層
２、３を含む上地を示している。図１０及び図１１で用
いられているコンタクトやヴィアホールの記号は図１２
（ａ）に、図１０で用いられる拡散層、多結晶シリコン
膜、金属配線層１の記号は図１２（ｂ）に、図１１で用
いられる金属配線層２、３の記号は図１２（ｃ）に示さ
れるようである。
【０００５】図１１に示されたワード線ＷＬに平行に、
図１０に示されたＰチャネル形ＭＯＳトランジスタＰ１
及びＰ２を形成するＮウエル領域と、Ｎチャネル形ＭＯ
ＳトランジスタＮ１〜Ｎ４を形成するＰウエル領域との
境界線ＢＬ１１が存在する。この境界線ＢＬ１１に平行
な線Ａ−Ａの上部は、トランジスタＰ１のゲートに接続
された多結晶シリコン配線層ＰＬ１１と、トランジスタ
Ｐ２のゲートに接続された多結晶シリコン配線層ＰＬ１
２とが、並進対称に配置されている。
【０００６】さらに、線Ａ−Ａの下部は、トランジスタ
Ｎ１及びＮ３を構成する拡散層ＤＲ１１と、トランジス
タＮ２及びＮ４を構成する拡散層ＤＲ１２とが、ワード
線ＷＬに直交するｙ軸に鏡映対象に配置されている。
【０００７】図１０から明らかなように、このレイアウ
トでは、接地線ＧＮＤとワード線ＷＬとが金属配線層３
により形成され、ビット線ＢＬ及び／ＢＬが金属配線層
２で形成されていることを除いて、他の全ては多結晶シ
リコン配線層ＰＬ１１、ＰＬ１２と金属配線層１で構成
されている。また、多結晶シリコン配線層ＰＬ１１、Ｐ
Ｌ１２で構成されるワード線ＷＬは当該メモリセルの領
域を横断して隣接する他のメモリセルのワード線ＷＬと
接続するので、金属配線層３は機能上は不要である。さ
らに、接地線ＧＮＤをビット線ＢＬ及び／ＢＬと平行に
金属配線層２により構成することもできる。従って、図
１０及び図１１に示されたレイアウトは、多結晶シリコ
ン配線層ＰＬ１１、ＰＬ１２及び金属配線層１及び２で
構成することも可能である。
【０００８】このような従来のレイアウトは、プロセス
技術により限定される設計基準（デザインルール）が、
以下のような条件を満たすように最小面積で構成されて
いた。 （ａ１）金属配線層の層数が１層ないし２層までであ
る。 （ａ２）金属配線層の最小線幅と最小間隔の設計基準
が、多結晶シリコン層のものより大きい（約２倍）。 （ａ３）拡散層又は多結晶シリコン配線層と金属配線層
１との開口部であるコンタクトホールと、金属配線層１
と金属配線層２との間の開口部である第１スルーホール
又は第１ヴィアホールとが、上下方向に直接重なること
がないようにする。また、コンタクトホールの面積が、
通常の金属配線層の最小線幅の約２倍と大きいので、セ
ル内には多くのコンタクトホールやスルーホールを設け
ないようにしてセル面積が増大するのを防止する。 （ａ４）Ｐチャネル形ＭＯＳトランジスタとＮチャネル
形ＭＯＳトランジスタとの間には、Ｎウエル領域とＰウ
エル領域との間の境界が存在し、このような導電型の異
なるウエル領域の分離には、ＬＯＣＯＳ法による素子分
離を行っている。従って、Ｐウエル領域とＮウエル領域
との分離幅は、同一導電型のウエル領域の素子分離幅に
比べて著しく大きく（約４倍）とる必要がある。
【０００９】以上のような条件を満たす必要があるた
め、以前は配線は極力多結晶シリコン膜により構成し、
Ｐウエル領域とＮウエル領域との分離領域において複雑
な配線の交差接続を行うなどの無駄な領域の有効活用が
必要であった。
【００１０】しかし、近年のプロセス技術の進歩によ
り、設計基準において次のような変化が生じてきた。
【００１１】先ず、化学機械研磨技術（ＣＭＰ）の実用
化に伴い、金属配線層を平坦化する技術が進歩したこと
により、 （ｂ１）金属配線層を３層、４層まで増加させても、歩
留まりの著しい低下を招くことがない。 （ｂ２）金属配線層の最小線幅及び最小間隔の設計基準
が、多結晶シリコン層と大差なくなった。 （ｃ２）ボーダレスコンタクト技術が導入され、コンタ
クト部の面積が金属配線層の最小線幅と同一の設計基準
で形成することが可能になった。さらに、コンタクトホ
ール、スルーホールを、直接上下に重ねて形成するスタ
ックトヴィア構造が可能となった。
【００１２】さらに、素子分離を行う際に、ＬＯＣＯＳ
法からトレンチ分離法（ＳＴＩ）に進歩したことによ
り、 （ｃ１）Ｐウエル領域とＮウエル領域との分離幅が、同
一導電型のウエル領域（Ｐウエル領域とＰウエル領域、
Ｎウエル領域とＮウエル領域）の素子分離幅とほぼ同一
になった。
【００１３】このようなプロセス技術の進歩があると、
図１０及び図１１に示されたようなレイアウトは、最適
な配置がなされているとは言えない。例えば、多結晶シ
リコン配線層ＰＬ１１及びＰＬ１２は、それぞれＴ字型
の形状をして相互に並進対象に配置されており、無駄な
領域が大きい。また、Ｎチャネル形ＭＯＳトランジスタ
Ｎ１とＮチャネル形ＭＯＳトランジスタＮ３とが相互に
直交するように配置されるため、拡散層がＬ字型に折れ
曲がっており、やはりセル面積に無駄が生じている。
【００１４】図１０及び図１１に示されたレイアウトを
改善したものを、図１３及び図１４に示す。基本的なト
ランジスタＮ１〜Ｎ４、Ｐ１〜Ｐ２の配置、及び幾何学
的形状は、図１０及び図１１のものと同様である。相違
点は、図１０及び図１１に示されたレイアウトでは交差
接続していた多結晶シリコン層ＰＬ１１及びＰＬ１２
を、金属配線層２に替えて構成している点にあり、この
変更に伴いビット線ＢＬ及び／ＢＬと接地線ＧＮＤとを
金属配線層３により構成している。この図１３及び図１
４に示されたレイアウトによれば、図１０及び図１２に
示されたものより約１０％面積が減少する。
【００１５】しかし、図１３及び図１４のレイアウトに
おいても、トランジスタＮ１とＮ３、トランジスタＮ２
とＮ４をそれぞれ構成する拡散層がＬ字型の形状となら
ざるを得ず、セル面積に無駄が生じていた。
【００１６】
【発明が解決しようとする課題】上述のように、従来の
ＳＲＡＭセルのレイアウトには拡散層がＬ字型の形状と
なるなど幾何学的形状に無駄があり、素子面積が大きい
という問題があった。
【００１７】本発明は上記事情に鑑みてなされたもの
で、トレンチ素子分離技術やスタックトヴィア構造等の
最新のプロセス技術を用いて３層以上の金属配線層構造
とすることにより、素子面積を縮小することが可能な半
導体記憶装置のレイアウト構造を提供することを目的と
する。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１のＮチャネル形ＭＯＳトランジスタと第１のＰ
チャネル形ＭＯＳトランジスタとを含む第１のインバー
タと、第２のＮチャネル形ＭＯＳトランジスタと第２の
Ｐチャネル形ＭＯＳトランジスタとを含み、前記第１の
インバータの出力端子に入力端子が接続され、前記第１
のインバータの入力端子に出力端子が接続された第２の
インバータと、前記第１のインバータの出力端子にソー
スが接続され、第１のビット線にドレインが接続され、
ワード線にゲートが接続された第３のＮチャネル形ＭＯ
Ｓトランジスタと、前記第２のインバータの出力端子に
ソースが接続され、第２のビット線にドレインが接続さ
れ、前記ワード線にゲートが接続された第４のＮチャネ
ル形ＭＯＳトランジスタとを備え、前記第１、第２、第
３及び第４のＮチャネル形ＭＯＳトランジスタと前記第
１及び第２のＰチャネル形ＭＯＳトランジスタのそれぞ
れのソース・ドレインの配置方向が、前記第１、第２、
第３及び第４のＮチャネル形ＭＯＳトランジスタが形成
されたＰウエル領域と前記第１及び第２のＰチャネル形
ＭＯＳトランジスタが形成されたＮウエル領域との境界
線と平行になるように設定されていることを特徴として
いる。
【００１９】ここで、前記Ｐウエル領域は、第１、第２
のウエル領域から成り、前記第１、第２のＰチャネル形
ＭＯＳトランジスタが配置されたＮウエル領域の両側
に、この第１、第２のＰウエル領域が配置されており、
前記第１のＰウエル領域に前記第１、第３のＮチャネル
形ＭＯＳトランジスタが形成され、前記第２のＰウエル
領域に前記第２、第４のＮチャネル形ＭＯＳトランジス
タが形成されていてもよい。
【００２０】また、前記第３のＮチャネル形ＭＯＳトラ
ンジスタのゲートに用いられる第１の多結晶シリコン配
線層と、前記第１のＮチャネル形ＭＯＳトランジスタの
ゲートと前記第１のＰチャネル形ＭＯＳトランジスタの
ゲートとに用いられる第２の多結晶シリコン配線層とが
平行に配置され、前記第４のＮチャネル形ＭＯＳトラン
ジスタのゲートに用いられる第３の多結晶シリコン配線
層と、前記第２のＮチャネル形ＭＯＳトランジスタのゲ
ートと前記第２のＰチャネル形ＭＯＳトランジスタのゲ
ートとに用いられる第４の多結晶シリコン配線層とが平
行に配置され、前記第１の多結晶シリコン配線層と前記
第３の多結晶シリコン配線層とは分離して形成され、前
記ワード線を構成する金属配線層とコンタクトを介して
電気的に接続されていてもよい。
【００２１】また、前記第１、第２、第３及び第４のＮ
チャネル形ＭＯＳトランジスタと前記第１及び第２のＰ
チャネル形ＭＯＳトランジスタのそれぞれのソース・ド
レインの配置方向が、前記ビット線に平行になるように
設定されていてもよい。
【００２２】あるいは、前記第２の多結晶シリコン配線
層と前記第３の多結晶シリコン配線層とは前記ワード線
方向に沿って一直線上に並ぶように配置され、前記第１
の多結晶シリコン配線層と前記第４の多結晶シリコン配
線層とは前記ワード線方向に沿って一直線上に並ぶよう
に配置されていてもよい。
【００２３】前記第１のＮチャネル形ＭＯＳトランジス
タと前記第３のＮチャネル形ＭＯＳトランジスタとは、
前記第１のＰウエル領域内の同一の拡散層に形成され、
前記第２のＮチャネル形ＭＯＳトランジスタと前記第４
のＮチャネル形ＭＯＳトランジスタとは、前記第２のＰ
ウエル領域内の同一の拡散層に形成されていてもよい。
【００２４】また、前記第１、第３のＮチャネル形ＭＯ
Ｓトランジスタ及び前記第１のＰチャネル形ＭＯＳトラ
ンジスタと、前記第２、第４のＮチャネル形ＭＯＳトラ
ンジスタ及び前記第１のＰチャネル形ＭＯＳトランジス
タとは、メモリセルの中心に対して点対称の関係になる
ように配置されるのが望ましい。
【００２５】前記第１、第２のビット線と、前記第１、
第２のＰチャネル形ＭＯＳトランジスタのソースに接続
された電源線とが第２層金属配線層で構成され、前記ワ
ード線と前記第１、第２のＮチャネル形ＭＯＳトランジ
スタのソースに接続された接地線とが第３層金属配線層
で構成されてもよい。
【００２６】前記第３のＮチャネル形ＭＯＳトランジス
タのゲートに用いられる第１の多結晶シリコン配線層
と、前記第１のＮチャネル形ＭＯＳトランジスタのゲー
トと前記第１のＰチャネル形ＭＯＳトランジスタのゲー
トとに用いられる第２の多結晶シリコン配線層とが平行
に配置され、前記第４のＮチャネル形ＭＯＳトランジス
タのゲートに用いられる第３の多結晶シリコン配線層
と、前記第２のＮチャネル形ＭＯＳトランジスタのゲー
トと前記第２のＰチャネル形ＭＯＳトランジスタのゲー
トとに用いられる第４の多結晶シリコン配線層とが平行
に配置され、前記ワード線が第１、第２の金属配線層に
分離して形成され、前記第１の多結晶シリコン配線層と
前記第３の多結晶シリコン配線層とは分離して形成され
ており、金属配線層とコンタクトを介して、前記第１、
第２の金属配線層にそれぞれ電気的に接続されるように
レイアウトすることもできる。
【００２７】前記第１、第２のビット線にはそれぞれ独
立して第１、第２のセンスアンプが接続されており、書
き込み時には、同一セル内の前記第１、第２のワード線
が同時に選択され、読み出し時には、前記第１、第２の
ワード線が独立して異なるセルを選択し、前記第１、第
２のビット線を介して前記第１、第２のセンスアンプか
らそれぞれのセルから読み出されたデータを出力するよ
うにすることもできる。
【００２８】上記発明ではいずれも第１、第２のインバ
ータと第１、第２のビット線との間のトランジスタにＮ
チャネル形ＭＯＳトランジスタを用いているが、Ｐチャ
ネル形ＭＯＳトランジスタを用いて構成してもよい。
【００２９】
【発明の実施の形態】以下に、本発明の一実施の形態に
ついて図面を参照して説明する。本発明の第１の実施の
形態による半導体記憶装置を構成するＳＲＡＭセルのレ
イアウトを、図１及び図２に示す。図１に、半導体基板
表面に形成された拡散層と、その上面に形成された多結
晶シリコン膜、金属配線層１を含む下地を示し、図２に
その上面に形成された金属配線層２及び３を含む上地を
示す。図３（ａ）の各種記号は、図１及び図２において
用いられているセル境界線、コンタクト及びヴィア１、
２を示し、図３（ｂ）の記号は拡散層、多結晶シリコン
膜、金属配線層１、図３（ｃ）の記号は金属配線層２、
３をそれぞれ示す。
【００３０】図１のように、中央にＰチャネル形ＭＯＳ
トランジスタＰ１及びＰ２が形成されたＮウエル領域が
配置され、その両側にＮチャネル形ＭＯＳトランジスタ
Ｎ１及びＮ３が形成されたＰウエル領域とＮチャネル形
ＭＯＳトランジスタＮ２及びＮ４が形成されたＰウエル
領域とが配置されている。
【００３１】ワード線ＷＬに接続されるワード線トラン
ジスタＮ３のゲートとトランジスタＮ４のゲートとは、
分離した多結晶シリコン配線層により構成されており、
金属配線層３で形成されたワード線ＷＬにはスタックト
ヴィアを介してそれぞれ別に接続されている。図２に示
されたように、ビット線ＢＬ及び／ＢＬは金属配線層２
でそれぞれ別々に形成されている。電源線Ｖddは、ビッ
ト線ＢＬ及び／ＢＬの間の中央部に金属配線層２により
ビット線に平行に形成されている。ワード線ＷＬは、ビ
ット線ＢＬ及び／ＢＬに直交する方向に金属配線層３で
形成され、接地線ＧＮＤはワード線ＷＬの両側に平行に
２本の金属配線層３で形成されている。また、Ｐウエル
領域の基板へのコンタクトは、コンタクト＋ヴィア１＋
ヴィア２から成るスタックトヴィア構造により、接地さ
れた金属配線層３からＰウエル領域内の拡散層まで電気
的に接続されている。
【００３２】図１０及び図１１、又は図１３及び図１４
に示された従来のレイアウトでは、Ｎウエル領域とＰウ
エル領域との境界線ＢＬ１１、ＢＬ１２が、ビット線Ｂ
Ｌ及び／ＢＬと直交するように走っていた。これに対
し、第１の実施の形態におけるレイアウトは、Ｎウエル
領域とＰウエル領域の境界線ＢＬ１、ＢＬ２が、ビット
線ＢＬ及び／ＢＬに平行に走っている点に特徴がある。
これにより、導電型の異なるウエル領域の境界線を挟ん
でインバータを構成するＰチャネル形ＭＯＳトランジス
タＰ１とＮチャネル形ＭＯＳトランジスタＮ１を、トラ
ンスファゲートトランジスタのＮチャネル形ＭＯＳトラ
ンジスタＮ３と平行に位置するように配置することがで
きる。この結果、トランジスタＮ１及びＮ３が形成され
たＰウエル領域内のＮ型拡散層ＮＤ１と、トランジスタ
Ｎ２及びＮ４が形成されたＮ型拡散層ＮＤ２とを、折り
曲げること無くビット線ＢＬ及び／ＢＬに平行に直線状
に形成することができ、無駄な領域の発生を防止するこ
とができる。
【００３３】さらに、本実施の形態では、トランジスタ
Ｐ１とトランジスタＮ１から成る一方のインバータ及び
トランスファゲートトランジスタＮ３と、トランジスタ
Ｐ２とトランジスタＮ２から成る他方のインバータ及び
トランスファゲートトランジスタＮ４とが、ＳＲＡＭセ
ルの中心に対して点対称に配置されている点にも特徴が
ある。このように配置することで、２つのインバータを
交差接続する配線において、トランジスタＰ１、Ｐ２、
Ｎ１及びＮ２のゲート、ドレインを内部接続する配線を
空間を交差するように接続する必要がなくなり、配線領
域を削減することができる。
【００３４】また、トランジスタＮ１及びＰ１の多結晶
シリコン配線層ＰＬ１とトランジスタＮ４の多結晶シリ
コン配線層ＰＬ２とをワード線ＷＬに平行に一直線上に
配置し、同様にトランジスタＮ３及びＰ２の多結晶シリ
コン配線層ＰＬ２とトランジスタＮ２の多結晶シリコン
配線層ＰＬ４とをワード線ＷＬに平行に一直線上に配置
することができる。即ち、全ての多結晶シリコン配線層
ＰＬ１〜ＰＬ４と金属配線層２及び３とは平行であり、
拡散層ＮＤ１及びＮＤ２はこれに直交するように配置さ
れており、従来存在していた折れ曲がり部の形成が不要
である。
【００３５】ところで、このレイアウトでは図１に示さ
れたように、二つのＰウエル領域とＮウエル領域との間
に分離領域が２箇所存在する。しかし、トレンチ素子分
離技術を用いることで、導電型の異なるウエル領域間の
素子分離幅を、導電型が同一のウエル領域間の素子分離
幅とほぼ同程度にまで縮小することができるため、セル
面積の増大が抑制される。この結果、本実施の形態によ
れば図１０及び１１に示された従来の場合よりも約３５
％面積を縮小することが可能である。
【００３６】また、第１の実施の形態によれば、セル面
積が縮小されるのみならず、以下のような理由によりノ
イズが低減されるという効果も得られる。本実施の形態
によるレイアウトでは、セルの横方向（ｘ方向）の長
さ、即ちワード線ＷＬ方向の長さが、縦方向（ｙ方向）
の長さ、即ちビット線ＢＬ及び／ＢＬの長さに対して相
対的に長い。これにより、セルのｘ方向のピッチ間にそ
れぞれ配置され、ビット線ＢＬ及び／ＢＬに接続される
センスアンプのレイアウトが容易になる。
【００３７】さらに、セル形状がｙ方向より相対的にｘ
方向に長いことで、ワード線ＷＬ方向に接続されるセル
の数が従来のレイアウトよりも減少する。１本のワード
線に接続されるセルの数が少ないほど読み出し時に流れ
るセル電流は減少する。従って、本実施の形態によれば
消費電力を低減することができる。
【００３８】また、論理ＩＣではメモリセル上に４層目
の金属配線層を用いてバスラインを走らせる場合が多い
が、以下の理由によりセル当たりのビット線ＢＬ及び／
ＢＬ方向の配線リソースを多く得られるという効果も奏
する。即ち、メモリセル上にバスラインが走る場合、ビ
ット線ＢＬ、／ＢＬとバスラインとが上下に平行して長
い距離を走るように配置すると、バスラインの信号変化
が容量結合ノイズとなってビット線ＢＬ、／ＢＬに重畳
し、誤動作を発生させる。本実施の形態では、ビット線
ＢＬ、／ＢＬの真上をはずしてビット線ＢＬ、／ＢＬに
平行にバスラインを平行に配置することでこのような誤
動作を防止することができる。また、ビット線ＢＬ、／
ＢＬが金属配線層２で構成されており、メモリセル上を
走る金属配線層４で構成されたバスラインとの間に、金
属配線層３から成る接地線ＧＮＤとワード線ＷＬが存在
しており、これが金属遮蔽層として作用する。このた
め、誤動作の発生を確実に防止することが可能である。
【００３９】本発明の第２の実施の形態による半導体記
憶装置のレイアウトは、図４及び図５に示されるようで
あり、用いられている記号を図６（ａ）〜（ｃ）に示
す。
【００４０】本実施の形態は、上記第１の実施の形態と
比較して、金属配線層３で形成されたワード線ＷＬから
多結晶シリコン配線層へコンタクトをとる領域をＰウエ
ル領域に設けており、さらに金属配線層２から成る接地
線ＧＮＤと電源線Ｖddをビット線ＢＬ及び／ＢＬに平行
に設けている点が相違する。この実施の形態によるレイ
アウトは、ウエル領域の分離幅が素子分離幅よりも比較
的大きい場合に好適であり、上記第１の実施の形態にお
ける上記効果に加えて、次のような本実施の形態特有の
効果が得られる。
【００４１】電源線Ｖddと接地線ＧＮＤがワード線ＷＬ
と平行に配置されている場合は、選択されたワード線に
接続された全てのセルを流れる電流が１本の電源線Ｖdd
及び接地線ＧＮＤに流れ込む。これに対し、本実施の形
態のように、電源線Ｖddと接地線ＧＮＤをビット線ＢＬ
及びＢＬに平行に走らせることで、セルの読み出し又は
書き込み時に電源線Ｖdd及び接地線ＧＮＤに流れる電流
を、当該セル一つに限定することができる。この結果、
第２の実施の形態によれば上記第１の実施の形態より
も、電源線Ｖdd及び接地線ＧＮＤのエレクトロマイグレ
ーション及び電圧降下に対する動作マージンを大きくと
ることが可能である。
【００４２】次に、本発明の第３の実施の形態による半
導体記憶装置のレイアウトについて、図７〜図９を用い
て説明する。上記第２の実施の形態と比較し、金属配線
層３で構成された２本のワード線ＷＬ１、２が設けら
れ、さらにトランジスタＮ３のゲートとトランジスタＮ
４のゲートとがそれぞれ異なるワード線ＷＬ１、２に接
続されている点が相違する。このようにワード線ＷＬ
１、２を２本設けたことにより、１つのセル内で独立し
てトランジスタＮ３とＮ４とを制御することが可能にな
り、１組のビット線対ＢＬ、／ＢＬに異なるセルからの
データを読み出すことが可能になる。従って、ビット線
ＢＬとビット線／ＢＬとに１つずつセンスアンプを接続
することで、シングルエンドの読み出しではあるが２ポ
ートメモリとしての読み出しが可能になる。書き込み時
には、ワード線ＷＬ１及びＷＬ２とで同一セルを選択し
て、１ポ−トメモリとして動作させる。このようにし
て、本実施の形態では通常の１ポートメモリと同一のセ
ル面積により、読み出し時には２ポートメモリ、書き込
み時には１ポートメモリを実現することができる。
【００４３】上述した実施の形態は、いずれも一例であ
って本発明を限定するものではない。例えば、上記第１
乃至第３の実施の形態による半導体記憶装置では、いず
れも図１６及び１７に示されたように、トランスファゲ
ートトランジスタがＮチャネル形ＭＯＳトランジスタＮ
３及びＮ４で構成されている。しかし、図２１及び図２
２のように、トランスファゲートトランジスタをＰチャ
ネル形ＭＯＳトランジスタＰ３及びＰ４で構成し、１つ
のＳＲＡＭセルを４つのＰチャネル形ＭＯＳトランジス
タＰ１〜Ｐ４と２つのＮチャネル形ＭＯＳトランジスタ
Ｎ１〜Ｎ２で構成してもよい。この場合には、レイアウ
トとしては下地においてＰウエル領域を中央部に配置し
その両側に二つのＮウエル領域を配置し、上地において
電源線Ｖddと接地線ＧＮＤとを入れ替えればよい。
【００４４】例えば、上記第１の実施の形態におけるト
ランスファゲートトランジスタをＰチャネル形ＭＯＳト
ランジスタＰ３及びＰ４で構成した場合のレイアウト
は、図１８及び図１９に示されるようである。上地にお
いて、１つのＰウエル領域にＮチャネル形ＭＯＳトラン
ジスタＮ１及びＮ２が形成され、その両側にＰチャネル
形ＭＯＳトランジスタＰ１及びＰ３が形成されたＮウエ
ル領域と、Ｐチャネル形ＭＯＳトランジスタＰ２及びＰ
４が形成されたＮウエル領域とが配置されており、下地
では電源線Ｖddと接地線ＧＮＤとが入れ替わっている。
同様に、上記第２及び第３の実施の形態に対しても、ト
ランスファゲートトランジスタをＰチャネル形ＭＯＳト
ランジスタで構成することが可能である。
【００４５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、メモリセルを構成するインバータが形
成されたＰウエル領域とＮウエル領域の境界線がビット
線に平行に配置されることで、Ｐウエル領域又はＮウエ
ル領域内の拡散層の形状及び２つのインバータの交差接
続部の形状を折れ曲り部のない簡易なものとすることが
でき、セル面積を縮小することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装
置における下地のレイアウトを示した平面図。
【図２】同半導体記憶装置における上地のレイアウトを
示した平面図。
【図３】図１、図２において用いられるコンタクト、ヴ
ィア、拡散層、及び配線層の各種記号を示した説明図。
【図４】本発明の第２の実施の形態による半導体記憶装
置における下地のレイアウトを示した平面図。
【図５】同半導体記憶装置における上地のレイアウトを
示した平面図。
【図６】図４、図５において用いられるコンタクト、ヴ
ィア、拡散層、及び配線層の各種記号を示した説明図。
【図７】本発明の第３の実施の形態による半導体記憶装
置における下地のレイアウトを示した平面図。
【図８】同半導体記憶装置における上地のレイアウトを
示した平面図。
【図９】図７、図８において用いられるコンタクト、ヴ
ィア、拡散層、及び配線層の各種記号を示した説明図。
【図１０】従来の半導体記憶装置における下地のレイア
ウトを示した平面図。
【図１１】同半導体記憶装置における上地のレイアウト
を示した平面図。
【図１２】図１０、図１１において用いられるコンタク
ト、ヴィア、拡散層、及び配線層の各種記号を示した説
明図。
【図１３】従来の他の半導体記憶装置における下地のレ
イアウトを示した平面図。
【図１４】同半導体記憶装置における上地のレイアウト
を示した平面図。
【図１５】図１３、図１４において用いられるコンタク
ト、ヴィア、拡散層、及び配線層の各種記号を示した説
明図。
【図１６】ＳＲＡＭセルの構成を示した回路図。
【図１７】同ＳＲＡＭセルの電気的に等価な回路構成を
示した回路図。
【図１８】本発明の第４の実施の形態による半導体記憶
装置における下地のレイアウトを示した平面図。
【図１９】同半導体記憶装置における上地のレイアウト
を示した平面図。
【図２０】図１８、図１９において用いられるコンタク
ト、ヴィア、拡散層、及び配線層の各種記号を示した説
明図。
【図２１】本発明の第４の実施の形態による半導体記憶
装置におけるＳＲＡＭセルの回路構成を示した回路図。
【図２２】同ＳＲＡＭセルの電気的に等価な回路構成を
示した回路図。
【符号の説明】
ＢＬ１〜ＢＬ８ ビット線 ＷＬ、ＷＬ１、ＷＬ２ ワード線 ＧＮＤ 接地線 Ｖdd 電源線 Ｎ１〜Ｎ４ Ｎチャネル形ＭＯＳトランジスタ Ｐ１〜Ｐ４ Ｐチャネル形ＭＯＳトランジスタ ＩＮ１、ＩＮ２ インバータ ＮＤ１、ＮＤ２ 拡散層 ＰＬ１、ＰＬ２ 多結晶シリコン配線層

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】第１のＮチャネル型ＭＯＳトランジスタと
    第１のＰチャネル型ＭＯＳトランジスタとを含む第１の
    インバータと、 第２のＮチャネル型ＭＯＳトランジスタと第２のＰチャ
    ネル型ＭＯＳトランジスタとを含み、前記第１のインバ
    ータの出力端子に入力端子が接続され、前記第１のイン
    バータの入力端子に出力端子が接続された第２のインバ
    ータと、 前記第１のインバータの出力端子にソースが接続され、
    第１のビット線にドレインが接続され、ワード線にゲー
    トが接続された第３のＮチャネル型ＭＯＳトランジスタ
    と、 前記第２のインバータの出力端子にソースが接続され、
    第２のビット線にドレインが接続され、前記ワード線に
    ゲートが接続された第４のＮチャネル型ＭＯＳトランジ
    スタとを備え、 前記第１、第２、第３及び第４のＮチャネル形ＭＯＳト
    ランジスタと前記第１及び第２のＰチャネル形ＭＯＳト
    ランジスタのそれぞれのソース・ドレインの配置方向
    が、前記第１、第２、第３及び第４のＮチャネル形ＭＯ
    Ｓトランジスタが形成されたＰウエル領域と前記第１及
    び第２のＰチャネル形ＭＯＳトランジスタが形成された
    Ｎウエル領域との境界線と平行になるように設定されて
    いることを特徴とする半導体記憶装置。
  2. 【請求項２】前記Ｐウエル領域は、第１、第２のウエル
    領域から成り、前記第１、第２のＰチャネル形ＭＯＳト
    ランジスタが配置されたＮウエル領域の両側に、この第
    １、第２のＰウエル領域が配置されており、 前記第１のＰウエル領域に前記第１、第３のＮチャネル
    形ＭＯＳトランジスタが形成され、前記第２のＰウエル
    領域に前記第２、第４のＮチャネル形ＭＯＳトランジス
    タが形成されていることを特徴とする請求項１記載の半
    導体記憶装置。
  3. 【請求項３】前記第３のＮチャネル形ＭＯＳトランジス
    タのゲートに用いられる第１の多結晶シリコン配線層
    と、前記第１のＮチャネル形ＭＯＳトランジスタのゲー
    トと前記第１のＰチャネル形ＭＯＳトランジスタのゲー
    トとに用いられる第２の多結晶シリコン配線層とが平行
    に配置され、 前記第４のＮチャネル形ＭＯＳトランジスタのゲートに
    用いられる第３の多結晶シリコン配線層と、前記第２の
    Ｎチャネル形ＭＯＳトランジスタのゲートと前記第２の
    Ｐチャネル形ＭＯＳトランジスタのゲートとに用いられ
    る第４の多結晶シリコン配線層とが平行に配置され、 前記第１の多結晶シリコン配線層と前記第３の多結晶シ
    リコン配線層とは分離して形成され、前記ワード線を構
    成する金属配線層とコンタクトを介して電気的に接続さ
    れることを特徴とする請求項３記載の半導体記憶装置。
  4. 【請求項４】前記第１、第２、第３及び第４のＮチャネ
    ル形ＭＯＳトランジスタと前記第１及び第２のＰチャネ
    ル形ＭＯＳトランジスタのそれぞれのソース・ドレイン
    の配置方向が、前記ビット線に平行になるように設定さ
    れていることを特徴とする請求項１乃至３のいずれかに
    記載の半導体記憶装置。
  5. 【請求項５】前記第２の多結晶シリコン配線層と前記第
    ３の多結晶シリコン配線層とは前記ワード線方向に沿っ
    て一直線上に並ぶように配置され、 前記第１の多結晶シリコン配線層と前記第４の多結晶シ
    リコン配線層とは前記ワード線方向に沿って一直線上に
    並ぶように配置されていることを特徴とする請求項３記
    載の半導体記憶装置。
  6. 【請求項６】前記第１のＮチャネル形ＭＯＳトランジス
    タと前記第３のＮチャネル形ＭＯＳトランジスタとは、
    前記第１のＰウエル領域内の同一の拡散層に形成され、 前記第２のＮチャネル形ＭＯＳトランジスタと前記第４
    のＮチャネル形ＭＯＳトランジスタとは、前記第２のＰ
    ウエル領域内の同一の拡散層に形成されていることを特
    徴とする請求項３乃至５のいずれかに記載の半導体記憶
    装置。
  7. 【請求項７】前記第１、第３のＮチャネル形ＭＯＳトラ
    ンジスタ及び前記第１のＰチャネル形ＭＯＳトランジス
    タと、前記第２、第４のＮチャネル形ＭＯＳトランジス
    タ及び前記第１のＰチャネル形ＭＯＳトランジスタと
    は、メモリセルの中心に対して点対称の関係になるよう
    に配置されていることを特徴とする請求項１乃至６記載
    の半導体記憶装置。
  8. 【請求項８】前記第１、第２のビット線と、前記第１、
    第２のＰチャネル形ＭＯＳトランジスタのソースに接続
    された電源線とが第２層金属配線層で構成され、 前記ワード線と前記第１、第２のＮチャネル形ＭＯＳト
    ランジスタのソースに接続された接地線とが第３層金属
    配線層で構成されていることを特徴とする請求項５乃至
    ７記載の半導体記憶装置。
  9. 【請求項９】前記第３のＮチャネル形ＭＯＳトランジス
    タのゲートに用いられる第１の多結晶シリコン配線層
    と、前記第１のＮチャネル形ＭＯＳトランジスタのゲー
    トと前記第１のＰチャネル形ＭＯＳトランジスタのゲー
    トとに用いられる第２の多結晶シリコン配線層とが平行
    に配置され、 前記第４のＮチャネル形ＭＯＳトランジスタのゲートに
    用いられる第３の多結晶シリコン配線層と、前記第２の
    Ｎチャネル形ＭＯＳトランジスタのゲートと前記第２の
    Ｐチャネル形ＭＯＳトランジスタのゲートとに用いられ
    る第４の多結晶シリコン配線層とが平行に配置され、 前記ワード線が第１、第２の金属配線層に分離して形成
    され、 前記第１の多結晶シリコン配線層と前記第３の多結晶シ
    リコン配線層とは分離して形成されており、金属配線層
    とコンタクトを介して、前記第１、第２の金属配線層に
    それぞれ電気的に接続されることを特徴とする請求項８
    記載の半導体記憶装置。
  10. 【請求項１０】前記第１、第２のビット線にはそれぞれ
    独立して第１、第２のセンスアンプが接続されており、 書き込み時には、同一セル内の前記第１、第２のワード
    線が同時に選択され、 読み出し時には、前記第１、第２のワード線が独立して
    異なるセルを選択し、前記第１、第２のビット線を介し
    て前記第１、第２のセンスアンプからそれぞれのセルか
    ら読み出されたデータを出力することを特徴とする請求
    項９記載の半導体記憶装置。
  11. 【請求項１１】第１のＮチャネル形ＭＯＳトランジスタ
    と第１のＰチャネル形ＭＯＳトランジスタとを含む第１
    のインバータと、 第２のＮチャネル形ＭＯＳトランジスタと第２のＰチャ
    ネル形ＭＯＳトランジスタとを含み、前記第１のインバ
    ータの出力端子に入力端子が接続され、前記第１のイン
    バータの入力端子に出力端子が接続された第２のインバ
    ータと、 前記第１のインバータの出力端子にドレインが接続さ
    れ、第１のビット線にソースが接続され、ワード線にゲ
    ートが接続された第３のＰチャネル形ＭＯＳトランジス
    タと、 前記第２のインバータの出力端子にドレインが接続さ
    れ、第２のビット線にソースが接続され、ワード線にゲ
    ートが接続された第４のＰチャネル形ＭＯＳトランジス
    タとを備え、 前記第１及び第２のＮチャネル形ＭＯＳトランジスタと
    前記第１、第２、第３及び第４のＰチャネル形ＭＯＳト
    ランジスタのそれぞれのソース・ドレインの配置方向が
    前記第１及び第２のＮチャネル形ＭＯＳトランジスタが
    形成されたＰウエル領域と前記第１、第２、第３及び第
    ４のＰチャネル形ＭＯＳトランジスタが形成されたＮウ
    エル領域との境界線と平行になるように設定されている
    ことを特徴とする半導体記憶装置。
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