JP2013214776A - 半導体装置 - Google Patents
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Abstract
【解決手段】マルチポートSRAMセルを構成する一対のCMOSインバータが形成されたPウエル領域およびNウエル領域に関し、Pウエル領域を、二つのPウエル領域PW1およびPW2に分割してNウエル領域NWの両側に、かつそれら間の境界線がビット線と平行となるように形成する。また、一対のアクセスゲートN3およびN5とN4およびN6とがそれぞれ分割された2つのPウエル領域に形成されることにより、ビット線長を短くし、配線容量を低減させる。
【選択図】 図2
Description
まず、実施の形態1にかかる半導体記憶装置について説明する。図1は、実施の形態1にかかる半導体記憶装置の等価回路を示す図である。図1において、Pチャネル形MOSトランジスタP1とNチャネル形MOSトランジスタN1(N1’)は、第1のCMOSインバータを構成し、また、Pチャネル形MOSトランジスタP2とNチャネル形MOSトランジスタN2(N2’)は、第2のCMOSトランジスタを構成しており、これらCMOSインバータ間において入出力端子が交差接続されている。
つぎに、実施の形態2にかかる半導体記憶装置について説明する。図7は、実施の形態2にかかる半導体記憶装置のメモリセルのレイアウト図であり、上記した図2に対応する。
つぎに、実施の形態3にかかる半導体記憶装置について説明する。実施の形態3は、2ポートSRAMセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図8は、実施の形態3にかかる半導体記憶装置の等価回路を示す図である。図8において、Pチャネル形MOSトランジスタP1とNチャネル形MOSトランジスタN1は、第1のCMOSインバータを構成し、Pチャネル形MOSトランジスタP2とNチャネル形MOSトランジスタN2は、第2のCMOSトランジスタを構成しており、これらCMOSインバータ間において入出力端子が交差接続されている。
つぎに、実施の形態4にかかる半導体記憶装置について説明する。実施の形態4は、3ポートSRAMセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図13は、実施の形態4にかかる半導体記憶装置の等価回路を示す図である。なお、図13において、第1のワード線WWLと、第1の正相ビット線WBL1と、第1の逆相ビット線WBL2と、Pチャネル形MOSトランジスタP1およびP2と、Nチャネル形MOSトランジスタN1〜N4とからなる構成は、図8に示したとおりであるので、ここではその説明を省略する。
つぎに、実施の形態5にかかる半導体記憶装置について説明する。実施の形態4は、差分読み出し型2ポートSRAMセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図18は、実施の形態5にかかる半導体記憶装置の等価回路を示す図である。
Claims (27)
- 第1のワード線と、第2のワード線と、第1の正相ビット線と、第1の逆相ビット線と、第2の正相ビット線と、第2の逆相ビット線と、
第1のNチャネル形MOSトランジスタおよび第1のPチャネル形MOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、
第2のNチャネル形MOSトランジスタおよび第2のPチャネル形MOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子を第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続し、当該CMOSインバータの出力端子を第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続した第2のCMOSインバータと、
ゲートを前記第1のワード線に接続し、ドレインを前記第1の正相ビット線に接続し、ソースを前記第1の記憶ノードに接続した第3のNチャネル形MOSトランジスタと、
ゲートを前記第1のワード線に接続し、ドレインを前記第1の逆相ビット線に接続し、ソースを前記第2の記憶ノードに接続した第4のNチャネル形MOSトランジスタと、
ゲートを前記第2のワード線に接続し、ドレインを前記第2の正相ビット線に接続し、ソースを前記第1の記憶ノードに接続した第5のNチャネル形MOSトランジスタと、
ゲートを前記第2のワード線に接続し、ドレインを前記第2の逆相ビット線に接続し、ソースを前記第2の記憶ノードに接続した第6のNチャネル形MOSトランジスタと、
を備え、
前記第1および第2のPチャネル形MOSトランジスタは、Nウエル領域に形成され、前記第1、第3および第5のNチャネル形MOSトランジスタは、第1のPウエル領域に形成され、前記第2、第4および第6のNチャネル形MOSトランジスタは、第2のPウエル領域に形成されたことを特徴とする半導体記憶装置。 - 前記第1および第2のPウエル領域は、前記Nウエル領域の両側に形成されたことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の正相ビット線、前記第1の逆相ビット線、前記第2の正相ビット線および前記第2の逆相ビット線のそれぞれの延伸方向と、前記第1および第2のPウエル領域と前記Nウエル領域との境界線は、平行であることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記第1および第2のPウエル領域と前記Nウエル領域との境界線は、前記第1および第2のワード線のそれぞれの延伸方向と直交することを特徴とする請求請1または2に記載の半導体記憶装置。
- 前記第1のPチャネル形MOSトランジスタと、前記第1、第3および第4のNチャネル形MOSトランジスタは、それぞれのゲート領域が前記第1のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第2のPチャネル形MOSトランジスタと、前記第2、第5および第6のNチャネル形MOSトランジスタは、それぞれのゲート領域が前記第2のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成されたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第3および第5のNチャネル形MOSトランジスタは、それぞれのソース拡散領域およびドレイン拡散領域が同一の直線上に位置し、かつ前記第1および第2の正相ビット線の延伸方向に対して平行に配置するように形成され、
前記第4および第6のNチャネル形MOSトランジスタは、それぞれのソース拡散領域およびドレイン拡散領域が同一の直線上に位置し、かつ前記第1および第2の逆相ビット線の延伸方向に対して平行に配置するように形成されたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第3および第5のNチャネル形MOSトランジスタのドレイン拡散領域は、共通の第1のn+拡散領域で形成され、
前記第4および第6のNチャネル形MOSトランジスタのドレイン拡散領域は、共通の第2のn+拡散領域で形成されたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のNチャネル形MOSトランジスタのドレイン拡散領域と、前記第3および第5のNチャネル形MOSトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第1の金属配線により接続され、
前記第2のNチャネル形MOSトランジスタのドレイン拡散領域と、前記第4および第6のNチャネル形MOSトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第2の金属配線により接続されたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1および第2の金属配線の延伸方向は、前記第1および第2のワード線の延伸方向に対して平行であることを特徴とする請求項8に記載の半導体記憶装置。
- 前記第1および第2の正相ビット線と、前記第1および第2の逆相ビット線と、電源ラインと、GNDラインのそれぞれの延伸方向は、前記第1および第2のワード線に対して垂直であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1、第3および第5のNチャネル形MOSトランジスタのドレイン拡散領域は、共通の第1のn+拡散領域で形成され、
前記第2、第4および第6のNチャネル形MOSトランジスタのドレイン拡散領域は、共通の第2のn+拡散領域で形成されたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のn+拡散領域と、前記第1のPチャネル形MOSトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第1の金属配線により接続され、
前記第2のn+拡散領域と、前記第2のPチャネル形MOSトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第2の金属配線により接続されたことを特徴とする請求項11に記載の半導体記憶装置。 - 第1のワード線と、第2のワード線と、第1の正相ビット線と、第1の逆相ビット線と、第2の正相ビット線と、
第1のNチャネル形MOSトランジスタおよび第1のPチャネル形MOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、
第2のNチャネル形MOSトランジスタおよび第2のPチャネル形MOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子を第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続し、当該CMOSインバータの出力端子を第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続した第2のCMOSインバータと、
ゲートを前記第1のワード線に接続し、ドレインを前記第1の正相ビット線に接続し、ソースを前記第1の記憶ノードに接続した第3のNチャネル形MOSトランジスタと、
ゲートを前記第1のワード線に接続し、ドレインを前記第1の逆相ビット線に接続し、ソースを前記第2の記憶ノードに接続した第4のNチャネル形MOSトランジスタと、
ゲートを前記第1の記憶ノードに接続した第5のNチャネル形MOSトランジスタと、
ゲートを前記第2のワード線に接続し、ドレインを前記第2の正相ビット線に接続し、ソースを前記第5のNチャネル形MOSトランジスタのドレインに接続した第6のNチャネル形MOSトランジスタと、
を備え、
前記第1および第2のPチャネル形MOSトランジスタは、Nウエル領域に形成され、前記第1および第3のNチャネル形MOSトランジスタは、第1のPウエル領域に形成され、前記第2、第4、第5および第6のNチャネル形MOSトランジスタは、第2のPウエル領域に形成されたことを特徴とする半導体記憶装置。 - 第3のワード線と、第2の逆相ビット線と、
ゲートを前記第2の記憶ノードに接続した第7のNチャネル形MOSトランジスタと、
ゲートを前記第3のワード線に接続し、ドレインを前記第2の逆相ビット線に接続し、ソースを前記第7のNチャネル形MOSトランジスタのドレインに接続した第8のNチャネル形MOSトランジスタと、
を備え、
前記第7および第8のNチャネル形MOSトランジスタは、前記第1のPウエル領域に形成されたことを特徴とする請求項13に記載の半導体記憶装置。 - 前記第2および第3のワード線を共通の一本のワード線としたことを特徴とする請求項14に記載の半導体記憶装置。
- 前記第1および第2のPウエル領域は、前記Nウエル領域の両側に形成されたことを特徴とする請求項13、14または15に記載の半導体記憶装置。
- 前記第1の正相ビット線、前記第1の逆相ビット線および前記第2の正相ビット線のそれぞれの延伸方向と、前記第1および第2のPウエル領域と前記Nウエル領域との境界線は、平行であることを特徴とする請求項13、14または15に記載の半導体記憶装置。
- 前記第1および第2のPウエル領域と前記Nウエル領域との境界線は、前記第1および第2のワード線のそれぞれの延伸方向と直交することを特徴とする請求請13、14または15に記載の半導体記憶装置。
- 前記第1のPチャネル形MOSトランジスタと、前記第1、第4および第6のNチャネル形MOSトランジスタは、それぞれのゲート領域が同一の直線上に位置し、かつ前記第1のワード線の延伸方向に対して平行に配置するように形成され、
前記第2のPチャネル形MOSトランジスタと、前記第2、第3および第5のNチャネル形MOSトランジスタは、それぞれのゲート領域が同一の直線上に位置し、かつ前記第2のワード線の延伸方向に対して平行に配置するように形成されたことを特徴とする請求項13、14または15に記載の半導体記憶装置。 - 前記第1および第3のNチャネル形MOSトランジスタは、前記第1のNチャネル形MOSトランジスタのドレイン拡散領域と前記第3のNチャネル形MOSトランジスタのソース拡散領域が同一の直線上に位置し、かつ前記第1の正相ビット線の延伸方向に対して平行に配置するように形成され、
前記第2および第4のNチャネル形MOSトランジスタは、前記第2のNチャネル形MOSトランジスタのドレイン拡散領域と前記第4のNチャネル形MOSトランジスタのソース拡散領域が同一の直線上に位置し、かつ前記第1の逆相ビット線の延伸方向に対して平行に配置するように形成され、
前記第5および第6のNチャネル形MOSトランジスタは、前記第5のNチャネル形MOSトランジスタのドレイン拡散領域と前記第6のNチャネル形MOSトランジスタのソース拡散領域が同一の直線上に位置し、かつ前記第2の正相ビット線の延伸方向に対して平行に配置するように形成されたことを特徴とする請求項13、14または15に記載の半導体記憶装置。 - 前記第1のNチャネル形MOSトランジスタのドレイン拡散領域と前記第3のNチャネル形MOSトランジスタのソース拡散領域は、共通の第1のn+拡散領域で形成され、
前記第2のNチャネル形MOSトランジスタのドレイン拡散領域と前記第4のNチャネル形MOSトランジスタのソース拡散領域は、共通の第2のn+拡散領域で形成され、
前記第5のNチャネル形MOSトランジスタのドレイン拡散領域と前記第6のNチャネル形MOSトランジスタのソース拡散領域は、共通の第3のn+拡散領域で形成されたことを特徴とする請求項13、14または15に記載の半導体記憶装置。 - 前記第2のPチャネル形MOSトランジスタと前記第2および第5のNチャネル形MOSトランジスタとは、それぞれのゲート領域を直線状の共通のポリシリコン配線により接続されたことを特徴とする請求項13、14または15に記載の半導体記憶装置。
- 前記第1および第2の正相ビット線と、前記第1の逆相ビット線と、電源ラインと、GNDラインのそれぞれの延伸方向は、前記第1および第2のワード線に対して垂直であることを特徴とする請求項13、14または15に記載の半導体記憶装置。
- 前記第1のPチャネル形MOSトランジスタと、前記第1、第4、第6および第7のNチャネル形MOSトランジスタは、それぞれのゲート領域が前記第1のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第2のPチャネル形MOSトランジスタと、前記第2、第3、第5および第8のNチャネル形MOSトランジスタは、それぞれのゲート領域が前記第2のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成されたことを特徴とする請求項14または15に記載の半導体記憶装置。 - 前記第1および第3のNチャネル形MOSトランジスタは、前記第1のNチャネル形MOSトランジスタのドレイン拡散領域と前記第3のNチャネル形MOSトランジスタのソース拡散領域が前記第1の正相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第2および第4のNチャネル形MOSトランジスタは、前記第2のNチャネル形MOSトランジスタのドレイン拡散領域と前記第4のNチャネル形MOSトランジスタのソース拡散領域が前記第1の逆相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第5および第6のNチャネル形MOSトランジスタは、前記第5のNチャネル形MOSトランジスタのドレイン拡散領域と前記第6のNチャネル形MOSトランジスタのソース拡散領域が前記第2の正相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第7および第8のNチャネル形MOSトランジスタは、前記第7のNチャネル形MOSトランジスタのドレイン拡散領域と前記第8のNチャネル形MOSトランジスタのソース拡散領域が前記第2の逆相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成されたことを特徴とする請求項14または15に記載の半導体記憶装置。 - 前記第1のNチャネル形MOSトランジスタのドレイン拡散領域と前記第3のNチャネル形MOSトランジスタのソース拡散領域は、共通の第1のn+拡散領域で形成され、
前記第2のNチャネル形MOSトランジスタのドレイン拡散領域と前記第4のNチャネル形MOSトランジスタのソース拡散領域は、共通の第2のn+拡散領域で形成され、
前記第5のNチャネル形MOSトランジスタのドレイン拡散領域と前記第6のNチャネル形MOSトランジスタのソース拡散領域は、共通の第3のn+拡散領域で形成され、
前記第7のNチャネル形MOSトランジスタのドレイン拡散領域と前記第8のNチャネル形MOSトランジスタのソース拡散領域は、共通の第4のn+拡散領域で形成されたことを特徴とする請求項14または15に記載の半導体記憶装置。 - 前記第2のPチャネル形MOSトランジスタと前記第2および第5のNチャネル形MOSトランジスタとは、それぞれのゲート領域を直線状の共通の第1のポリシリコン配線により接続され、
前記第1のPチャネル形MOSトランジスタと前記第1および第7のNチャネル形MOSトランジスタとは、それぞれのゲート領域を直線状の共通の第2のポリシリコン配線により接続されたことを特徴とする請求項14または15に記載の半導体記憶装置。
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