KR101099275B1 - 메모리 장치용 금속 구조 - Google Patents
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Abstract
기판; 상기 기판에 형성되는 SRAM(static random access memory) 유닛 셀; 상기 기판 위에 형성되며, 상기 SRAM 유닛 셀로의 로컬(local) 인터커넥션(interconnection)을 제공하는 제1금속 레이어; 상기 제1금속 레이어 위에 형성되는 제2금속 레이어; 및 상기 제2금속 레이어 위에 형성되는 제3금속 레이어를 포함하고, 상기 제2금속 레이어는, 각각 제1두께를 갖는 비트라인 및 상보적 비트라인; 및 상기 비트라인과 상기 상보적 비트라인 사이에 배치되는 Vcc 라인;을 포함하고, 상기 제3금속 레이어는 상기 제1두께보다 더 큰 제2두께를 갖는 워드라인;을 포함하는 반도체 장치가 제공된다.
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 금속 구조에 관한 것이다.
칩(chip)에 있는 소자의 물리적 치수는 "피처 크기(feature size)"로 칭해진다. 칩에 대한 피처 크기를 줄이게 되면, 더 많은 소자들이 각각의 칩에 제작될 수 있고 더 많은 부품이 각각의 실리콘 웨이퍼에 제작될 수 있게 됨으로써 단위 웨이퍼(per-wafer) 및 단위 칩(per-chip) 당 제조 비용을 줄이게 된다. 각각의 칩에 있는 소자의 수가 증가하게 되면 또한 칩 성능도 향상시킬 수 있는데, 이는 기능적 요구 사항을 만족시키는데 더 많은 소자들이 이용될 수 있기 때문이다.
제조 비용을 줄이기 위해 앞의 크기 변경을 할 수 있는 장치 중의 한가지 유형으로 SRAM 장치가 있다. SRAM은 전력이 공급되는 동안에는 메모리에 데이터 비트(data bit)를 간직하는 램(랜덤 액세스 메모리; ramdom access memory)이다. DRAM(다이나믹 랜덤 액세스 메모리; dynamic random access memory)와는 다르게, SRAM은 주기적으로 재충전(refresh)될 필요가 없다. SRAM은 또한 DRAM보다 더 빠르게 데이터로의 액세스(access)를 제공한다. 따라서 예컨대 컴퓨터의 캐시 메모리, 또는 비디오 카드 내의 램댁(RAMDAC; random access memory digital-to-analog converter)의 일부로서 SRAM이 자주 채용된다. 속도 향상을 위한 짧은 비트라인(bit line)과 리소그래피(lithography) 레이아웃(layout) 형상의 적합함 때문에, 분할 워드라인(split word line) SRAM 셀이 레이아웃을 위해 사용돼왔다. 그러나 장래 기술에서는 피처 크기가 계속해서 줄어들기 때문에, RC 딜레이(delay) 및 노이즈 커플링(noise coupling)과 관련하여 금속 도전체(metal conductor)에 대한 우려가 존재한다.
여기서 개시된 내용의 일반적인 형태 중의 하나는 반도체 장치에 관한 것으로, 이런 반도체 장치는, 기판; 상기 기판에 형성되는 SRAM(static random access memory) 유닛 셀; 상기 기판 위에 형성되며, 상기 SRAM 유닛 셀로의 로컬(local) 인터커넥션(interconnection)을 제공하는 제1금속 레이어; 상기 제1금속 레이어 위에 형성되는 제2금속 레이어; 및 상기 제2금속 레이어 위에 형성되는 제3금속 레이어를 포함하고, 상기 제2금속 레이어는, 각각 제1두께를 갖는 비트라인 및 상보적 비트라인; 및 상기 비트라인과 상기 상보적 비트라인 사이에 배치되는 Vcc 라인;을 포함하고, 상기 제3금속 레이어는 상기 제1두께보다 더 큰 제2두께를 갖는 워드라인;을 포함한다.
여기서 개시된 내용의 일반적인 형태 중의 다른 하나는 메모리 장치에 관한 것으로, 이런 메모리 장치는, 기판에 형성되는 메모리 유닛 셀; 상기 기판 위에 형성되며, 상기 메모리 유닛 셀로의 로컬(local) 인터커넥션(interconnection)을 제공하는 제1금속 레이어; 상기 제1금속 레이어 위에 형성되며, 제1비트라인, 제2비트라인, 및 상기 제1, 2비트라인 사이에 배치되는 전력공급라인을 포함하는 제2금속 레이어; 및 상기 제2금속 레이어 위에 형성되며, 워드라인을 포함하는 제3금속 레이어;를 포함한다. 상기 메모리 유닛 셀 안에서 상기 제1비트라인에 대한 상기 워드라인의 길이 비율은 약 2.0보다 더 크다. 상기 제1비트라인은 제1저항을 가지며, 상기 워드라인은 상기 제1저항보다 더 작은 제2저항을 갖는다.
여기서 개시된 내용의 일반적인 형태 중의 또 다른 하나는, 기판을 제공하는 단계; 상기 기판에 SRAM 유닛 셀을 형성하는 단계; 상기 기판 위에 상기 SRAM 유닛 셀로의 로컬 인터커넥션을 제공하는 제1금속 레이어를 형성하는 단계; 상기 제1금속 레이어 위에 비트라인, 상보적 비트라인, 및 상기 비트라인과 상기 상보적 비트라인 사이에 배치되는 Vcc 라인을 포함하는 제2금속 레이어를 형성하는 단계; 및 상기 제2금속 레이어 위에 워드라인을 포함하는 제3금속 레이어를 형성하는 단계;를 포함하는 방법에 관한 것이다. 여기서 상기 비트라인 빛 상기 상보적 비트라인은 제1두께를 갖고, 상기 워드라인은 상기 제1두께보다 더 작은 제2두께를 갖는다.
본 출원에서 개시된 내용은 첨부된 도면과 함께 후술되는 상세한 설명을 참조함으로써 더욱 명확하게 이해될 수 있을 것이다. 업계의 표준적인 관습에 따라, 다양한 소자들이 일정한 비율로 축소 또는 확대하여 도시된 것이 아님을 주의하기 바란다. 실제로는 설명의 명확성을 위하여 다양한 소자들의 치수는 임의로 확대되거나 축소될 수 있다. 또한 첨부된 도면은 오직 본 발명의 전형적인 실시 예들을 도시한 것이기 때문에 발명의 범위를 한정하는 것으로 간주하여서는 안 될 것이며, 본 발명은 다른 실시 예에도 동일하게 적용될 수 있을 것이다.
도 1은 개시된 내용의 한 양상에 따르는 SRAM 장치의 일 실시 예를 개략적으로 도시하고 있으며;
도 2는 제조 중간 단계에서 도 1의 SRAM 장치의 일 실시 예의 레이아웃을 도시하고 있으며;
도 3은 도 1의 SRAM 장치에서의 금속 라우팅 기법(metal routing scheme)의 일 실시 예를 개략적으로 도시하고 있으며;
도 4는 도 1의 SRAM 장치에서의 금속 라우팅 기법의 또 다른 실시 예를 개략적으로 도시하고 있으며;
도 5는 제조 중간 단계에서 금속 라우팅 기법의 일 실시 예의 레이아웃을 도시하고 있다.
도 1은 개시된 내용의 한 양상에 따르는 SRAM 장치의 일 실시 예를 개략적으로 도시하고 있으며;
도 2는 제조 중간 단계에서 도 1의 SRAM 장치의 일 실시 예의 레이아웃을 도시하고 있으며;
도 3은 도 1의 SRAM 장치에서의 금속 라우팅 기법(metal routing scheme)의 일 실시 예를 개략적으로 도시하고 있으며;
도 4는 도 1의 SRAM 장치에서의 금속 라우팅 기법의 또 다른 실시 예를 개략적으로 도시하고 있으며;
도 5는 제조 중간 단계에서 금속 라우팅 기법의 일 실시 예의 레이아웃을 도시하고 있다.
후술되는 내용은 다양한 실시 예들의 다른 특징을 실시하기 위하여 다양한 실시 예 또는 사례들을 제공한다는 것이 이해되어야만 할 것이다. 개시된 내용을 단순화시키기 위하여, 소자들과 그 배치관계의 특정 예가 이하에서 설명된다. 물론 이들은 단지 하나의 예시일 뿐이며 발명을 한정하는 의도로 이해되어서는 안 될 것이다. 또한, 다양한 실시 예에서 참조부호 및/또는 참조문자가 반복되어 사용된다. 이러한 반복은 단지 설명의 명확성 및 단순함을 위한 것으로, 설명될 다양한 실시 예들 및/또는 구조들 사이의 관계를 지시하는 것은 아니다. 더욱이, 후술되는 설명에서 제1소자가 제2소자 위에 형성된다는 의미는 제1, 2소자가 직접 접촉한 채로 형성되는 실시 예도 포함하고 또한 추가적인 소자가 제1, 2소자 사이에 끼어있도록 형성되어 제1, 2소자가 직접 접촉하지 않는 실시 예도 포함할 수 있다.
도 1을 참조하면, 메모리 셀(memory cell)의 일 실시 예의 회로도가 도시되어 있다. 도시된 회로는 SRAM 메모리 셀의 일 실시 예로서 참조부호 100으로 표시되었다. 메모리 셀(100)은, 플립프롭(flip-flop) 및 두 개의 패스 게이트(pass-gate) 트랜지스터 ― 패스(pass) 트랜지스터, 액세스(access) 트랜지스터, 액티브(active) 트랜지스터로 칭해지기도 함 ― 를 형성하는 두 개의 크로스 래치(cross-latch) CMOSFET 인버터를 갖는 회로를 포함한다. 이런 회로는 풀업(pull-up) 트랜지스터(PU-1, PU-2)(110, 115) 및 풀다운(pull-down) 트랜지스터(PD-1, PD-2)(120, 125), 그리고 패스 게이트 트랜지스터(PG-1, PG-2)(130, 135)를 포함한다. 본 설명에서 정의되는 풀업 트랜지스터는 Vcc 또는 Vss중 어느 하나를 향해 당겨(pull)지는 트랜지스터일 수 있다. 이 실시 예에서, 메모리 셀(100)은 Vcc로 당겨지는 풀업 트랜지스터에 의해 작동한다.
어떤 실시 예에서, 풀업 트랜지스터(PU-1, PU-2)(110, 115)는 PMOS 트랜지스터가 되고 풀다운 트랜지스터(PD-1, PD-2)(120, 125) 및 패스 게이트 트랜지스터(PG-1, PG-2)(130, 135)는 NMOS 트랜지스터가 된다. 그러나 이와 다른 NMOS 및 PMOS 트랜지스터의 구성도 본 발명의 범위 내에 있다. 또한, SRAM 메모리 셀(100)에 추가적인 NMOS 및/또는 PMOS 트랜지스터가 실시될 수도 있다. 예를 들면, 리드 포트(read port) 트랜지스터 또는 추가적인 패스 게이트 트랜지스터가 실시되어 리드/라이트(read/write) 기능 및 데이터 저장 기능을 제공할 수 있다.
풀업 트랜지스터(PU-1, PU-2)(110, 115)의 소스(source)는 Vdd(이하 Vcc로 칭함)(150)와 같은 전력원(power source)에 전기적으로 연결된다. 풀업 트랜지스터(PU-1)(110)의 드레인(drain)은 패스 게이트 트랜지스터(PG-1)(130)의 소스, 풀다운 트랜지스터(PD-1)(120)의 소스, 및 풀업 트랜지스터(PU-2)(115)의 게이트(gate)에 전기적으로 연결된다. 이와 유사하게 풀업 트랜지스터(PU-2)(115)의 드레인은 패스 게이트 트랜지스터(PG-2)(135)의 소스, 풀다운 트랜지스터(PD-2)(125)의 소스, 및 풀업 트랜지스터(PU-1)(110)의 게이트에 전기적으로 연결된다. 풀다운 트랜지스터(PD-1, PD-2)(120, 125)의 드레인은 그라운드(ground), 커몬(common) 또는 Vss(이하 Vss로 통칭함)(155)에 전기적으로 연결된다. 또한, 풀업 트랜지스터(PU-1)(110) 및 풀다운 트랜지스터(PD-1)(120)의 게이트와 풀업 트랜지스터(PU-2)(115) 및 풀다운 트랜지스터(PD-2)(125)의 게이트가 각각 전기적으로 연결된다.
패스 게이트 트랜지스터(PG-1, PG-2)(130, 135)의 드레인은 각각 리드 포트(read port) 비트라인(BL)(160)과 상보적(complementary) 리드 포트 비트라인(BLB; bit line bar)(165)에 전기적으로 연결된다. 패스 게이트 트랜지스터(PG-1, PG-2)(130, 135)의 게이트는 라이트 포트(write port) 워드라인(WL; word line)(170)에 전기적으로 연결된다. 리드 포트 비트라인(BL)(160)과 상보적 리드 포트 비트라인(BLB)(165)과 라이트 포트 워드라인(WL)(170)은 다른 SRAM 셀 및/또는 다른 소자로 연장할 수 있으며, 여기서 다른 소자란 로우 및 칼럼 래치(row and column latch), 디코더(decoder), 그리고 셀렉트 드라이버(select driver), 제어 및 논리 회로(control and logic circuitry), 센스 앰프(sense amp), 먹스(mux), 버퍼(buffer), 등등을 포함한다.
도 2를 참조하면, 도 1의 메모리 셀(100)의 레이아웃의 일 실시 예가 도시되어 있다. 풀업 트랜지스터(PU-1 및 PU-2)(110, 115), 풀다운 트랜지스터(PD-1 및 PD-2)(120, 125), 및 패스 게이트 트랜지스터(PG-1 및 PG-2)(130, 135)의 노드(node)는 게이트(G), 소스(S), 그리고 드레인(D)을 포함한다는 것이 주목되어야 할 것이다. 예를 들면, 풀업 트랜지스터(PU-1)(110)는 게이트 노드(110G), 소스 노드(110S), 및 드레인 노드(110D)를 포함한다. 메모리 셀(100)은, 메모리 셀(100)의 폭(200a)과 평행한 P웰(P well) 영역(202a, 202b) 사이에 위치하는 N웰(N well) 영역(202c)을 포함한다. 메모리 셀(100)은 P웰 영역(202a, 202b) 및 N웰 영역(202c)를 가로질러 연장하는 길이(200b)를 갖는다. 메모리 셀의 길이(200b) 방향과 비교하여 메모리 셀(100)의 폭(200a) 방향을 따라 소자들이 더 작은 피치(pitch)를 가진다. 콘택트(210; contact)는 풀업 트랜지스터(PU-1)(110)의 소스 노드(110S)를 전력원(Vcc)(150)으로 연결한다. 콘택트(212)는 풀업 트랜지스터(PU-1)(110)의 드레인 노드(110D)를 패스 게이트 트랜지스터(PG-1)(130)의 소스 노드(130S), 풀다운 트랜지스터(PD-1)(120)의 드레인 노드(120D), 및 풀업 트랜지스터(PU-2)(115)의 게이트 노드(115G)로 연결한다. 이와 유사하게, 콘택트(216)는 풀업 트랜지스터(PU-2)(115)의 소스 노드(115S)를 전력원(Vcc)(150)으로 연결한다. 콘택트(214)는 풀업 트랜지스터(PU-2)(115)의 드레인 노드(115D)를 패스 게이트 트랜지스터(PG-2)(135)의 소스 노드(135S), 풀다운 트랜지스터(PD-2)(125)의 드레인 노드(125D), 및 풀업 트랜지스터(PU-1)(110)의 게이트 노드(110G)로 연결한다. 콘택트(218 및 220)는 각각 풀다운 트랜지스터(PD-1, PD-2)(120, 125)의 소스 노드(120S, 125S)를 그라운드, 커몬 또는 Vss(155)로 연결한다.
도 2는 단지 하층에 있는(lower level) 금속 레이어(metal layer)(예컨대, M1)만을 도시한 것임에 유의해야 할 것이다. 비록 도 2에는 도시되지 않았지만, 비트라인(BL, BLB)(160, 165)이 셀(100)의 폭(200a)과 평행하게 진행하고 워드라인(WL)(170)은 셀의 폭과 수직하게 진행한다. 본 실시 예에서는, 금속 레이어 안에서 비트라인(BL, BLB)(160, 165)과 워드라인(WL)(170)이 진행하는 것은 이후의 도면에 나타나있다. 콘택트(222)는 패스 게이트 트랜지스터(PG-1)(130)의 드레인 노드(130D)를 비트라인(BL)(160)에 연결한다. 콘택트(224)는 패스 게이트 트랜지스터(PG-2)(135)의 드레인 노드(135D)를 상보적 비트라인(BLB)(165)에 연결한다. 콘택트(226)는 패스 게이트 트랜지스터(PG-1)(130)의 게이트 노드(130G)를 워드라인(WL)에 연결한다. 콘택트(228)는 패스 게이트 트랜지스터(PG-2)(135)의 게이트 노드(135G)를 워드라인(WL)에 연결한다. P웰(202a)은 트랜지스터(PD-2 및 PG-2)(125 및 135)를 지지하고, P웰(202b)은 트랜지스터(PD-1 및 PD-2)(120 및 130)를 지지한다. N웰 영역(202c)은 트랜지스터(PU-1 및 PU-2)(110 및 115)를 지지한다. 그러나 다양하게 변형된 다른 레이아웃이 가능하다는 것은 해당 분야에 속하는 자에게는 명백하다는 것이 이해되어야 할 것이다. 또한, 여기서 개시된 다양한 트랜지스터들은 현재 기술에서 알려진 바와 같이 CMOS 공정에 의해 제조될 수 있다는 것이 이해되어야 할 것이며, 따라서 트랜지스터를 형성하는 다양한 물질, 소자, 및 구조들은 여기서 상세히 설명하지 않겠다.
도 3을 참조하면, 도 1의 메모리 셀(100)에서 실시될 수 있는 금속 라우팅 기법(metal routing scheme)(300)의 개략도가 도시되어 있다. 금속 라우팅 기법(300)은 이전에 형성된 소자 및/또는 레이어 위로 형성되는 복수의 금속 레이어(예컨대, M1, M2, M3, 등등)를 포함한다. 금속 레이어는 알루미늄, 금, 구리, 은, 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 이들의 합금, 및/또는 다른 물질을 포함하는 일 이상의 레이어를 포함할 수 있다. 비록 본 설명의 범위 내로 한정되지는 않지만, 이런 금속 레이어는 임프린트(imprint) 리소그래피, 이머젼 포토리소그래피(immersion photolithography), 마스크리스(maskless) 포토리소그래피, CVD, PECVD, PVD, ALD, 및/또는 다른 공정에 의해 형성될 수 있다. 또한 이런 금속 레이어는 패터닝 공정이 뒤따르는 선택적 증착(selective deposition) 또는 블랭킷 증착(blanket deposition)에 의해 형성될 수도 있다. 아래에서 설명되듯이 장치의 성능을 향상시키기 위해 각각의 금속 레이어의 두께는 서로 변화될 수 있다는 점이 주목되어야 할 것이다.
제1금속 레이어(M1)는 도 1, 2에서 전술한 바와 같은 메모리 셀(100)의 다양한 트랜지스터의 인터커넥션(interconnection)을 포함한다. 추가적으로, 제1금속 레이어(M1)는 Vcc, Vss, 워드라인(WL), 및 비트라인(BL, BLB)의 랜딩 패드(landing pad)를 제공한다. 제1금속 레이어(M1)의 다양한 구성요소들과 그 밑에 있는 소자들 사이에는 다양한 콘택트가 연장할 수 있다. 이런 콘택트는 금속 레이어를 형성하는데 사용되었던 공정과 유사한 공정에 의해 형성될 수 있으며, 금속 레이어의 형성 이전에 이런 콘택트가 형성될 수 있다. 예를 들면, 금속 레이어를 형성하는데 사용되는 공정의 일부분으로서 다마신(damascene) 또는 이중 다마신(dual-damascene) 공정에 의해 콘택트가 형성될 수 있다. 물론 일 이상의 콘택트에 부가되거나 일 이상의 콘택트 대신에, 인터커넥션을 위하여 다른 소자 또는 구성요소가 제1금속 레이어와 그 밑에 있는 소자 사이에 위치할 수도 있다. 또한, 다른 인터커넥션 기법(interconnection scheme)이 실시될 수도 있으며 이는 본 개시내용의 범위 내에 있다는 것이 이해되어야만 할 것이다.
제2금속 레이어(M2)는 제1금속 레이어(M1) 위에 형성된다. 제2금속 레이어(M2)는 비트라인(BL) 도전체(320) ― 도 1의 비트라인(160)을 위한 ― 및 상보적 비트라인(BLB) 도전체(322) ― 도 1의 상보적 비트라인(165)을 위한 ― 를 포함한다. 비트라인과 상보적 비트라인(BL, BLB) 도전체(320, 322)는 메모리 셀(100)의 폭(200a)과 평행하게 진행한다. 제2금속 레이어(M2)는 메모리 셀(100)의 폭(200a)과 평행하게 진행하고 비트라인 및 상보적 비트라인(BL, BLB) 도전체(320, 322) 사이에 배치되는 Vcc 도전체(324) ― 도 1의 Vcc(150)를 위한 ― 를 더 포함한다. 제1, 2금속 레이어의 다양한 구성요소 사이에는 다양한 콘택트들이 연장할 수 있다. 이런 콘택트들은(그리고 여기서 설명된 많은 다른 콘택트들) 랜딩 패드가 되거나 이런 랜딩 패드를 포함할 수 있어서 이후에 형성되는 콘택트 또는 비아(via)를 수용할 수 있다. 물론 일 이상의 콘택트에 부가되거나 일 이상의 콘택트 대신에, 인터커넥션을 위하여 다른 소자 또는 구성요소가 제1, 2금속기판 사이에 위치할 수도 있다.
제3금속 레이어(M3)는 제2금속 레이어(M2) 위에 형성된다. 제3금속 레이어(M3)는 메모리 셀(100)의 길이(200b)와 평행하게 진행하는 워드라인(WL) 도전체(330) ― 도 1의 워드라인(170)을 위한 ― 를 포함한다. 제3금속 레이어(M3)는 메모리 셀(100)의 길이(200b)와 평행하게 진행하고 메모리 셀(100)의 맞은편 경계에 배치되는 Vss 도전체(332, 334)를 더 포함한다. Vss 도전체(332, 334)는 메모리 셀(100) 내의 연속적인 Vss 라인이다. 워드라인(WL) 도전체(330)는 Vss 도전체(332, 334) 사이에 배치된다. Vss 도전체(332, 334) 각각은 워드라인(WL) 도전체(330) 및 인접한 메모리 셀(미 도시)의 다른 워드라인 도전체 사이에 배치된다는 것이 이해되어야 할 것이다. 높은 비트라인 속도, 짧은 비트라인, 그리고 낮은 비트라인 커플링 커패시턴스(coupling capacitance)를 위해 메모리 셀(100) 안에서 워드라인(WL) 도전체(330)는 비트라인과 상보적 비트라인(BL 및 BLB) 도전체(320, 322)보다 더 큰 길이(예컨대, 2배 또는 그 이상)를 갖는다는 것이 주목되어야 할 것이다. 제2, 3금속 레이어의 다양한 구성요소 사이에는 다양한 콘택트가 연장할 수 있다. 이런 콘택트들은(그리고 여기서 설명된 많은 다른 콘택트들) 랜딩 패드가 되거나 이런 랜딩 패드를 포함할 수 있어서 이후에 형성되는 콘택트 또는 비아를 수용할 수 있다. 물론 일 이상의 콘택트에 부가되거나 일 이상의 콘택트 대신에, 인터커넥션을 위하여 다른 소자 또는 구성요소가 제2, 3금속 레이어 사이에 위치할 수도 있다.
도 4를 참조하면, 도 1의 메모리 셀(100)에서 실시될 수 있는 또 다른 금속 라우팅 기법(400)의 개략도가 도시되어 있다. 금속 라이팅 기법(400)은 이전에 형성된 소자 및/또는 레이어 위로 형성되는 복수의 금속 레이어(예컨대, M1, M2, M3, M4, 등등)를 포함한다. 이런 금속 라우팅 기법(400)은 아래에서 설명된 차이점을 제외하고는 도 3의 금속 라우팅 기법(300)과 유사하다. 따라서, 설명의 간결성과 명확성을 위하여 도 3 및 4에 있는 유사한 소자들에는 동일한 참조부호가 부여되었다. 금속 라우팅 기법(400)은 제3금속 레이어(M3) 위에 형성되는 제4금속 레이어(M4)를 포함한다. 제4금속 레이어(M4)는 메모리 셀(100)의 폭(200a)과 평행하게 진행하고 수평(horizontal) Vss 도전체(Vss H-도전체)(412, 414)에 수직하게 진행하는 수직(vertical) Vss 도전체(Vss V-도전체)(402, 404)를 포함한다. 수직 Vss 도전체(Vss V-도전체)(402, 404)는 메모리 셀(100)의 맞은편 경계에 배치된다. 수직 Vss 도전체(402, 404)는 콘택트에 의해 제3금속 레이어(M3)에 있는 수평 Vss 도전체(Vss H-도전체)(412, 414)에 전기적으로 연결된다. 물론 일 이상의 콘택트에 부가되거나 일 이상의 콘택트 대신에, 인터커넥션을 위하여 다른 소자 또는 구성요소가 제3, 4금속 레이어 사이에 위치할 수도 있다. 아래에서 설명되듯이 장치의 성능을 향상시키기 위해 각각의 금속 레이어의 두께는 서로 변화될 수 있다는 점이 주목되어야 할 것이다.
도 5를 참조하면, 3개의 금속 레이어(M1, M2, 및 M3)와 함께 제조 중간 단계에서의 도 3의 금속 라우팅 기법(300)의 레이아웃(500)의 일 실시 예가 도시되어 있다. 설명의 단순함과 명확성을 위해 도 3 및 5에서는 유사한 구성요소에 동일한 참조부호가 부여되었다. 이런 레이아웃(500)은 도 4의 금속 라우팅 기법(400)에서도 유사한 방법으로 실시될 수 있음이 이해되어야 할 것이다. 제1금속 레이어(M1)는 메모리 셀(100)에 있는 다양한 트랜지스터의 인터커넥션을 위한 도전성 레이어(conductive layer)로서의 역할을 수행한다. 제1금속 레이어(M1)는 또한 Vcc, Vss, 워드라인(WL), 비트라인(BL, BLB)의 랜딩 패드를 제공한다. 제2금속 레이어(M2)는 Vcc 도전체(324), 비트라인(BL) 도전체(320), 및 상보적 비트라인(BLB) 도전체(322)를 위한 도전성 레이어로서의 역할을 수행한다. 제3금속 레이어(M3)는 Vss 도전체(332, 334) 및 워드라인(WL) 도전체(330)를 위한 도전성 레이어로서의 역할을 수행한다. 이런 실시 예에서, 워드라인(WL) 도전체(330)는 제1Vss 도전체(332)와 제2Vss 도전체(334) 사이에 위치한다.
제3금속 레이어(M3)는 패쓰(path)에 의해 도 1의 풀다운 트랜지스터(PU-1, PU-2)(120, 125)의 소스 노드(120S, 125S) 또는 도 1의 패스 게이트 트랜지스터(PG-1, PG-2)(130, 135)의 게이트 노드(130G, 135G)에 전기적으로 연결된다. 예를 들면, 이런 패쓰는 제2, 3금속 레이어 사이의 콘택트(via23), 제2금속 레이어 랜딩 패드, 제1, 2금속 레이어 사이의 콘택트(via12), 제1금속 레이어 랜딩 패드, 및 콘택트 레이어(via1)를 포함한다. 제1, 2, 3금속 레이어(M1, M2, M3)는 가장 밑에 있는 금속 레이어에서부터 가장 위에 있는 금속 레이어까지 순서대로 위치한다.
도 3 및 4의 금속 라우팅 기법(300 및 400)의 레이아웃을 갖는 SRAM 장치의 성능은 소자(또는 피처 크기)가 계속 줄어듦에 따라 부정적인 영향을 받을 수 있다는 것이 관측되고 있다. 예를 들면, 더 큰 메모리 어레이(memory array)를 위해서는 더 많은 로우(row) ― 예컨대, 비트라인(BL, BLB) 당 더 많은 비트 ― 및 더 많은 칼럼(columnn) ― 예컨대, 워드라인(WL) 당 더 많은 비트 ― 이 있어야 한다. 로우의 증가는 더 높은 비트라인 커플링 커패시턴스(bit line coupling capacitance)를 야기할 수 있으며, 그에 따라 BL/BLB 차등 속도(differential speed)를 떨어뜨릴 수 있다. 칼럼의 증가는 더 긴 워드라인을 야기할 수 있으며, 그에 따라 전체적인 금속 저항이 안 좋아질 수 있다. 이와 같이 높은 속도를 요구하는 장치에서의 RC 딜레이(delay) 및 노이즈 커플링(noise coupling)과 관련하여 금속 도전체에 대한 우려가 존재한다.
따라서, 낮은 비트라인 커플링/로딩(coupling/loading) 효과와 낮은 워드라인 저항을 모두 갖는 금속 구조가 여기서 개시된 다양한 실시 예를 통해 달성되는데, 이는 임베디드(embedded) 메모리 장치, 시스템-온-칩(SoC; system-on-chip) 장치, 및 다른 적절한 장치에서 이용될 수 있을 것이다. 제3금속 레이어(M3)의 워드라인(WL) 도전체는 제2금속 레이어(M2)의 비트라인 및 상보적 비트라인(BL, BLB) 도전체보다 더 큰 두께를 갖는다. 어떤 실시 예에서는, 비트라인(BL) 도전체에 대한 워드라인(WL) 도전체의 금속 두께 비율(WL의 두께: BL의 두께)은 1.05이거나 이보다 더 클 수 있다. 다른 실시 예에서는, 비트라인(BL) 도전체에 대한 워드라인(WL) 도전체의 금속 두께 비율(WL의 두께: BL의 두께)은 1.15이거나 이보다 더 클 수 있다. 따라서, 워드라인(WL) 도전체의 저항은 비트라인 및 상보적 비트라인(BL, BLB) 도전체의 저항보다 작다. 또한, 제4금속 레이어(M4)의 금속 도전체도 역시 제3금속 레이어(M3)의 금속 도전체보다 더 큰 두께를 갖는다. 어떤 실시 예에서는, 제3금속 레이어에 대한 제4금속 레이어의 두께 비율은 1.1이거나 이보다 더 클 수 있다. 추가적으로, 제2금속 레이어(M2)의 금속 도전체는 제1금속 레이어(M1)의 금속 도전체보다 더 큰 두께를 가질 수 있다.
앞서 설명된 소자들이 형성된 이후에, SRAM 장치는 통상적인 공정 및/또는 장래에 개발될 공정에 의해 완성될 수 있다. 예를 들면, SRAM 장치가 설치되는 칩 및/또는 웨이퍼에 있는 다른 장치 또는 부품(다른 SRAM 장치도 포함)과의 인터커넥션을 위하여, 도 3의 제3금속 레이어나 도 4의 제4금속 레이어 위에 추가적인 금속 레이어가 형성될 수 있다. 어떤 실시 예에서는, 메모리 셀(100)의 다중 인스턴스(multiple instance)가 실질적으로 반복되어 SRAM 어레이를 형성할 수 있다.
요약하자면, 여기서 개시된 내용의 한 관점은 비트라인의 커플링/로딩 효과를 낮추고 워드라인의 저항을 낮추기 위하여 금속 두께가 변화하는 금속 구조에 관한 다양한 실시 예를 제공한다는 것이다. 더욱 상세하게는, SRAM 셀에서 워드라인(WL)의 금속 두께는 비트라인(BL, BLB)의 금속 두께보다 더 크다. 따라서, 메모리 셀에서 워드라인은 비트라인보다 더 작은 저항을 갖게 된다. 여기서 개시된 실시 예들은 피처 크기가 계속 줄어들더라도 높은 속도가 요구되는 장치에 잘 적용될 수 있다. 따라서, 여기서 개시된 SRAM 셀 구조는 임베디드 메모리 장치 및 SoC 장치와 같은 다양한 분야에서 매우 중요한 인자가 되는 낮은 RC 로딩 효과를 갖는다. 여기서 개시된 다른 실시 예들은 몇 가지 다른 효과를 제공하며 모든 실시 예를 위하여 특정한 효과가 반드시 요구되는 것이 아님이 이해되어야 할 것이다.
앞에서는 몇 가지 실시 예들의 특징이 기술되었기 때문에 해당 분야에 통상적인 지식을 가진 자라면 뒤따르는 상세한 설명을 더욱 잘 이해할 수 있을 것이다. 여기서 도입된 실시 예와 동일한 효과의 달성 및/또는 동일한 목적의 실시를 위해서 해당 분야에 통상적인 지식을 가진 자는 여기서 개시된 내용을 다른 공정 및 다른 구조의 설계 또는 변형의 기초로서 이용할 수 있을 것이다. 또한 해당 분야에서 통상적인 지식을 가진 자는 이와 같은 균등한 구조가 여기서 개시된 내용의 범위를 벗어나지 않으며, 다양한 변경, 치환, 및 개조가 여기서 개시된 내용의 범위를 벗어나지 않은 한도 내에서 이루어질 수 있음을 이해해야만 할 것이다. 예를 들면, 비트라인 도전체와 워드라인 도전체에 대하여 다른 두께를 실시함으로써, 도전체에 대하여 다른 저항이 얻어질 수 있다. 그리고 금속 도전체의 저항을 변경시키는 다른 기술 역시도 이용될 수 있다.
Claims (12)
- 기판;
상기 기판에 형성되는 SRAM(static random access memory) 유닛 셀;
상기 기판 위에 형성되며, 상기 SRAM 유닛 셀로의 로컬(local) 인터커넥션(interconnection)을 제공하는 제1 금속 레이어;
상기 제1 금속 레이어 위에 형성되는 제2 금속 레이어;
상기 제2 금속 레이어 위에 형성되는 제3 금속 레이어; 및
상기 제3 금속 레이어 위에 형성되는 제4 금속 레이어를 포함하고,
상기 제2 금속 레이어는,
각각 제1 두께를 갖는 비트라인 및 상보적(complementary) 비트라인; 및
상기 비트라인과 상기 상보적 비트라인 사이에 배치되는 제1 전력 공급 라인을 포함하고,
상기 제3 금속 레이어는 상기 제1 두께보다 더 큰 제2 두께를 갖는 워드라인 및 상기 워드라인과 평행하게 진행하는 제2 전력 공급 라인을 포함하고, 상기 제2 전력 공급 라인은 상기 워드라인 및 인접한 SRAM 유닛 셀의 다른 워드라인 사이에 배치되며,
상기 제4금속 레이어는 상기 제2 전력 공급 라인에 전기적으로 연결되는 제3 전력 공급 라인을 포함하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 두께에 대한 상기 제2 두께의 비율은 1.05보다 더 큰 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 두께에 대한 상기 제2 두께의 비율은 1.15보다 더 큰 것을 특징으로 하는 반도체 장치. - 삭제
- 삭제
- 제1항에 있어서,
상기 제2 전력 공급 라인은 상기 제3 전력 공급 라인에 수직하게 진행하고,
상기 제4 금속 레이어는 상기 제3 금속 레이어보다 더 큰 두께를 갖고,
상기 제3 금속 레이어에 대한 상기 제4 금속 레이어의 두께 비율은 1.1보다 더 큰 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제2 금속 레이어는 상기 제1 금속 레이어보다 더 큰 두께를 갖는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서, 상기 SRAM 유닛 셀은,
제1 데이터 저장 노드 및 제2 데이터 저장 노드를 갖는 두 개의 교차결합(cross-coupled) 인버터로서, 각각의 인버터는 풀다운(pull-down) 트랜지스터 및 풀업(pull-up) 트랜지스터를 포함하는 인버터; 및
데이터 리드(read) 또는 데이터 라이트(write) 기능을 제어하는 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하는 6T 유닛 셀인 것을 특징으로 하는 반도체 장치. - 기판에 형성되는 메모리 유닛 셀;
상기 기판 위에 형성되며, 상기 메모리 유닛 셀로의 로컬(local) 인터커넥션(interconnection)을 제공하는 제1 금속 레이어;
상기 제1 금속 레이어 위에 형성되며, 제1 비트라인, 제2 비트라인, 및 상기 제1 및 제2 비트라인 사이에 배치되는 제1 전력 공급 라인을 포함하는 제2 금속 레이어; 및
상기 제2 금속 레이어 위에 형성되며, 워드라인을 포함하는 제3 금속 레이어를 포함하고,
상기 메모리 유닛 셀 안에서 상기 제1 비트라인에 대한 상기 워드라인의 길이 비율은 2.0보다 더 크고,
상기 제1 비트라인은 제1 저항을 가지며, 상기 워드라인은 상기 제1 저항보다 더 작은 제2 저항을 가지며,
상기 제3 금속 레이어는 상기 워드라인과 평행한 제2 전력 공급 라인을 더 포함하고, 상기 제2 전력 공급 라인은 상기 워드라인 및 인접한 메모리 셀 유닛의 다른 워드라인 사이에 배치되고,
상기 메모리 장치는 상기 제3 금속 레이어 위에 형성되는 제4 금속 레이어를 더 포함하고, 상기 제4금속 레이어는 상기 제2 전력 공급 라인에 전기적으로 연결되며 상기 제2 전력 공급 라인에 수직한 제3 전력 공급 라인을 포함하는 것을 특징으로 하는 메모리 장치. - 제9항에 있어서,
상기 제1 비트라인은 제1두께를 가지고,
상기 워드라인은 상기 제1 두께보다 더 큰 제2 두께를 가지고,
상기 제1 두께에 대한 상기 제2 두께의 두께 비율은 1.05보다 더 큰 것을 특징으로 하는 메모리 장치. - 제9항에 있어서,
상기 메모리 유닛 셀은 SRAM 메모리 유닛 셀을 포함하는 것을 특징으로 하는 메모리 장치. - 삭제
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