JPH10125896A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JPH10125896A JPH10125896A JP8272782A JP27278296A JPH10125896A JP H10125896 A JPH10125896 A JP H10125896A JP 8272782 A JP8272782 A JP 8272782A JP 27278296 A JP27278296 A JP 27278296A JP H10125896 A JPH10125896 A JP H10125896A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】
【課題】エミッタスイッチドサイリスタ(EST)の破
壊耐量を向上させ、またオン電圧と耐圧とのトレードオ
フ特性を改良する。 【解決手段】第二pベース領域6およびnエミッタ領域
8に突起部を設け、第一pベース領域4との間に挟まれ
たnベース層3の幅を部分的に狭くすることにより、反
転層および蓄積層のチャネルの抵抗を低下させ、接合型
FET効果を抑制してオン電圧を低減する。第二pベー
ス領域6およびnベース層3上のゲート絶縁膜9の厚さ
を、第一pベース領域4上のゲート絶縁膜9のそれより
薄くして、反転チャネルの抵抗を低下させることもでき
る。また、第二pベース領域6のチャネル長が、第一p
ベース領域4のチャネル長より短くなるようにしてもよ
い。
壊耐量を向上させ、またオン電圧と耐圧とのトレードオ
フ特性を改良する。 【解決手段】第二pベース領域6およびnエミッタ領域
8に突起部を設け、第一pベース領域4との間に挟まれ
たnベース層3の幅を部分的に狭くすることにより、反
転層および蓄積層のチャネルの抵抗を低下させ、接合型
FET効果を抑制してオン電圧を低減する。第二pベー
ス領域6およびnベース層3上のゲート絶縁膜9の厚さ
を、第一pベース領域4上のゲート絶縁膜9のそれより
薄くして、反転チャネルの抵抗を低下させることもでき
る。また、第二pベース領域6のチャネル長が、第一p
ベース領域4のチャネル長より短くなるようにしてもよ
い。
Description
【0001】
【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
【0002】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ(GTO)サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら,GTOサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、GTOサイリスタはその電流・電圧特性において,
電流飽和特性を示さないことから,負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず,シス
テムの小型化・コストの削減の大きな障害となってい
る。V.A.K.Temple 氏がIEEE IEDM Tech.
Dig.1984.p282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはMCTが電圧駆動型であるため、GTOサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしMCTは、GT
Oサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ(GTO)サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら,GTOサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、GTOサイリスタはその電流・電圧特性において,
電流飽和特性を示さないことから,負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず,シス
テムの小型化・コストの削減の大きな障害となってい
る。V.A.K.Temple 氏がIEEE IEDM Tech.
Dig.1984.p282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはMCTが電圧駆動型であるため、GTOサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしMCTは、GT
Oサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。
【0003】Pattanayak博士らはEmitter Switched Thy
ristor(以下ESTと記す)が電流飽和特性を示すこと
を明らかにした。[US.Patent No.4,847,671(JuI.11,19
89)]また、M.S.Shekar氏等は、IEEE Electron
Device Lett. vol.12 (1991) p387 にDual Channel型
Emitter Switched Thyristor (EST)が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に,発明者らは、Proc. IEEE ISPSD ’93,
p71 とProc. IEEE ISPSD ’94,p195 に、
このESTのFBSOA(順バイアス安全動作領域)、
RBSOA(逆バイアス安全動作領域)の解析結果を発
表し、電圧駆動型サイリスタにおいて,初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図2
5に、ESTの素子構造を示す。
ristor(以下ESTと記す)が電流飽和特性を示すこと
を明らかにした。[US.Patent No.4,847,671(JuI.11,19
89)]また、M.S.Shekar氏等は、IEEE Electron
Device Lett. vol.12 (1991) p387 にDual Channel型
Emitter Switched Thyristor (EST)が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に,発明者らは、Proc. IEEE ISPSD ’93,
p71 とProc. IEEE ISPSD ’94,p195 に、
このESTのFBSOA(順バイアス安全動作領域)、
RBSOA(逆バイアス安全動作領域)の解析結果を発
表し、電圧駆動型サイリスタにおいて,初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図2
5に、ESTの素子構造を示す。
【0004】この図に見られるように、この素子は、p
エミッタ層1の上にnバッファ層2を介して設けられた
nベース層3の表面層に、第一pベース領域4およびそ
の一部を占め拡散深さの深いp+ ウェル領域5ならびに
第二pベース領域6が形成され、第一pベース領域4の
表面層にnソース領域7、第二pベース領域6の表面層
にnエミッタ領域8がそれぞれ形成されている。第一p
ベース領域4のnソース領域7とnベース層3の露出部
とに挟まれた部分から、第二pベース領域6のnエミッ
タ領域8とnベース層3の露出部とに挟まれた部分にわ
たってゲート酸化膜9を介してゲート電極層10が設け
られている。しかし、いずれもZ方向の長さが有限で、
その外側で第一pベース領域4と第二pベース領域6は
連結され、さらにその外側にL字型にp+ ウェル領域5
が形成されている。そしてnソース領域7の表面に接触
するカソード電極11は、p+ ウェル領域5の表面にも
共通に接触している。一方、pエミッタ層1の裏面には
全面にアノード電極12が設けられている。
エミッタ層1の上にnバッファ層2を介して設けられた
nベース層3の表面層に、第一pベース領域4およびそ
の一部を占め拡散深さの深いp+ ウェル領域5ならびに
第二pベース領域6が形成され、第一pベース領域4の
表面層にnソース領域7、第二pベース領域6の表面層
にnエミッタ領域8がそれぞれ形成されている。第一p
ベース領域4のnソース領域7とnベース層3の露出部
とに挟まれた部分から、第二pベース領域6のnエミッ
タ領域8とnベース層3の露出部とに挟まれた部分にわ
たってゲート酸化膜9を介してゲート電極層10が設け
られている。しかし、いずれもZ方向の長さが有限で、
その外側で第一pベース領域4と第二pベース領域6は
連結され、さらにその外側にL字型にp+ ウェル領域5
が形成されている。そしてnソース領域7の表面に接触
するカソード電極11は、p+ ウェル領域5の表面にも
共通に接触している。一方、pエミッタ層1の裏面には
全面にアノード電極12が設けられている。
【0005】この素子のカソード電極11を接地し,ア
ノード電極12に正の電圧を印加した状態でゲート電極
層10に正の電圧を加えると,ゲート酸化膜9の下に反
転層(一部蓄積層)が形成され、nソース領域7、pベ
ース領域4およびnベース層3からなる横型MOSFE
Tがオンする。これにより,まず電子がカソード電極1
1からnソース領域7を経て第一pベース領域4の表面
層の反転層(チャネル)を通り、nベース層3に供給さ
れる。この電子は、pエミッタ層1、nバッファ層2お
よびnベース層3、第一、第二pベース領域4、6およ
びp+ ウェル領域5よりなるpnpトランジスタのベー
ス電流として働き,それによってこのpnpトランジス
タが動作する。すると正孔が、pエミッタ層1から注入
され,nバッファ層2、nベース層3を通って第一pベ
ース領域4へ流れる。正孔の一部は第二pベース領域6
へと流れ、nエミッタ領域8の下をZ方向に流れてカソ
ード電極11へと抜けていく。(この動作をIGBTモ
ードと呼ぶ。)電流がさらに増加すると、nエミッタ領
域8と第二pベース領域6間のpn接合が順バイアスさ
れ、pエミッタ層1、nバッファ層2およびnベース層
3、第二pベース領域6およびnエミッタ領域8からな
るサイリスタ部がラッチアップの状態になる。(この動
作をサイリスタモードと呼ぶ。)このESTをオフする
には,ゲート電極層10の電位を横型MOSFETのし
きい値以下に下げ,このMOSFETをオフする。そう
することにより、nエミッタ8はカソード電極11から
電位的に切離され、サイリスタ動作が止まる。
ノード電極12に正の電圧を印加した状態でゲート電極
層10に正の電圧を加えると,ゲート酸化膜9の下に反
転層(一部蓄積層)が形成され、nソース領域7、pベ
ース領域4およびnベース層3からなる横型MOSFE
Tがオンする。これにより,まず電子がカソード電極1
1からnソース領域7を経て第一pベース領域4の表面
層の反転層(チャネル)を通り、nベース層3に供給さ
れる。この電子は、pエミッタ層1、nバッファ層2お
よびnベース層3、第一、第二pベース領域4、6およ
びp+ ウェル領域5よりなるpnpトランジスタのベー
ス電流として働き,それによってこのpnpトランジス
タが動作する。すると正孔が、pエミッタ層1から注入
され,nバッファ層2、nベース層3を通って第一pベ
ース領域4へ流れる。正孔の一部は第二pベース領域6
へと流れ、nエミッタ領域8の下をZ方向に流れてカソ
ード電極11へと抜けていく。(この動作をIGBTモ
ードと呼ぶ。)電流がさらに増加すると、nエミッタ領
域8と第二pベース領域6間のpn接合が順バイアスさ
れ、pエミッタ層1、nバッファ層2およびnベース層
3、第二pベース領域6およびnエミッタ領域8からな
るサイリスタ部がラッチアップの状態になる。(この動
作をサイリスタモードと呼ぶ。)このESTをオフする
には,ゲート電極層10の電位を横型MOSFETのし
きい値以下に下げ,このMOSFETをオフする。そう
することにより、nエミッタ8はカソード電極11から
電位的に切離され、サイリスタ動作が止まる。
【0006】図26、27は、M.S.Shekar氏らの発
明にかかるUS.Patent No.5,317,171(May 31,1994)お
よびUS.Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ESTの断面図である。特に図27の改良型
ESTは、図25に示したESTと異なり、より低オン
電圧化を目指したものである。図28はL.Leipold 氏
らの発明にかかるUS.Patent No.4,502,070(Feb.26,1
985)に記載されたFET制御サイリスタの断面図であ
り、第二pベース領域6の上に電極が接触していないこ
とが特徴である。
明にかかるUS.Patent No.5,317,171(May 31,1994)お
よびUS.Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ESTの断面図である。特に図27の改良型
ESTは、図25に示したESTと異なり、より低オン
電圧化を目指したものである。図28はL.Leipold 氏
らの発明にかかるUS.Patent No.4,502,070(Feb.26,1
985)に記載されたFET制御サイリスタの断面図であ
り、第二pベース領域6の上に電極が接触していないこ
とが特徴である。
【0007】
【発明が解決しようとする課題】上記の説明からわかる
ように、図17に示したESTは第二pベース領域6を
Z方向に流れる正孔を利用して、第二pベース領域6と
nエミッタ領域8との間のpn接合を順バイアスしてい
るため、カソード電極11と第二pベース領域6との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のpn接合において、nエミッタ領
域8からの電子の注入量がZ方向に沿って均一でないと
いうことである。このようなオン状態から、このEST
をオフすると、当然順バイアスの浅いカソード電極11
との接触部近くの接合から回復してゆき、カソード電極
11との接触部から遠い部分が、なかなか回復しない。
このため、オフ時における電流集中を招き易く、ターン
オフ時の破壊耐量が小さくなってしまう。
ように、図17に示したESTは第二pベース領域6を
Z方向に流れる正孔を利用して、第二pベース領域6と
nエミッタ領域8との間のpn接合を順バイアスしてい
るため、カソード電極11と第二pベース領域6との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のpn接合において、nエミッタ領
域8からの電子の注入量がZ方向に沿って均一でないと
いうことである。このようなオン状態から、このEST
をオフすると、当然順バイアスの浅いカソード電極11
との接触部近くの接合から回復してゆき、カソード電極
11との接触部から遠い部分が、なかなか回復しない。
このため、オフ時における電流集中を招き易く、ターン
オフ時の破壊耐量が小さくなってしまう。
【0008】図26の素子の動作原理は図25のEST
と変わらないが、カソード電極11がY方向に延びて第
二pベース領域6の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつZ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にnエミッタ領域8と第二pベース領域6
との間のpn接合がオンしても、今度は水平方向(Y方
向)に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二pベース領域6の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にnエミッタ領域8
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
いことになる。
と変わらないが、カソード電極11がY方向に延びて第
二pベース領域6の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつZ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にnエミッタ領域8と第二pベース領域6
との間のpn接合がオンしても、今度は水平方向(Y方
向)に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二pベース領域6の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にnエミッタ領域8
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
いことになる。
【0009】図27に示した素子は、さらにオン電圧を
下げるために、nエミッタ8が第二pベース領域6より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図28に示した素子は、n
エミッタ領域8、第二pベース領域6をカソード電極1
1から完全に切り離すことによって、不均一なサイリス
タ動作は発生しないようになっている。しかしながらこ
の構造では、正孔電流が第一pベース領域側に集中し
て流れるため、破壊耐量が低い。IGBTモードでの
トランジスタ動作でのコンダクタンスが接合型FET効
果のため低くなるという欠点がある。
下げるために、nエミッタ8が第二pベース領域6より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図28に示した素子は、n
エミッタ領域8、第二pベース領域6をカソード電極1
1から完全に切り離すことによって、不均一なサイリス
タ動作は発生しないようになっている。しかしながらこ
の構造では、正孔電流が第一pベース領域側に集中し
て流れるため、破壊耐量が低い。IGBTモードでの
トランジスタ動作でのコンダクタンスが接合型FET効
果のため低くなるという欠点がある。
【0010】更に、EST、FET制御サイリスタのい
ずれにおいても素子が流すことのできる最大の電流(制
限電流)が大きく、負荷短絡時の破壊耐量が小さいとい
う問題点がある。以上の問題に鑑みて本発明の目的は、
ターンオフ時にpn接合を均一に回復できる構造を有し
てターンオフ耐量が大きく、負荷短絡時の破壊耐量が大
きく、かつオン電圧が小さい絶縁ゲート型サイリスタを
提供することにある。
ずれにおいても素子が流すことのできる最大の電流(制
限電流)が大きく、負荷短絡時の破壊耐量が小さいとい
う問題点がある。以上の問題に鑑みて本発明の目的は、
ターンオフ時にpn接合を均一に回復できる構造を有し
てターンオフ耐量が大きく、負荷短絡時の破壊耐量が大
きく、かつオン電圧が小さい絶縁ゲート型サイリスタを
提供することにある。
【0011】
【課題を解決するための手段】上記課題の解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成された第
一、第二の第二導電型ベース領域と、第一の第二導電型
ベース領域の下方に接続して形成された第一の第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の表面、第一導電型ベース層の露出部および第二の第
二導電型ベース領域の表面上に絶縁膜を介して形成され
たゲート電極層と、第一の第二導電型ベース領域の露出
部と第一導電型ソース領域とに共通に接触する第一主電
極と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極と、ゲート電極層に接触するゲート電極と
を備え、第二の第二導電型ベース領域および第一導電型
エミッタ領域の表面全面が絶縁膜で覆われたものにおい
て、第一、第二の第二導電型ベース領域間に挟まれた第
一導電型ベース層の幅が部分的に狭い部分を設けるもの
とする。
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成された第
一、第二の第二導電型ベース領域と、第一の第二導電型
ベース領域の下方に接続して形成された第一の第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の表面、第一導電型ベース層の露出部および第二の第
二導電型ベース領域の表面上に絶縁膜を介して形成され
たゲート電極層と、第一の第二導電型ベース領域の露出
部と第一導電型ソース領域とに共通に接触する第一主電
極と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極と、ゲート電極層に接触するゲート電極と
を備え、第二の第二導電型ベース領域および第一導電型
エミッタ領域の表面全面が絶縁膜で覆われたものにおい
て、第一、第二の第二導電型ベース領域間に挟まれた第
一導電型ベース層の幅が部分的に狭い部分を設けるもの
とする。
【0012】そのようにすれば、絶縁ゲートに電圧を印
加し、ゲート電極層の直下に反転層を生じさせたとき、
第一導電型エミッタ領域がMOSFETのチャネル領域
を介して第一主電極と同電位になり、第一導電型エミッ
タ領域、第二の第二導電型ベース領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき、第二の第二導電型ベース領域およ
び第一導電型エミッタ領域の表面が絶縁膜で覆われてい
るので、第一導電型エミッタ領域全体から均一に電子の
注入が起きるため、速やかにサイリスタモードに移行
し、オン電圧が低くなる。従来のESTのように第二の
第二導電型ベース領域をZ方向に流れる正孔電流が必要
でない。しかも、第一導電型ベース層の幅の部分的に狭
い部分を設けることによって、実効的なチャネル長を短
縮でき、かつ接合型FET効果を低減して、オン電圧が
小さくできる。逆にターンオフ時には、pn接合の回復
が均一におこなわれ、電流の集中が無く、破壊耐量が大
きくなる。
加し、ゲート電極層の直下に反転層を生じさせたとき、
第一導電型エミッタ領域がMOSFETのチャネル領域
を介して第一主電極と同電位になり、第一導電型エミッ
タ領域、第二の第二導電型ベース領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき、第二の第二導電型ベース領域およ
び第一導電型エミッタ領域の表面が絶縁膜で覆われてい
るので、第一導電型エミッタ領域全体から均一に電子の
注入が起きるため、速やかにサイリスタモードに移行
し、オン電圧が低くなる。従来のESTのように第二の
第二導電型ベース領域をZ方向に流れる正孔電流が必要
でない。しかも、第一導電型ベース層の幅の部分的に狭
い部分を設けることによって、実効的なチャネル長を短
縮でき、かつ接合型FET効果を低減して、オン電圧が
小さくできる。逆にターンオフ時には、pn接合の回復
が均一におこなわれ、電流の集中が無く、破壊耐量が大
きくなる。
【0013】また、第二の第二導電型ベース領域および
第一導電型ベース層上のゲート絶縁膜が、第一の第二導
電型ベース領域上のゲート絶縁膜より厚さが薄いことが
よい。そのようにすれば、ゲート電極に電圧を印加した
際に第二の第二導電型ベース領域の表面に生じる反転層
および第一導電型ベース層の表面層に生じる蓄積層の導
電率が向上する。
第一導電型ベース層上のゲート絶縁膜が、第一の第二導
電型ベース領域上のゲート絶縁膜より厚さが薄いことが
よい。そのようにすれば、ゲート電極に電圧を印加した
際に第二の第二導電型ベース領域の表面に生じる反転層
および第一導電型ベース層の表面層に生じる蓄積層の導
電率が向上する。
【0014】そして、第一導電型ベース層と第一導電型
エミッタ領域とに挟まれた第二の第二導電型ベース領域
の表面露出部の幅が、第一導電型ベース層と第一導電型
ソース領域とに挟まれた第一の第二導電型ベース領域の
表面露出部の幅より短いものとする。そのようにすれ
ば、ゲート電極に電圧を印加した際に第二の第二導電型
ベース領域の表面に生じる反転層の長さが短くなるの
で、直列抵抗分が減少する。その結果オン電圧は低下す
る。
エミッタ領域とに挟まれた第二の第二導電型ベース領域
の表面露出部の幅が、第一導電型ベース層と第一導電型
ソース領域とに挟まれた第一の第二導電型ベース領域の
表面露出部の幅より短いものとする。そのようにすれ
ば、ゲート電極に電圧を印加した際に第二の第二導電型
ベース領域の表面に生じる反転層の長さが短くなるの
で、直列抵抗分が減少する。その結果オン電圧は低下す
る。
【0015】そして、第二の第二導電型ベース領域が、
ほぼストライプ状に形成され或いは、第一、第二の第二
導電型ベース領域、第一導電型エミッタ領域、第一導電
型ソース領域の少なくとも一つが、多角形、円形又は楕
円形のいずれかとするのがよい。そのようにすれば、半
導体基板の利用効率が高められ、また電流の分布が均一
化されて熱的なバランスもよくなる。
ほぼストライプ状に形成され或いは、第一、第二の第二
導電型ベース領域、第一導電型エミッタ領域、第一導電
型ソース領域の少なくとも一つが、多角形、円形又は楕
円形のいずれかとするのがよい。そのようにすれば、半
導体基板の利用効率が高められ、また電流の分布が均一
化されて熱的なバランスもよくなる。
【0016】特に、第二の第二導電型ベース領域を囲む
ように、第一の第二導電型ベース領域およびその表面層
の第一導電型ソース領域が形成され、或いは第二の第二
導電型ベース領域の周囲に、複数の第一の第二導電型ベ
ース領域が形成されているものがよい。そのようにすれ
ば、第一導電型エミッタ領域からチャネル領域を通って
第一導電型ソース領域に流れる電流が分散され、電流集
中することがない。
ように、第一の第二導電型ベース領域およびその表面層
の第一導電型ソース領域が形成され、或いは第二の第二
導電型ベース領域の周囲に、複数の第一の第二導電型ベ
ース領域が形成されているものがよい。そのようにすれ
ば、第一導電型エミッタ領域からチャネル領域を通って
第一導電型ソース領域に流れる電流が分散され、電流集
中することがない。
【0017】第一、第二の第二導電型ベース領域、第一
導電型エミッタ領域、第一導電型ソース領域が、いずれ
も多角形で、第二の第二導電型ベース領域および第一導
電型エミッタ領域の頂点が、第一の第二導電型ベース領
域および第一導電型ソース領域の多角形の辺に対向する
ものとする。そのようにすれば、第一導電型ベース層の
幅の部分的に狭い部分を設けたときと同じ作用が得られ
る。
導電型エミッタ領域、第一導電型ソース領域が、いずれ
も多角形で、第二の第二導電型ベース領域および第一導
電型エミッタ領域の頂点が、第一の第二導電型ベース領
域および第一導電型ソース領域の多角形の辺に対向する
ものとする。そのようにすれば、第一導電型ベース層の
幅の部分的に狭い部分を設けたときと同じ作用が得られ
る。
【0018】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられているものでもよい。そ
のようにすれば、ゲート電極下の第一導電型半導体層の
表面層に蓄積層が形成され、オン電圧が低くなる。
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられているものでもよい。そ
のようにすれば、ゲート電極下の第一導電型半導体層の
表面層に蓄積層が形成され、オン電圧が低くなる。
【0019】また、第一主電極と第一の第二導電型ベー
ス領域および第一導電型ソース領域との接触部の形状
が、多角形、円形又は楕円形のいずれかであることがよ
い。そのようにすれば、半導体基板の利用効率が高めら
れ、また電流の分布が均一化されて熱的なバランスもよ
くなる。第一導電型エミッタ領域の拡散深さが、第一導
電型ソース領域のそれより深いことがよい。
ス領域および第一導電型ソース領域との接触部の形状
が、多角形、円形又は楕円形のいずれかであることがよ
い。そのようにすれば、半導体基板の利用効率が高めら
れ、また電流の分布が均一化されて熱的なバランスもよ
くなる。第一導電型エミッタ領域の拡散深さが、第一導
電型ソース領域のそれより深いことがよい。
【0020】そのようにすれば、サイリスタ部における
電子の注入が増大し、トランジスタの電流増幅率が大き
くなる。その結果オン電圧が低下する。第二の第二導電
型ベース領域の下方に接続して形成された第二の第二導
電型ウェル領域を有し、その第二の第二導電型ウェル領
域の拡散深さが第一の第二導電型ウェル領域のそれと同
じであるものとする。
電子の注入が増大し、トランジスタの電流増幅率が大き
くなる。その結果オン電圧が低下する。第二の第二導電
型ベース領域の下方に接続して形成された第二の第二導
電型ウェル領域を有し、その第二の第二導電型ウェル領
域の拡散深さが第一の第二導電型ウェル領域のそれと同
じであるものとする。
【0021】そのようにすれば、第一、第二の第二導電
型ウェル領域を一度に形成でき、別々に形成する必要が
ない。更にまた、ライフタイムキラーが局在化されてい
るものとする。そのようにすれば、キャリアのライフタ
イム分布を最適に制御でき、不要な部分にライフタイム
キラーが存在しないので、オン電圧の増大等の悪影響が
避けられる。
型ウェル領域を一度に形成でき、別々に形成する必要が
ない。更にまた、ライフタイムキラーが局在化されてい
るものとする。そのようにすれば、キャリアのライフタ
イム分布を最適に制御でき、不要な部分にライフタイム
キラーが存在しないので、オン電圧の増大等の悪影響が
避けられる。
【0022】
【発明の実施の形態】上記の課題解決のため、ESTを
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆った
素子でもサイリスタモードに移行し、オン電圧とターン
オフ時間とのよいトレードオフ特性を示すことを見いだ
した。更に、平面的なパターンや不純物濃度についても
検討を重ねた。
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆った
素子でもサイリスタモードに移行し、オン電圧とターン
オフ時間とのよいトレードオフ特性を示すことを見いだ
した。更に、平面的なパターンや不純物濃度についても
検討を重ねた。
【0023】その結果に基づき、第一、第二の第二導電
型ベース領域の拡散深さや不純物濃度を変えて、耐圧特
性やオン電圧が改善されることがわかった。また第二の
第二導電型ベース領域の形状を変えたり、第二の第二導
電型ベース領域および第一導電型ベース層上のゲート絶
縁膜の厚さを変えたり、または第一導電型ベース層と第
一導電型エミッタ領域とに挟まれた第二の第二導電型ベ
ース領域の表面露出部の幅を変えたりすることがそれぞ
れ良い影響をもたらすことがわかった。
型ベース領域の拡散深さや不純物濃度を変えて、耐圧特
性やオン電圧が改善されることがわかった。また第二の
第二導電型ベース領域の形状を変えたり、第二の第二導
電型ベース領域および第一導電型ベース層上のゲート絶
縁膜の厚さを変えたり、または第一導電型ベース層と第
一導電型エミッタ領域とに挟まれた第二の第二導電型ベ
ース領域の表面露出部の幅を変えたりすることがそれぞ
れ良い影響をもたらすことがわかった。
【0024】第一、第二の第二導電型ベース領域の配置
としては、ストライプ状にして対向させても、多角形、
円形、楕円形としてもよい。特に第二の第二導電型ベー
ス領域を囲むように第一の第二導電型ベース領域を配置
すると、電流の集中が抑えられ、トレードオフ特性が向
上する。第二の第二導電型ベース領域の周囲に複数の第
一の第二導電型ベース領域を配置することもよいこと、
第一導電型エミッタ領域の拡散深さを変えること、ライ
フタイムキラーを局在化することも有効であった。
としては、ストライプ状にして対向させても、多角形、
円形、楕円形としてもよい。特に第二の第二導電型ベー
ス領域を囲むように第一の第二導電型ベース領域を配置
すると、電流の集中が抑えられ、トレードオフ特性が向
上する。第二の第二導電型ベース領域の周囲に複数の第
一の第二導電型ベース領域を配置することもよいこと、
第一導電型エミッタ領域の拡散深さを変えること、ライ
フタイムキラーを局在化することも有効であった。
【0025】以下、図25と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、n、pを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をn型、第二導電型をp型とする
が、これを逆にすることも可能である。 〔実施例1〕図1は、本発明第一の実施例(以下実施例
1と記す)の絶縁ゲート型サイリスタのシリコン基板上
の絶縁膜や電極を除去した表面の各拡散領域を示す平面
図である。nベース層3の表面層に突起部を持つ六角形
の第二pベース領域6が形成され、第二pベース領域6
を囲んで六個のやはり六角形の第一pベース領域4が配
置された形のパターンが繰り返されて、絶縁ゲート型サ
イリスタを構成している。第一pベース領域4の内部に
は、六角環状のnソース領域7が形成され、第二pベー
ス領域6の内部には、突起部を持つ六角形のnエミッタ
領域8が形成されている。nエミッタ領域7の内側の点
線は、カソード電極11の接触領域を示している。特
に、第二pベース領域6およびnエミッタ領域8に突起
部があり、第一pベース領域4と第二pベース領域6と
が接近している。図示していないがゲート電極層は、ほ
ぼnソース領域7とnエミッタ領域8とに挟まれた領域
上に設けられている。
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、n、pを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をn型、第二導電型をp型とする
が、これを逆にすることも可能である。 〔実施例1〕図1は、本発明第一の実施例(以下実施例
1と記す)の絶縁ゲート型サイリスタのシリコン基板上
の絶縁膜や電極を除去した表面の各拡散領域を示す平面
図である。nベース層3の表面層に突起部を持つ六角形
の第二pベース領域6が形成され、第二pベース領域6
を囲んで六個のやはり六角形の第一pベース領域4が配
置された形のパターンが繰り返されて、絶縁ゲート型サ
イリスタを構成している。第一pベース領域4の内部に
は、六角環状のnソース領域7が形成され、第二pベー
ス領域6の内部には、突起部を持つ六角形のnエミッタ
領域8が形成されている。nエミッタ領域7の内側の点
線は、カソード電極11の接触領域を示している。特
に、第二pベース領域6およびnエミッタ領域8に突起
部があり、第一pベース領域4と第二pベース領域6と
が接近している。図示していないがゲート電極層は、ほ
ぼnソース領域7とnエミッタ領域8とに挟まれた領域
上に設けられている。
【0026】図2(a)は、図1の平面図中のA−A
線、すなわち第二pベース領域6の突起部に沿った断面
図、図2(b)は、同図のB−B線、すなわち第二pベ
ース領域6の突起部でない部分の断面図である。これら
の図に示した絶縁ゲート型サイリスタの半導体基板部分
の構造は、図25のESTと良く似ている。すなわち、
高比抵抗のn型ベース層3の一方の面側の表面層に互い
に離れた第一pベース領域4と第二pベース領域6が形
成され、さらに、寄生サイリスタのラッチアップを防ぐ
目的で、第一pベース領域4の一部に第一pベース領域
4より拡散深さの深いp+ ウェル領域5が形成されてい
る。n型ベース層3の他方の面側には、n + バッファ層
2を介してpエミッタ層1が形成されている。第一pベ
ース領域4の表面層には、nソース領域7、第二pベー
ス領域6の表面層にはnエミッタ領域8がそれぞれ選択
的に形成されている。そして、表面上には、図25と同
様に、nソース領域7とnエミッタ領域8とに挟まれた
第一pベース領域4、nベース層3の表面露出部、第二
pベース領域6の表面上にゲート酸化膜9を介して多結
晶シリコンのゲート電極層10が設けられて、nソース
領域7、第一pベース領域4、nベース層3からなるn
チャネル横型MOSFETが構成されている。図の上側
の表面は、りんガラス(PSG)等の絶縁膜14で覆わ
れ、第一pベース領域4およびnソース領域7の表面上
にカソード電極11が共通に接触するように接触孔が開
けられている。nエミッタ領域8の表面上は絶縁膜19
で覆われている。また、pエミッタ層1の表面に接触し
て、アノード電極12が設けられている。図2(b)の
断面図でゲート電極層10に接触してゲート電極13が
設けられているが、必ずしもこの断面で接触しなくても
よい。カソード電極11は、図2(a)の断面図に見ら
れるように、絶縁膜14を介してゲート電極層10の上
にも延長されることが多い。
線、すなわち第二pベース領域6の突起部に沿った断面
図、図2(b)は、同図のB−B線、すなわち第二pベ
ース領域6の突起部でない部分の断面図である。これら
の図に示した絶縁ゲート型サイリスタの半導体基板部分
の構造は、図25のESTと良く似ている。すなわち、
高比抵抗のn型ベース層3の一方の面側の表面層に互い
に離れた第一pベース領域4と第二pベース領域6が形
成され、さらに、寄生サイリスタのラッチアップを防ぐ
目的で、第一pベース領域4の一部に第一pベース領域
4より拡散深さの深いp+ ウェル領域5が形成されてい
る。n型ベース層3の他方の面側には、n + バッファ層
2を介してpエミッタ層1が形成されている。第一pベ
ース領域4の表面層には、nソース領域7、第二pベー
ス領域6の表面層にはnエミッタ領域8がそれぞれ選択
的に形成されている。そして、表面上には、図25と同
様に、nソース領域7とnエミッタ領域8とに挟まれた
第一pベース領域4、nベース層3の表面露出部、第二
pベース領域6の表面上にゲート酸化膜9を介して多結
晶シリコンのゲート電極層10が設けられて、nソース
領域7、第一pベース領域4、nベース層3からなるn
チャネル横型MOSFETが構成されている。図の上側
の表面は、りんガラス(PSG)等の絶縁膜14で覆わ
れ、第一pベース領域4およびnソース領域7の表面上
にカソード電極11が共通に接触するように接触孔が開
けられている。nエミッタ領域8の表面上は絶縁膜19
で覆われている。また、pエミッタ層1の表面に接触し
て、アノード電極12が設けられている。図2(b)の
断面図でゲート電極層10に接触してゲート電極13が
設けられているが、必ずしもこの断面で接触しなくても
よい。カソード電極11は、図2(a)の断面図に見ら
れるように、絶縁膜14を介してゲート電極層10の上
にも延長されることが多い。
【0027】図1のnエミッタ領域8および第二pベー
ス領域6の上に当たる部分には、絶縁膜19があり、一
方nソース領域7とその中のp+ ウェル領域5の上に当
たる部分には、カソード電極11が接触しており、その
周囲を第一pベース領域4が囲んでいることがわかる。
第一pベース領域4と第二pベース領域6との間および
二つの第一pベース領域4の間には、nベース層3が露
出しており、第一pベース領域4、第二pベース領域6
およびnベース層3の表面露出部の上方には、ゲート電
極層10が設けられている。
ス領域6の上に当たる部分には、絶縁膜19があり、一
方nソース領域7とその中のp+ ウェル領域5の上に当
たる部分には、カソード電極11が接触しており、その
周囲を第一pベース領域4が囲んでいることがわかる。
第一pベース領域4と第二pベース領域6との間および
二つの第一pベース領域4の間には、nベース層3が露
出しており、第一pベース領域4、第二pベース領域6
およびnベース層3の表面露出部の上方には、ゲート電
極層10が設けられている。
【0028】なお、実施例1の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけで従来の
絶縁ゲート型サイリスタと同じ工程で製造できる。すな
わち、例えば1200V用素子としては、比抵抗0.0
2Ω・cm、厚さ450μmのp型シリコン基板上に、
n+ バッファ層2として比抵抗0.05Ω・cm、厚さ
15μm のn層、nベース層3として比抵抗80Ω・c
m、厚さ115μm のn層を、順次エピタキシャル成長
させたウェハを用いる。p+ ウェル領域5、第一、第二
のpベース領域4、6およびpエミッタ層1は、ホウ素
イオンのイオン注入および熱拡散により形成し、nエミ
ッタ領域8およびnソース領域7は、それぞれ砒素イオ
ンおよび燐イオンのイオン注入および熱拡散により形成
した。第一pベース領域4、第二pベース領域6、nソ
ース領域7およびnエミッタ領域8の端は、半導体基板
上の多結晶シリコンからなるゲート電極層10等をマス
クとして形成され、それぞれの横方向拡散により、間隔
が決められている。カソード電極11およびゲート電極
13はAl合金のスパッタリングにより形成し、アノー
ド電極12は、金属基板に半田づけするためTi/Ni
/Auの三層をスパッタリングで堆積して形成してい
る。また、スイッチング時間の短縮を図るためのキャリ
アのライフタイム制御を電子線照射でおこなった。
は、拡散領域形成のためのマスクを変えるだけで従来の
絶縁ゲート型サイリスタと同じ工程で製造できる。すな
わち、例えば1200V用素子としては、比抵抗0.0
2Ω・cm、厚さ450μmのp型シリコン基板上に、
n+ バッファ層2として比抵抗0.05Ω・cm、厚さ
15μm のn層、nベース層3として比抵抗80Ω・c
m、厚さ115μm のn層を、順次エピタキシャル成長
させたウェハを用いる。p+ ウェル領域5、第一、第二
のpベース領域4、6およびpエミッタ層1は、ホウ素
イオンのイオン注入および熱拡散により形成し、nエミ
ッタ領域8およびnソース領域7は、それぞれ砒素イオ
ンおよび燐イオンのイオン注入および熱拡散により形成
した。第一pベース領域4、第二pベース領域6、nソ
ース領域7およびnエミッタ領域8の端は、半導体基板
上の多結晶シリコンからなるゲート電極層10等をマス
クとして形成され、それぞれの横方向拡散により、間隔
が決められている。カソード電極11およびゲート電極
13はAl合金のスパッタリングにより形成し、アノー
ド電極12は、金属基板に半田づけするためTi/Ni
/Auの三層をスパッタリングで堆積して形成してい
る。また、スイッチング時間の短縮を図るためのキャリ
アのライフタイム制御を電子線照射でおこなった。
【0029】各部の寸法例としては、p+ ウェル領域5
の拡散深さは6μm、第一、第二のpベース領域4、6
の拡散深さは3μm、nエミッタ領域8、nソース領域
7の拡散深さはそれぞれ1μm、0.3μmである。こ
れにより、サイリスタ部のnpnトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。ゲー
ト電極10の幅としては、第一、第二のpベース領域の
間の距離Lg は15μmを基本とし、第二pベース領域
6の突起部の部分での間隔Lgminを3〜15μmの範囲
で変えて実験をした。第一pベース領域4同士の間は約
30μm、nソース領域7の幅は4μm、セルピッチは
55μmである。但し、nエミッタ領域8の第一pベー
ス領域4に近い部分は、nソース領域7とほぼ同じ拡散
深さになっている。これは、耐圧を考慮したものであ
る。
の拡散深さは6μm、第一、第二のpベース領域4、6
の拡散深さは3μm、nエミッタ領域8、nソース領域
7の拡散深さはそれぞれ1μm、0.3μmである。こ
れにより、サイリスタ部のnpnトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。ゲー
ト電極10の幅としては、第一、第二のpベース領域の
間の距離Lg は15μmを基本とし、第二pベース領域
6の突起部の部分での間隔Lgminを3〜15μmの範囲
で変えて実験をした。第一pベース領域4同士の間は約
30μm、nソース領域7の幅は4μm、セルピッチは
55μmである。但し、nエミッタ領域8の第一pベー
ス領域4に近い部分は、nソース領域7とほぼ同じ拡散
深さになっている。これは、耐圧を考慮したものであ
る。
【0030】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極11を接地
し、アノード電極12に正の電圧を印加した状態で、ゲ
ート電極13に、ある値(しきい値)以上の正の電圧を
加えると、ゲート電極層10の下方に反転層(一部蓄積
層)のチャネルが形成され、前記横型MOSFETがオ
ンする。これにより、先ず電子がカソード電極11→n
ソース領域7→MOSFETのチャネルの経路を通って
nベース層3に供給される。この電子は、pnpトラン
ジスタ(pエミッタ層1/n+ バッファ層2およびnベ
ース層3/pベース領域4(p+ ウェル領域5))のベ
ース電流として働き、そして正孔が、pエミッタ層1か
ら注入され、n+ バッファ層2、nベース層3を通り、
第一pベース領域4へと流れる。よってこのpnpトラ
ンジスタが動作する。(この動作をIGBTモードと呼
ぶ。)この時、第二pベース領域6はフローティングと
なっているので、nベース層3を流れる正孔電流のため
に次第に電位が上がってゆく。図2の断面図からわかる
ように、オン時にはnエミッタ領域8はMOSFETの
チャネルを通じてnソース領域7とほぼ等電位に保たれ
るので、やがてnエミッタ領域8全体から均一に第二p
ベース領域6へ電子の注入が生じ、pエミッタ層1、n
+ バッファ層2およびnベース層3、第二pベース領域
6、nエミッタ領域8からなるサイリスタ部が動作す
る。(この動作をサイリスタモードと呼ぶ。) ターンオフ時には、ゲート電極層10の電位を横型MO
SFETのしきい値以下に下げ、横型MOSFETをオ
フすることによって、nエミッタ領域8がカソード電極
11から電気的に分離され、よってサイリスタ部の動作
が止まる。
スタの動作を次に説明する。カソード電極11を接地
し、アノード電極12に正の電圧を印加した状態で、ゲ
ート電極13に、ある値(しきい値)以上の正の電圧を
加えると、ゲート電極層10の下方に反転層(一部蓄積
層)のチャネルが形成され、前記横型MOSFETがオ
ンする。これにより、先ず電子がカソード電極11→n
ソース領域7→MOSFETのチャネルの経路を通って
nベース層3に供給される。この電子は、pnpトラン
ジスタ(pエミッタ層1/n+ バッファ層2およびnベ
ース層3/pベース領域4(p+ ウェル領域5))のベ
ース電流として働き、そして正孔が、pエミッタ層1か
ら注入され、n+ バッファ層2、nベース層3を通り、
第一pベース領域4へと流れる。よってこのpnpトラ
ンジスタが動作する。(この動作をIGBTモードと呼
ぶ。)この時、第二pベース領域6はフローティングと
なっているので、nベース層3を流れる正孔電流のため
に次第に電位が上がってゆく。図2の断面図からわかる
ように、オン時にはnエミッタ領域8はMOSFETの
チャネルを通じてnソース領域7とほぼ等電位に保たれ
るので、やがてnエミッタ領域8全体から均一に第二p
ベース領域6へ電子の注入が生じ、pエミッタ層1、n
+ バッファ層2およびnベース層3、第二pベース領域
6、nエミッタ領域8からなるサイリスタ部が動作す
る。(この動作をサイリスタモードと呼ぶ。) ターンオフ時には、ゲート電極層10の電位を横型MO
SFETのしきい値以下に下げ、横型MOSFETをオ
フすることによって、nエミッタ領域8がカソード電極
11から電気的に分離され、よってサイリスタ部の動作
が止まる。
【0031】オン時にnエミッタ領域8はゲート電極層
10直下のチャネルを通じてカソード電極11とほぼ同
電位に保たれる。そうすると、図1の絶縁ゲート型サイ
リスタでは第二pベース領域6およびnエミッタ領域8
の表面上がいずれも絶縁膜14で覆われ、第二pベース
領域6がカソード電極11に接していないため、nベー
ス層3を流れる正孔電流によって第二pベース領域6の
電位が次第に上昇し、ついに、nエミッタ領域8からの
電子の注入を生じて、nエミッタ領域8、第二pベース
領域6、nベース層3およびpエミッタ層1からなるサ
イリスタがオンする。従って、図25に示した従来のE
STのように第二pベース領域内をZ方向に流れる正孔
電流は必要でなく、速やかにIGBTモードからサイリ
スタモードに移行できる。またnエミッタ領域8全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
10直下のチャネルを通じてカソード電極11とほぼ同
電位に保たれる。そうすると、図1の絶縁ゲート型サイ
リスタでは第二pベース領域6およびnエミッタ領域8
の表面上がいずれも絶縁膜14で覆われ、第二pベース
領域6がカソード電極11に接していないため、nベー
ス層3を流れる正孔電流によって第二pベース領域6の
電位が次第に上昇し、ついに、nエミッタ領域8からの
電子の注入を生じて、nエミッタ領域8、第二pベース
領域6、nベース層3およびpエミッタ層1からなるサ
イリスタがオンする。従って、図25に示した従来のE
STのように第二pベース領域内をZ方向に流れる正孔
電流は必要でなく、速やかにIGBTモードからサイリ
スタモードに移行できる。またnエミッタ領域8全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
【0032】逆にターンオフ時には、nエミッタ領域8
と第二pベース領域6の間のpn接合の回復が均一に行
われ、電流の集中がなく、電流集中が回避されて、逆バ
イアス安全動作領域(RBSOA)が格段に大きくな
る。しかも、第二pベース領域6の周りに、表面層にn
ソース領域7をもつ複数の第一pベース領域4が配置さ
れているので、電流集中が無く、破壊耐量が大きい。
と第二pベース領域6の間のpn接合の回復が均一に行
われ、電流の集中がなく、電流集中が回避されて、逆バ
イアス安全動作領域(RBSOA)が格段に大きくな
る。しかも、第二pベース領域6の周りに、表面層にn
ソース領域7をもつ複数の第一pベース領域4が配置さ
れているので、電流集中が無く、破壊耐量が大きい。
【0033】図3に、Lg が15μmでLgminが6μm
の場合の電流、電圧特性曲線を示す。横軸は電圧、縦軸
は電流密度である。同図に、図4にシリコン基板上の拡
散領域の平面図を示したような第二pベース領域6およ
びnエミッタ領域8の突起部の無い比較例二例の電流、
電圧特性曲線も示した。この場合は、Lg とLgminが等
しくなる。図6は、図4のC−C線に沿った断面図であ
る。図2(b)と同じく、第一pベース領域4と第二p
ベース領域6との間の距離が広くなっている。
の場合の電流、電圧特性曲線を示す。横軸は電圧、縦軸
は電流密度である。同図に、図4にシリコン基板上の拡
散領域の平面図を示したような第二pベース領域6およ
びnエミッタ領域8の突起部の無い比較例二例の電流、
電圧特性曲線も示した。この場合は、Lg とLgminが等
しくなる。図6は、図4のC−C線に沿った断面図であ
る。図2(b)と同じく、第一pベース領域4と第二p
ベース領域6との間の距離が広くなっている。
【0034】例えば、電流密度50A/cm2 のオン電
圧でみると、細線で示したLg が15μmで突起部がな
い場合の2.0Vに対し、本実施例の素子では約1.7
5Vで、凡そ0.25Vの低下が見られる。これは、実
施例の素子では、第二pベース領域6およびnエミッタ
領域8の突起部を設けることによって、nベース層3表
面に形成されるチャネル(以下蓄積層と記す)が短くな
ってその抵抗が低減されたためである。図中に、突起部
を設けずに、第一pベース領域4と第二pベース領域6
との間隔Lg を一様に6μmと近づけた場合の特性曲線
を点線で示したが、50A/cm2 でのオン電圧は2.
40Vと大きくなっている。これは、上の実施例1とは
逆に接合型FET効果が強くなったため、nソース領域
7からnベース層3への電子の供給に制限がかかり、そ
れに伴って正孔の注入が抑えられ、結果としてサイリス
タのオン動作が遅くなって、オン電圧が大きくなるので
ある。
圧でみると、細線で示したLg が15μmで突起部がな
い場合の2.0Vに対し、本実施例の素子では約1.7
5Vで、凡そ0.25Vの低下が見られる。これは、実
施例の素子では、第二pベース領域6およびnエミッタ
領域8の突起部を設けることによって、nベース層3表
面に形成されるチャネル(以下蓄積層と記す)が短くな
ってその抵抗が低減されたためである。図中に、突起部
を設けずに、第一pベース領域4と第二pベース領域6
との間隔Lg を一様に6μmと近づけた場合の特性曲線
を点線で示したが、50A/cm2 でのオン電圧は2.
40Vと大きくなっている。これは、上の実施例1とは
逆に接合型FET効果が強くなったため、nソース領域
7からnベース層3への電子の供給に制限がかかり、そ
れに伴って正孔の注入が抑えられ、結果としてサイリス
タのオン動作が遅くなって、オン電圧が大きくなるので
ある。
【0035】図7は、50A/cm2 に於けるオン電圧
の Lgmin依存性を示した図である。横軸は突起部での
Lgmin、縦軸はオン電圧である。なお、ターンオフ損失
が一定になるようにライフタイム制御がされている。L
gminを小さくする程、オン電圧が低下し、Lgminが3μ
mのとき、オン電圧は1.57Vまで低下している。こ
れはnソース領域7からの電子の供給が、先に述べたよ
うに接合型FET効果により大きく抑制されることが無
く、また蓄積層の抵抗を低減しているためである。ま
た、飽和電流を測定したところ、Lgminが6〜15μm
の範囲では、200A/cm2 であり、変化を示さなか
った。これは飽和電流が、ゲート酸化膜の容量、ゲート
酸化膜直下の第一pベース領域4の表面不純物濃度によ
ってきまるためである。ただし、Lgminが3μmの絶縁
ゲート型サイリスタでは飽和しなかった。この場合は、
第一、第二pベース領域4、6がつながってしまうの
で、アノードの電位にかかわらず、nソース領域7から
nエミッタ領域8へと電子を供給し続けるためである。
の Lgmin依存性を示した図である。横軸は突起部での
Lgmin、縦軸はオン電圧である。なお、ターンオフ損失
が一定になるようにライフタイム制御がされている。L
gminを小さくする程、オン電圧が低下し、Lgminが3μ
mのとき、オン電圧は1.57Vまで低下している。こ
れはnソース領域7からの電子の供給が、先に述べたよ
うに接合型FET効果により大きく抑制されることが無
く、また蓄積層の抵抗を低減しているためである。ま
た、飽和電流を測定したところ、Lgminが6〜15μm
の範囲では、200A/cm2 であり、変化を示さなか
った。これは飽和電流が、ゲート酸化膜の容量、ゲート
酸化膜直下の第一pベース領域4の表面不純物濃度によ
ってきまるためである。ただし、Lgminが3μmの絶縁
ゲート型サイリスタでは飽和しなかった。この場合は、
第一、第二pベース領域4、6がつながってしまうの
で、アノードの電位にかかわらず、nソース領域7から
nエミッタ領域8へと電子を供給し続けるためである。
【0036】同図にLg を変化させた場合のLg 依存性
をも示した(点線)。こちらは、Lg を小さくするにつ
れて、オン電圧が上昇しているが、前にも述べたように
接合型FET効果のためである。また、Lg を大きくす
るにつれて、オン電圧の低減の度合いが少なくなってい
るが、これは蓄積層の抵抗増大と、サイリスタ面積の減
少の影響である。
をも示した(点線)。こちらは、Lg を小さくするにつ
れて、オン電圧が上昇しているが、前にも述べたように
接合型FET効果のためである。また、Lg を大きくす
るにつれて、オン電圧の低減の度合いが少なくなってい
るが、これは蓄積層の抵抗増大と、サイリスタ面積の減
少の影響である。
【0037】図7から、単にLg を小さくするのでな
く、Lg をある大きな値に保ちながらLgminを小さくす
ることによって、オン電圧の低い絶縁ゲート型サイリス
タが実現できることがわかる。図8は、実施例1の絶縁
ゲート型サイリスタにおいて、キャリアのライフタイム
を変えた場合のオン電圧とターンオフ時間とのトレード
オフ特性である。横軸は、電流密度50A/cm2 に於
けるオン電圧、縦軸はターンオフ時間である。同図に比
較のため、先に説明した第二pベース領域の突起部のな
い比較例および図25に示したEST(以下EST−1
とする)、図26に示したEST(以下EST−2とす
る)、図27に示したEST(以下EST−3とす
る)、IGBTのトレードオフ特性も示した。EST−
2、EST−3のnエミッタ領域8の幅は共に20μm
とした。
く、Lg をある大きな値に保ちながらLgminを小さくす
ることによって、オン電圧の低い絶縁ゲート型サイリス
タが実現できることがわかる。図8は、実施例1の絶縁
ゲート型サイリスタにおいて、キャリアのライフタイム
を変えた場合のオン電圧とターンオフ時間とのトレード
オフ特性である。横軸は、電流密度50A/cm2 に於
けるオン電圧、縦軸はターンオフ時間である。同図に比
較のため、先に説明した第二pベース領域の突起部のな
い比較例および図25に示したEST(以下EST−1
とする)、図26に示したEST(以下EST−2とす
る)、図27に示したEST(以下EST−3とす
る)、IGBTのトレードオフ特性も示した。EST−
2、EST−3のnエミッタ領域8の幅は共に20μm
とした。
【0038】実施例1の絶縁ゲート型サイリスタは、そ
れら比較例よりはるかに良いトレードオフ特性を有して
いることがわかる。第二pベース領域の突起部のない比
較例のうちLg が15μmのものは、EST−3と似た
ような特性を示し、一方Lgが6μmのものは、先に述
べた理由により、IGBTよりも悪い特性となってい
る。 [実施例2]キャリアのライフタイム制御方法として、
実施例1の電子線照射の代わりに、ヘリウムイオンの注
入によっておこなった。ヘリウムイオン照射の条件とし
ては、加速電圧24MeV、ドーズ量1×1011〜1×
1012cm-2とし、照射後350〜375℃でアニール
した。
れら比較例よりはるかに良いトレードオフ特性を有して
いることがわかる。第二pベース領域の突起部のない比
較例のうちLg が15μmのものは、EST−3と似た
ような特性を示し、一方Lgが6μmのものは、先に述
べた理由により、IGBTよりも悪い特性となってい
る。 [実施例2]キャリアのライフタイム制御方法として、
実施例1の電子線照射の代わりに、ヘリウムイオンの注
入によっておこなった。ヘリウムイオン照射の条件とし
ては、加速電圧24MeV、ドーズ量1×1011〜1×
1012cm-2とし、照射後350〜375℃でアニール
した。
【0039】この実施例2の絶縁ゲート型サイリスタの
オン電圧とターンオフ時間とのトレードオフ特性も図8
に示したヘリウムイオン照射は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法であり、ライフタイム
キラーの分布が最適化され、不必要な部分にライフタイ
ムキラーを発生させることがなくなるため、実施例1の
絶縁ゲート型サイリスタより一段と良いトレードオフ特
性となっている。
オン電圧とターンオフ時間とのトレードオフ特性も図8
に示したヘリウムイオン照射は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法であり、ライフタイム
キラーの分布が最適化され、不必要な部分にライフタイ
ムキラーを発生させることがなくなるため、実施例1の
絶縁ゲート型サイリスタより一段と良いトレードオフ特
性となっている。
【0040】他にプロトンの照射でライフタイム制御を
行った絶縁ゲート型サイリスタも試作した。ドーズ量は
ヘリウムイオンの照射とほぼ同程度である。その素子の
特性は、ヘリウムイオンの照射で行った実施例2とほぼ
同じであった。 [実施例3]図9は、本発明第三の実施例の絶縁ゲート
型サイリスタのシリコン基板上の絶縁膜や電極を除去し
た表面の各拡散領域を示す平面図である。nベース層3
の表面層に突起部を持つストライプ状の第二pベース領
域6が形成され、その第二pベース領域6に対向してス
トライプ状の第一pベース領域4が配置された形のパタ
ーンが繰り返されている。第二pベース領域6の内部に
は、突起部を持つストライプ状のnエミッタ領域8が形
成され、第一pベース領域4の内部には、ストライプ状
のnソース領域7が形成されている。nソース領域7の
内側の点線は、カソード電極11の接触領域を示してい
る。
行った絶縁ゲート型サイリスタも試作した。ドーズ量は
ヘリウムイオンの照射とほぼ同程度である。その素子の
特性は、ヘリウムイオンの照射で行った実施例2とほぼ
同じであった。 [実施例3]図9は、本発明第三の実施例の絶縁ゲート
型サイリスタのシリコン基板上の絶縁膜や電極を除去し
た表面の各拡散領域を示す平面図である。nベース層3
の表面層に突起部を持つストライプ状の第二pベース領
域6が形成され、その第二pベース領域6に対向してス
トライプ状の第一pベース領域4が配置された形のパタ
ーンが繰り返されている。第二pベース領域6の内部に
は、突起部を持つストライプ状のnエミッタ領域8が形
成され、第一pベース領域4の内部には、ストライプ状
のnソース領域7が形成されている。nソース領域7の
内側の点線は、カソード電極11の接触領域を示してい
る。
【0041】図9のD−D線に沿った断面は図2(a)
と同じに、E−E線に沿った断面は図2(b)と同じに
なる。この実施例3の絶縁ゲート型サイリスタは実施例
1、2と平面的なパターンが異なるものであり、動作特
性等はほぼ同様である。ゲート電極層10の幅として、
第一、第二のpベース領域の間Lg は15μmを基本と
し、第二pベース領域6の突起部の部分での間隔Lgmin
を3〜15μmの範囲で変えて実験をした。図10は、
50A/cm2 に於けるオン電圧のLgmin依存性を示し
た図である。横軸は突起部でのLgmin、縦軸はオン電圧
である。なお、ターンオフ損失が一定になるようにライ
フタイム制御がされている。Lgminを小さくする程、オ
ン電圧が低下し、Lgminが3μmのとき、オン電圧は
1.62Vまで低下している。これは、nソース領域7
からの電子の供給が接合型FET効果により大きく抑制
されることが無く、蓄積層の抵抗を低減しているためで
ある。また、飽和電流を測定したところ、Lgminが6〜
15μmの範囲では、300A/cm2 であり、変化を
示さなかった。これは飽和電流が、ゲート酸化膜の容
量、ゲート酸化膜直下の第一pベース領域4の表面不純
物濃度によってきまるためである。また、Lgminが3μ
mの絶縁ゲート型サイリスタでは飽和しなかった。実施
例1の項で述べたようにこの場合、第一、第二pベース
領域4、6がつながってしまい、nソース領域7からn
エミッタ領域8へと電子を供給し続けるためである。
と同じに、E−E線に沿った断面は図2(b)と同じに
なる。この実施例3の絶縁ゲート型サイリスタは実施例
1、2と平面的なパターンが異なるものであり、動作特
性等はほぼ同様である。ゲート電極層10の幅として、
第一、第二のpベース領域の間Lg は15μmを基本と
し、第二pベース領域6の突起部の部分での間隔Lgmin
を3〜15μmの範囲で変えて実験をした。図10は、
50A/cm2 に於けるオン電圧のLgmin依存性を示し
た図である。横軸は突起部でのLgmin、縦軸はオン電圧
である。なお、ターンオフ損失が一定になるようにライ
フタイム制御がされている。Lgminを小さくする程、オ
ン電圧が低下し、Lgminが3μmのとき、オン電圧は
1.62Vまで低下している。これは、nソース領域7
からの電子の供給が接合型FET効果により大きく抑制
されることが無く、蓄積層の抵抗を低減しているためで
ある。また、飽和電流を測定したところ、Lgminが6〜
15μmの範囲では、300A/cm2 であり、変化を
示さなかった。これは飽和電流が、ゲート酸化膜の容
量、ゲート酸化膜直下の第一pベース領域4の表面不純
物濃度によってきまるためである。また、Lgminが3μ
mの絶縁ゲート型サイリスタでは飽和しなかった。実施
例1の項で述べたようにこの場合、第一、第二pベース
領域4、6がつながってしまい、nソース領域7からn
エミッタ領域8へと電子を供給し続けるためである。
【0042】同図に、図5に示したようなシリコン基板
上の拡散領域の平面形状が第二pベース領域6およびn
エミッタ領域8の突起部の無い場合のLg 依存性をも示
した。こちらは、Lg を小さくするにつれて、オン電圧
が上昇しているが、これは前にも述べたように接合型F
ET効果のためである。また、Lg を大きくするにつれ
て、オン電圧の低減の度合いが少なくなっているが、こ
れは蓄積層の抵抗増大と、サイリスタ面積の減少の影響
である。
上の拡散領域の平面形状が第二pベース領域6およびn
エミッタ領域8の突起部の無い場合のLg 依存性をも示
した。こちらは、Lg を小さくするにつれて、オン電圧
が上昇しているが、これは前にも述べたように接合型F
ET効果のためである。また、Lg を大きくするにつれ
て、オン電圧の低減の度合いが少なくなっているが、こ
れは蓄積層の抵抗増大と、サイリスタ面積の減少の影響
である。
【0043】図から、単にLg を小さくするのでなく、
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。図11は、実施例3の絶縁ゲ
ート電型サイリスタにおいて、電子線照射でキャリアラ
イフタイムを変えた場合のオン電圧とターンオフ時間と
のトレードオフ特性である。横軸は、電流密度50A/
cm2 に於けるオン電圧、縦軸はターンオフ時間であ
る。同図に比較のため、先に説明した第二pベース領域
の突起部のない比較例のトレードオフ特性も示した。
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。図11は、実施例3の絶縁ゲ
ート電型サイリスタにおいて、電子線照射でキャリアラ
イフタイムを変えた場合のオン電圧とターンオフ時間と
のトレードオフ特性である。横軸は、電流密度50A/
cm2 に於けるオン電圧、縦軸はターンオフ時間であ
る。同図に比較のため、先に説明した第二pベース領域
の突起部のない比較例のトレードオフ特性も示した。
【0044】実施例3の絶縁ゲート型サイリスタは、第
二pベース領域の突起部のないものよりはるかに良いト
レードオフ特性を有していることがわかる。一方Lg が
6μmのものは、先に述べた理由により、それより更に
悪い特性となっている。 〔実施例4〕これまでの実施例は、いずれもpエミッタ
層1とnベース層3との間にn+ バッファ層2を設けた
素子であったが、n+ バッファ層2の無い素子において
も、本発明は適用できる。図12(a)、(b)は、エ
ピタキシャルウェハでなく、バルクシリコンウェハを用
いて作製した本発明第四の実施例の絶縁ゲート型サイリ
スタの部分断面図である。すなわち、バルクシリコンウ
ェハからなるnベース層3の一方の主面側の構造は図3
の実施例2と同じであるが、nベース層3の裏面側に
は、pエミッタ層1が直接形成されているものである。
シリコンウェハとしては、比抵抗60Ω・cm、厚さ2
00μmのものを使用した。
二pベース領域の突起部のないものよりはるかに良いト
レードオフ特性を有していることがわかる。一方Lg が
6μmのものは、先に述べた理由により、それより更に
悪い特性となっている。 〔実施例4〕これまでの実施例は、いずれもpエミッタ
層1とnベース層3との間にn+ バッファ層2を設けた
素子であったが、n+ バッファ層2の無い素子において
も、本発明は適用できる。図12(a)、(b)は、エ
ピタキシャルウェハでなく、バルクシリコンウェハを用
いて作製した本発明第四の実施例の絶縁ゲート型サイリ
スタの部分断面図である。すなわち、バルクシリコンウ
ェハからなるnベース層3の一方の主面側の構造は図3
の実施例2と同じであるが、nベース層3の裏面側に
は、pエミッタ層1が直接形成されているものである。
シリコンウェハとしては、比抵抗60Ω・cm、厚さ2
00μmのものを使用した。
【0045】ゲート電極層10の幅として、第一、第二
のpベース領域の間Lg は15μmを基本とし、第二p
ベース領域6の突起部の部分での間隔Lgminを3〜15
μmの範囲で変え、その結果の50A/cm2 に於ける
オン電圧のLgmin依存性を図10に示した。なお、ター
ンオフ損失が一定になるようにライフタイム制御がされ
ている。
のpベース領域の間Lg は15μmを基本とし、第二p
ベース領域6の突起部の部分での間隔Lgminを3〜15
μmの範囲で変え、その結果の50A/cm2 に於ける
オン電圧のLgmin依存性を図10に示した。なお、ター
ンオフ損失が一定になるようにライフタイム制御がされ
ている。
【0046】この実施例4においても、Lgminを小さく
する程、オン電圧が低下している。Lgminが3μmのと
き、オン電圧は1.77Vである。また、飽和電流を測
定したところ、Lgminが6〜15μmの範囲では、20
0A/cm2 であり、変化を示さなかった。ただし、L
gminが3μmの絶縁ゲート型サイリスタでは飽和しなか
った。これらの理由は実施例1の場合と同じである。
する程、オン電圧が低下している。Lgminが3μmのと
き、オン電圧は1.77Vである。また、飽和電流を測
定したところ、Lgminが6〜15μmの範囲では、20
0A/cm2 であり、変化を示さなかった。ただし、L
gminが3μmの絶縁ゲート型サイリスタでは飽和しなか
った。これらの理由は実施例1の場合と同じである。
【0047】同図に、図5にシリコン基板上の拡散領域
の平面図を示したような第二pベース領域6およびnエ
ミッタ領域8の突起部の無い場合のLg 依存性をも示し
た。こちらは、Lg を小さくするにつれて、オン電圧が
上昇している。飽和電流は、Lgminが6〜15μmの範
囲では、200A/cm2 であり、変化を示さなかっ
た。Lgminが3μmのものは飽和しなかった。
の平面図を示したような第二pベース領域6およびnエ
ミッタ領域8の突起部の無い場合のLg 依存性をも示し
た。こちらは、Lg を小さくするにつれて、オン電圧が
上昇している。飽和電流は、Lgminが6〜15μmの範
囲では、200A/cm2 であり、変化を示さなかっ
た。Lgminが3μmのものは飽和しなかった。
【0048】図から、単にLg を小さくするのでなく、
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。実施例4の絶縁ゲート電型サ
イリスタにおける、電子線照射でキャリア寿命を変えた
場合のオン電圧とターンオフ時間とのトレードオフ特性
を図11に示した。横軸は、電流密度50A/cm2 に
於けるオン電圧である。同図に比較のため、先に説明し
た第二pベース領域の突起部のない比較例のトレードオ
フ特性も示した。
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。実施例4の絶縁ゲート電型サ
イリスタにおける、電子線照射でキャリア寿命を変えた
場合のオン電圧とターンオフ時間とのトレードオフ特性
を図11に示した。横軸は、電流密度50A/cm2 に
於けるオン電圧である。同図に比較のため、先に説明し
た第二pベース領域の突起部のない比較例のトレードオ
フ特性も示した。
【0049】実施例4の絶縁ゲート型サイリスタは、第
二pベース領域の突起部のない比較例のうちLg が15
μmのものよりはるかに良いトレードオフ特性を有して
いることがわかる。一方Lg が6μmのものは、先に述
べた理由により、それより更に悪い特性となっている。
バルクシリコンウェハを使用した絶縁ゲート型サイリス
タは、エピタキシャルウェハを使用したものに比べ、一
般的にややオン電圧が大きくなり、トレードオフ特性も
劣るが、コストのかかるエピタキシャル成長をしなくて
すむ点や、結晶欠陥の少ない点等の長所があり、素子の
用途や定格によってはそれらの長所がかえって好ましい
ことになる。 〔実施例5〕実施例1の絶縁ゲート型サイリスタと同様
にして、比抵抗0.02Ω・cm、厚さ450μm のp
型シリコン基板上にn+ バッファ層2として、比抵抗
0.1Ω・cm、厚さ10μm のn層、nベース層3と
して、比抵抗40Ω・cm、厚さ55μm のn層をエピ
タキシャル成長させたウェハを用いて、600V級の絶
縁ゲート型サイリスタを作製した。これを実施例5の素
子とする。
二pベース領域の突起部のない比較例のうちLg が15
μmのものよりはるかに良いトレードオフ特性を有して
いることがわかる。一方Lg が6μmのものは、先に述
べた理由により、それより更に悪い特性となっている。
バルクシリコンウェハを使用した絶縁ゲート型サイリス
タは、エピタキシャルウェハを使用したものに比べ、一
般的にややオン電圧が大きくなり、トレードオフ特性も
劣るが、コストのかかるエピタキシャル成長をしなくて
すむ点や、結晶欠陥の少ない点等の長所があり、素子の
用途や定格によってはそれらの長所がかえって好ましい
ことになる。 〔実施例5〕実施例1の絶縁ゲート型サイリスタと同様
にして、比抵抗0.02Ω・cm、厚さ450μm のp
型シリコン基板上にn+ バッファ層2として、比抵抗
0.1Ω・cm、厚さ10μm のn層、nベース層3と
して、比抵抗40Ω・cm、厚さ55μm のn層をエピ
タキシャル成長させたウェハを用いて、600V級の絶
縁ゲート型サイリスタを作製した。これを実施例5の素
子とする。
【0050】各部の寸法もほぼ同じであり、p+ ウェル
領域5の拡散深さは6μm、第一、第二のpベース領域
4、6の拡散深さは3μm、nエミッタ領域8、nソー
ス領域7の拡散深さはそれぞれ1μm、0.3μmであ
る。ゲート電極10の幅としては、第一、第二のpベー
ス領域の間は15μmを基本とし、第二pベース領域6
の突起部の部分での間隔Lgminを3〜15μmの範囲で
変えて実験をした。
領域5の拡散深さは6μm、第一、第二のpベース領域
4、6の拡散深さは3μm、nエミッタ領域8、nソー
ス領域7の拡散深さはそれぞれ1μm、0.3μmであ
る。ゲート電極10の幅としては、第一、第二のpベー
ス領域の間は15μmを基本とし、第二pベース領域6
の突起部の部分での間隔Lgminを3〜15μmの範囲で
変えて実験をした。
【0051】100A/cm2 に於けるオン電圧のLgm
in依存性を図13に示した。なお、ターンオフ損失が一
定になるようにライフタイム制御がされている。この実
施例5の素子においても、Lgminを小さくする程、オン
電圧が低下している。Lgminが3μmのとき、オン電圧
は1.50Vである。また、飽和電流を測定したとこ
ろ、Lgminが6〜15μmの範囲では、400A/cm
2 であり、変化を示さなかった。Lgminが3μmの絶縁
ゲート型サイリスタでは飽和しなかった。これらの理由
は実施例1の場合と同じである。
in依存性を図13に示した。なお、ターンオフ損失が一
定になるようにライフタイム制御がされている。この実
施例5の素子においても、Lgminを小さくする程、オン
電圧が低下している。Lgminが3μmのとき、オン電圧
は1.50Vである。また、飽和電流を測定したとこ
ろ、Lgminが6〜15μmの範囲では、400A/cm
2 であり、変化を示さなかった。Lgminが3μmの絶縁
ゲート型サイリスタでは飽和しなかった。これらの理由
は実施例1の場合と同じである。
【0052】同図に、図5に示したようなシリコン基板
上の拡散領域の平面形状が第二pベース領域6およびn
エミッタ領域8の突起部の無い場合のLg 依存性をも示
した。こちらは、Lg を小さくするにつれて、オン電圧
が上昇している。飽和電流は、Lgminが6〜15μmの
範囲では、400A/cm2 であり、変化を示さなかっ
た。Lgminが3μmのものは飽和しなかった。
上の拡散領域の平面形状が第二pベース領域6およびn
エミッタ領域8の突起部の無い場合のLg 依存性をも示
した。こちらは、Lg を小さくするにつれて、オン電圧
が上昇している。飽和電流は、Lgminが6〜15μmの
範囲では、400A/cm2 であり、変化を示さなかっ
た。Lgminが3μmのものは飽和しなかった。
【0053】図から、単にLg を小さくするのでなく、
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。 〔実施例6〕図15は本発明の第六の実施例(以下実施
例2と記す)の絶縁ゲート型サイリスタのシリコン基板
上の絶縁膜や電極を除去した表面の各拡散領域を示す平
面図である。nベース層3の表面層に六角形の第一pベ
ース領域4が六角形状に配置されているのは、実施例1
の絶縁ゲート型サイリスタと同じであるが、その中心位
置にある第二pベース領域6は突起部を持たない六角形
であり、しかもその頂点が、各第一pベース領域4に対
向している点が違っている。第一pベース領域4の内部
には、六角環状のnソース領域7が形成され、第二pベ
ース領域6の内部には、六角形のnエミッタ領域8が形
成されている。nソース領域7の内側の点線は、カソー
ド電極11の接触領域を示している。
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。 〔実施例6〕図15は本発明の第六の実施例(以下実施
例2と記す)の絶縁ゲート型サイリスタのシリコン基板
上の絶縁膜や電極を除去した表面の各拡散領域を示す平
面図である。nベース層3の表面層に六角形の第一pベ
ース領域4が六角形状に配置されているのは、実施例1
の絶縁ゲート型サイリスタと同じであるが、その中心位
置にある第二pベース領域6は突起部を持たない六角形
であり、しかもその頂点が、各第一pベース領域4に対
向している点が違っている。第一pベース領域4の内部
には、六角環状のnソース領域7が形成され、第二pベ
ース領域6の内部には、六角形のnエミッタ領域8が形
成されている。nソース領域7の内側の点線は、カソー
ド電極11の接触領域を示している。
【0054】実施例6の絶縁ゲート型サイリスタは、実
施例1の絶縁ゲート型サイリスタとほぼ同じ工程で製造
でき、その動作も同様であり説明は省略する。このよう
に、第二pベース領域6に突起部を設けなくても、局部
的に第一pベース領域4との間のゲート電極層10の幅
の狭い部分を設けることができる。そして、これによっ
て幾何学的に接合型FET効果の働く面積が小さくな
り、また、蓄積層の抵抗が低減されて、オン電圧の低
い、ターンオフ時間とのトレードオフ特性の優れた絶縁
ゲート型サイリスタとすることができる。
施例1の絶縁ゲート型サイリスタとほぼ同じ工程で製造
でき、その動作も同様であり説明は省略する。このよう
に、第二pベース領域6に突起部を設けなくても、局部
的に第一pベース領域4との間のゲート電極層10の幅
の狭い部分を設けることができる。そして、これによっ
て幾何学的に接合型FET効果の働く面積が小さくな
り、また、蓄積層の抵抗が低減されて、オン電圧の低
い、ターンオフ時間とのトレードオフ特性の優れた絶縁
ゲート型サイリスタとすることができる。
【0055】図16は、図15に示した実施例6の絶縁
ゲート型サイリスタと、比較例としての以下EST−
1、EST−2、EST−3およびIGBTのRBSO
Aを、図17に示した測定回路を用いて125℃で測定
した結果である。横軸は、アノード−カソード間電圧
(VAK)、たて軸は、電流(IAK)である。図17にお
いて、被測定素子21は、並列接続された1mHのイン
ダクタンス22およびフリーホイーリングダイオード2
3を介して直流電源24に接続され、被測定素子21の
ゲートは、20Ωの抵抗25を介してゲート電源26に
接続されている。
ゲート型サイリスタと、比較例としての以下EST−
1、EST−2、EST−3およびIGBTのRBSO
Aを、図17に示した測定回路を用いて125℃で測定
した結果である。横軸は、アノード−カソード間電圧
(VAK)、たて軸は、電流(IAK)である。図17にお
いて、被測定素子21は、並列接続された1mHのイン
ダクタンス22およびフリーホイーリングダイオード2
3を介して直流電源24に接続され、被測定素子21の
ゲートは、20Ωの抵抗25を介してゲート電源26に
接続されている。
【0056】図16に示した被測定素子は、600Vク
ラス素子として作製されたもので、比較例の素子も、先
に述べた実施例5の絶縁ゲート型サイリスタと同じ規格
のエピタキシャルウェハを使用して作製した。EST−
2、EST−3のnエミッタ領域8の幅は共に20μm
とした。また、チップサイズは、五素子とも、1cm 2
である。100A導通時の電位降下で定義したオン電圧
は、実施例6の絶縁ゲート型サイリスタが0.82Vと
低く、ESTが1.6V、EST−2が1.7V、ES
T−3が1.0VそしてIGBTが2.3Vである。
ラス素子として作製されたもので、比較例の素子も、先
に述べた実施例5の絶縁ゲート型サイリスタと同じ規格
のエピタキシャルウェハを使用して作製した。EST−
2、EST−3のnエミッタ領域8の幅は共に20μm
とした。また、チップサイズは、五素子とも、1cm 2
である。100A導通時の電位降下で定義したオン電圧
は、実施例6の絶縁ゲート型サイリスタが0.82Vと
低く、ESTが1.6V、EST−2が1.7V、ES
T−3が1.0VそしてIGBTが2.3Vである。
【0057】図16からもわかるように、本発明の実施
例の素子は、オン電圧が他の素子より低く、更に安全動
作領域も、IGBTに比べ3倍、EST−1、3に比べ
2倍と広く、大きな破壊耐量をもっていることがわか
る。EST−2に比べると、ほぼ同程度の破壊耐量を示
すが、しかしなおオン電圧が小さく、優位にある。すな
わち、他の特性を劣化させずに、オン電圧の低下が実現
できているといえる。これは、nエミッタ領域8および
第二pベース領域6を多角形にし、その周りを複数の第
一pベース領域4が取り囲むように形成したため、電流
の集中が生じないことによる。
例の素子は、オン電圧が他の素子より低く、更に安全動
作領域も、IGBTに比べ3倍、EST−1、3に比べ
2倍と広く、大きな破壊耐量をもっていることがわか
る。EST−2に比べると、ほぼ同程度の破壊耐量を示
すが、しかしなおオン電圧が小さく、優位にある。すな
わち、他の特性を劣化させずに、オン電圧の低下が実現
できているといえる。これは、nエミッタ領域8および
第二pベース領域6を多角形にし、その周りを複数の第
一pベース領域4が取り囲むように形成したため、電流
の集中が生じないことによる。
【0058】なお、図1のような構造をもつものとし
て、図1の実施例1、図9の実施例3の他に、第一、第
二pベース領域が共に方形のもの、円形のもの、或いは
第二pベース領域の周りの第一pベース領域の配置方法
が異なるものなど様々なパターンが考えられる。 [実施例7]図18は、図12の構造で図15のパター
ンをもつ実施例7の絶縁ゲート型サイリスタ、EST−
1、EST−2、EST−3およびIGBTのいずれも
2500V素子の、125℃におけるRBSOAを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合nベース層3の
厚さは440μm であった。それ以外の寸法等は実施例
1の絶縁ゲート型サイリスタとほぼ同じである。五種類
の素子の電流密度50A/cm2 でのオン電圧はそれぞ
れ、1.01V、2.0V、2.2V、1.4Vそして
3.3Vである。エピタキシャルウェハの600V素子
と同様に、バルクウェハを用いた2500V素子でも、
本発明の実施例の絶縁ゲート型サイリスタは、EST、
IGBTに比べ、格段にRBSOAが広く、しかもオン
電圧が低い。これは、第二pベース領域6の拡散深さを
p+ ウェル領域5より浅くすることによって、高電圧印
加時の電界集中を回避できること、また、第二pベース
領域6とその表面層のnエミッタ領域8との周囲に、六
個の第一pベース領域4とその表面層のnソース領域7
とが配置され、対向している部分が長いため、電流の集
中が生じないことによる。
て、図1の実施例1、図9の実施例3の他に、第一、第
二pベース領域が共に方形のもの、円形のもの、或いは
第二pベース領域の周りの第一pベース領域の配置方法
が異なるものなど様々なパターンが考えられる。 [実施例7]図18は、図12の構造で図15のパター
ンをもつ実施例7の絶縁ゲート型サイリスタ、EST−
1、EST−2、EST−3およびIGBTのいずれも
2500V素子の、125℃におけるRBSOAを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合nベース層3の
厚さは440μm であった。それ以外の寸法等は実施例
1の絶縁ゲート型サイリスタとほぼ同じである。五種類
の素子の電流密度50A/cm2 でのオン電圧はそれぞ
れ、1.01V、2.0V、2.2V、1.4Vそして
3.3Vである。エピタキシャルウェハの600V素子
と同様に、バルクウェハを用いた2500V素子でも、
本発明の実施例の絶縁ゲート型サイリスタは、EST、
IGBTに比べ、格段にRBSOAが広く、しかもオン
電圧が低い。これは、第二pベース領域6の拡散深さを
p+ ウェル領域5より浅くすることによって、高電圧印
加時の電界集中を回避できること、また、第二pベース
領域6とその表面層のnエミッタ領域8との周囲に、六
個の第一pベース領域4とその表面層のnソース領域7
とが配置され、対向している部分が長いため、電流の集
中が生じないことによる。
【0059】すなわち、本発明の効果はnベース層3の
比抵抗、pnpワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにRBSOAを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、RBSOAの向上に有効であると
いえる。 〔実施例8〕実施例1の絶縁ゲート型サイリスタと同様
にして、比抵抗200Ω・cm、厚さ600μmのn型
シリコンウェハを用いて、4500V級の絶縁ゲート型
サイリスタを作製した。これを実施例8の素子とする。
比抵抗、pnpワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにRBSOAを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、RBSOAの向上に有効であると
いえる。 〔実施例8〕実施例1の絶縁ゲート型サイリスタと同様
にして、比抵抗200Ω・cm、厚さ600μmのn型
シリコンウェハを用いて、4500V級の絶縁ゲート型
サイリスタを作製した。これを実施例8の素子とする。
【0060】各部の寸法はほぼ同じであり、p+ ウェル
領域5の拡散深さは6μm、第一、第二のpベース領域
4、6の拡散深さは3μm、nエミッタ領域8、nソー
ス領域7の拡散深さはそれぞれ1μm、0.3μmであ
る。ゲート電極10の幅としては、第一、第二のpベー
ス領域の間は15μmを基本とし、第二pベース領域6
の突起部の部分での間隔Lgminを3〜15μmの範囲で
変えて実験をした。
領域5の拡散深さは6μm、第一、第二のpベース領域
4、6の拡散深さは3μm、nエミッタ領域8、nソー
ス領域7の拡散深さはそれぞれ1μm、0.3μmであ
る。ゲート電極10の幅としては、第一、第二のpベー
ス領域の間は15μmを基本とし、第二pベース領域6
の突起部の部分での間隔Lgminを3〜15μmの範囲で
変えて実験をした。
【0061】15A/cm2 に於けるオン電圧のLgmin
依存性を図14に示した。なお、ターンオフ損失が一定
になるようにライフタイム制御がされている。この実施
例6の素子においても、Lgminを小さくする程、オン電
圧が低下している。Lgminが3μmのとき、オン電圧は
2.40Vである。また、飽和電流を測定したところ、
Lgminが6〜15μmの範囲では、100A/cm2 で
あり、変化を示さなかった。Lgminが3μmの絶縁ゲー
ト型サイリスタでは飽和しなかった。これらの理由は実
施例1の場合と同じである。
依存性を図14に示した。なお、ターンオフ損失が一定
になるようにライフタイム制御がされている。この実施
例6の素子においても、Lgminを小さくする程、オン電
圧が低下している。Lgminが3μmのとき、オン電圧は
2.40Vである。また、飽和電流を測定したところ、
Lgminが6〜15μmの範囲では、100A/cm2 で
あり、変化を示さなかった。Lgminが3μmの絶縁ゲー
ト型サイリスタでは飽和しなかった。これらの理由は実
施例1の場合と同じである。
【0062】同図に、図5に示したようなシリコン基板
上の拡散領域の平面形状が第二pベース領域6およびn
エミッタ領域8の突起部の無い場合のLg 依存性をも示
した。こちらは、Lg を小さくするにつれて、オン電圧
が上昇している。飽和電流は、Lgminが6〜15μmの
範囲では、100A/cm2 であり、変化を示さなかっ
た。Lgminが3μmのものは飽和しなかった。
上の拡散領域の平面形状が第二pベース領域6およびn
エミッタ領域8の突起部の無い場合のLg 依存性をも示
した。こちらは、Lg を小さくするにつれて、オン電圧
が上昇している。飽和電流は、Lgminが6〜15μmの
範囲では、100A/cm2 であり、変化を示さなかっ
た。Lgminが3μmのものは飽和しなかった。
【0063】図から、単にLg を小さくするのでなく、
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。 [実施例9]図19は、本発明の実施例9の絶縁ゲート
型サイリスタの部分断面図である。平面パターンとして
は、効果を分離するため図4の六角形配置を使用した。
実施例1の図2(b)と変わっている点は、ゲート酸化
膜9が部分的に厚さの異なっていることである。すなわ
ち、図19では、第一pベース領域4の上の部分のゲー
ト酸化膜9は図2の実施例1と同じ厚さ(厚さ0.07
μm)の酸化膜となっている。一方第二pベース領域6
およびnベース層3の上のゲート酸化膜9aは薄く(厚
さ0.05μm)なっている。
Lg をある大きな値に保ちながらLgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。 [実施例9]図19は、本発明の実施例9の絶縁ゲート
型サイリスタの部分断面図である。平面パターンとして
は、効果を分離するため図4の六角形配置を使用した。
実施例1の図2(b)と変わっている点は、ゲート酸化
膜9が部分的に厚さの異なっていることである。すなわ
ち、図19では、第一pベース領域4の上の部分のゲー
ト酸化膜9は図2の実施例1と同じ厚さ(厚さ0.07
μm)の酸化膜となっている。一方第二pベース領域6
およびnベース層3の上のゲート酸化膜9aは薄く(厚
さ0.05μm)なっている。
【0064】この実施例9の絶縁ゲート型サイリスタで
は、第二pベース領域6の表面層に生じる反転層およ
び、nベース層3の表面層に生じる蓄積層の抵抗が低減
されるため、より多くの電子がnソース領域7からnエ
ミッタ領域8に供給されることになり、nエミッタ領域
8から注入される電子の数が増し、オン電圧が低くな
る。
は、第二pベース領域6の表面層に生じる反転層およ
び、nベース層3の表面層に生じる蓄積層の抵抗が低減
されるため、より多くの電子がnソース領域7からnエ
ミッタ領域8に供給されることになり、nエミッタ領域
8から注入される電子の数が増し、オン電圧が低くな
る。
【0065】図19の構造で図4のパターンをもつ実施
例9の絶縁ゲート型サイリスタ、EST−1、EST−
2、EST−3およびIGBTを試作した。上記五種類
の素子は600V素子として設計試作されたもので、先
に述べた600V素子と同様のエピタキシャルウェハを
用いた。nソース領域7の幅は4μm、EST−2、E
ST−3のnエミッタ領域8の幅は20μmとした。チ
ップサイズはいずれも1cm2 である。100A/cm
2 の電流導通時の25℃における電位降下で示す各素子
のオン電圧は、実施例9の絶縁ゲート型サイリスタが
0.8V、EST−1、EST−2、EST−3がそれ
ぞれ1.6V、1.7V、1.0V、IGBTが2.3
Vである。
例9の絶縁ゲート型サイリスタ、EST−1、EST−
2、EST−3およびIGBTを試作した。上記五種類
の素子は600V素子として設計試作されたもので、先
に述べた600V素子と同様のエピタキシャルウェハを
用いた。nソース領域7の幅は4μm、EST−2、E
ST−3のnエミッタ領域8の幅は20μmとした。チ
ップサイズはいずれも1cm2 である。100A/cm
2 の電流導通時の25℃における電位降下で示す各素子
のオン電圧は、実施例9の絶縁ゲート型サイリスタが
0.8V、EST−1、EST−2、EST−3がそれ
ぞれ1.6V、1.7V、1.0V、IGBTが2.3
Vである。
【0066】図20は、その五種類の素子のオン電圧と
ターンオフ時間とのトレードオフ特性の比較図である。
横軸は、オン電圧、たて軸は、ターンオフ時間である。
オン電圧は、100A/cm2 の電流導通時の25℃に
おける電位降下で示す。また、ターンオフ時間は、12
5℃で測定したものである。実施例9の素子は、ES
T、IGBTに比べて良いトレードオフ特性を示すこと
がわかる。 [実施例10]図21は、本発明の実施例10の絶縁ゲ
ート型サイリスタの部分断面図である。図19の実施例
9と変わっている点は、エピタキシャルウェハではな
く、比抵抗150Ω・cm、厚さ440μmのバルクウ
ェハを用いた点である。ゲート酸化膜9が部分的に厚さ
の異なっていることは同じである。
ターンオフ時間とのトレードオフ特性の比較図である。
横軸は、オン電圧、たて軸は、ターンオフ時間である。
オン電圧は、100A/cm2 の電流導通時の25℃に
おける電位降下で示す。また、ターンオフ時間は、12
5℃で測定したものである。実施例9の素子は、ES
T、IGBTに比べて良いトレードオフ特性を示すこと
がわかる。 [実施例10]図21は、本発明の実施例10の絶縁ゲ
ート型サイリスタの部分断面図である。図19の実施例
9と変わっている点は、エピタキシャルウェハではな
く、比抵抗150Ω・cm、厚さ440μmのバルクウ
ェハを用いた点である。ゲート酸化膜9が部分的に厚さ
の異なっていることは同じである。
【0067】図21の構造で図4のパターンをもつ実施
例10の絶縁ゲート型サイリスタ、EST−1、EST
−2、EST−3およびIGBTを試作した。上記五種
類の素子は2500V素子として設計試作されたもの
で、先に述べた2500V素子と同様のバルクシリコン
ウェハを用いた。nソース領域7の幅は4μm、EST
−2、EST−3のnエミッタ領域8の幅は20μmと
した。チップサイズはいずれも1cm2 である。25A
/cm2 の電流導通時の25℃における電位降下で示す
各素子のオン電圧は、実施例10の絶縁ゲート型サイリ
スタが1.1V、EST−1、EST−2、EST−3
がそれぞれ2.0V、2.2V、1.4V、IGBTが
3.3Vである。
例10の絶縁ゲート型サイリスタ、EST−1、EST
−2、EST−3およびIGBTを試作した。上記五種
類の素子は2500V素子として設計試作されたもの
で、先に述べた2500V素子と同様のバルクシリコン
ウェハを用いた。nソース領域7の幅は4μm、EST
−2、EST−3のnエミッタ領域8の幅は20μmと
した。チップサイズはいずれも1cm2 である。25A
/cm2 の電流導通時の25℃における電位降下で示す
各素子のオン電圧は、実施例10の絶縁ゲート型サイリ
スタが1.1V、EST−1、EST−2、EST−3
がそれぞれ2.0V、2.2V、1.4V、IGBTが
3.3Vである。
【0068】図22は、その五種類の素子のオン電圧と
ターンオフ時間とのトレードオフ特性の比較図である。
横軸は、オン電圧、たて軸は、ターンオフ時間である。
ターンオフ時間は、125℃で測定したものである。実
施例10の素子は、EST、IGBTに比べて良いトレ
ードオフ特性を示すことがわかる。このようにバルクシ
リコンを用いた高耐圧の絶縁ゲート型サイリスタにおい
ても同様の効果が見られた。 [実施例11]図23は、本発明の実施例11の絶縁ゲ
ート型サイリスタの部分断面図である。平面パターンと
しては、効果を分離するため図4の六角形配置を使用し
た。実施例1の図2(b)と変わっている点は、nベー
ス層3とnエミッタ領域8とに挟まれた第二pベース領
域6の表面露出部の幅が、nベース層3とnソース領域
7とに挟まれた第一pベース領域4の表面露出部の幅よ
り狭くなっていることである。すなわち、図23では、
第一pベース領域4の表面露出部の幅は約2μmである
のに対し、第二pベース領域6の表面露出部の幅は約1
μmである。
ターンオフ時間とのトレードオフ特性の比較図である。
横軸は、オン電圧、たて軸は、ターンオフ時間である。
ターンオフ時間は、125℃で測定したものである。実
施例10の素子は、EST、IGBTに比べて良いトレ
ードオフ特性を示すことがわかる。このようにバルクシ
リコンを用いた高耐圧の絶縁ゲート型サイリスタにおい
ても同様の効果が見られた。 [実施例11]図23は、本発明の実施例11の絶縁ゲ
ート型サイリスタの部分断面図である。平面パターンと
しては、効果を分離するため図4の六角形配置を使用し
た。実施例1の図2(b)と変わっている点は、nベー
ス層3とnエミッタ領域8とに挟まれた第二pベース領
域6の表面露出部の幅が、nベース層3とnソース領域
7とに挟まれた第一pベース領域4の表面露出部の幅よ
り狭くなっていることである。すなわち、図23では、
第一pベース領域4の表面露出部の幅は約2μmである
のに対し、第二pベース領域6の表面露出部の幅は約1
μmである。
【0069】この実施例11の絶縁ゲート型サイリスタ
では、第二pベース領域6の表面層に生じる反転層の抵
抗が低減されるため、より多くの電子がnソース領域7
からnエミッタ領域8に供給されることになり、nエミ
ッタ領域8から注入される電子の数が増し、オン電圧が
低くなる。図23の構造で図4のパターンをもつ実施例
11の絶縁ゲート型サイリスタ、を試作した。先に述べ
た600V素子と同様のエピタキシャルウェハを用い
た。nソース領域7の幅は4μmとした。チップサイズ
は1cm2 である。100A/cm2 の電流導通時の2
5℃における電位降下で示すオン電圧は、0.9Vであ
った。
では、第二pベース領域6の表面層に生じる反転層の抵
抗が低減されるため、より多くの電子がnソース領域7
からnエミッタ領域8に供給されることになり、nエミ
ッタ領域8から注入される電子の数が増し、オン電圧が
低くなる。図23の構造で図4のパターンをもつ実施例
11の絶縁ゲート型サイリスタ、を試作した。先に述べ
た600V素子と同様のエピタキシャルウェハを用い
た。nソース領域7の幅は4μmとした。チップサイズ
は1cm2 である。100A/cm2 の電流導通時の2
5℃における電位降下で示すオン電圧は、0.9Vであ
った。
【0070】この実施例11の絶縁ゲート型サイリスタ
のオン電圧とターンオフ時間とのトレードオフ特性をも
図20に示した。ターンオフ時間は、125℃で測定し
たものである。実施例11の素子は、EST、IGBT
に比べて良いトレードオフ特性を示すことがわかる。 [実施例12]図24は、本発明の実施例12の絶縁ゲ
ート型サイリスタの部分断面図である。図23の実施例
11と変わっている点は、エピタキシャルウェハではな
く、比抵抗150Ω・cm、厚さ440μmのバルクウ
ェハを用いた点である。nベース層3とnエミッタ領域
8とに挟まれた第二pベース領域6の表面露出部の幅
が、nベース層3とnソース領域7とに挟まれた第一p
ベース領域4の表面露出部の幅より狭くなっていること
は同じである。
のオン電圧とターンオフ時間とのトレードオフ特性をも
図20に示した。ターンオフ時間は、125℃で測定し
たものである。実施例11の素子は、EST、IGBT
に比べて良いトレードオフ特性を示すことがわかる。 [実施例12]図24は、本発明の実施例12の絶縁ゲ
ート型サイリスタの部分断面図である。図23の実施例
11と変わっている点は、エピタキシャルウェハではな
く、比抵抗150Ω・cm、厚さ440μmのバルクウ
ェハを用いた点である。nベース層3とnエミッタ領域
8とに挟まれた第二pベース領域6の表面露出部の幅
が、nベース層3とnソース領域7とに挟まれた第一p
ベース領域4の表面露出部の幅より狭くなっていること
は同じである。
【0071】図24の構造で図4のパターンをもつ実施
例12の絶縁ゲート型サイリスタ、を試作した。先に述
べた2500V素子と同様のバルクウェハを用いた。n
ソース領域7の幅は4μmとした。チップサイズは1c
m2 である。25A/cm2の電流導通時の25℃にお
ける電位降下で示すオン電圧は、1.1Vであった。こ
の実施例12の絶縁ゲート型サイリスタのオン電圧とタ
ーンオフ時間とのトレードオフ特性は、実施例10の絶
縁ゲート型サイリスタとほぼ同じであり、EST、IG
BTに比べて良いトレードオフ特性を示した。
例12の絶縁ゲート型サイリスタ、を試作した。先に述
べた2500V素子と同様のバルクウェハを用いた。n
ソース領域7の幅は4μmとした。チップサイズは1c
m2 である。25A/cm2の電流導通時の25℃にお
ける電位降下で示すオン電圧は、1.1Vであった。こ
の実施例12の絶縁ゲート型サイリスタのオン電圧とタ
ーンオフ時間とのトレードオフ特性は、実施例10の絶
縁ゲート型サイリスタとほぼ同じであり、EST、IG
BTに比べて良いトレードオフ特性を示した。
【0072】このようにバルクシリコンを用いた高耐圧
の絶縁ゲート型サイリスタにおいても同様の効果が見ら
れた。上記の発明を複数取り入れた素子とすれば、それ
ぞれの効果が重複して得られ、更に優れた特性の絶縁ゲ
ート型サイリスタが得られる。
の絶縁ゲート型サイリスタにおいても同様の効果が見ら
れた。上記の発明を複数取り入れた素子とすれば、それ
ぞれの効果が重複して得られ、更に優れた特性の絶縁ゲ
ート型サイリスタが得られる。
【0073】
【発明の効果】以上説明したように本発明によれば、E
STにおいてIGBTモードからサイリスタをラッチア
ップ状態にするための電位降下をZ方向に流れる電流に
よって得ていたのに対し、第二の第二導電型ベース領域
の表面上を絶縁膜で覆い、その第二導電型ベース領域の
正孔電流による電位上昇を利用することにより、サイリ
スタモードへの移行およびターンオフ時のpn接合の回
復が均一となり、可制御電流が増大する。更に、第一、
第二の第二導電型ベース領域間に挟まれた第一導電型ベ
ース層の幅の部分的に狭い部分を設けることによって、
実効的なチャネル長を短縮でき、かつ接合型FET効果
を抑制して、オン電圧の低い絶縁ゲート型サイリスタを
実現した。
STにおいてIGBTモードからサイリスタをラッチア
ップ状態にするための電位降下をZ方向に流れる電流に
よって得ていたのに対し、第二の第二導電型ベース領域
の表面上を絶縁膜で覆い、その第二導電型ベース領域の
正孔電流による電位上昇を利用することにより、サイリ
スタモードへの移行およびターンオフ時のpn接合の回
復が均一となり、可制御電流が増大する。更に、第一、
第二の第二導電型ベース領域間に挟まれた第一導電型ベ
ース層の幅の部分的に狭い部分を設けることによって、
実効的なチャネル長を短縮でき、かつ接合型FET効果
を抑制して、オン電圧の低い絶縁ゲート型サイリスタを
実現した。
【0074】また、第二の第二導電型ベース領域および
第一導電型ベース層上のゲート絶縁膜の厚さを、第一の
第二導電型ベース領域上のゲート絶縁膜より薄くし、或
いは第一導電型ベース層と第一導電型エミッタ領域とに
挟まれた第二の第二導電型ベース領域の表面露出部の幅
を、第一導電型ベース層と第一導電型ソース領域とに挟
まれた第一の第二導電型ベース領域の表面露出部の幅よ
り短くすることによって、ゲート電極に電圧を印加した
際に第二の第二導電型ベース領域の表面に生じる反転層
および第一導電型ベース層の表面層に生じる蓄積層の抵
抗を下げ、オン電圧を低減した。
第一導電型ベース層上のゲート絶縁膜の厚さを、第一の
第二導電型ベース領域上のゲート絶縁膜より薄くし、或
いは第一導電型ベース層と第一導電型エミッタ領域とに
挟まれた第二の第二導電型ベース領域の表面露出部の幅
を、第一導電型ベース層と第一導電型ソース領域とに挟
まれた第一の第二導電型ベース領域の表面露出部の幅よ
り短くすることによって、ゲート電極に電圧を印加した
際に第二の第二導電型ベース領域の表面に生じる反転層
および第一導電型ベース層の表面層に生じる蓄積層の抵
抗を下げ、オン電圧を低減した。
【0075】その結果、600Vから2500Vクラス
の広い耐圧範囲において、EST或いはIGBTより、
オン電圧とターンオフ時間との間のトレードオフ特性の
良好な、かつ逆バイアス安全動作領域の広い電圧駆動型
の絶縁ゲート型サイリスタが得られる。これらの素子
は、素子単体のみでなく、更にこれらの素子を用いた電
力変換装置のスイッチング損失の低減に大きな貢献をな
すものである。
の広い耐圧範囲において、EST或いはIGBTより、
オン電圧とターンオフ時間との間のトレードオフ特性の
良好な、かつ逆バイアス安全動作領域の広い電圧駆動型
の絶縁ゲート型サイリスタが得られる。これらの素子
は、素子単体のみでなく、更にこれらの素子を用いた電
力変換装置のスイッチング損失の低減に大きな貢献をな
すものである。
【図1】実施例1の絶縁ゲート型サイリスタのシリコン
基板表面での平面図
基板表面での平面図
【図2】(a)は図1のA−A線に沿った断面図、
(b)はB−B線に沿った断面図
(b)はB−B線に沿った断面図
【図3】実施例1の絶縁ゲート型サイリスタの電流−電
圧特性図
圧特性図
【図4】六角形型基本パターンの平面図
【図5】ストライプ状基本パターンの平面図
【図6】図4のC−C線に沿った断面図
【図7】実施例1の絶縁ゲート型サイリスタにおけるオ
ン電圧のLgmin依存性を示す図
ン電圧のLgmin依存性を示す図
【図8】実施例1および比較例の1200V素子のオン
電圧・ターンオフ時間トレードオフ特性図
電圧・ターンオフ時間トレードオフ特性図
【図9】実施例3の絶縁ゲート型サイリスタのシリコン
基板表面での平面図
基板表面での平面図
【図10】実施例3、4の絶縁ゲート型サイリスタにお
けるオン電圧のLgmin依存性を示す図
けるオン電圧のLgmin依存性を示す図
【図11】実施例3、4の絶縁ゲート型サイリスタのオ
ン電圧・ターンオフ時間トレードオフ特性図
ン電圧・ターンオフ時間トレードオフ特性図
【図12】(a)および(b)はそれぞれ図2(a)、
(b)に対応する実施例4の絶縁ゲート型サイリスタの
部分断面図
(b)に対応する実施例4の絶縁ゲート型サイリスタの
部分断面図
【図13】実施例5の絶縁ゲート型サイリスタにおける
オン電圧のLgmin依存性を示す図
オン電圧のLgmin依存性を示す図
【図14】実施例8の絶縁ゲート型サイリスタにおける
オン電圧のLgmin依存性を示す図
オン電圧のLgmin依存性を示す図
【図15】実施例6の絶縁ゲート型サイリスタのシリコ
ン基板表面での平面図
ン基板表面での平面図
【図16】実施例6および比較例の600V素子のRB
SOA図
SOA図
【図17】RBSOA測定回路図
【図18】実施例7および比較例の2500V素子のR
BSOA図
BSOA図
【図19】実施例9の絶縁ゲート型サイリスタの部分断
面図
面図
【図20】実施例9、11および比較例の600V素子
のオン電圧・ターンオフ時間トレードオフ特性図
のオン電圧・ターンオフ時間トレードオフ特性図
【図21】実施例10の絶縁ゲート型サイリスタの部分
断面図
断面図
【図22】実施例10および比較例の2500V素子の
オン電圧・ターンオフ時間トレードオフ特性図
オン電圧・ターンオフ時間トレードオフ特性図
【図23】実施例10の絶縁ゲート型サイリスタの部分
断面図
断面図
【図24】実施例12の絶縁ゲート型サイリスタの部分
断面図
断面図
【図25】ESTの切断斜視図
【図26】改良ESTの断面図
【図27】別の改良ESTの断面図
【図28】FET制御サイリスタの断面図
1 pエミッタ層 2 n+ バッファ層 3 nベース層 4 第一pベース領域 5 p+ ウェル領域 6 第二pベース領域 7 nソース領域 8 nエミッタ領域 9 ゲート酸化膜 10 ゲート電極層 11 カソード電極 12 アノード電極 13 ゲート電極 14 絶縁膜 19 絶縁膜 21 被測定素子 22 インダクタンス 23 フリーホイーリングダイオード 24 直流電源 25 抵抗 26 ゲート電源
Claims (15)
- 【請求項1】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の下方に接続して形成された第一の第二
導電型ウェル領域と、第一の第二導電型ベース領域の表
面層に選択的に形成された第一導電型ソース領域と、第
二の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型エミッタ領域と、第一導電型のソース領域
およびエミッタ領域間に挟まれた第一の第二導電型ベー
ス領域の表面、第一導電型ベース層の露出部および第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極層と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極と、ゲート電極層に接触するゲート電
極とを備え、第二の第二導電型ベース領域および第一導
電型エミッタ領域の表面全面が絶縁膜で覆われたものに
おいて、 第一、第二の第二導電型ベース領域間に挟まれた第一導
電型ベース層の幅が部分的に狭い部分を設けたことを特
徴とする絶縁ゲート型サイリスタ。 - 【請求項2】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の下方に接続して形成された第一の第二
導電型ウェル領域と、第一の第二導電型ベース領域の表
面層に選択的に形成された第一導電型ソース領域と、第
二の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型エミッタ領域と、第一導電型のソース領域
およびエミッタ領域間に挟まれた第一の第二導電型ベー
ス領域の表面、第一導電型ベース層の露出部および第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極層と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極と、ゲート電極層に接触するゲート電
極とを備え、第二の第二導電型ベース領域および第一導
電型エミッタ領域の表面全面が絶縁膜で覆われたものに
おいて、 第二の第二導電型ベース領域および第一導電型ベース層
上のゲート絶縁膜が、第一の第二導電型ベース領域上の
ゲート絶縁膜より厚さが薄いことを特徴とする絶縁ゲー
ト型サイリスタ。 - 【請求項3】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の下方に接続して形成された第一の第二
導電型ウェル領域と、第一の第二導電型ベース領域の表
面層に選択的に形成された第一導電型ソース領域と、第
二の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型エミッタ領域と、第一導電型のソース領域
およびエミッタ領域間に挟まれた第一の第二導電型ベー
ス領域の表面、第一導電型ベース層の露出部および第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極層と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極と、ゲート電極層に接触するゲート電
極とを備え、第二の第二導電型ベース領域および第一導
電型エミッタ領域の表面全面が絶縁膜で覆われたものに
おいて、 第一導電型ベース層と第一導電型エミッタ領域とに挟ま
れた第二の第二導電型ベース領域の表面露出部の幅が、
第一導電型ベース層と第一導電型ソース領域とに挟まれ
た第一の第二導電型ベース領域の表面露出部の幅より短
いことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項4】第一、第二の第二導電型ベース領域間に挟
まれた第一導電型ベース層の幅が部分的に狭い部分を設
けたことを特徴とする請求項2または3に記載の絶縁ゲ
ート型サイリスタ。 - 【請求項5】第二の第二導電型ベース領域および第一導
電型ベース層上のゲート絶縁膜が、第一の第二導電型ベ
ース領域上のゲート絶縁膜より厚さが薄いことを特徴と
する請求項1または3に記載の絶縁ゲート型サイリス
タ。 - 【請求項6】第一導電型ベース層と第一導電型エミッタ
領域とに挟まれた第二の第二導電型ベース領域の表面露
出部の幅が、第一導電型ベース層と第一導電型ソース領
域とに挟まれた第一の第二導電型ベース領域の表面露出
部の幅より短いことを特徴とする請求項1または2に記
載の絶縁ゲート型サイリスタ。 - 【請求項7】第一、第二の第二導電型ベース領域、第一
導電型エミッタ領域、第一導電型ソース領域の少なくと
も一つが、多角形、円形又は楕円形のいずれかであるこ
とを特徴とする請求項1ないし6のいずれかに記載の絶
縁ゲート型サイリスタ。 - 【請求項8】第二の第二導電型ベース領域を囲むよう
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成されていることを特徴とする
請求項1ないし7のいずれかに記載の絶縁ゲート型サイ
リスタ。 - 【請求項9】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成されていることを特徴とする
請求項1ないし7のいずれかに記載の絶縁ゲート型サイ
リスタ。 - 【請求項10】第一、第二の第二導電型ベース領域、第
一導電型エミッタ領域、第一導電型ソース領域が、いず
れも多角形で、第二の第二導電型ベース領域および第一
導電型エミッタ領域の頂点が、第一の第二導電型ベース
領域および第一導電型ソース領域の辺に対向することを
特徴とする請求項9に記載の絶縁ゲート型サイリスタ。 - 【請求項11】第二の第二導電型ベース領域上の絶縁膜
を囲むようにほぼ環状のゲート電極層が設けられ、その
ゲート電極層を挟んだ反対側に絶縁膜を介して第一主電
極が設けられていることを特徴とする請求項9または1
0に記載の絶縁ゲート型サイリスタ。 - 【請求項12】第一主電極と第一の第二導電型ベース領
域および第一導電型ソース領域との接触部の形状が、多
角形、円形又は楕円形のいずれかであること特徴とする
請求項11に記載の絶縁ゲート型サイリスタ。 - 【請求項13】第一導電型エミッタ領域の拡散深さが、
第一導電型ソース領域のそれより深いことを特徴とする
請求項12に記載の絶縁ゲート型サイリスタ。 - 【請求項14】第二の第二導電型ベース領域の下方に接
続して形成された第二の第二導電型ウェル領域を有し、
その第二の第二導電型ウェル領域の拡散深さが第一の第
二導電型ウェル領域のそれと同じであることを特徴とす
る請求項13に記載の絶縁ゲート型サイリスタ。 - 【請求項15】ライフタイムキラーが局在化されている
ことを特徴とする請求項14に記載の絶縁ゲート型サイ
リスタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8272782A JPH10125896A (ja) | 1996-10-16 | 1996-10-16 | 絶縁ゲート型サイリスタ |
DE19744678A DE19744678A1 (de) | 1996-10-16 | 1997-10-09 | Thyristor mit isoliertem Gate |
US08/951,863 US5981984A (en) | 1996-10-16 | 1997-10-16 | Insulated gate thyristor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8272782A JPH10125896A (ja) | 1996-10-16 | 1996-10-16 | 絶縁ゲート型サイリスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10125896A true JPH10125896A (ja) | 1998-05-15 |
Family
ID=17518681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8272782A Pending JPH10125896A (ja) | 1996-10-16 | 1996-10-16 | 絶縁ゲート型サイリスタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5981984A (ja) |
JP (1) | JPH10125896A (ja) |
DE (1) | DE19744678A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100320676B1 (ko) * | 1999-06-04 | 2002-01-17 | 곽정소 | 사이리스터 소자 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284718A (ja) * | 1997-04-08 | 1998-10-23 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
US6545297B1 (en) * | 1998-05-13 | 2003-04-08 | Micron Technology, Inc. | High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown |
US6229161B1 (en) | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
US6690038B1 (en) | 1999-06-05 | 2004-02-10 | T-Ram, Inc. | Thyristor-based device over substrate surface |
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