KR100486350B1 - 에미터스위치사이리스터및이의제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 description 15
- 239000012535 impurity Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical compound NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
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Abstract
본 발명은 에미터 스위치 사이리스터(EST) 및 이의 제조 방법을 개시한다. 에미터 스위치 사이리스터(EST)는 제 1 도전형의 반도체 기판, 상기 반도체 기판 상에 형성된 제 2 도전형의 에피층, 상기 에피층 내에 형성된 제 1 도전형의 제 1 활성웰, 상기 제 1 활성웰의 제 1 도전형 농도보다 크고 상기 제 1 활성웰 내에 형성된 제 1 도전형의 제 2 활성웰, 상기 제 2 활성웰과 평행하고 상기 제 1 활성웰 내에 형성된 제 2 도전형의 제 1 에미터 영역, 상기 제 2 활성웰 내에서 상기 제 1 에미터 영역과 평행한 방향으로 소정 간격 이격된 제 2 도전형의 제 2 에미터 영역들, 상기 제 1 에미터 영역의 한쪽 가장자리를 포함하고 상기 제 1 에미터 영역에 평행한 제 1 게이트 전극, 상기 제 1 게이트 전극과 소정 간격 이격되고 상기 제 1 에미터 영역의 다른쪽 가장자리 및 상기 제 2 에미터 영역들의 한쪽 가장자리를 포함하고 상기 제 1 게이트 전극에 평행한 제 2 게이트 전극, 상기 제 2 게이트 전극과 소정 간격 이격되고 상기 제 2 에미터 영역들 및 상기 제 2 활성웰과 전기적으로 연결된 캐소드 전극, 및 상기 반도체 기판과 전기적으로 연결된 애노드 전극을 구비한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 에미터 스위치 사이리스터(Emitter Switched Thyristor) 및 이의 제조 방법에 관한 것이다.
전력용 반도체 소자의 수요가 급증함에 따라 고전력 고호율을 갖는 전력용 소자에 관한 연구가 활발히 진행되고 있다. 전력용 반도체 소자로는 우수한 스위칭 특성을 갖고 있는 파우어 모스펫(Power MOSFET)을 비롯하여 모스펫(MOSFET; Metal Oxide Semicinductor Field Effect Transistor)과 비제이티(BJT;Bipolar Junction Transistor)의 장점을 결합한 절연 게이트 양극성 트랜지스터(IGBT;Insulated Gate Bipolar Transistor)가 전력 전자 응용 분야에 널리 이용되고 있으며, 피앤피앤(PNPN) 또는 앤피앤피(NPNP)의 사이리스터 구조를 응용하여 전력 용량을 극대화시킨 모스 제어 사이리스터(MCT;MOS Controlled Thyristor), 및 에미터 스위치 사이리스터(EST;Emitter Switched Thyristor)등 다양한 소자가 개발되고 있다.
전력용 반도체 소자의 개발 방향은 도전 손실(conduction loss) 및 스위칭 손실(switching loss)을 최소화하고 소자의 안전 동작 영역(SOA;Safe Operating Area)을 최대화하는 것이다.
상기 모스 제어 사이리스터(MCT) 및 에미터 스위치 사이리스터(EST)는 이중 인젝션 메카니즘(Double Injection Mechanism)에 의해 상기 모스펫(MOSFET)이나 절연 게이트 양극성 트랜지스터(IGBT)에 비해 수십배 이상의 전류를 흘릴 수 있는 용량을 가지는 장점이 있다.
도 1은 종래 기술에 의한 에미터 스위치 사이리스터(Emitter Switched Thyristor)를 위에서 본 평면도이다.
상기 도 1을 참조하면, 제 1 및 제 2 게이트 전극(23a,23b)은 제 1 및 제 2 에미터 영역(25a,25b)과 평행하게 형성되어 있다.
상세히 설명하면, 상기 제 1 에미터 영역(25a)은 상기 제 1 게이트 전극(23a), 및상기 제 2 게이트 전극(23b)과 평행하고 상기 제 2 에미터 영역(25b)은 상기 제 2 게이트 전극(35b) 및 캐소드 전극(27)과 평행하게 형성되어 있다.
또한 캐소드 전극(27)은 상기 제 2 에미터 영역(25b) 및 제 2 활성웰(19)와 평행하면서 서로 전기적으로 연결되어 있다.
도 2는 상기 도 1에 도시한 평면도의 2-2'에서 본 단면도이다.
상기 도 2를 참조하면, 에미터 스위치 사이리스터(EST)는 제 1 도전형의 반도체 기판(11), 상기 반도체 기판(11) 상에 형성된 제 2 도전형의 버퍼층(13), 상기 버퍼(13)보다 큰 농도로 형성된 제 2 도전형의 에피층(15), 상기 에피층(15)의 일정 깊이에 형성된 제 1 도전형의 제 1 활성웰(17), 상기 제 1 활성웰(17)의 한쪽 가장자리를 포함하고 상기 제 1 활성웰(17)보다 농도보다 큰 농도로 형성된 제 1 도전형의 제 2 활성웰(19), 및 상기 제 1 활성웰(17)과 제 2 활성웰(19)내에 각각 형성되고 서로 이격된 제 2 도전형의 제 1 에미터 영역(25a)과 제 2 에미터 영역(25b)을 구비한다.
그리고 제 2 에미터 영역(25b)의 한쪽 가장자리 상부로부터 상기 제 1 활성웰(17) 중 제 2 활성웰(19)과 반대 방향에 있는 에피층(15) 상부까지 형성된 게이트 산화막(21), 및 상기 게이트 산화막(21) 상에 서로 이격된 제 1 및 제 2 게이트 전극들(23a,23b)을 구비한다.
상기 제 1 게이트 전극(23a)은 상기 제 1 활성웰(17)중 상기 제 2 활성웰(19)과 반대 방향에 있는 에피층(15), 상기 제 1 활성웰(17), 및 상기 제 1 에미터 영역(25a)의 한쪽 가장자리를 포함하는 게이트 산화막(21) 상부에 형성되어 있고 상기 제 2 게이트 전극(23b)은 상기 제 1 에미터 영역(25a)의 다른쪽 가장자리, 상기 제 2 에미터 영역(25b), 및 상기 제 1 에미터 영역(25a)과 상기 제 2 에미터 영역(25b) 사이의 제 1 활성웰(17)을 포함하는 게이트 산화막(21) 상부에 형성되어 있다.
캐소드 전극(27)은 상기 제 2 활성웰(19)과 상기 제 2 에미터 영역(25b)에 전기적으로 연결되고 애노드 전극(29)은 상기 반도체 기판(11)에 전기적으로 연결되어 있다.
상기 제 2 도전형은 예컨대 피(P)형이고 상기 제 2 도전형은 상기 제 1 도전형 물질과 반대형인 앤(N)형이다.
상기 제 2 에미터 영역(25b)는 상기 캐소드 전극(27)에 전기적으로 연결되어 있고 상기 제 2 에미터 영역(25b)는 전기적으로 플로팅되어 있다.
상기와 같은 구조의 에미터 스위치 사이리스터(EST)는 제 1 에미터 영역(25a)을 포함하는 메인 사이리스터(main thyristor, A)와 제 2 에미터 영역(25b)을 포함하는 기생 사이리스터(parasitic thyristor, B)로 구분되어 상기 제 1 및 제 2 게이트 전극(23a,23b)에 일정 전압이 인가될 때 상기 애노드 전극(29)으로부터 상기 캐소드 전극(27)으로 전류가 흐르게 된다.
상기 제 2 활성웰(19)은 이중 주입(double injection) 방법, 즉 상기 제 1 활성웰(17) 형성 후 상기 제 1 활성웰(17)보다 큰 불순물 농도로 상기 제 1 활성웰(17)의 일부에 이온 주입하는 방법으로 형성되는데, 이는 상기 제 2 활성웰(19)의 저항을 작게하여 상기 기생 사이리스터(B)를 구성하는 제 2 활성웰(19)과 제 2 에미터 영역(25b)의 피앤(PN) 접합이 턴온되는 것을 방지하기 위한 것이다.
도 3은 상기 도 2에 도시한 에미터 스위치 사이리스터의 전류 흐름도이다.
상기 도 3을 참조하면, 상기 애노드 전극(29)에 양(positive)의 전압을 인가하고 상기 제 1 및 제 2 게이트 전극(23a,23b)에 문턱 전압 이상으로 양(positive)의 전압을 인가하면 상기 게이트 산화막(21) 하부에 해당하는 제 1 활성웰(17)에 채널(도시하지 않음)이 형성되어 상기 반도체 기판(11), 버퍼층(13), 에피층(15), 제 1 에미터 영역(25a), 채널, 및 제 2 에미터 영역(25b)을 통해 상기 캐소드 전극(27)으로 전자 전류(ⓔ)가 흐른다. 이에따라 상기 반도체 기판(11), 버퍼층(13), 에피층(15), 제 1 활성웰(17), 및 제 2 활성웰(19)을 통해 상기 캐소드 전극으로 홀전류(ⓗ)가 흐른다.
상기 애노드 전극(29)과 캐소드 전극(27) 사이의 전압을 증가시키면 상기 반도체 기판(11)에서 주입되는 홀의 양이 점점 증가하고 이에따라 전자의 양도 증가하여 홀전류(ⓗ)와 전자전류(ⓔ)를 포함하는 전체 전류는 커지게 된다.
상기 전체 전류을 더욱 크게하기 위해 상기 애노드 전극(29)과 캐소드 전극(27) 사이의 전압을 더 증가시키면 상기 제 1 에미터 영역(25a) 하부의 제 1 활성웰(17)에 전압 강하가 유기된다.
상기 전압 강하는 홀전류(ⓗ)에 비례하여 상기 제 1 에미터 영역(25a)과 상기 제 1 활성웰(17) 사이에 순방향 바이어스로 작용하여 피앤(PN) 접합을 턴온시키게 되고 그 결과 상기 홀전류(ⓗ)는 상기 채널 및 제 2 에미터 영역(25b)을 통해 상기 캐소드 전극(27)으로 흐른다. 따라서 상기 메인 사이리스터(A)는 래치 상태에 도달하여 전체 전류는 매우 커지게 되지만 상기 제 1 및 제 2 게이트 전극(23a,23b)에 공급하는 전압 극성을 변화시켜 상기 전체 전류의 흐름을 제어할 수 있다.
그러나 상기 애노드 전극(29)과 캐소드 전극(27) 사이의 전압을 상기 메인 사이리스터(A)가 래치 상태로 되는 전압 이상으로 증가시키면, 상기 채널을 통해 흐르는 홀전류(ⓗ) 뿐만 아니라 상기 제 2 에미터 영역(25b) 하부의 제 2 활성웰(19)을 통해 상기 캐소드 전극(27)으로 흐르는 홀전류(ⓗ)도 증가하게 된다. 상기 제 2 에미터 영역(25b) 하부로 흐르는 홀전류(ⓗ)는 상기 제 2 활성웰(19)과 상기 제 2 에미터 영역(25b)에 순방향 바이어스로 작용하여 상기 피앤(PN) 접합을 턴온시키게 되고 그 결과 상기 기생 사이리스터(B)를 래치 상태로 만든다.
상기와 같은 구조의 에미터 스위치 사이리스터(EST)는 상기 제 2 활성웰(19)의 저항을 작게하여 상기 기생 사이리스터(B)가 턴온되는 것을 방지하기 위한 방법으로 상기 제 1 활성웰(17) 형성 후 상기 제 1 활성웰(17)보다 큰 농도로 제 2 활성웰(19)을 형성하는 이중 주입 방법을 이용하였으나, 이 방법에서도 역시 상기 기생 사이리스터(B)가 턴온되는 현상이 나타났다.
즉, 이중 주입 방법을 이용할 경우 상기 제 2 활성웰(19) 전체의 불순물 농도가 일정하지 않고 상기 제 2 에미터 영역(25b) 하부에 해당하는 제 2 활성웰(19)의 불순물 농도가 그 이외에 해당하는 제 2 활성웰(19)의 불순물 농도보다 작게 된다. 따라서 상기 제 2 에미터 영역(25b) 하부에 해당하는 제 2 활성웰(19)의 저항이 상대적으로 커지고, 그 결과 상기 제 2 에미터 영역(25b) 하부를 통과하는 홀전류(ⓗ)에 의해 전압 강하가 발생하여 상기 기생 사이리스터(B)가 턴온된다.
상기와 같이 기생 사이리스터(B)가 턴온되면 상기 제 1 및 제 2 게이트 전극(23a,23b)으로 에미터 스위치 사이리스터의 턴온/오프를 더 이상 제어할 수 없게 되고 에미터 스위치 사이리스터(EST)의 안전 동작 영역(SOA)이 작아지는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 기생 사이리스터의 턴온을 방지하기 위한 에미터 스위치 사이리스터(Emitter Switched Thyristor)를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 에미터 스위치 사이리스터(EST)의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위하여 본 발명에 의한 에미터 스위치 사이리스터(EST)는 제 1 도전형의 반도체 기판, 상기 반도체 기판 상에 형성된 제 2 도전형의 에피층, 상기 에피층 내에 형성된 제 1 도전형의 제 1 활성웰, 상기 제 1 활성웰의 제 1 도전형 농도보다 크고 상기 제 1 활성웰 내에 형성된 제 1 도전형의 제 2 활성웰, 상기 제 2 활성웰과 평행하고 상기 제 1 활성웰 내에 형성된 제 2 도전형의 제 1 에미터 영역, 상기 제 2 활성웰 내에서 상기 제 1 에미터 영역과 평행한 방향으로 소정 간격 이격된 제 2 도전형의 제 2 에미터 영역들, 상기 제 1 에미터 영역의 한쪽 가장자리를 포함하고 상기 제 1 에미터 영역에 평행한 제 1 게이트 전극, 상기 제 1 게이트 전극과 소정 간격 이격되고 상기 제 1 에미터 영역의 다른쪽 가장자리 및 상기 제 2 에미터 영역들의 한쪽 가장자리를 포함하고 상기 제 1 게이트 전극에 평행한 제 2 게이트 전극, 상기 제 2 게이트 전극과 소정 간격 이격되고 상기 제 2 에미터 영역들 및 상기 제 2 활성웰과 전기적으로 연결된 캐소드 전극, 및 상기 반도체 기판과 전기적으로 연결된 애노드 전극을 구비한다.
상기 제 1 및 제 2 게이트 전극 하부에는 게이트 산화막을 구비하고 상기 에피층과 상기 반도체 기판 사이에는 상기 에피층을 구성하는 제 2 도전형 농도보다 큰 농도인 제 2 도전형의 버퍼층을 구비하는 것이 바람직하다.
또한 상기 제 2 활성웰은 상기 제 1 및 제 2 게이트 전극을 마스크로하여 이온 주입된 것이 바람직하다.
상기 제 2 에미터 영역들 사이의 이격 거리는 상기 제 2 에미터 영역들 주변에 홀전류에 의한 전압 강하가 발생하지 않는 범위인 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 에미터 스위치 사이리스터(EST)의 제조 방법은, 제 1 도전형의 반도체 기판 상에 제 2 도전형의 버퍼층을 형성하는 단계, 상기 버퍼층 상에 상기 버퍼층의 제 2 도전형 농도보다 큰 농도로 제 2 도전형의 에피층을 형성하는 단계, 상기 에피층에 제 1 도전형의 제 1 활성웰을 형성하는 단계, 상기 결과물 전면에 게이트 산화막을 형성한 후 상기 제 1 활성웰의 일부가 노출되도록 상기 게이트 산화막을 식각하는 단계, 상기 게이트 산화막 상에 도전 물질을 증착한 후 식각하여 서로 이격된 제 1 게이트 전극과 제 2 게이트 전극을 형성하는 단계, 상기 노출된 제 1 활성웰 내에 제 1 도전형의 제 2 활성웰을 형성하는 단계, 상기 제 1 및 제 2 게이트 산화막(81a,81b) 사이에 해당하는 제 1 활성웰(77)에 제 2 도전형의 제 1 에미터 영역을 형성하고, 상기 제 2 활성웰 내에서 상기 제 1 에미터 영역과 평행한 방향으로 소정 간격 이격된 제 2 도전형의 제 2 에미터 영역들을 형성하는 단계, 상기 제 2 에미터 영역들 및 제 2 활성웰을 전기적으로 연결하는 캐소드 전극을 형성하는 단계, 및 상기 반도체 기판을 전기적으로 연결하는 애노드 전극을 형성하는 단계로 이루어진다.
상기 제 1 게이트 전극은 상기 제 1 활성웰의 일부를 포함하여 상기 에피층에 해당하는 게이트 산화막 상에 형성하고, 상기 제 2 게이트 전극은 상기 제 1 활성웰에 해당하는 게이트 산화막 상에 형성하는 것이 바람직하다.
또한 상기 제 2 에미터 영역들 사이의 이격 거리는 상기 제 2 에미터 영역 주변에 홀전류에 의한 전압 강하가 발생하지 않는 범위로 하는 것이 바람직하다.
따라서 본 발명에 의하면 기생 사이리스터를 구성하는 제 2 에미터 영역 하부에 좁게 제 2 활성웰을 형성함으로써 저항을 작게하고 제 2 에미터 영역을 제 1 에미터 영역과 평행한 방향으로 서로 이격되도록 함으로써 과잉 홀전류에 의한 기생 사이리스터의 턴온 현상을 방지할 수 있고 그 결과 에미터 스위치 사이리스터(EST)의 안전 동작 영역(SOA)을 극대화할 수 있다는 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 4는 본 발명에 의한 에미터 스위치 사이리스터(Emitter Switched Thyristor)를 위에서 본 평면도이다.
상기 도 4를 참조하면, 제 1 에미터 영역(85a) 및 제 2 에미터 영역(85b)들은 제 2 도전형, 예컨대 앤(N)형 반도체 물질로 형성되고, 상기 제 1 에미터 영역(85a)은 제 1 및 제 2 게이트 전극(81a,81b)과 평행하게 형성되어 있다.
상기 제 2 에미터 영역(85b)들은 상기 제 1 에미터 영역(85a)과 평행한 제 2 활성웰(83)상에서 상기 제 1 에미터 영역(85a) 방향으로 소정 간격 이격되어 있다.
상기 제 2 활성웰(83)은 제 1 도전형, 예컨대 피(P)형 반도체 물질로 형성된다.
캐소드 전극(87)은 상기 소정 간격 이격된 제 2 에미터 영역(85b)들과 상기 제 2 에미터 영역(85b) 사이의 제 2 활성웰(83)을 전기적으로 연결한다.
상기 제 2 에미터 영역(85b)은 상기 제 1 에미터 영역(85a)과 평행한 방향으로 소정 간격 이격되어 있다. 이는 홀전류의 증가로 인해 상기 제 2 에미터 영역(85b)을 포함하는 기생 사이리스터가 턴온되는 것을 방지하기 위한 것으로서, 홀전류가 상기 제 2 에미터 영역(85b)을 통하지 않고 바로 상기 캐소드 전극(87)으로 바이패쓰(by-pass)되도록 하기 위한 것이다.
이때 상기 제 2 에미터 영역(85b)들 사이의 이격 거리는 상기 제 2 에미터 영역(85b) 주변에 홀 전류에 의한 전압 강하가 발생하지 않는 범위이다.
도 5는 상기 도 4에 도시한 평면도의 5-5'에서 본 단면도이다.
상기 도 5를 참조하면, 에미터 스위치 사이리스터(EST)는 제 1 도전형, 예컨대 피(P)형의 반도체 기판(71), 상기 반도체 기판(71) 상에 형성된 제 2 도전형, 예컨대 앤(N)형의 버퍼층(73), 상기 버퍼층(73) 상에 상기 버퍼층(73)보다 큰 농도로 형성된 제 2 도전형의 에피층(75), 상기 에피층(75)의 일정 깊이에 형성된 제 1 도전형의 제 1 활성웰(77), 및 상기 제 1 활성웰(77)내에 상기 제 1 활성웰(77)보다 고농도로 형성된 제 1 도전형의 제 2 활성웰(83)을 구비한다.
그리고 상기 제 1 활성웰(77)내에 제 2 도전형 물질로 형성된 제 1 에미터 영역(85a)과 상기 제 2 활성웰(79)내에 제 2 도전형 물질로 형성된 제 2 에미터 영역(85b)을 구비한다.
게이트 산화막(79)은 상기 제 1 에미터 영역(85a)을 기준으로 상기 제 2 에미터 영역(85b)과 반대 방향에 있는 제 1 활성웰(77) 및 에피층(75), 상기 제 1 에미터 영역(85a), 상기 제 1 에미터 영역(85a)과 상기 제 2 에미터 영역(85b) 사이의 제 1 활성웰(77), 상기 제 2 에미터 영역(85b) 일부 상에 형성되어 있고 제 1 및 제 2 게이트 전극(81a,81b)은 상기 게이트 산화막(79) 상에서 서로 이격되어 있다.
다시말해서 상기 제 1 게이트 전극(81a)은 상기 제 1 에미터 영역(85a)의 일부와 상기 제 1 에미터 영역(85a)을 기준으로 상기 제 2 에미터 영역(85b)과 반대 방향에 있는 제 1 활성웰(77) 및 에피층(75)에 해당하는 게이트 산화막(79) 상부에 형성되고, 상기 제 2 게이트 전극(81b)은 상기 제 1 게이트 전극(81a)과 이격되면서 상기 제 1 에미터 영역(85a)의 일부, 상기 제 2 에미터 영역(85b)의 일부, 및 상기 제 1 에미터 영역(85a)과 상기 제 2 에미터 영역(85b) 사이의 제 1 활성웰(77)에 해당하는 게이트 산화막(79) 상부 에 형성된다.
캐소드 전극(87)은 상기 제 2 에미터 영역(85b)과 상기 제 2 활성웰(83)에 전기적으로 연결되고, 애노드 전극(89)은 상기 반도체 기판(71)에 전기적으로 연결되어 있다.
따라서 상기 제 1 에미터 영역(85a)은 전기적으로 플로팅된 상태이다.
상기와 같은 구조의 에미터 스위치 사이리스터(EST)는 제 1 에미터 영역(85a)을 포함하는 메인 사이리스터(main thyristor, A)와 제 2 에미터 영역(85b)을 포함하는 기생 사이리스터(parasitic thyristor, B)로 구분되어 상기 제 1 및 제 2 게이트 전극(81a,81b)에 일정 전압이 인가될 때 상기 애노드 전극(89)으로부터 상기 캐소드 전극(87)으로 전류가 흐르게 된다.
상기와 같은 구조의 에미터 스위치 사이리스터의 동작 관계를 상세히 설명하면 다음과 같다.
상기 애노드 전극(89)에 양(positive)의 전압을 인가하고 상기 제 1 및 제 2 게이트 전극(81a,81b)에 문턱 전압 이상으로 양(positive)의 전압을 인가하면 상기 게이트 산화막(79) 하부에 해당하는 제 1 활성웰(77)에 채널(도시하지 않음)이 형성되어 상기 채널을 통해 상기 캐소드 전극(87)으로 흐르는 전자 전류가 발생하고 이에따라 상기 반도체 기판(71), 버퍼층(73), 에피층(75), 제 1 활성웰(77), 및 제 2 활성웰(83)을 통해 상기 캐소드 전극(87)으로 흐르는 홀전류가 발생하여 에미터 스위치 사이리스터(EST)는 턴온된다.
상기 애노드 전극(89)과 캐소드 전극(87) 사이의 전압을 증가시키면 상기 제 1 에미터 영역(85a) 하부의 제 1 활성웰(77)에 전압 강하가 유기된다. 상기 전압 강하는 상기 제 1 에미터 영역(85a) 하부에 흐르는 홀전류에 비례하는데, 이는 상기 제 1 에미터 영역(85a)과 상기 제 1 활성웰(77) 사이에 순방향 바이어스로 작용하여 피앤(PN)접합을 턴온시키게 된다. 그 결과 상기 메인 사이리스터(A)는 래치 상태가되어 전체 전류가 매우 커지게 된다. 이때 상기 제 1 및 제 2 게이트 전극(81a,81b)에 공급하는 전압 극성을 변화시켜 상기 전체 전류의 흐름을 제어할 수 있다.
그리고 상기 애노드 전극(89)과 캐소드 전극(87) 사이의 전압을 상기 메인 사이리스터(A)가 래치 상태로 되는 전압 이상으로 더 증가시키면, 상기 채널을 통해 흐르는 홀전류뿐만 아니라 상기 제 2 에미터 영역(85b) 하부의 제 2 활성웰(83)을 통해 흐르는 홀전류도 증가하게 된다. 이때 상기 제 2 활성웰(83)은 상기 제 2 에미터 영역(85b) 하부에서 좁게(shallow) 형성되어 종래의 방법, 즉 이중 주입에 의해 제 2 에미터 영역 하부에서 깊게 형성된 제 2 활성웰에 비해 저항이 작은 장점이 있다.
따라서 상기 2 활성웰(83) 중 상기 제 2 에미터 영역(85b) 하부에 해당하는 부분을 통해 흐르는 홀전류와 상기 저항의 곱에 의해 유기되는 전압 강하는 작아지고, 그 결과 상기 기생 사이리스터(B)가 턴온되지 않고 에미터 스위치 사이리스터(EST)의 턴온/오프를 제어할 수 있는 안전 동작 영역(SOA)이 커지는 잇점이 있다.
도 6은 상기 도 4에 도시한 평면도의 6-6'에서 본 단면도이다.
상기 도 6을 참조하면, 제 2 활성웰(83) 내에 제 2 에미터 영역(도 4의 85b)을 구비하지 않은 것을 제외하면 상기 도 5와 동일하다. 즉, 제 2 에미터 영역(도 4의 85b)은 상기 제 2 활성웰(83) 상에서 일정 간격 이격되어 형성되므로 본 도 6에는 나타나지 않는다.
따라서 제 1 활성웰(77) 중 제 1 에미터 영역(85a) 하부에 해당하는 부분을 따라 흐르는 홀전류는 상기 제 2 활성웰(83)을 통해 캐소드 전극(87)으로 바이패쓰(by-pass)된다.
다시말해서 본 발명은 제 2 활성웰(83)을 고농도이면서 좁게 형성함으로써 제 2 에미터 영역(85b) 하부에 유기되는 전압 강하 성분을 최소로 억제하여 홀전류가 증가하더라도 상기 제 2 에미터 영역(85b)에 래치가 유기되지 않게 하고, 제 2 에미터 영역(85b)을 소정 간격 이격하여 형성함으로써 에미터 스위치 사이리스터(EST)의 턴온/오프를 적절하게 제어할 수 있다.
도 7 내지 도 9는 본 발명에 의한 에미터 스위치 사이리스터(EST)의 제조 방법을 설명하기 위해 도시한 단면도이다.
상기 도 7을 참조하면, 제 1 도전형, 예컨대 피(P)형의 반도체 기판(71) 상에 제 2 도전형, 예컨대 앤(N)형의 버퍼층(73)을 형성하는 공정, 상기 버퍼층(73) 상에 상기 버퍼층(73)의 제 2 도전형 농도보다 큰 농도로 제 2 도전형의 에피층(75)을 형성하는 공정, 및 상기 에피층(75)의 소정 부분에 소정 깊이로 피(P)형 불순물을 이온 주입하여 제 1 활성웰(77)을 형성하는 공정을 차례로 진행한다.
이어서 상기 결과물 전면에 산화막(후속 공정에서 게이트 산화막(79)으로 패터닝됨)을 형성하는 공정, 상기 제 1 활성웰(77)의 일부가 노출되도록 상기 산화막을 식각하여 게이트 산화막(79)을 형성하는 공정, 및 상기 게이트 산화막(79)이 형성된 결과물 상에 도전 물질, 예컨대 다결정 실리콘을 증착한 후 상기 게이트 산화막(79) 상에서 서로 소정 간격 이격되도록 식각함으로써 제 1 게이트 전극(81a)과 제 2 게이트 전극(81b)을 형성하는 공정을 진행한다.
이때 상기 제 1 게이트 전극(81a)은 상기 제 1 활성웰(77)의 일부를 포함하여 상기 에피층(75)에 해당하는 게이트 산화막(79) 상에 형성하고, 상기 제 2 게이트 전극(81b)은 상기 제 1 활성웰(77)에 해당하는 게이트 산화막(79) 상에 형성한다.
상기 도 8을 참조하면, 상기 노출된 제 1 활성웰(77)에 제 1 도전형의 제 2 활성웰(83)을 형성한 후 연속하여 제 2 도전형의 제 1 및 제 2 에미터 영역(85a,85b)을 형성한다.
상기 제 2 활성웰(83)은 상기 제 1 활성웰(77)의 불순물 농도보다 큰 불순물 농도와 고에너지로 이온 주입하여 형성함으로써 상기 제 2 에미터 영역(85b) 하부를 따라 좁게(shallow) 형성하는데, 이는 상기 제 2 에미터 영역(85b) 하부에서의 저항을 작게하기 위한 것이다.
상기 제 2 에미터 영역(85b) 하부에서의 저항을 작게하는 이유는, 캐소드 전극(후속 공정에서 형성됨)과 애노드 전극(후속 공정에서 형성됨) 사이의 전압이 매우 커져서 과잉 홀전류가 발생될 때 상기 홀전류와 상기 저항에 의한 전압 강하를 작게함으로써 상기 제 1 에미터 영역(85a)과 상기 제 1 활성웰(77) 사이의 피앤(PN) 접합을 턴온시키지 않게 하기 위한 것이다.
상기 제 1 에미터 영역(85a)은 상기 제 1 및 제 2 게이트 전극(81a,81b) 사이에 형성하고, 상기 제 2 에미터 영역(85b)은 상기 제 1 및 제 2 게이트 전극(81a,81b) 하부의 제 1 활성웰(77)에 형성되는 채널(도시하지 않음) 방향으로는 상기 제 1 에미터 영역(85a)과 소정 간격 이격되면서 상기 채널의 수직 방향, 즉 상기 제 1 에미터 영역(85a)과 평행한 방향으로도 소정 간격 이격되도록 다수개로 형성한다.
다시 말해서 상기 제 2 에미터 영역(85b)은 상기 도 8에서와 같이 상기 제 2 활성웰(83) 내에 나타나지만 다른 단면도(도시하지 않음)에서는 상기 제 2 활성웰(83) 내에 상기 제 2 에미터 영역(85b)이 나타나지 않게 되는데, 상기와 같이 제 2 에미터 영역(85b)을 소정 간격 이격된 다수개로 형성하는 것은 상기 제 1 활성웰(77) 중 제 1 에미터 영역(85a) 하부에 해당하는 부분을 따라 흐르는 과잉 홀전류를 상기 제 2 활성웰(83)을 통해 캐소드 전극(87)으로 바이패쓰(by-pass)하기 위한 것이다.
상기 도 9를 참조하면, 상기 결과물에 도전 물질, 예컨대 알루미늄(Al)과 같은 금속을 증착한 후 패터닝함으로써 상기 제 2 게이트 전극(81b)과 소정 간격 이격되고 다수개의 제 2 에미터 영역(83) 및 상기 제 2 활성웰(83)과 전기적으로 연결된 캐소드 전극(87)을 형성한다.
이어서 상기 결과물을 거꾸로하여 상기 반도체 기판(71) 상에 도전 물질을 증착한 후 패터닝하여 상기 반도체 기판(71)과 전기적으로 연결된 애노드 전극(89)을 형성한다.
상기 공정들 결과 상기 제 1 및 제 2 게이트 전극(81a,81b)에 소자의 문턱 전압 이상으로 양(positive)의 전압을 인가하고 상기 애노드 전극(89)에 양의 전압을 인가하면 상기 애노드 전극(89)으로부터 상기 캐소드 전극(87)으로 전류가 흐르게된다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의하면 기생 사이리스터를 구성하는 제 2 에미터 영역 하부에 좁게 제 2 활성웰을 형성함으로써 저항을 작게하고 제 2 에미터 영역을 제 1 에미터 영역과 평행한 방향으로 서로 이격되도록 함으로써 과잉 홀전류에 의한 기생 사이리스터의 턴온 현상을 방지할 수 있고 또한 에미터 스위치 사이리스터(EST)의 안전 동작 영역(SOA)을 극대화할 수 있다는 잇점이 있다.
도 1은 종래 기술에 의한 에미터 스위치 사이리스터(Emitter Switched Thyristor)를 위에서 본 평면도이다.
도 2는 상기 도 1에 도시한 평면도의 2-2'에서 본 단면도이다.
도 3은 상기 도 2에 도시한 에미터 스위치 사이리스터의 전류 흐름도이다.
도 4는 본 발명에 의한 에미터 스위치 사이리스터(Emitter Switched Thyristor)를 위에서 본 평면도이다.
도 5는 상기 도 4에 도시한 평면도의 5-5'에서 본 단면도이다.
도 6은 상기 도 4에 도시한 평면도의 6-6'에서 본 단면도이다.
도 7 내지 도 9는 본 발명에 의한 에미터 스위치 사이리스터(EST)의 제조 방법을 설명하기 위해 도시한 단면도이다.
Claims (9)
- 제1 도전형의 반도체 기판;상기 반도체 기판 상에 형성된 제2 도전형의 에피층;상기 에피층 내에서 제1 방향으로 향해 길게 배치되는 제1 도전형의 제1 활성웰;상기 제1 활성웰의 제1 도전형 농도보다 크고 상기 제1 활성웰 내에서 상기 제1 방향으로 길게 배치되는 제1 도전형의 제2 활성웰;상기 제2 활성웰과 일정 간격 이격되면서 나란하게 상기 제1 활성웰 내에 형성된 제2 도전형의 제1 에미터 영역;상기 제2 활성웰 내에 배치되되, 상기 제1 방향을 따라 상기 제2 활성웰에 의해 상호 일정 간격 이격되도록 배치되는 제2 도전형의 제2 에미터 영역들;상기 제1 에미터 영역과 상기 에피층 사이의 상기 제1 활성웰 표면 위에 형성되는 제1 게이트 전극;상기 제1 에미터 영역과 상기 제2 에미터영역들 사이의 상기 제1 활성웰 표면 위에 형성되는 제2 게이트 전극;상기 제2 에미터 영역들 및 상기 제2 에미터 영역들 사이의 상기 제2 활성웰과 전기적으로 연결된 캐소드 전극; 및상기 반도체 기판과 전기적으로 연결된 애노드 전극을 구비하는 것을 특징으로하는 에미터 스위치 사이리스터(Emitter Switched Thyristor).
- 제1항에 있어서, 상기 제1 및 제2 게이트 전극 하부에게이트 산화막을 구비하는 것을 특징으로하는 에미터 스위치 사이리스터(EST).
- 제1항에 있어서, 상기 에피층과 상기 반도체 기판 사이에상기 에피층을 구성하는 제2 도전형 농도보다 큰 농도인 제2 도전형의 버퍼층을 구비하는 것을 특징으로하는 에미터 스위치 사이리스터(EST).
- 제1항에 있어서, 상기 제2 활성웰은상기 제1 및 제2 게이트 전극을 마스크로하여 이온 주입된 것을 특징으로하는 에미터 스위치 사이리스터(EST).
- 제1항에 있어서, 상기 제2 에미터 영역들 사이의 이격 거리는상기 제2 에미터 영역들 주변에 홀전류에 의한 전압 강하가 발생하지 않는 범위인 것을 특징으로하는 에미터 스위치 사이리스터(EST).
- 제1 도전형의 반도체 기판 상에 제2 도전형의 버퍼층을 형성하는 단계;상기 버퍼층 상에 상기 버퍼층의 제2 도전형 농도보다 큰 농도로 제2 도전형의 에피층을 형성하는 단계;상기 에피층에 제1 도전형의 제1 활성웰을 형성하는 단계;상기 결과물 전면에 게이트 산화막을 형성한 후 상기 제1 활성웰의 일부가 노출되도록 상기 게이트 산화막을 식각하는 단계;상기 게이트 산화막 상에 도전 물질을 증착한 후 식각하여 서로 이격된 제1 게이트 전극과 제2 게이트 전극을 형성하는 단계;상기 노출된 제1 활성웰 내에 제1 도전형의 제2 활성웰을 형성하는 단계;상기 제1 및 제2 게이트 산화막(81a,81b) 사이에 해당하는 제1 활성웰(77)에 제2 도전형의 제1 에미터 영역을 형성하고, 상기 제2 활성웰 내에서 상기 제1 에미터 영역과 평행한 방향으로 소정 간격 이격된 제2 도전형의 제2 에미터 영역들을 형성하는 단계;상기 제2 에미터 영역들 및 제2 활성웰을 전기적으로 연결하는 캐소드 전극을 형성하는 단계; 및상기 반도체 기판을 전기적으로 연결하는 애노드 전극을 형성하는 단계로 이루어지는 것을 특징으로하는 에미터 스위치 사이리스터(EST)의 제조 방법.
- 제6항에 있어서, 상기 제1 게이트 전극은상기 제1 활성웰의 일부를 포함하여 상기 에피층에 해당하는 게이트 산화막 상에 형성하는 것을 특징으로하는 에미터 스위치 사이리스터(EST)의 제조 방법.
- 제6항에 있어서, 상기 제2 게이트 전극은상기 제1 활성웰에 해당하는 게이트 산화막 상에 형성하는 것을 특징으로하는 에미터 스위치 사이리스터(EST)의 제조 방법.
- 제6항에 있어서, 상기 제2 에미터 영역들 사이의 이격 거리는상기 제2 에미터 영역 주변에 홀전류에 의한 전압 강하가 발생하지 않는 범위로 하는 것을 특징으로하는 에미터 스위치 사이리스터(EST)의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970054193A KR100486350B1 (ko) | 1997-10-22 | 1997-10-22 | 에미터스위치사이리스터및이의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970054193A KR100486350B1 (ko) | 1997-10-22 | 1997-10-22 | 에미터스위치사이리스터및이의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990032968A KR19990032968A (ko) | 1999-05-15 |
| KR100486350B1 true KR100486350B1 (ko) | 2006-04-28 |
Family
ID=37180864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970054193A KR100486350B1 (ko) | 1997-10-22 | 1997-10-22 | 에미터스위치사이리스터및이의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100486350B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209169A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | 絶縁ゲ−ト型サイリスタ |
| US4847671A (en) * | 1987-05-19 | 1989-07-11 | General Electric Company | Monolithically integrated insulated gate semiconductor device |
| KR19980058377A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 트렌치 캐소드 구조를 갖는 에미터-스위치드 다이리스터 및 그의 제조방법 |
| KR0163928B1 (ko) * | 1995-10-25 | 1998-12-01 | 김광호 | 이미터 스위치 사이리스터 |
-
1997
- 1997-10-22 KR KR1019970054193A patent/KR100486350B1/ko not_active IP Right Cessation
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|---|---|
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