JP3407246B2 - 横型絶縁ゲート型サイリスタ - Google Patents
横型絶縁ゲート型サイリスタInfo
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- JP3407246B2 JP3407246B2 JP09045497A JP9045497A JP3407246B2 JP 3407246 B2 JP3407246 B2 JP 3407246B2 JP 09045497 A JP09045497 A JP 09045497A JP 9045497 A JP9045497 A JP 9045497A JP 3407246 B2 JP3407246 B2 JP 3407246B2
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Description
【０００１】
【発明の属する技術分野】本発明は、パワーＩＣの出力
段素子として用いられる横型絶縁ゲート型サイリスタに
関する。
段素子として用いられる横型絶縁ゲート型サイリスタに
関する。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS Controlled Thyristor (MCT)は、発表以来世界
の様々な研究機関において、その特性解析、改善が行わ
れている。これはＭＣＴが電圧駆動型であるため、ＧＴ
Ｏサイリスタに比べ、格段に容易なゲート回路で済み、
かつ低オン電圧特性を示すことによる。しかしＭＣＴ
は、ＧＴＯサイリスタと同様に、電流飽和特性を示さな
いため、実際に使用する際にはヒューズ等の受動部品が
必要となる。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS Controlled Thyristor (MCT)は、発表以来世界
の様々な研究機関において、その特性解析、改善が行わ
れている。これはＭＣＴが電圧駆動型であるため、ＧＴ
Ｏサイリスタに比べ、格段に容易なゲート回路で済み、
かつ低オン電圧特性を示すことによる。しかしＭＣＴ
は、ＧＴＯサイリスタと同様に、電流飽和特性を示さな
いため、実際に使用する際にはヒューズ等の受動部品が
必要となる。
【０００３】Pattanayak博士らはEmitter Switched Thy
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No. 4,847,671 (JuI.1
1,1989)］また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Ele
ctron Device Lett. vol.12(1991) p387 にDual Chann
el型 Emitter Switched Thyristor （ＥＳ
Ｔ）が高電圧領域まで電流飽和特性を示すことを実測に
より示した。さらに，発明者らは、Proc. ＩＥＥＥ Ｉ
ＳＰＳＤ ’93，p71 とProc. ＩＥＥＥ ＩＳＰＳＤ
’94，p195 に、このＥＳＴのＦＢＳＯＡ（順バイア
ス安全動作領域）、ＲＢＳＯＡ（逆バイアス安全動作領
域）の解析結果を発表し、電圧駆動型サイリスタにおい
て，初めて負荷短絡時の安全動作領域を有する素子開発
に道を開いた。図４に、ＥＳＴの素子構造を示す。
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No. 4,847,671 (JuI.1
1,1989)］また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Ele
ctron Device Lett. vol.12(1991) p387 にDual Chann
el型 Emitter Switched Thyristor （ＥＳ
Ｔ）が高電圧領域まで電流飽和特性を示すことを実測に
より示した。さらに，発明者らは、Proc. ＩＥＥＥ Ｉ
ＳＰＳＤ ’93，p71 とProc. ＩＥＥＥ ＩＳＰＳＤ
’94，p195 に、このＥＳＴのＦＢＳＯＡ（順バイア
ス安全動作領域）、ＲＢＳＯＡ（逆バイアス安全動作領
域）の解析結果を発表し、電圧駆動型サイリスタにおい
て，初めて負荷短絡時の安全動作領域を有する素子開発
に道を開いた。図４に、ＥＳＴの素子構造を示す。
【０００４】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎ+ バッファ層２を介して設けられ
たｎベース層３の表面層に、第一ｐベース領域４および
その一部を占め拡散深さの深いｐ+ ウェル領域５ならび
に第二ｐベース領域６が形成され、第一ｐベース領域４
の表面層にｎソース領域７、第二ｐベース領域６の表面
層にｎエミッタ領域８がそれぞれ形成されている。第一
ｐベース領域４のｎソース領域７とｎベース層３の露出
部とに挟まれた部分から、第二ｐベース領域６のｎエミ
ッタ領域８とｎベース層３の露出部とに挟まれた部分に
わたってゲート酸化膜９を介してゲート電極層１０が設
けられている。しかし、いずれもＺ方向の長さが有限
で、その外側で第一ｐベース領域４と第二ｐベース領域
６は連結され、さらにその外側にＬ字型にｐ+ ウェル領
域５が形成されている。そしてｐ+ウェル領域５の表面
に接触するカソード電極１１は、ｎソース領域７の表面
にも共通に接触している。一方、ｐエミッタ層１の裏面
には全面にアノード電極１２が設けられている。
エミッタ層１の上にｎ+ バッファ層２を介して設けられ
たｎベース層３の表面層に、第一ｐベース領域４および
その一部を占め拡散深さの深いｐ+ ウェル領域５ならび
に第二ｐベース領域６が形成され、第一ｐベース領域４
の表面層にｎソース領域７、第二ｐベース領域６の表面
層にｎエミッタ領域８がそれぞれ形成されている。第一
ｐベース領域４のｎソース領域７とｎベース層３の露出
部とに挟まれた部分から、第二ｐベース領域６のｎエミ
ッタ領域８とｎベース層３の露出部とに挟まれた部分に
わたってゲート酸化膜９を介してゲート電極層１０が設
けられている。しかし、いずれもＺ方向の長さが有限
で、その外側で第一ｐベース領域４と第二ｐベース領域
６は連結され、さらにその外側にＬ字型にｐ+ ウェル領
域５が形成されている。そしてｐ+ウェル領域５の表面
に接触するカソード電極１１は、ｎソース領域７の表面
にも共通に接触している。一方、ｐエミッタ層１の裏面
には全面にアノード電極１２が設けられている。
【０００５】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
層１０に電気的に接続されるゲート電極（図示せず）に
正の電圧を加えると，ゲート酸化膜９の下に反転層（一
部蓄積層）が形成され，横型ＭＯＳＦＥＴがオンする。
これにより，まず電子がカソード電極１１からｎソース
領域７を経て第一ｐベース領域４の表面層の反転層（チ
ャネル）を通り、ｎベース層３に供給される。この電子
は、ｐエミッタ層１、ｎ+ バッファ層２およびｎベース
層３、第一、第二ｐベース領域４、６およびｐ+ ウェル
領域５よりなるｐｎｐトランジスタのベース電流として
働き，それによってこのｐｎｐトランジスタが動作す
る。すると正孔が、ｐエミッタ層１から注入され，ｎ+
バッファ層２、ｎベース層３を通って第一ｐベース領域
４へ流れる。正孔の一部は第二ｐベース領域６へと流
れ、ｎエミッタ領域８の下をＺ方向に流れてカソード電
極１１へと抜けていく。（この動作をＩＧＢＴモードと
呼ぶ。）電流がさらに増加すると、ｎエミッタ領域８と
第二ｐベース領域６間のｐｎ接合が順バイアスされ、ｐ
エミッタ層１、ｎ+ バッファ層２およびｎベース層３、
第二ｐベース領域６およびｎエミッタ領域８からなるサ
イリスタ部がラッチアップの状態になる。（この動作を
サイリスタモードと呼ぶ。）このＥＳＴをオフするに
は，ゲート電極（図示せず）の電位を横型ＭＯＳＦＥＴ
のしきい値以下に下げ，このＭＯＳＦＥＴをオフする。
そうすることにより、ｎエミッタ領域８はカソード電極
１１から電位的に切離され、サイリスタ動作が止まる。
ノード電極１２に正の電圧を印加した状態でゲート電極
層１０に電気的に接続されるゲート電極（図示せず）に
正の電圧を加えると，ゲート酸化膜９の下に反転層（一
部蓄積層）が形成され，横型ＭＯＳＦＥＴがオンする。
これにより，まず電子がカソード電極１１からｎソース
領域７を経て第一ｐベース領域４の表面層の反転層（チ
ャネル）を通り、ｎベース層３に供給される。この電子
は、ｐエミッタ層１、ｎ+ バッファ層２およびｎベース
層３、第一、第二ｐベース領域４、６およびｐ+ ウェル
領域５よりなるｐｎｐトランジスタのベース電流として
働き，それによってこのｐｎｐトランジスタが動作す
る。すると正孔が、ｐエミッタ層１から注入され，ｎ+
バッファ層２、ｎベース層３を通って第一ｐベース領域
４へ流れる。正孔の一部は第二ｐベース領域６へと流
れ、ｎエミッタ領域８の下をＺ方向に流れてカソード電
極１１へと抜けていく。（この動作をＩＧＢＴモードと
呼ぶ。）電流がさらに増加すると、ｎエミッタ領域８と
第二ｐベース領域６間のｐｎ接合が順バイアスされ、ｐ
エミッタ層１、ｎ+ バッファ層２およびｎベース層３、
第二ｐベース領域６およびｎエミッタ領域８からなるサ
イリスタ部がラッチアップの状態になる。（この動作を
サイリスタモードと呼ぶ。）このＥＳＴをオフするに
は，ゲート電極（図示せず）の電位を横型ＭＯＳＦＥＴ
のしきい値以下に下げ，このＭＯＳＦＥＴをオフする。
そうすることにより、ｎエミッタ領域８はカソード電極
１１から電位的に切離され、サイリスタ動作が止まる。
【０００６】ＥＳＴは電流飽和作用を示すことから、そ
れを横型にしてパワーＩＣの出力段素子として利用する
研究もなされている［Sunkavalli,R. et al.;IEEE IEDM
Tech. Dig.(1993)］。図５は横型ＥＳＴの例の斜視断
面図である。この横型ＥＳＴは、ｎ+ 基板１６上に例え
ば酸化シリコン膜の分離絶縁膜１５を介して積層された
ｎベース層３の表面層に形成されている。図４の縦型の
ＥＳＴと異なっている点は、ｎベース層３のｐベース領
域４、６と同じ側の表面層に選択的にｎ+ バッファ領域
２が形成され、その表面層にｐエミッタ領域１が形成さ
れていて、そのｐエミッタ領域１の表面に接触してアノ
ード電極１２が表面上に形成されている点である。そし
て、ｐエミッタ領域１に対向する側のｎエミッタ領域８
とｎベース層３とに挟まれた第二ｐベース領域６の表面
上にも第二ゲート電極１７が設けられている。図５の素
子の動作原理は図４の縦型のＥＳＴと変わらない。
れを横型にしてパワーＩＣの出力段素子として利用する
研究もなされている［Sunkavalli,R. et al.;IEEE IEDM
Tech. Dig.(1993)］。図５は横型ＥＳＴの例の斜視断
面図である。この横型ＥＳＴは、ｎ+ 基板１６上に例え
ば酸化シリコン膜の分離絶縁膜１５を介して積層された
ｎベース層３の表面層に形成されている。図４の縦型の
ＥＳＴと異なっている点は、ｎベース層３のｐベース領
域４、６と同じ側の表面層に選択的にｎ+ バッファ領域
２が形成され、その表面層にｐエミッタ領域１が形成さ
れていて、そのｐエミッタ領域１の表面に接触してアノ
ード電極１２が表面上に形成されている点である。そし
て、ｐエミッタ領域１に対向する側のｎエミッタ領域８
とｎベース層３とに挟まれた第二ｐベース領域６の表面
上にも第二ゲート電極１７が設けられている。図５の素
子の動作原理は図４の縦型のＥＳＴと変わらない。
【０００７】
【発明が解決しようとする課題】上記の説明からわかる
ように、図４に示したＥＳＴおよび図５に示した横型Ｅ
ＳＴは、第二ｐベース領域６をＺ方向に流れる正孔を利
用して、第二ｐベース領域６とｎエミッタ領域８との間
のｐｎ接合を順バイアスしているため、カソード電極１
１と第二ｐベース領域６との接触部に近づくにつれ、前
記順バイアスの度合いが小さくなる。つまり、前記のｐ
ｎ接合において、ｎエミッタ領域８からの電子の注入量
がＺ方向に沿って均一でないということである。このよ
うなオン状態から、このＥＳＴをオフすると、当然順バ
イアスの浅いカソード電極１１との接触部近くの接合か
ら回復してゆき、カソード電極１１との接触部から遠い
部分が、なかなか回復しない。このため、オフ時におけ
る電流集中を招き易く、ターンオフ時の破壊耐量が小さ
くなってしまう。
ように、図４に示したＥＳＴおよび図５に示した横型Ｅ
ＳＴは、第二ｐベース領域６をＺ方向に流れる正孔を利
用して、第二ｐベース領域６とｎエミッタ領域８との間
のｐｎ接合を順バイアスしているため、カソード電極１
１と第二ｐベース領域６との接触部に近づくにつれ、前
記順バイアスの度合いが小さくなる。つまり、前記のｐ
ｎ接合において、ｎエミッタ領域８からの電子の注入量
がＺ方向に沿って均一でないということである。このよ
うなオン状態から、このＥＳＴをオフすると、当然順バ
イアスの浅いカソード電極１１との接触部近くの接合か
ら回復してゆき、カソード電極１１との接触部から遠い
部分が、なかなか回復しない。このため、オフ時におけ
る電流集中を招き易く、ターンオフ時の破壊耐量が小さ
くなってしまう。
【０００８】本発明の目的は、前記ｐｎ接合をターンオ
フ時均一に回復できる構造を示し、ターンオフ耐量の大
きく、かつオン電圧の小さな横型絶縁ゲート型サイリス
タを提供することにある。
フ時均一に回復できる構造を示し、ターンオフ耐量の大
きく、かつオン電圧の小さな横型絶縁ゲート型サイリス
タを提供することにある。
【０００９】
【課題を解決するための手段】上記課題解決のため、本
発明の横型絶縁ゲート型サイリスタは、高比抵抗の第一
導電型ベース層と、その第一導電型ベース層の一面側の
表面層に選択的に形成された第一、第二の第二導電型ベ
ース領域と、第一の第二導電型ベース領域の表面層に選
択的に形成された第一導電型ソース領域と、第二の第二
導電型ベース領域の表面層に選択的に形成された第一導
電型エミッタ領域と、第一導電型のソース領域およびエ
ミッタ領域間に挟まれた第一の第二導電型ベース領域の
表面、第一導電型ベース層の露出部および第二の第二導
電型ベース領域の表面上に絶縁膜を介して形成された第
一のゲート電極層と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、第一導電型ベース層の同じ側の表面層の第一、
第二の第二導電型ベース領域と重ならない部分に形成さ
れた第二導電型エミッタ領域と、その第二導電型エミッ
タ領域の表面に接触する第二主電極と、ゲート電極層に
接触するゲート電極とを備え、第二の第二導電型ベース
領域および第一導電型エミッタ領域の表面全面が絶縁膜
で覆われフローティングであるものとする。
発明の横型絶縁ゲート型サイリスタは、高比抵抗の第一
導電型ベース層と、その第一導電型ベース層の一面側の
表面層に選択的に形成された第一、第二の第二導電型ベ
ース領域と、第一の第二導電型ベース領域の表面層に選
択的に形成された第一導電型ソース領域と、第二の第二
導電型ベース領域の表面層に選択的に形成された第一導
電型エミッタ領域と、第一導電型のソース領域およびエ
ミッタ領域間に挟まれた第一の第二導電型ベース領域の
表面、第一導電型ベース層の露出部および第二の第二導
電型ベース領域の表面上に絶縁膜を介して形成された第
一のゲート電極層と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、第一導電型ベース層の同じ側の表面層の第一、
第二の第二導電型ベース領域と重ならない部分に形成さ
れた第二導電型エミッタ領域と、その第二導電型エミッ
タ領域の表面に接触する第二主電極と、ゲート電極層に
接触するゲート電極とを備え、第二の第二導電型ベース
領域および第一導電型エミッタ領域の表面全面が絶縁膜
で覆われフローティングであるものとする。
【００１０】そのようにすれば、第二の第二導電型ベー
ス領域と、第一導電型エミッタ領域とがどこの電極とも
接触していないフローティングであることによって、Ｉ
ＧＢＴモードからサイリスタモードに移行させラッチア
ップさせる際に、第二の第二導電型ベース領域をＺ方向
に流れる正孔電流を全く使わないで済むことから、ター
ンオンも均一におこなわれ、またターンオフ時の電流集
中を回避できる。
ス領域と、第一導電型エミッタ領域とがどこの電極とも
接触していないフローティングであることによって、Ｉ
ＧＢＴモードからサイリスタモードに移行させラッチア
ップさせる際に、第二の第二導電型ベース領域をＺ方向
に流れる正孔電流を全く使わないで済むことから、ター
ンオンも均一におこなわれ、またターンオフ時の電流集
中を回避できる。
【００１１】特に、第二導電型エミッタ領域側の第一導
電型ベース層と第一導電型エミッタ領域とに挟まれた第
二の第二導電型ベース領域の表面の絶縁膜上に第二のゲ
ート電極層を有するものとする。そのようにすれば、第
二のゲート電極層の下方にもチャネル領域が誘起され、
サイリスタモードへの移行が速く、オン電圧も低減され
る。
電型ベース層と第一導電型エミッタ領域とに挟まれた第
二の第二導電型ベース領域の表面の絶縁膜上に第二のゲ
ート電極層を有するものとする。そのようにすれば、第
二のゲート電極層の下方にもチャネル領域が誘起され、
サイリスタモードへの移行が速く、オン電圧も低減され
る。
【００１２】更に、第一のゲート電極層と第二のゲート
電極層とが接続されているものとすれば、制御信号は一
つで済む。そして、第一導電型エミッタ領域の拡散深さ
が、第一導電型ソース領域の拡散深さより深いものとす
る。そのようにすれば、第一導電型エミッタ領域、第二
の第二導電型ベース領域、第一導電型ベース層からなる
トランジスタの電流増幅率が、第一導電型ソース領域、
第一の第二導電型ベース領域、第一導電型ベース層から
なるトランジスタのそれより大きくなる。従って、絶縁
ゲート型サイリスタとしてのオン電圧が低減される。
電極層とが接続されているものとすれば、制御信号は一
つで済む。そして、第一導電型エミッタ領域の拡散深さ
が、第一導電型ソース領域の拡散深さより深いものとす
る。そのようにすれば、第一導電型エミッタ領域、第二
の第二導電型ベース領域、第一導電型ベース層からなる
トランジスタの電流増幅率が、第一導電型ソース領域、
第一の第二導電型ベース領域、第一導電型ベース層から
なるトランジスタのそれより大きくなる。従って、絶縁
ゲート型サイリスタとしてのオン電圧が低減される。
【００１３】また、第一導電型ベース層の他面側に絶縁
膜を介して半導体基板を有するものとすれば、絶縁膜分
離型の高耐圧ＩＣと同一ウェハ上に集積できる。
膜を介して半導体基板を有するものとすれば、絶縁膜分
離型の高耐圧ＩＣと同一ウェハ上に集積できる。
【００１４】
【発明の実施の形態】上記の課題解決のため、横型ＥＳ
Ｔを発展させた様々な絶縁ゲート型サイリスタを試作し
た。その過程において、発明者等は第一の主電極を第二
の第二導電型ベース領域に接触させる必要がないこと、
そして第二の第二導電型ベース領域の表面を絶縁膜で覆
った素子でもサイリスタモードに移行し、オン電圧とタ
ーンオフ時間とのよいトレードオフ特性を示すことを見
いだした。更に、不純物濃度分布等についても検討を重
ねた。
Ｔを発展させた様々な絶縁ゲート型サイリスタを試作し
た。その過程において、発明者等は第一の主電極を第二
の第二導電型ベース領域に接触させる必要がないこと、
そして第二の第二導電型ベース領域の表面を絶縁膜で覆
った素子でもサイリスタモードに移行し、オン電圧とタ
ーンオフ時間とのよいトレードオフ特性を示すことを見
いだした。更に、不純物濃度分布等についても検討を重
ねた。
【００１５】以下、図５と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、ｎ、ｐを冠した領域、層等はそれぞれ
電子、正孔を多数キャリアとする領域、層を意味するも
のとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。 〔実施例１〕 図１は、本発明第一の実施例（以下実施例１と記す）の
絶縁ゲート型サイリスタの部分断面図である。この部分
断面図は必要な最小単位を表しているのであって、同様
の構造が反転、或いは繰り返されて半導体素子を構成し
ている。図１に示した絶縁ゲート型サイリスタの構造
は、図５に示した横型ＥＳＴと良く似ている。
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、ｎ、ｐを冠した領域、層等はそれぞれ
電子、正孔を多数キャリアとする領域、層を意味するも
のとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。 〔実施例１〕 図１は、本発明第一の実施例（以下実施例１と記す）の
絶縁ゲート型サイリスタの部分断面図である。この部分
断面図は必要な最小単位を表しているのであって、同様
の構造が反転、或いは繰り返されて半導体素子を構成し
ている。図１に示した絶縁ゲート型サイリスタの構造
は、図５に示した横型ＥＳＴと良く似ている。
【００１６】すなわち、高比抵抗のｎベース層３の一方
の面側の表面層に互いに離れた第一ｐベース領域４と第
二ｐベース領域６が形成され、さらに、寄生サイリスタ
のラッチアップを防ぐ目的で、第一ｐベース領域４の一
部に第一ｐベース領域４より拡散深さの深いｐ+ ウェル
領域５が形成されている。この例では、第二ｐベース領
域６の下方にもｐ+ ウェル領域が形成されている。ｎベ
ース層３の表面層の別の部分には、ｎ+ バッファ領域２
を介してｐエミッタ領域１が形成されている。第一ｐベ
ース領域４の表面層には、ｎソース領域７、第二ｐベー
ス領域６の表面層にはｎエミッタ領域８がそれぞれ選択
的に形成されている。そして、表面上には、図５と同様
に、ｎソース領域７とｎエミッタ領域８とに挟まれた第
一ｐベース領域４、ｎベース層３の表面露出部、第二ｐ
ベース領域６の表面上にゲート酸化膜９を介して多結晶
シリコンのゲート電極層１０が設けられてｎチャネル横
型ＭＯＳＦＥＴが構成されている。更にこの実施例で
は、ｐエミッタ領域１に近い側のｎエミッタ領域８とｎ
ベース層３の表面露出部とに挟まれた第二ｐベース領域
６の表面上にゲート酸化膜９を介して多結晶シリコンの
第二ゲート電極層１７が設けられている。そしてこの第
二電極層１７は図示されない断面でゲート電極層１０と
接続されている。この側の表面は、図示されないりんガ
ラス（ＰＳＧ）等の絶縁膜で覆われ、第一ｐベース領域
４およびｎソース領域７の表面上にカソード電極１１が
共通に接触するように、また一部では、図示していない
ゲート電極がゲート電極層１０に接触するように接触孔
が開けられている。ｐエミッタ領域１の表面上にはアノ
ード電極１２が設けられている。他方の面側には、酸化
シリコン膜の分離絶縁膜１６を介してｎ+ 基板１５があ
る。
の面側の表面層に互いに離れた第一ｐベース領域４と第
二ｐベース領域６が形成され、さらに、寄生サイリスタ
のラッチアップを防ぐ目的で、第一ｐベース領域４の一
部に第一ｐベース領域４より拡散深さの深いｐ+ ウェル
領域５が形成されている。この例では、第二ｐベース領
域６の下方にもｐ+ ウェル領域が形成されている。ｎベ
ース層３の表面層の別の部分には、ｎ+ バッファ領域２
を介してｐエミッタ領域１が形成されている。第一ｐベ
ース領域４の表面層には、ｎソース領域７、第二ｐベー
ス領域６の表面層にはｎエミッタ領域８がそれぞれ選択
的に形成されている。そして、表面上には、図５と同様
に、ｎソース領域７とｎエミッタ領域８とに挟まれた第
一ｐベース領域４、ｎベース層３の表面露出部、第二ｐ
ベース領域６の表面上にゲート酸化膜９を介して多結晶
シリコンのゲート電極層１０が設けられてｎチャネル横
型ＭＯＳＦＥＴが構成されている。更にこの実施例で
は、ｐエミッタ領域１に近い側のｎエミッタ領域８とｎ
ベース層３の表面露出部とに挟まれた第二ｐベース領域
６の表面上にゲート酸化膜９を介して多結晶シリコンの
第二ゲート電極層１７が設けられている。そしてこの第
二電極層１７は図示されない断面でゲート電極層１０と
接続されている。この側の表面は、図示されないりんガ
ラス（ＰＳＧ）等の絶縁膜で覆われ、第一ｐベース領域
４およびｎソース領域７の表面上にカソード電極１１が
共通に接触するように、また一部では、図示していない
ゲート電極がゲート電極層１０に接触するように接触孔
が開けられている。ｐエミッタ領域１の表面上にはアノ
ード電極１２が設けられている。他方の面側には、酸化
シリコン膜の分離絶縁膜１６を介してｎ+ 基板１５があ
る。
【００１７】なお、実施例１の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけで従来の
パワーＩＣとほぼ同じ工程で製造できる。すなわち、例
えば６００Ｖ用素子としては、厚さ４５０μm のｎ型シ
リコン基板１５上に分離絶縁膜１６として厚さ２μｍの
酸化シリコン膜を介し、比抵抗５０Ω・ｃｍ-3、厚さ３
０μｍのｎベース層３を積層したいわゆるＳＯＩウェハ
を用いる。ｐ+ ウェル領域５、第一、第二のｐベース領
域４、６およびｐエミッタ領域１は、ホウ素イオンのイ
オン注入および熱拡散により形成し、ｎ+ バッファ領域
２、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンや燐イオンのイオン注入および熱拡散により形成し
た。第一ｐベース領域４、第二ｐベース領域６、ｎソー
ス領域７およびｎエミッタ領域８の端は、半導体基板上
の多結晶シリコンからなるゲート電極層１０等をマスク
として、位置決めされて形成され、それぞれの横方向拡
散により、間隔が決められている。カソード電極１１、
アノード電極１２およびゲート電極はＡｌ合金のスパッ
タリングとその後のフォトリソグラフィにより形成して
いる。また、スイッチング時間の短縮を図るためのキャ
リアのライフタイム制御はヘリウムイオンの照射でおこ
なった。ヘリウムイオン照射は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法である。ヘリウムイオ
ン照射の条件としては、加速電圧２４ＭｅＶ、ドーズ量
１×１０11〜１×１０12ｃｍ-2とし、照射後３５０〜３
７５℃でアニールした。
は、拡散領域形成のためのマスクを変えるだけで従来の
パワーＩＣとほぼ同じ工程で製造できる。すなわち、例
えば６００Ｖ用素子としては、厚さ４５０μm のｎ型シ
リコン基板１５上に分離絶縁膜１６として厚さ２μｍの
酸化シリコン膜を介し、比抵抗５０Ω・ｃｍ-3、厚さ３
０μｍのｎベース層３を積層したいわゆるＳＯＩウェハ
を用いる。ｐ+ ウェル領域５、第一、第二のｐベース領
域４、６およびｐエミッタ領域１は、ホウ素イオンのイ
オン注入および熱拡散により形成し、ｎ+ バッファ領域
２、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンや燐イオンのイオン注入および熱拡散により形成し
た。第一ｐベース領域４、第二ｐベース領域６、ｎソー
ス領域７およびｎエミッタ領域８の端は、半導体基板上
の多結晶シリコンからなるゲート電極層１０等をマスク
として、位置決めされて形成され、それぞれの横方向拡
散により、間隔が決められている。カソード電極１１、
アノード電極１２およびゲート電極はＡｌ合金のスパッ
タリングとその後のフォトリソグラフィにより形成して
いる。また、スイッチング時間の短縮を図るためのキャ
リアのライフタイム制御はヘリウムイオンの照射でおこ
なった。ヘリウムイオン照射は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法である。ヘリウムイオ
ン照射の条件としては、加速電圧２４ＭｅＶ、ドーズ量
１×１０11〜１×１０12ｃｍ-2とし、照射後３５０〜３
７５℃でアニールした。
【００１８】各部の寸法例としては、ｐ+ ウェル領域５
の拡散深さは６μｍ、第一、第二のｐベース領域４、６
の拡散深さは３μｍ、ｎエミッタ領域８、ｎソース領域
７の拡散深さはそれぞれ２μｍ、０．４μｍである。こ
れにより、サイリスタ部のｎｐｎトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。但
し、ｎエミッタ領域８の幅の両端部分は、ｎソース領域
７とほぼ同じ寸法になっている。これは、耐圧を考慮し
たものである。ｎ+ バッファ領域２、ｐエミッタ領域１
の拡散深さは、それぞれ６μｍ、１．２μｍである。ゲ
ート電極層１０の幅は、１２μｍ、ｎソース領域７、ｎ
エミッタ領域８の幅はそれぞれ約４μｍ、１２μｍであ
る。
の拡散深さは６μｍ、第一、第二のｐベース領域４、６
の拡散深さは３μｍ、ｎエミッタ領域８、ｎソース領域
７の拡散深さはそれぞれ２μｍ、０．４μｍである。こ
れにより、サイリスタ部のｎｐｎトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。但
し、ｎエミッタ領域８の幅の両端部分は、ｎソース領域
７とほぼ同じ寸法になっている。これは、耐圧を考慮し
たものである。ｎ+ バッファ領域２、ｐエミッタ領域１
の拡散深さは、それぞれ６μｍ、１．２μｍである。ゲ
ート電極層１０の幅は、１２μｍ、ｎソース領域７、ｎ
エミッタ領域８の幅はそれぞれ約４μｍ、１２μｍであ
る。
【００１９】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極（図示せず）に、ある値（しきい値）以上の正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）のチャネルが形成され、前記横型ＭＯＳＦＥＴ
がオンする。これにより、先ず電子がカソード電極１１
→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を通
ってｎベース層３に供給される。この電子は、ｐｎｐト
ランジスタ（ｐエミッタ領域１／ｎ+ バッファ領域２お
よびｎベース層３／ｐベース領域４およびｐ+ ウェル領
域５）のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。（この動作をＩＧＢＴモードと呼
ぶ。）すると、ｐエミッタ領域１から正孔が注入され、
ｎ+ バッファ領域２、ｎベース層３を通り、第一ｐベー
ス領域４へと流れる。その際、第二ｐベース領域６はフ
ローティングとなっているので、ｎベース層３を流れる
正孔電流のために次第に電位が上がってゆく。図１の断
面図からわかるように、オン時にはｎエミッタ領域８は
ＭＯＳＦＥＴのチャネル領域を通じてｎソース領域７と
ほぼ等電位に保たれるので、やがてｎエミッタ領域８か
ら電子の注入が生じ、ｐエミッタ領域１、ｎ+バッファ
領域２およびｎベース層３、第二ｐベース領域６、ｎエ
ミッタ領域８からなるサイリスタ部が動作する。（この
動作をサイリスタモードと呼ぶ。）このとき、当然第二
ゲート電極層１７の下方の第二導電型ベース領域６の表
面層にもチャネル領域を生じている。
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極（図示せず）に、ある値（しきい値）以上の正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）のチャネルが形成され、前記横型ＭＯＳＦＥＴ
がオンする。これにより、先ず電子がカソード電極１１
→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を通
ってｎベース層３に供給される。この電子は、ｐｎｐト
ランジスタ（ｐエミッタ領域１／ｎ+ バッファ領域２お
よびｎベース層３／ｐベース領域４およびｐ+ ウェル領
域５）のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。（この動作をＩＧＢＴモードと呼
ぶ。）すると、ｐエミッタ領域１から正孔が注入され、
ｎ+ バッファ領域２、ｎベース層３を通り、第一ｐベー
ス領域４へと流れる。その際、第二ｐベース領域６はフ
ローティングとなっているので、ｎベース層３を流れる
正孔電流のために次第に電位が上がってゆく。図１の断
面図からわかるように、オン時にはｎエミッタ領域８は
ＭＯＳＦＥＴのチャネル領域を通じてｎソース領域７と
ほぼ等電位に保たれるので、やがてｎエミッタ領域８か
ら電子の注入が生じ、ｐエミッタ領域１、ｎ+バッファ
領域２およびｎベース層３、第二ｐベース領域６、ｎエ
ミッタ領域８からなるサイリスタ部が動作する。（この
動作をサイリスタモードと呼ぶ。）このとき、当然第二
ゲート電極層１７の下方の第二導電型ベース領域６の表
面層にもチャネル領域を生じている。
【００２０】ターンオフ時には、ゲート電極の電位を横
型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥ
Ｔをオフすることによって、ｎエミッタ領域８がカソー
ド電極１１から電気的に分離され、よってサイリスタ部
の動作が止まる。図１の絶縁ゲート型サイリスタでは第
二ｐベース領域６およびｎエミッタ領域８の表面上がい
ずれも絶縁膜で覆われ、第二ｐベース領域６がカソード
電極１１に接していない。そのため、オン時にｎエミッ
タ領域８はゲート電極層１０直下のチャネル領域を通じ
てカソード電極１１とほぼ同電位に保たれる。そうする
と、ｎベース層３を流れる正孔電流によって第二ｐベー
ス領域６の電位が次第に上昇し、ついに、ｎエミッタ領
域８からの電子の注入を生じて、ｎエミッタ領域８、第
二ｐベース領域６、ｎベース層３およびｐエミッタ層１
からなるサイリスタがオンする。従って、図５に示した
従来のＥＳＴのように第二ｐベース領域内をＺ方向に流
れる正孔電流は必要でなく、速やかにＩＧＢＴモードか
らサイリスタモードに移行できる。また、ｎエミッタ領
域８全体から均一に電子の注入が生じるのでオン電圧が
低くなる。
型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥ
Ｔをオフすることによって、ｎエミッタ領域８がカソー
ド電極１１から電気的に分離され、よってサイリスタ部
の動作が止まる。図１の絶縁ゲート型サイリスタでは第
二ｐベース領域６およびｎエミッタ領域８の表面上がい
ずれも絶縁膜で覆われ、第二ｐベース領域６がカソード
電極１１に接していない。そのため、オン時にｎエミッ
タ領域８はゲート電極層１０直下のチャネル領域を通じ
てカソード電極１１とほぼ同電位に保たれる。そうする
と、ｎベース層３を流れる正孔電流によって第二ｐベー
ス領域６の電位が次第に上昇し、ついに、ｎエミッタ領
域８からの電子の注入を生じて、ｎエミッタ領域８、第
二ｐベース領域６、ｎベース層３およびｐエミッタ層１
からなるサイリスタがオンする。従って、図５に示した
従来のＥＳＴのように第二ｐベース領域内をＺ方向に流
れる正孔電流は必要でなく、速やかにＩＧＢＴモードか
らサイリスタモードに移行できる。また、ｎエミッタ領
域８全体から均一に電子の注入が生じるのでオン電圧が
低くなる。
【００２１】逆にターンオフ時には電位差により、ｎエ
ミッタ領域８と第二ｐベース領域６の間のｐｎ接合の回
復が均一に行われ、電流の集中がなく、電流集中が回避
されて、逆バイアス安全動作領域（ＲＢＳＯＡ）が格段
に大きくなる。特に、図１の実施例１の絶縁ゲート型サ
イリスタにおいては、ｎエミッタ領域８の拡散深さがｎ
ソース領域７のそれより深く形成されているため、サイ
リスタモードが強く起き、オン電圧が低くなる。
ミッタ領域８と第二ｐベース領域６の間のｐｎ接合の回
復が均一に行われ、電流の集中がなく、電流集中が回避
されて、逆バイアス安全動作領域（ＲＢＳＯＡ）が格段
に大きくなる。特に、図１の実施例１の絶縁ゲート型サ
イリスタにおいては、ｎエミッタ領域８の拡散深さがｎ
ソース領域７のそれより深く形成されているため、サイ
リスタモードが強く起き、オン電圧が低くなる。
【００２２】同じエピタキシャルウェハを用いて、図５
に示した横型ＥＳＴおよびＩＧＢＴのいずれも６００Ｖ
素子を試作した。チップサイズはいずれも１ｃｍ2 であ
る。同じライフタイム制御を行ったときの実施例１の横
型絶縁ゲート型サイリスタおよび上記二種類の素子の１
０Ａ・ｃｍ-2の電流導通時のオン電圧はそれぞれ、１．
８Ｖ、２．６Ｖそして３．３Ｖであつた。
に示した横型ＥＳＴおよびＩＧＢＴのいずれも６００Ｖ
素子を試作した。チップサイズはいずれも１ｃｍ2 であ
る。同じライフタイム制御を行ったときの実施例１の横
型絶縁ゲート型サイリスタおよび上記二種類の素子の１
０Ａ・ｃｍ-2の電流導通時のオン電圧はそれぞれ、１．
８Ｖ、２．６Ｖそして３．３Ｖであつた。
【００２３】図２は本実施例の素子と、比較例として前
記６００Ｖ級のＥＳＴおよびＩＧＢＴの逆バイアス安全
動作領域（以下ＲＢＳＯＡと記す）を、図３に示した測
定回路を用いて１２５℃で測定した結果である。横軸
は、アノード−カソード間電圧（ＶAK）、たて軸は、電
流（ＩAK）である。図３において、被測定素子２１は、
並列接続された１ｍＨのインダクタンス２２およびフリ
ーホイーリングダイオード２３を介して直流電源２４に
接続され、被測定素子２１のゲートは、２０Ωの抵抗２
５を介してゲート電源２６に接続されている。
記６００Ｖ級のＥＳＴおよびＩＧＢＴの逆バイアス安全
動作領域（以下ＲＢＳＯＡと記す）を、図３に示した測
定回路を用いて１２５℃で測定した結果である。横軸
は、アノード−カソード間電圧（ＶAK）、たて軸は、電
流（ＩAK）である。図３において、被測定素子２１は、
並列接続された１ｍＨのインダクタンス２２およびフリ
ーホイーリングダイオード２３を介して直流電源２４に
接続され、被測定素子２１のゲートは、２０Ωの抵抗２
５を介してゲート電源２６に接続されている。
【００２４】本発明の実施例の素子は、図２からもわか
るように、安全動作領域が、オン電圧が他の素子より低
いにもかかわらず、ＩＧＢＴに比べ３倍、ＥＳＴに比べ
２倍と広く、大きな破壊耐量をもっている。これは、前
にも述べたように、ｎエミッタ領域８と第二ｐベース領
域６との間のｐｎ接合が均一に逆回復プロセスにはいる
ことと、第二ｐベース領域６が正孔電流のバイパスにな
ることによる。
るように、安全動作領域が、オン電圧が他の素子より低
いにもかかわらず、ＩＧＢＴに比べ３倍、ＥＳＴに比べ
２倍と広く、大きな破壊耐量をもっている。これは、前
にも述べたように、ｎエミッタ領域８と第二ｐベース領
域６との間のｐｎ接合が均一に逆回復プロセスにはいる
ことと、第二ｐベース領域６が正孔電流のバイパスにな
ることによる。
【００２５】この実施例１では、第一のゲート電極層１
０と第二のゲート電極層１７とが接続されていたが、こ
れらを分離して、異なる信号で駆動してもよい。 ［実施例２］ また、図１において第二のゲート電極層１７を設けない
素子も製造できる。そのような横型絶縁ゲート型サイリ
スタを試作した。実施例１で比較したと同じ条件でライ
フタイム制御を行った素子は、１０Ａ導通時のオン電圧
が１．９Ｖで、第二ゲート電極層１７下のチャネル領域
ができない分だけ実施例１の素子よりオン電圧が大きい
が、それでも十分低い値を示した。
０と第二のゲート電極層１７とが接続されていたが、こ
れらを分離して、異なる信号で駆動してもよい。 ［実施例２］ また、図１において第二のゲート電極層１７を設けない
素子も製造できる。そのような横型絶縁ゲート型サイリ
スタを試作した。実施例１で比較したと同じ条件でライ
フタイム制御を行った素子は、１０Ａ導通時のオン電圧
が１．９Ｖで、第二ゲート電極層１７下のチャネル領域
ができない分だけ実施例１の素子よりオン電圧が大きい
が、それでも十分低い値を示した。
【００２６】また、第二のゲート電極層１７を設けない
タイプとすれば、第二のゲート電極層１７の分だけ、第
二ｐベース領域６とｐアノード領域１との間の距離を狭
くでき、集積密度を高くできる。
タイプとすれば、第二のゲート電極層１７の分だけ、第
二ｐベース領域６とｐアノード領域１との間の距離を狭
くでき、集積密度を高くできる。
【００２７】
【発明の効果】以上説明したように本発明によれば、Ｅ
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下を第二の第二導電型領域
の長手方向をカソード電極の方向に向かって流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の表面上を絶縁膜で覆い、その第二導電型ベース領域
の正孔電流による電位上昇を利用することにより、サイ
リスタモードへの移行およびターンオフ時のｐｎ接合の
回復が均一となり、可制御電流が増大する。更に、第一
導電型エミッタ領域の拡散深さを第一導電型ソース領域
のそれより深くして、横型絶縁ゲート型サイリスタのオ
ン電圧を低減した。
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下を第二の第二導電型領域
の長手方向をカソード電極の方向に向かって流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の表面上を絶縁膜で覆い、その第二導電型ベース領域
の正孔電流による電位上昇を利用することにより、サイ
リスタモードへの移行およびターンオフ時のｐｎ接合の
回復が均一となり、可制御電流が増大する。更に、第一
導電型エミッタ領域の拡散深さを第一導電型ソース領域
のそれより深くして、横型絶縁ゲート型サイリスタのオ
ン電圧を低減した。
【００２８】６００Ｖクラスの高耐圧パワーＩＣの出力
段素子として、従来の横型ＥＳＴ、横型ＩＧＢＴよりも
オン電圧、破壊耐量とも格段に良好な素子となり、高耐
圧パワーＩＣの損失低減やあるいは小面積化に寄与する
ものである。
段素子として、従来の横型ＥＳＴ、横型ＩＧＢＴよりも
オン電圧、破壊耐量とも格段に良好な素子となり、高耐
圧パワーＩＣの損失低減やあるいは小面積化に寄与する
ものである。
【図１】実施例１の横型絶縁ゲート型サイリスタの切断
斜視図
斜視図
【図２】実施例１３および比較例の６００Ｖ素子のＲＢ
ＳＯＡ図
ＳＯＡ図
【図３】ＲＢＳＯＡ測定回路図
【図４】縦型ＥＳＴの切断斜視図
【図５】横型ＥＳＴの切断斜視図
１ ｐエミッタ層またはｐエミッタ領域
２ ｎ+ バッファ層またはｎ+ バッファ領
域 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ+ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極層 １１ カソード電極 １２ アノード電極 １５ ｎ+ 基板 １６ 分離絶縁膜 １７ 第二ゲート電極層 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源
域 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ+ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極層 １１ カソード電極 １２ アノード電極 １５ ｎ+ 基板 １６ 分離絶縁膜 １７ 第二ゲート電極層 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源
Claims (5)
- 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の同
じ側の表面層の第一、第二の第二導電型ベース領域と重
ならない部分に形成された第二導電型エミッタ領域と、
その第二導電型エミッタ領域の表面に接触する第二主電
極と、ゲート電極層に接触するゲート電極とを備え、第
二の第二導電型ベース領域および第一導電型エミッタ領
域の表面全面が絶縁膜で覆われフローティングであるこ
とを特徴とする横型絶縁ゲート型サイリスタ。 - 【請求項２】第二導電型エミッタ領域側の第一導電型ベ
ース層と第一導電型エミッタ領域とに挟まれた第二の第
二導電型ベース領域の表面の絶縁膜上に第二のゲート電
極層を有することを特徴とする請求項１記載の横型絶縁
ゲート型サイリスタ。 - 【請求項３】第一のゲート電極層と第二のゲート電極層
とが接続されていることを特徴とする請求項２記載の横
型絶縁ゲート型サイリスタ。 - 【請求項４】第一導電型エミッタ領域の拡散深さが、第
一導電型ソース領域の拡散深さより深いことを特徴とす
る請求項１ないし３のいずれかに記載の横型絶縁ゲート
型サイリスタ。 - 【請求項５】第一導電型ベース層の他面側に絶縁膜を介
して半導体基板を有することを特徴とする請求項１ない
し４のいずれかに記載の横型絶縁ゲート型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09045497A JP3407246B2 (ja) | 1997-04-09 | 1997-04-09 | 横型絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09045497A JP3407246B2 (ja) | 1997-04-09 | 1997-04-09 | 横型絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284719A JPH10284719A (ja) | 1998-10-23 |
| JP3407246B2 true JP3407246B2 (ja) | 2003-05-19 |
Family
ID=13999074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09045497A Expired - Fee Related JP3407246B2 (ja) | 1997-04-09 | 1997-04-09 | 横型絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407246B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336767A (zh) * | 2015-10-08 | 2016-02-17 | 深圳市可易亚半导体科技有限公司 | 横向沟槽电极双通道发射极关断晶闸管 |
-
1997
- 1997-04-09 JP JP09045497A patent/JP3407246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284719A (ja) | 1998-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |