JPH10289999A

JPH10289999A - 絶縁ゲート型サイリスタ

Info

Publication number: JPH10289999A
Application number: JP9561397A
Authority: JP
Inventors: Tadayoshi Iwaana; 忠義岩穴
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1997-04-14
Filing date: 1997-04-14
Publication date: 1998-10-27

Abstract

(57)【要約】【課題】電気的特性を大きく劣化させることなく、工程
数を低減した、コストパフォーマンスの優れた絶縁ゲー
ト型サイリスタを提供する。【解決手段】ｐ⁺ウェル領域を設けず、第一、第二ｐベ
ース領域４、６、ｎソース領域７とｎエミッタ領域８の
拡散深さをそれぞれ同一にする。従来の絶縁ゲート型サ
イリスタに比べ、フォトリソグラフィ、不純物イオンの
注入、拡散熱処理を３工程減らすことができ、しかも、
逆バイアス安全動作領域（ＲＢＳＯＡ）はやや低下する
が、オン電圧とターンオフ時間とのトレードオフ特性
は、むしろ改善されたものとなる。更に、第二ｐベース
領域６あるい第二ｐ⁺ウェル領域１５を囲むｎベース層
３より低抵抗のｎウェル領域１７を設けることにより、
オン電圧を低減し、第一ｐベース領域４中に高濃度のｐ
⁺コンタクト領域１６を設けることによって、ターンオ
フ耐量を向上させられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。

【０００２】

【従来の技術】電力用スイッチング素子としては、制御
の容易さや、動作速度の点からＭＯＳＦＥＴ（金属−酸
化膜−半導体のゲートをもつ電界効果トランジスタ）が
多用されてきた。近年、同じくＭＯＳ型のゲートをもつ
バイポーラトランジスタである絶縁ゲートバイポーラト
ランジスタ（以下ＩＧＢＴと記す）が、特に高電圧分野
で広く使用されるようになってきている。これは、ＩＧ
ＢＴが伝導度変調作用をもつためオン電圧が低く、損失
が低減できるからである。

【０００３】図１５（ａ）はＩＧＢＴの部分断面図であ
る。この部分断面図は単位セルを表しているのであっ
て、多数の単位セルが反転、繰り返しされて半導体素子
を構成している。高比抵抗のｎベース層３の一方の面側
の表面層に互いに離れたｐベース領域４が形成され、さ
らに、寄生サイリスタのラッチアップを防ぐ目的で、ｐ
ベース領域４の一部にｐベース領域４より拡散深さの深
いｐ⁺ウェル領域５が形成されている。ｎベース層３の
他方の面側には、ｎ⁺バッファ層２を介してｐエミッタ
層１が形成されている。ｐベース領域４の表面層には、
ｎソース領域７が選択的に形成されている。そして、表
面上には、ｎソース領域７とｎベース層３とに挟まれた
ｐベース領域４の表面上にゲート酸化膜９を介して多結
晶シリコンのゲート電極層１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、ｐベー
ス領域４およびｎソース領域７の表面上にカソード電極
１１が共通に接触するように、また一部では、ゲート電
極１３がゲート電極層１０に接触するように接触孔が開
けられている。ｐエミッタ層１の表面上にはアノード電
極１２が設けられている。ゲート電極１３は必ずしもこ
の図のように、第二ｐベース領域６と第一ｐベース領域
４との間でゲート電極層１０に接触する必要はなく、他
の部分で接触していてもよい。

【０００４】図１５（ｂ）は図１５（ａ）のＩＧＢＴの
シリコン基板上の絶縁膜や電極を除去した表面の各拡散
領域を示す平面図である。六角環状のｎソース領域７と
その中のｐ⁺ウェル領域５を含む六角形のｐベース領域
４が、ｎベース層３の表面層に、均等に配置されてい
る。点線はカソード電極１１が接触している部分を示し
ている。

【０００５】ＩＧＢＴは、ＭＯＳ型のゲートをもつバイ
ポーラトランジスタであったが、更に最近、ＭＯＳ型の
ゲートをもつ絶縁ゲート型サイリスタが開発されてい
る。この絶縁ゲート型サイリスタは、二重に少数キャリ
アの注入が起きるので、伝導度変調作用により、更にオ
ン電圧を低減できるものである。図１６は絶縁ゲート型
サイリスタの例の部分断面図である。類似の構造は例え
ば特願平８−６７５４５にて提案されている。この部分
断面図も単位セルを表している。この絶縁ゲート型サイ
リスタの構造は図１５（ａ）のＩＧＢＴと良く似ている
が、ゲート電極層１０の両側の構造が違っている。

【０００６】すなわち、高比抵抗のｎベース層３の一方
の面側の表面層に互いに離れた第一ｐベース領域４と第
二ｐベース領域６とが形成されている。第一ｐベース領
域４の表面層には、ｎソース領域７、第二ｐベース領域
６の表面層にはｎエミッタ領域８がそれぞれ選択的に形
成されている。そして、表面上には、ｎソース領域７と
ｎエミッタ領域８とに挟まれた第一ｐベース領域４、ｎ
ベース層３の表面露出部、第二ｐベース領域６の表面上
にゲート酸化膜９を介して多結晶シリコンのゲート電極
層１０が設けられてｎチャネル横型ＭＯＳＦＥＴが構成
されている。カソード電極１１は、ｎソース領域７と第
一ｐベース領域４の表面に共通に接触している。ｎエミ
ッタ領域８の表面は絶縁膜１９で覆われている。図示し
ないがゲート電極層１０に接するゲート電極が設けられ
ている。図のゲート電極層１０の左側は、ｐエミッタ層
１、ｎベース層３、第二ｐベース領域６、ｎエミッタ領
域８の四層からなりサイリスタ部と呼ぶことにする。ゲ
ート電極層１０の右側は、ｐエミッタ層１、ｎベース層
３、第一ｐベース領域４、ｎソース領域の四層からなり
ＩＧＢＴ部と呼ぶことにする。

【０００７】各部の寸法例としては、ｐ⁺ウェル領域５
の拡散深さは６μｍ、第一、第二ｐベース領域４、６の
拡散深さはそれぞれ２μｍ、１８μｍ、ｎソース領域
７、ｎエミッタ領域８の拡散深さはそれぞれ０．３μ
ｍ、１０μｍである。ｎソース領域７は砒素のイオン注
入により、ｎエミッタ領域８は燐のイオン注入により形
成され、ｎエミッタ領域８の拡散深さがｎソース領域７
のそれより深くなるようにしている。

【０００８】これはオン電圧低減のため、サイリスタ部
のｎエミッタ領域８、第二ｐベース領域６、ｎベース層
３からなるｎｐｎトランジスタの電流増幅率が大きくな
るようにしているのである。この素子のカソード電極１
１を接地し、アノード電極１２に正の電圧を印加した状
態で、ゲート電極に、ある値（しきい値）以上の正の電
圧を加えると、ゲート酸化膜９の下に反転層（一部蓄積
層）のチャネルが形成され、前記横型ＭＯＳＦＥＴがオ
ンする。これにより、先ず電子がカソード電極１１→ｎ
ソース領域７→ＭＯＳＦＥＴのチャネルの経路を通って
ｎベース層３に供給される。この電子は、ｐｎｐトラン
ジスタ（ｐエミッタ層１／ｎ⁺バッファ層２およびｎベ
ース層３／ｐベース領域４）のベース電流として働き、
よってこのｐｎｐトランジスタが動作する。（この動作
をＩＧＢＴモードと呼ぶ。）正孔が、ｐエミッタ層１
から注入され、ｎ⁺バッファ層２、ｎベース層３を通
り、第一ｐベース領域４へと流れる。その際、第二ｐベ
ース領域６はフローティングとなっているので、ｎベー
ス層３を流れる正孔電流のために次第に電位が上がって
ゆく。図１６の断面図からわかるように、オン時にはｎ
エミッタ領域８はＭＯＳＦＥＴのチャネル領域を通じて
ｎソース領域７とほぼ等電位に保たれるので、やがてｎ
エミッタ領域８から電子の注入が生じ、ｐエミッタ層
１、ｎ⁺バッファ層２およびｎベース層３、第二ｐベー
ス領域６、ｎエミッタ領域８からなるサイリスタ部が動
作する。（この動作をサイリスタモードと呼ぶ。）ターンオフ時には、ゲート電極の電位を横型ＭＯＳＦＥ
Ｔのしきい値以下に下げ、横型ＭＯＳＦＥＴをオフする
ことによって、ｎエミッタ領域８がカソード電極１１か
ら電気的に分離され、よってサイリスタ部の動作が止ま
る。

【０００９】

【発明が解決しようとする課題】図１５と図１６とを比
べるとわかるように、絶縁ゲート型サイリスタは、非常
に複雑な工程を要する構造となっている。これは特性の
最適化のため、このような構造になったものであるが、
例えばＩＧＢＴに比べると、第二ｐベース領域８、ｎエ
ミッタ領域７の形成工程が多くなっている。

【００１０】この絶縁ゲート型サイリスタにおいて、更
なる低オン電圧化、ターンオフ耐量の向上等の特性改善
を図ることは重要な課題であるが、一方、特に比較的低
い定格の素子においては、このような構造の工程数の多
さがむしろ問題になることがある。例えば、電気的特性
を大きく劣化させることなく、工程数を低減できるもの
であれば、低コスト化の要求に応えるものとなる。すな
わち、特性は、素子のコストに見合った範囲で最良であ
ることが要求される。

【００１１】このような問題に鑑み本発明の目的は、コ
ストパフォーマンスの優れた絶縁ゲート型サイリスタを
提供することにある。

【００１２】

【課題を解決するための手段】上記の課題解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成され、そ
の下方に第二導電型ウェル領域を持たない第一、第二の
第二導電型ベース領域と、第一の第二導電型ベース領域
の表面層に選択的に形成された第一導電型ソース領域
と、第二の第二導電型ベース領域の表面層に選択的に形
成された第一導電型エミッタ領域と、第一導電型のソー
ス領域およびエミッタ領域間に挟まれた第一の第二導電
型ベース領域の表面、第一導電型ベース層の露出部およ
び第二の第二導電型ベース領域の表面上に絶縁膜を介し
て形成されたゲート電極層と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、第一導電型ベース層の他面側に形成さ
れた第二導電型エミッタ層と、その第二導電型エミッタ
層に接触する第二主電極と、ゲート電極僧に接触するゲ
ート電極とを備え、第二の第二導電型ベース領域および
第一導電型エミッタ領域の表面全面が絶縁膜で覆われた
絶縁ゲート型サイリスタにおいて、第一、第二の第二導
電型ベース領域の拡散深さが同じであるものとする。

【００１３】そのようにすれば、第一、第二の第二導電
型ベース領域が同時に形成できるので、別々に形成する
より工程数が少なくて済む。また、高比抵抗の第一導電
型ベース層と、その第一導電型ベース層の一面側の表面
層に選択的に形成され、その下方に第二導電型ウェル領
域を持つ第一の第二導電型ベース領域と、第一導電型ベ
ース層の一面側の表面層に選択的に形成され、その下方
に第二導電型ウェル領域を持たない第二の第二導電型ベ
ース領域と、第一の第二導電型ベース領域の表面層に選
択的に形成された第一導電型ソース領域と、第二の第二
導電型ベース領域の表面層に選択的に形成された第一導
電型エミッタ領域と、第一導電型のソース領域およびエ
ミッタ領域間に挟まれた第一の第二導電型ベース領域の
表面、第一導電型ベース層の露出部および第二の第二導
電型ベース領域の表面上に絶縁膜を介して形成されたゲ
ート電極層と、第一の第二導電型ベース領域の露出部と
第一導電型ソース領域とに共通に接触する第一主電極
と、第一導電型ベース層の他面側に形成された第二導電
型エミッタ層と、その第二導電型エミッタ層に接触する
第二主電極と、ゲート電極僧に接触するゲート電極とを
備え、第二の第二導電型ベース領域および第一導電型エ
ミッタ領域の表面全面が絶縁膜で覆われた絶縁ゲート型
サイリスタにおいて、第一の第二導電型ウェル領域の拡
散深さが、第二の第二導電型ベース領域のそれよりも深
いものとする。

【００１４】そのようにすれば、第二の第二導電型ベー
ス領域の拡散時間は、第一の第二導電型ウェル領域の拡
散時間内で済む。特に、前記第一導電型ソース領域の拡
散深さが、第一導電型エミッタ領域のそれと同じである
ことがよい。そのようにすれば、第一導電型ソース領域
と第一導電型エミッタ領域とが同時に形成できるので、
別々に形成するより工程数が少なくて済む。

【００１５】更に、前記第二の第二導電型ベース領域の
周りに、第一導電型ベース層よりも比抵抗の低い第一導
電型ウェル領域を設けるものとする。そのようにすれ
ば、第一導電型ベース層の多数キャリアの電流は第二の
第二導電型ベース領域付近を流れ易くなる。その結果、
裏面から注入された少数キャリアはクーロン力により、
第二の第二導電型ベース領域付近を流れる割合が多くな
り、少ない電流でサイリスタモードに移行する。

【００１６】そして、高比抵抗の第一導電型ベース層
と、その第一導電型ベース層の一面側の表面層に選択的
に形成された第一、第二の第二導電型ベース領域と、第
一の第二導電型ベース領域の下方に接続して形成された
第一の第二導電型ウェル領域と、第一の第二導電型ベー
ス領域の表面層に選択的に形成された第一導電型ソース
領域と、第二の第二導電型ベース領域の下方に接続して
形成された第二の第二導電型ウェル領域と、第二の第二
導電型ベース領域の表面層に選択的に形成された第一導
電型エミッタ領域と、第一導電型のソース領域およびエ
ミッタ領域間に挟まれた第一の第二導電型ベース領域の
表面、第一導電型ベース層の露出部および第二の第二導
電型ベース領域の表面上に絶縁膜を介して形成されたゲ
ート電極層と、第一の第二導電型ベース領域の露出部と
第一導電型ソース領域とに共通に接触する第一主電極
と、第一導電型ベース層の他面側に形成された第二導電
型エミッタ層と、その第二導電型エミッタ層に接触する
第二主電極と、ゲート電極僧に接触するゲート電極とを
備え、第二の第二導電型ベース領域および第一導電型エ
ミッタ領域の表面全面が絶縁膜で覆われた絶縁ゲート型
サイリスタにおいて、第一、第二の第二導電型ウェル領
域の拡散深さが同じであるものとする。

【００１７】そのようにすれば、第一、第二の第二導電
型ウェル領域が同時に形成できるので、別々に形成する
より工程数が少なくて済む。特に、前記第二の第二導電
型ウェル領域の周りに、第一導電型ベース層よりも比抵
抗の低い第一導電型ウェル領域を設けることがよい。そ
のようにすれば、第一導電型ベース層の多数キャリアの
電流は第二の第二導電型ウェル領域付近を流れ易くな
る。その結果、裏面から注入された少数キャリアはクー
ロン力により、第二の第二導電型ウェル領域付近を流れ
る割合が多くなり、少ない電流でサイリスタモードに移
行する。

【００１８】また、前記第一導電型ソース領域の直下、
第一の第二導電型ベース領域中に第一の第二導電型ベー
ス領域より拡散深さの浅い第二導電型コンタクト領域を
設けることがよい。そのようにすれば、第一導電型ソー
ス領域の下方を流れるキャリアによる第一の第二導電型
ベース領域中の電位差が低減され、寄生サイリスタのラ
ッチアップが起こりにくくなる。

【００１９】

【発明の実施の形態】以下、図１６と共通の部分に同一
の符号を付した図面を参照しながら本発明の実施例を説
明する。以下の実施例では、ｎ、ｐを冠した領域、層等
はそれぞれ電子、正孔を多数キャリアとする領域、層を
意味するものとし、第一導電型をｎ型、第二導電型をｐ
型とするが、これを逆にすることも可能である。

【００２０】〔実施例１〕図１は、本発明第一の実施例
（以下実施例１と記す）の絶縁ゲート型サイリスタの部
分断面図である。この部分断面図は単位セルを表してい
るのであって、多数の単位セルが反転、繰り返しされて
半導体素子を構成している。図１に示した絶縁ゲート型
サイリスタの半導体基板部分の構造は、図１６の絶縁ゲ
ート型サイリスタと良く似ている。

【００２１】すなわち、高比抵抗のｎベース層３の一方
の面側の表面層に互いに離れた第一ｐベース領域４と第
二ｐベース領域６が形成されている。ｎベース層３の他
方の面側には、ｎ⁺バッファ層２を介してｐエミッタ層
１が形成されている。第一ｐベース領域４の表面層に
は、ｎソース領域７、第二ｐベース領域６の表面層には
ｎエミッタ領域８がそれぞれ選択的に形成されている。
そして、表面上には、ｎソース領域７とｎエミッタ領域
８とに挟まれた第一ｐベース領域４、ｎベース層３の表
面露出部、第二ｐベース領域６の表面上にゲート酸化膜
９を介して多結晶シリコンのゲート電極層１０が設けら
れてｎチャネル横型ＭＯＳＦＥＴが構成されている。こ
の側の表面は、りんガラス（ＰＳＧ）等の絶縁膜１４で
覆われ、第一ｐベース領域４およびｎソース領域７の表
面上にカソード電極１１が共通に接触するように、また
一部では、ゲート電極１３がゲート電極層１０に接触す
るように接触孔が開けられている。ｎエミッタ領域８の
表面上は絶縁膜１９で覆われている。ｐエミッタ層１の
表面上にはアノード電極１２が設けられている。ゲート
電極１３は必ずしもこの図のように、第二ｐベース領域
６と第一ｐベース領域４との間でゲート電極層１０に接
触する必要はなく、他の部分で接触していてもよい。

【００２２】図２（ａ）は実施例１の絶縁ゲート型サイ
リスタのゲート電極層の中央での水平断面図であり、図
１と共通の部分には同一の符号が付されている。網状の
ゲート電極層１０の中に、六角形の絶縁膜１９がありそ
の周りに、絶縁膜１４で周囲を囲まれた六角形のカソー
ド電極１１が配置された形のパターンが繰り返されてい
る。但し、図の断面ではカソード電極１１が六角形であ
るが、実際には絶縁膜１４を介してゲート電極層１０の
上にも延長されることが多い。

【００２３】図２（ｂ）は、図１の絶縁ゲート型サイリ
スタのシリコン基板上の絶縁膜や電極を除去した表面の
各拡散領域を示す平面図である。図２（ａ）の六角形の
絶縁膜１９の下に当たる部分には、ｎエミッタ領域８が
あり、その周囲を第二ｐベース領域６が囲んでいる。点
線はカソード電極１１が接触している部分を示してい
る。カソード電極１１が接触している部分には、六角環
状のｎソース領域７があり、その周囲を第一ｐベース領
域４が囲んでいる。第一ｐベース領域４と第二ｐベース
領域６との間および二つの第一ｐベース領域４の間に
は、ｎベース層３が露出している。図２（ａ）のゲート
電極層１０の下にあたる部分は主に、第一ｐベース領域
４、第二ｐベース領域６およびｎベース層３の表面露出
部である。

【００２４】なお、実施例１の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけで従来の
ＩＧＢＴとほぼ同じ工程で製造できる。すなわち、例え
ば１２００Ｖ用素子としては、比抵抗０．０２Ω・ｃ
ｍ、厚さ４５０μm のｐ型シリコン基板上にｎ⁺バッフ
ァ層２として、比抵抗０．０５Ω・ｃｍ、厚さ１５μm
のｎ層、ｎベース層３として、比抵抗８０Ω・ｃｍ、厚
さ約１１５μm のｎ層をエピタキシャル成長させたウェ
ハを用いる。第一、第二のｐベース領域４、６およびｐ
エミッタ層１は、ホウ素イオンのイオン注入および熱拡
散により形成し、ｎエミッタ領域８およびｎソース領域
７は、砒素イオンおよび燐イオンのイオン注入および熱
拡散により形成した。第一ｐベース領域４、第二ｐベー
ス領域６、ｎソース領域７およびｎエミッタ領域８の端
は、半導体基板上の多結晶シリコンからなるゲート電極
層１０等をマスクとして、位置ぎめされて形成され、そ
れぞれの横方向拡散により、間隔が決められている。カ
ソード電極１１およびゲート電極１３はＡｌ合金のスパ
ッタリングとその後のフォトリソグラフィにより形成
し、アノード電極１２は、金属基板に半田づけするため
Ｔｉ／Ｎｉ／Ａｕの三層をスパッタリングで堆積して形
成している。また、スイッチング時間の短縮を図るため
のキャリアのライフタイム制御はヘリウムイオンの照射
でおこなった。ヘリウムイオン照射は、ライフタイムキ
ラーとなる結晶欠陥を局在化できる方法である。ヘリウ
ムイオン照射の条件としては、加速電圧２４ＭｅＶ、ド
ーズ量１×１０¹¹〜１×１０¹²ｃｍ^-2とし、照射後３５
０〜３７５℃でアニールした。

【００２５】各部の寸法例としては、第一、第二のｐベ
ース領域４、６の拡散深さは２μｍ、ｎソース領域７、
ｎエミッタ領域８の拡散深さは０．３μｍである。ゲー
ト電極層１０の幅は、１５μｍ、ｎソース領域７、ｎエ
ミッタ領域８の幅はそれぞれ約４μｍ、６μｍ、セルピ
ッチは約３０μｍである。ゲート酸化膜９の厚さは、５
０ｎｍとした。

【００２６】このように形成された絶縁ゲート型サイリ
スタの動作は、図１６の従来の絶縁ゲート型サイリスタ
のところで説明したのと同じであるので繰り返さない。
ここで、図１の実施例１の絶縁ゲート型サイリスタにお
いては、第一、第二のｐベース領域４、６が同時に形成
されているので、拡散深さが等しくなっている。また、
ｎソース領域やとｎエミッタ領域８についても、同時に
形成されているので拡散深さが等しい。しかも、第一ｐ
ベース領域４の下方のｐ⁺ウェル領域５か形成されてい
ない。

【００２７】従って、図１６の従来の絶縁ゲート型サイ
リスタと比較すれば、フォトリソグラフィ、不純物イオ
ンの注入および拡散が３回、図１５のＩＧＢＴに比較し
ても１回少なくて済むことになる。同じエピタキシャル
ウェハを用いて、図１５に示したＩＧＢＴおよび図１６
に示した従来の絶縁ゲート型サイリスタのいずれも１２
００Ｖ素子を試作した。チップサイズはいずれも１ｃｍ
²である。図３は、図１に示した実施例１の絶縁ゲート
型サイリスタと、比較例としてのＩＧＢＴおよび従来の
絶縁ゲート型サイリスタのオン電圧とターンオフ時間と
のトレードオフ特性の比較図である。横軸は、オン電
圧、たて軸は、ターンオフ時間である。オン電圧は、５
０Ａ・ｃｍ^-2の電流導通時の２５℃における電位降下で
示す。また、ターンオフ時間は１２５℃で測定したもの
である。実施例１の素子は、ＩＧＢＴに比べてはるかに
良く、従来の絶縁ゲート型サイリスタに比べても若干で
はあるが本実施例の素子のほうが良好なトレードオフ特
性を示すことがわかる。

【００２８】サイリスタ部のｐベース長に注目すると、
図１６の従来型では、第二ｐベース領域とｎエミッタ領
域の拡散深さの差（８μｍ）であったものが、本発明で
は、第二ｐベース領域６とｎエミッタ領域８との拡散深
さの差（１．７μｍ）になっている。従って、本発明の
方がサイリスタ部のｎｐｎトランジスタの電流増幅率は
大きくなり、トレードオフ特性としては、良好なものと
なっている。

【００２９】図４は本実施例１３の素子と、比較例とし
て先に記したＩＧＢＴおよび従来の絶縁ゲート型サイリ
スタの逆バイアス安全動作領域（以下ＲＢＳＯＡと記
す）を、図５に示した測定回路を用いて１２５℃で測定
した結果である。横軸は、アノード−カソード間電圧
（Ｖ_AK）、たて軸は、電流（Ｉ_AK）である。図５におい
て、被測定素子２１は、並列接続された１ｍＨのインダ
クタンス２２およびフリーホイーリングダイオード２３
を介して直流電源２４に接続され、被測定素子２１のゲ
ートは、２０Ωの抵抗２５を介してゲート電源２６に接
続されている。

【００３０】図４からもわかるように、本発明の実施例
１の素子の安全動作領域は、ＩＧＢＴには及ばないが、
従来の絶縁ゲート型サイリスタに近い大きな破壊耐量を
もっていることがわかる。これは、本発明において、第
一ｐウェル領域をなくしたため、正孔電流に対して、ｎ
ソース領域７直下の抵抗が大きくなったために、寄生サ
イリスタのラッチアップが生じ易くなったためである。

【００３１】なお、ＩＧＢＴがターンオフ耐量が大きく
なっているのは、絶縁ゲート型サイリスタの第二ｐベー
ス領域にあたる部分にも第一ｐベース領域とｎソース領
域とが形成されるので、カソード電極１１との接触部分
の数が多く、同じ電流密度をターンオフさせる際に、ユ
ニットセル当たりのターンオフ電流が低減しているため
である。

【００３２】以上述べたように、実施例１の絶縁ゲート
型サイリスタは、従来の絶縁ゲート型サイリスタに近い
特性が得られることから、フォトリソグラフィや不純物
イオン注入の回数が少なくてすむという、工数の少ない
メリットは大きく、大量生産に適した構造である。な
お、図１のような構造をもつものとして、図２に示した
実施例１の六角パターンの他に、方形のもの、他の多角
形のもの、円形、楕円形のユニットセルのもの等様々な
パターンが考えられる。また、第二ｐベース領域を取り
囲むように第一ｐベース領域を配置することもできる。

【００３３】〔実施例２〕図６は、本発明第二の実施例
（以下実施例２と記す）の絶縁ゲート型サイリスタの部
分断面図である。この例は、図１に示した実施例１の絶
縁ゲート型サイリスタの構造と良く似ている。異なって
いるのは、第一ｐベース領域４の中に、ｎソース領域７
と一部が重なるようにｎソース領域７より深いｐ⁺コン
タクト領域１６が形成されている点である。但しｐ⁺コ
ンタクト領域１６の拡散深さは第一ｐベース領域４より
は浅い。当然そのためのフォトリソグラフィ、不純物イ
オンの注入および拡散をおこなわなければならない。サ
イリスタ部では、ｎベース層３の表面層に第一ｐベース
領域７と同じ深さの第二ｐベース領域６と、ｎソース領
域７と同じ深さのｎエミッタ領域８が形成されている。

【００３４】しかし、それでも図１６の従来の絶縁ゲー
ト型サイリスタと比較すれば、フォトリソグラフィ、不
純物イオンの注入および拡散が２回省かれていることに
なる。しかもｐ⁺コンタクト領域１６は拡散深さが浅い
ので、拡散熱処理は比較的短時間で済む。図４に、本実
施例２の素子のＲＢＳＯＡをも示した。本実施例２の素
子の安全動作領域は、ＩＧＢＴには及ばないが、従来の
絶縁ゲート型サイリスタを凌ぐほど大きくなっているこ
とがわかる。

【００３５】図からわかるように、電流密度が電圧に依
存している部分と、依存していない部分がある。前者は
アバランシェ降伏電流に起因している部分であり、後者
は寄生サイリスタのラッチアップに起因している部分で
ある。そして、その電圧に依存していない部分が増大し
ている。これは、ｎソース領域７の直下の第一ｐベース
領域４中に、高濃度のｐ⁺コンタクト領域１６を設けた
ことによって、ｎソース領域７の下の第一ｐベース領域
４内の抵抗が低下し、寄生サイリスタのラッチアップが
起こり難くなったことによる。

【００３６】実施例２の素子のオン電圧とターンオフ時
間とのトレードオフ特性を測定したが、実施例１とほぼ
同じ特性であり、従来の絶縁ゲート型サイリスタにも殆
ど劣らないトレードオフ特性であった。〔実施例３〕図７は、本発明第三の実施例（以下実施例
３と記す）の絶縁ゲート型サイリスタの部分断面図であ
る。この例では、第一ｐベース領域４に部分的に重ね
て、第一ｐベース領域４より拡散深さの深い、例えば拡
散深さ６μｍのｐ⁺ウェル領域５が形成されている。し
かしなお、実施例１の絶縁ゲート型サイリスタと同様
に、第一、第二のｐベース領域４、６が同時に形成され
ているので、拡散深さが等しくなっている。また、ｎソ
ース領域７とｎエミッタ領域８についても、同時に形成
されているので拡散深さが等しい。図１６の従来の絶縁
ゲート型サイリスタと比較すれば、フォトリソグラフ
ィ、不純物イオンの注入および拡散が２回省かれている
ことになる。しかも、第二ｐベース領域６の拡散深さは
ｐ⁺ウェル領域５のそれより浅いので、拡散時間は短く
て済む。

【００３７】図８は、図７に示した実施例３の絶縁ゲー
ト型サイリスタと、比較例としてのＩＧＢＴおよび従来
の絶縁ゲート型サイリスタのオン電圧とターンオフ時間
とのトレードオフ特性の比較図である。オン電圧は、５
０Ａ・ｃｍ^-2の電流導通時の２５℃における電位降下で
示す。また、ターンオフ時間は１２５℃で測定したもの
である。

【００３８】実施例３の素子は、ＩＧＢＴに比べてはる
かに良く、従来の絶縁ゲート型サイリスタとほぼ同等の
トレードオフ特性を示すことがわかる。これは、本発明
の構造において、第二ｐベース領域６の下方に第二ｐウ
ェル領域がないため、第二ｐベース領域６付近の正孔電
流の割合いが減少し、サイリスタモードへの移行が遅く
なった反面、サイリスタ部のｎｐｎトランジスタの電流
増幅率が増大したため、サイリスタのコンダクタンスが
大きくなったという、双方の要因によって、トレードオ
フ特性としては、従来型とほぼ同等の結果となったと考
えられる。

【００３９】図９は本実施例３の素子と、比較例として
前記二素子のＲＢＳＯＡを、図５に示した測定回路を用
いて１２５℃で測定した結果である。この図からもわか
るように、本発明の実施例３の素子の安全動作領域は、
ＩＧＢＴには及ばないが、従来の絶縁ゲート型サイリス
タを凌ぐほど大きくなっていることがわかる。これは、
本発明の構造において、第二ｐウェル領域がないため、
第二ｐベース領域６付近の正孔電流の割合は少なく、ｎ
ソース領域８直下を流れる正孔電流が減少して、ターン
オフ耐量は大きくなっているのである。

【００４０】〔実施例４〕図１０は、本発明第四の実施
例（以下実施例４と記す）の絶縁ゲート型サイリスタの
部分断面図である。この例では、第一ｐベース領域４に
部分的に重ねて、第一ｐベース領域４より拡散深さの深
いｐ⁺ウェル領域５が形成されている。更に、第二ｐベ
ース領域６を囲む第二ｐベース領域６より拡散深さの深
いｎ⁺ウェル領域１７が形成されている。そしてなお、
実施例１の絶縁ゲート型サイリスタと同様に、第一、第
二のｐベース領域４、６は同時に形成されているので、
拡散深さが等しくなっている。また、ｎソース領域７と
ｎエミッタ領域８についても、同時に形成されているの
で拡散深さが等しい。図１６の従来の絶縁ゲート型サイ
リスタと比較すれば、フォトリソグラフィ、不純物イオ
ンの注入および拡散が１回省かれていることになる。

【００４１】この例では、第二ｐベース領域６を囲むｎ
ベース層３より低抵抗のｎ⁺ウェル領域１７を設けるこ
とによって、電子電流はｎ⁺ウェル領域１７および第二
ｐベース領域６付近を流れやすくなる。その結果、ｐエ
ミッタ層１から注入された正孔は、クーロン力により第
二ｐベース領域６付近を流れる割合が大きくなり、少な
い電流でサイリスタモードに移行するので、トレードオ
フ特性としては、良好な結果となる。

【００４２】〔実施例５〕図１１は、本発明第五の実施
例（以下実施例５と記す）の絶縁ゲート型サイリスタの
部分断面図である。この例では、第一ｐベース領域４、
第二ｐベース領域６に部分的に重ねて、それぞれ第一ｐ
ベース領域４より拡散深さの深い第一ｐ⁺ウェル領域５
および第二ｐ⁺ウェル領域１５が形成されている。例え
ば第一、第二ｐ⁺ウェル領域５、１５の拡散深さは６μ
ｍである。更に、第二ｐ⁺ウェル領域１５を囲む第二ｐ
⁺ウェル領域１５より拡散深さの深いｎ⁺ウェル領域１
７が形成されている。そしてなお、第一、第二のｐベー
ス領域４、６は同時に形成されているので、拡散深さが
等しくなっている。また、ｎソース領域７とｎエミッタ
領域８についても、同時に形成されているので拡散深さ
が等しい。図１６の従来の絶縁ゲート型サイリスタと比
較すれば、フォトリソグラフィ、不純物イオンの注入お
よび拡散が１回省かれていることになる。

【００４３】今、前に記したエピタキシャルウェハを用
い、ｎウェル領域１７の拡散深さを７、８、９、１０μ
ｍとし、図２と同様のパターンをもつ１２００Ｖクラス
の実験素子を試作した。それらの実験素子について、１
２５℃で測定したオン電圧、ターンオフ時間のトレード
オフ特性を図１２に示した。横軸は５０Ａ・ｃｍ^-2での
オン電圧、縦軸はターンオフ時間である。図からわかる
ように、ｎ⁺ウェル領域１７の拡散深さが深い程、トレ
ードオフ特性が改善されている。

【００４４】次にやはり実験素子について、耐圧を測定
した結果を図１３に示す。横軸はｎ ⁺ウェル領域１７の
拡散深さ、縦軸は耐圧である。この図を見ると、ｎ⁺ウ
ェル領域１７の拡散深さが深い程耐圧が低下している。
これは、第二ｐ⁺ウェル領域１５とｎ⁺ウェル領域１７
との間のｐｎ接合の電界が大きくなるためである。そし
て、拡散深さを１０μｍにすると、急激に劣化している
ので、耐圧の観点からは、ｎ⁺ウェル領域１７の拡散深
さは、９μｍ以下であることが望ましい。

【００４５】従って、トレードオフ特性と耐圧とから、
ｎ⁺ウェル領域１７の拡散深さとしては、９μｍが最も
よいことがわかる。図１４は、ｎ⁺ウェル領域１７の拡
散深さを９μｍとした実施例５の絶縁ゲート型サイリス
タと、比較例としてＩＧＢＴおよび従来の絶縁ゲート型
サイリスタのオン電圧、ターンオフ時間のトレードオフ
特性である。

【００４６】本実施例５の絶縁ゲート型サイリスタは、
ＩＧＢＴのみならず、従来の絶縁ゲート型サイリスタよ
り優れたトレードオフ特性を示している。これは、実施
例４で説明したように、第二ｐベース領域６を囲むｎ⁺
ウェル領域１７を設けることによって、電子電流、正孔
電流がｎ⁺ウェル領域１７および第二ｐベース領域６付
近を流れやすくなり、少ない電流でサイリスタモードに
移行するのでオン電圧は低くなるのである。

【００４７】

【発明の効果】以上説明したように本発明によれば、第
一、第二の第二導電型ベース領域、第一、第二の第二導
電型ウェル領域または、第一導電型ソース領域と第一導
電型エミッタ領域との拡散深さをそれぞれ同一にするこ
とで、電気的特性を大きく劣化させることなく、工程数
を低減できることを明らかにした。

【００４８】また工程数は増えるが、第二の第二導電型
ウェル領域あるいベース領域の周りに、第一導電型ベー
ス層より低抵抗の第一導電型ウェル領域を設けることに
より、サイリスタモードへの移行を早めてオン電圧を低
減し、第一の第二導電型ベース領域中に高濃度の第二導
電型領域を設けることによって、寄生サイリスタのラッ
チアップが起こり難くし、ターンオフ耐量を向上させら
れることを示した。

【００４９】すなわち、コストパフォーマンスに優れた
絶縁ゲート型サイリスタの実現に大きな貢献をなすもの
である。

【図面の簡単な説明】

【図１】実施例１の絶縁ゲート型サイリスタの部分断面
図

【図２】（ａ）は実施例１の絶縁ゲート型サイリスタの
ゲート電極層中央での水平断面図、（ｂ）はそのシリコ
ン基板表面での平面図

【図３】実施例１および比較例の６００Ｖ素子のオン電
圧・ターンオフ時間トレードオフ特性図

【図４】実施例１および比較例の６００Ｖ素子のＲＢＳ
ＯＡ図

【図５】ＲＢＳＯＡ測定回路図

【図６】実施例２の絶縁ゲート型サイリスタの部分断面
図

【図７】実施例３の絶縁ゲート型サイリスタの部分断面
図

【図８】実施例３および比較例の６００Ｖ素子のオン電
圧・ターンオフ時間トレードオフ特性図

【図９】実施例３および比較例の６００Ｖ素子のＲＢＳ
ＯＡ図

【図１０】実施例４の絶縁ゲート型サイリスタの部分断
面図

【図１１】実施例５の絶縁ゲート型サイリスタの部分断
面図

【図１２】オン電圧・ターンオフ時間トレードオフのｎ
⁺ウェル領域の拡散深さ依存性を示す特性図

【図１３】耐圧のｎ⁺ウェル領域拡散深さ依存性を示す
特性図

【図１４】実施例５および比較例の６００Ｖ素子のオン
電圧・ターンオフ時間トレードオフ特性図

【図１５】（ａ）はＩＧＢＴの部分断面図、（ｂ）はそ
のシリコン基板表面での平面図

【図１６】従来の絶縁ゲート型サイリスタの部分断面図

【符号の説明】

１ｐエミッタ層２ｎ⁺バッファ層３ｎベース層４第一ｐベース領域５ｐ⁺ウェル領域または第一ｐ⁺ウェル
領域６第二ｐベース領域７ｎソース領域８ｎエミッタ領域９ゲート酸化膜１０ゲート電極層１１カソード電極１２アノード電極１３ゲート電極１４絶縁膜１５第二ｐ⁺ウェル領域１６ｐ⁺コンタクト領域１７ｎ⁺ウェル領域１９絶縁膜２１被測定素子２２インダクタンス２３フリーホイーリングダイオード２４直流電源２５抵抗２６ゲート電源

Claims

【特許請求の範囲】

【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成さ
れ、その下方に第二導電型ウェル領域を持たない第一、
第二の第二導電型ベース領域と、第一の第二導電型ベー
ス領域の表面層に選択的に形成された第一導電型ソース
領域と、第二の第二導電型ベース領域の表面層に選択的
に形成された第一導電型エミッタ領域と、第一導電型の
ソース領域およびエミッタ領域間に挟まれた第一の第二
導電型ベース領域の表面、第一導電型ベース層の露出部
および第二の第二導電型ベース領域の表面上に絶縁膜を
介して形成されたゲート電極層と、第一の第二導電型ベ
ース領域の露出部と第一導電型ソース領域とに共通に接
触する第一主電極と、第一導電型ベース層の他面側に形
成された第二導電型エミッタ層と、その第二導電型エミ
ッタ層に接触する第二主電極と、ゲート電極僧に接触す
るゲート電極とを備え、第二の第二導電型ベース領域お
よび第一導電型エミッタ領域の表面全面が絶縁膜で覆わ
れた絶縁ゲート型サイリスタにおいて、第一、第二の第二導電型ベース領域の拡散深さが同じで
あることを特徴とする絶縁ゲート型サイリスタ。
【請求項２】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成さ
れ、その下方に第二導電型ウェル領域を持つ第一の第二
導電型ベース領域と、第一導電型ベース層の一面側の表
面層に選択的に形成され、その下方に第二導電型ウェル
領域を持たない第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の表面、第一導電型
ベース層の露出部および第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極層と、第
一の第二導電型ベース領域の露出部と第一導電型ソース
領域とに共通に接触する第一主電極と、第一導電型ベー
ス層の他面側に形成された第二導電型エミッタ層と、そ
の第二導電型エミッタ層に接触する第二主電極と、ゲー
ト電極僧に接触するゲート電極とを備え、第二の第二導
電型ベース領域および第一導電型エミッタ領域の表面全
面が絶縁膜で覆われた絶縁ゲート型サイリスタにおい
て、第一の第二導電型ウェル領域の拡散深さが、第二の第二
導電型ベース領域のそれよりも深いことを特徴とする絶
縁ゲート型サイリスタ。
【請求項３】前記第一導電型ソース領域の拡散深さが、
第一導電型エミッタ領域のそれと同じであることを特徴
とする請求項１または２に記載の絶縁ゲート型サイリス
タ。
【請求項４】前記第二の第二導電型ベース領域の周り
に、第一導電型ベース層よりも比抵抗の低い第一導電型
ウェル領域を設けることを特徴とする請求項１ないし３
のいずれかに記載の絶縁ゲート型サイリスタ。
【請求項５】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の下方に接続して形成された第一の第二
導電型ウェル領域と、第一の第二導電型ベース領域の表
面層に選択的に形成された第一導電型ソース領域と、第
二の第二導電型ベース領域の下方に接続して形成された
第二の第二導電型ウェル領域と、第二の第二導電型ベー
ス領域の表面層に選択的に形成された第一導電型エミッ
タ領域と、第一導電型のソース領域およびエミッタ領域
間に挟まれた第一の第二導電型ベース領域の表面、第一
導電型ベース層の露出部および第二の第二導電型ベース
領域の表面上に絶縁膜を介して形成されたゲート電極層
と、第一の第二導電型ベース領域の露出部と第一導電型
ソース領域とに共通に接触する第一主電極と、第一導電
型ベース層の他面側に形成された第二導電型エミッタ層
と、その第二導電型エミッタ層に接触する第二主電極
と、ゲート電極僧に接触するゲート電極とを備え、第二
の第二導電型ベース領域および第一導電型エミッタ領域
の表面全面が絶縁膜で覆われた絶縁ゲート型サイリスタ
において、第一、第二の第二導電型ウェル領域の拡散深さが同じで
あることを特徴とする絶縁ゲート型サイリスタ。
【請求項６】前記第二の第二導電型ウェル領域の周り
に、第一導電型ベース層よりも比抵抗の低い第一導電型
ウェル領域を設けることを特徴とする請求項５に記載の
絶縁ゲート型サイリスタ。
【請求項７】前記第一導電型ソース領域の直下、第一の
第二導電型ベース領域中に第一の第二導電型ベース領域
より拡散深さの浅い第二導電型コンタクト領域を設ける
ことを特徴とする請求項１ないし６のいずれかに記載の
絶縁ゲート型サイリスタ。