JP3180872B2 - 絶縁ゲートサイリスタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/42308—Gate electrodes for thyristors
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Description
【0001】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲートサイリスタに関する。
子として用いられる絶縁ゲートサイリスタに関する。
【0002】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ(GTO)サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら,GTOサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、GTOサイリスタはその電流・電圧特性において,
電流飽和特性を示さないことから,負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず,シス
テムの小型化・コストの削減の大きな障害となってい
る。V.A.K.Temple 氏がIEEE IEDM Tech.
Dig.1984.p282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはMCTが電圧駆動型であるため、GTOサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしMCTは、GT
Oサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。M.S.Shekar氏等は、IEEE Electron Devic
e Lett. vol.12 (1991) p387 にDual Channel型 Emitt
er Switched Thyristor (EST)が高電圧領域まで電
流飽和特性を示すことを実測により示した。さらに,発
明者らは、Proc. IEEE ISPSD ’93,p71 と
Proc. IEEE ISPSD ’94,p195 に、このE
STのFBSOA(順バイアス安全動作領域)、RBS
OA(逆バイアス安全動作領域)の解析結果を発表し、
電圧駆動型サイリスタにおいて,初めて負荷短絡時の安
全動作領域を有する素子開発に道を開いた。図13に、
このESTの素子構造を示す。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ(GTO)サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら,GTOサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、GTOサイリスタはその電流・電圧特性において,
電流飽和特性を示さないことから,負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず,シス
テムの小型化・コストの削減の大きな障害となってい
る。V.A.K.Temple 氏がIEEE IEDM Tech.
Dig.1984.p282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはMCTが電圧駆動型であるため、GTOサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしMCTは、GT
Oサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。M.S.Shekar氏等は、IEEE Electron Devic
e Lett. vol.12 (1991) p387 にDual Channel型 Emitt
er Switched Thyristor (EST)が高電圧領域まで電
流飽和特性を示すことを実測により示した。さらに,発
明者らは、Proc. IEEE ISPSD ’93,p71 と
Proc. IEEE ISPSD ’94,p195 に、このE
STのFBSOA(順バイアス安全動作領域)、RBS
OA(逆バイアス安全動作領域)の解析結果を発表し、
電圧駆動型サイリスタにおいて,初めて負荷短絡時の安
全動作領域を有する素子開発に道を開いた。図13に、
このESTの素子構造を示す。
【0003】図13に見られるように、この素子は、p
エミッタ層1の上にnバッファ層2を介して設けられた
nベース層3の表面層に、第一pベース領域4およびそ
の一部を占め拡散深さの深いp+ ベース領域5ならびに
第二pベース領域6が形成され、第一pベース領域4の
表面層にnソース領域7、第二pベース領域6の表面層
にnエミッタ領域8が形成されている。第一pベース領
域4のnソース領域7とnベース層3の露出部とに挟ま
れた部分から、第二pベース領域6のnエミッタ領域8
とnベース層3の露出部とに挟まれた部分にわたってゲ
ート酸化膜9を介してゲート電極10が設けられてい
る。しかし、いずれもZ方向の長さが有限で、その外側
で第一pベース領域4と第二pベース領域6は連結さ
れ、さらにその外側にL字型にp+ ベース領域5が形成
されている。そしてp+ ベース領域5の表面に接触する
カソード電極11は、nソース領域7の表面にも共通に
接触している。一方、pエミッタ層1の裏面には全面に
アノード電極12が設けられている。
エミッタ層1の上にnバッファ層2を介して設けられた
nベース層3の表面層に、第一pベース領域4およびそ
の一部を占め拡散深さの深いp+ ベース領域5ならびに
第二pベース領域6が形成され、第一pベース領域4の
表面層にnソース領域7、第二pベース領域6の表面層
にnエミッタ領域8が形成されている。第一pベース領
域4のnソース領域7とnベース層3の露出部とに挟ま
れた部分から、第二pベース領域6のnエミッタ領域8
とnベース層3の露出部とに挟まれた部分にわたってゲ
ート酸化膜9を介してゲート電極10が設けられてい
る。しかし、いずれもZ方向の長さが有限で、その外側
で第一pベース領域4と第二pベース領域6は連結さ
れ、さらにその外側にL字型にp+ ベース領域5が形成
されている。そしてp+ ベース領域5の表面に接触する
カソード電極11は、nソース領域7の表面にも共通に
接触している。一方、pエミッタ層1の裏面には全面に
アノード電極12が設けられている。
【0004】この素子のカソード電極11を接地し,ア
ノード電極12に正の電圧を印加した状態でゲート電極
10に正の電圧を加えると,ゲート酸化膜9の下に反転
層(一部蓄積層)が形成され,横型MOSFETがオン
する。これにより,まず電子がカソード電極11からn
ソース領域7を経て第一pベース領域4の表面層のチャ
ネルを通り、nベース層3に供給される。この電子は、
pエミッタ層1、nバッファ層2およびnベース層3、
第一、第二pベース領域4、6およびp+ ベース領域5
よりなるpnpトランジスタのベース電流として働き,
それによってこのpnpトランジスタが動作する。正孔
は、pエミッタ層1から注入され,nバッファ層2、n
ベース層3を通って一部第二pベース領域6へと流れ
る。そして,nエミッタ領域8の下をZ方向に流れてカ
ソード電極11へと抜けていくIGBTモードとなる。
電流がさらに増加すると、nエミッタ領域8と第二pベ
ース領域6間のpn接合が順バイアスされ、pエミッタ
層1、nバッファ層2およびnベース層3、第二pベー
ス領域6およびnエミッタ領域8からなるサイリスタ部
がラッチアップの状態になる。このESTをオフするに
は,ゲート電極10の電位を横型MOSFETのしきい
値以下に下げ,このMOSFETをオフする。そうする
ことにより、nエミッタ8はカソード電極11から電位
的に切離され、サイリスタ動作が止まる。
ノード電極12に正の電圧を印加した状態でゲート電極
10に正の電圧を加えると,ゲート酸化膜9の下に反転
層(一部蓄積層)が形成され,横型MOSFETがオン
する。これにより,まず電子がカソード電極11からn
ソース領域7を経て第一pベース領域4の表面層のチャ
ネルを通り、nベース層3に供給される。この電子は、
pエミッタ層1、nバッファ層2およびnベース層3、
第一、第二pベース領域4、6およびp+ ベース領域5
よりなるpnpトランジスタのベース電流として働き,
それによってこのpnpトランジスタが動作する。正孔
は、pエミッタ層1から注入され,nバッファ層2、n
ベース層3を通って一部第二pベース領域6へと流れ
る。そして,nエミッタ領域8の下をZ方向に流れてカ
ソード電極11へと抜けていくIGBTモードとなる。
電流がさらに増加すると、nエミッタ領域8と第二pベ
ース領域6間のpn接合が順バイアスされ、pエミッタ
層1、nバッファ層2およびnベース層3、第二pベー
ス領域6およびnエミッタ領域8からなるサイリスタ部
がラッチアップの状態になる。このESTをオフするに
は,ゲート電極10の電位を横型MOSFETのしきい
値以下に下げ,このMOSFETをオフする。そうする
ことにより、nエミッタ8はカソード電極11から電位
的に切離され、サイリスタ動作が止まる。
【0005】上記の説明からわかるように、第二pベー
ス領域6をZ方向に流れる正孔を利用して第二pベース
領域6とnエミッタ領域8間のpn接合を順方向バイア
スしているため、カソード電極11と第二pベース領域
6との接触部に近づくにつれ、前記順バイアスの度合い
が小さくなる。つまり前記pn接合においてnエミッタ
領域8からの電子の注入量がZ方向に沿って均一でない
ということである。このようなオン状態から,このES
Tをオフすると、当然順方向バイアスの浅いカソード電
極の接触部近くから接合が回復していき、カソード電極
接触部から最も遠い部分がなかなか回復しない。このこ
とはオフ時における電流集中を招きやすく、ターンオフ
時の破壊耐量が小さくなることにつながる。
ス領域6をZ方向に流れる正孔を利用して第二pベース
領域6とnエミッタ領域8間のpn接合を順方向バイア
スしているため、カソード電極11と第二pベース領域
6との接触部に近づくにつれ、前記順バイアスの度合い
が小さくなる。つまり前記pn接合においてnエミッタ
領域8からの電子の注入量がZ方向に沿って均一でない
ということである。このようなオン状態から,このES
Tをオフすると、当然順方向バイアスの浅いカソード電
極の接触部近くから接合が回復していき、カソード電極
接触部から最も遠い部分がなかなか回復しない。このこ
とはオフ時における電流集中を招きやすく、ターンオフ
時の破壊耐量が小さくなることにつながる。
【0006】この問題に対して、本発明の発明者らは、
先に、新しい構造の絶縁ゲートサイリスタを提案した
(出願番号 特願平6−64293号)。図14はその
絶縁ゲートサイリスタの斜視断面図を示す。図14に示
した絶縁ゲートサイリスタの半導体基板部分の構造は、
図13のESTと同じである。すなわち、高比抵抗のn
型ベース層3の一方の面側の表面層に第一pベース領域
4、第二pベース領域6が形成され、さらに、寄生サイ
リスタのラッチアップを防ぐ目的でp+ ベース領域5が
第一pベース領域4の一部に形成されている。他方の面
側には、バッファ層2を介してpエミッタ層1が形成さ
れている。第一pベース領域4の表面層には、nソース
領域7、第二pベース領域6の表面層にはnエミッタ領
域8がそれぞれ形成されている。そして、表面上には、
図13と同様に、nソース領域7とnエミッタ領域8と
に挟まれた第一pベース領域4、nベース層3、第二p
ベース領域6の上にゲート酸化膜9を介してゲート電極
10が設けられてnチャネル横型MOSFETが構成さ
れている。この側の表面は、リンガラス(PSG)14
で覆われ、これに接触孔が開けられる。図13のEST
との違って、抵抗体として、多結晶シリコン層13が第
二pベース領域6にその接触孔で接するように、堆積、
熱処理され、その上にカソード電極11が被覆してい
る。このように形成された絶縁ゲートサイリスタの動作
を次に説明する。
先に、新しい構造の絶縁ゲートサイリスタを提案した
(出願番号 特願平6−64293号)。図14はその
絶縁ゲートサイリスタの斜視断面図を示す。図14に示
した絶縁ゲートサイリスタの半導体基板部分の構造は、
図13のESTと同じである。すなわち、高比抵抗のn
型ベース層3の一方の面側の表面層に第一pベース領域
4、第二pベース領域6が形成され、さらに、寄生サイ
リスタのラッチアップを防ぐ目的でp+ ベース領域5が
第一pベース領域4の一部に形成されている。他方の面
側には、バッファ層2を介してpエミッタ層1が形成さ
れている。第一pベース領域4の表面層には、nソース
領域7、第二pベース領域6の表面層にはnエミッタ領
域8がそれぞれ形成されている。そして、表面上には、
図13と同様に、nソース領域7とnエミッタ領域8と
に挟まれた第一pベース領域4、nベース層3、第二p
ベース領域6の上にゲート酸化膜9を介してゲート電極
10が設けられてnチャネル横型MOSFETが構成さ
れている。この側の表面は、リンガラス(PSG)14
で覆われ、これに接触孔が開けられる。図13のEST
との違って、抵抗体として、多結晶シリコン層13が第
二pベース領域6にその接触孔で接するように、堆積、
熱処理され、その上にカソード電極11が被覆してい
る。このように形成された絶縁ゲートサイリスタの動作
を次に説明する。
【0007】カソード電極11を接地し、アノード電極
12に正の電圧を印加した状態で、ゲート電極10に正
の電圧を加えると、ゲート酸化膜9の下に反転層(一部
蓄積層)が形成され、前記横型MOSFETがオンす
る。これにより、先ず電子がカソード電極11→nソー
ス領域7→MOSFETのチャネルの経路を通ってnベ
ース層3に供給される。この電子は、pnpトランジス
タ(pエミッタ層1/nバッファ層2およびnベース層
3/pベース領域4、6(p+ ベース領域5))のベー
ス電流として働き、よってこのpnpトランジスタが動
作する。正孔は、pエミッタ層1から注入され、nバッ
ファ層2、nベース層3を通って一部第二pベース領域
6へと流れる。そして、多結晶シリコン層13を通って
カソード電極11へと抜けていく。その際、多結晶シリ
コン層13を正孔電流が通ることによって、第二pベー
ス領域6の電位が上昇し、ついには、nエミッタ領域8
から電子の注入が生じ、pエミッタ層1、nバッファ層
2およびnベース層3、第二pベース領域6、nエミッ
タ領域8からなる主サイリスタが動作する。ターンオフ
時には、ゲート電極10の電位を前記横型MOSFET
のしきい値以下に下げ、このMOSFETをオフする。
そうすることで、nエミッタ領域8をカソード電極12
から電位的に分離し、よって主サイリスタの動作が止ま
る。この絶縁ゲートサイリスタは、pエミッタ層1、n
バッファ層2およびnベース層3、第二pベース領域
6、nエミッタ領域8からなるサイリスタと、pエミッ
タ層1、nバッファ層2およびnベース層3、第一pベ
ース領域4、nソース領域7からなるIGBTとが並列
につながっていると考えることができる。
12に正の電圧を印加した状態で、ゲート電極10に正
の電圧を加えると、ゲート酸化膜9の下に反転層(一部
蓄積層)が形成され、前記横型MOSFETがオンす
る。これにより、先ず電子がカソード電極11→nソー
ス領域7→MOSFETのチャネルの経路を通ってnベ
ース層3に供給される。この電子は、pnpトランジス
タ(pエミッタ層1/nバッファ層2およびnベース層
3/pベース領域4、6(p+ ベース領域5))のベー
ス電流として働き、よってこのpnpトランジスタが動
作する。正孔は、pエミッタ層1から注入され、nバッ
ファ層2、nベース層3を通って一部第二pベース領域
6へと流れる。そして、多結晶シリコン層13を通って
カソード電極11へと抜けていく。その際、多結晶シリ
コン層13を正孔電流が通ることによって、第二pベー
ス領域6の電位が上昇し、ついには、nエミッタ領域8
から電子の注入が生じ、pエミッタ層1、nバッファ層
2およびnベース層3、第二pベース領域6、nエミッ
タ領域8からなる主サイリスタが動作する。ターンオフ
時には、ゲート電極10の電位を前記横型MOSFET
のしきい値以下に下げ、このMOSFETをオフする。
そうすることで、nエミッタ領域8をカソード電極12
から電位的に分離し、よって主サイリスタの動作が止ま
る。この絶縁ゲートサイリスタは、pエミッタ層1、n
バッファ層2およびnベース層3、第二pベース領域
6、nエミッタ領域8からなるサイリスタと、pエミッ
タ層1、nバッファ層2およびnベース層3、第一pベ
ース領域4、nソース領域7からなるIGBTとが並列
につながっていると考えることができる。
【0008】図14の絶縁ゲートサイリスタでは、第二
のpベース領域6に多結晶シリコン層からなる抵抗体1
3を介してカソード電極12に接触させることにより、
IGBTモードからサイリスタをラッチアップさせる際
に、第二pベース領域6をZ方向に流れる電流を全く使
わないで済む。従って、nエミッタ領域8と第二のpベ
ース領域6の間のpn接合の回復が均一にでき、ターン
オフ時の電流集中が回避されて、破壊耐量が格段に大き
くなる。
のpベース領域6に多結晶シリコン層からなる抵抗体1
3を介してカソード電極12に接触させることにより、
IGBTモードからサイリスタをラッチアップさせる際
に、第二pベース領域6をZ方向に流れる電流を全く使
わないで済む。従って、nエミッタ領域8と第二のpベ
ース領域6の間のpn接合の回復が均一にでき、ターン
オフ時の電流集中が回避されて、破壊耐量が格段に大き
くなる。
【0009】
【発明が解決しようとする課題】ESTのターンオフ時
の破壊耐量の問題は、上記の絶縁ゲートサイリスタによ
ってほぼ解決することができた。しかしながら、半導体
素子における損失の問題は未だ残っている。すなわち、
定常損失およびスイッチング損失ともに零になるまで低
減のための努力がなされねばならない。
の破壊耐量の問題は、上記の絶縁ゲートサイリスタによ
ってほぼ解決することができた。しかしながら、半導体
素子における損失の問題は未だ残っている。すなわち、
定常損失およびスイッチング損失ともに零になるまで低
減のための努力がなされねばならない。
【0010】特にスイッチング用半導体素子では、定常
損失を小さくしようとすると、逆にスイッチング損失が
ふえることがあった。定常損失およびスイッチング損失
とを合わせて判定できる総合的な特性として、スイッチ
ング損失の目安であるターンオフ時間を選んだオン電圧
・ターンオフ時間のトレードオフ特性が適している。本
発明の目的は、ターンオフ時の破壊耐量が大きく、オン
電圧が小さく、しかもオン電圧・ターンオフ時間のトレ
ードオフ特性の優れた絶縁ゲートサイリスタを提供する
ことにある。
損失を小さくしようとすると、逆にスイッチング損失が
ふえることがあった。定常損失およびスイッチング損失
とを合わせて判定できる総合的な特性として、スイッチ
ング損失の目安であるターンオフ時間を選んだオン電圧
・ターンオフ時間のトレードオフ特性が適している。本
発明の目的は、ターンオフ時の破壊耐量が大きく、オン
電圧が小さく、しかもオン電圧・ターンオフ時間のトレ
ードオフ特性の優れた絶縁ゲートサイリスタを提供する
ことにある。
【0011】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲートサイリスタは、高比抵抗の第
一導電型ベース層と、その第一導電型ベース層の一面側
の表面層に選択的に離れて形成された第一、第二の第二
導電型ベース領域と、第一の第二導電型ベース領域の下
方に接続して形成された第二導電型深ベース領域と、第
一の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型ソース領域と、第二の第二導電型ベース領
域の表面層に選択的に形成された第一導電型エミッタ領
域と、第一導電型のソース領域およびエミッタ領域間に
挟まれた第一の第二導電型ベース領域の露出部、第一導
電型ベース層の露出部、第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、その第一主電極と
第二の第二導電型ベース領域の露出部との間に介在して
双方に接触する抵抗体と、第一導電型ベース層の他面側
に形成された第二導電型エミッタ層と、その第二導電型
エミッタ層に接触する第二主電極とを有する絶縁ゲート
サイリスタにおいて、第一導電型エミッタ領域の拡散深
さが第一導電型ソース領域のそれより深いものとする。
めに、本発明の絶縁ゲートサイリスタは、高比抵抗の第
一導電型ベース層と、その第一導電型ベース層の一面側
の表面層に選択的に離れて形成された第一、第二の第二
導電型ベース領域と、第一の第二導電型ベース領域の下
方に接続して形成された第二導電型深ベース領域と、第
一の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型ソース領域と、第二の第二導電型ベース領
域の表面層に選択的に形成された第一導電型エミッタ領
域と、第一導電型のソース領域およびエミッタ領域間に
挟まれた第一の第二導電型ベース領域の露出部、第一導
電型ベース層の露出部、第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、その第一主電極と
第二の第二導電型ベース領域の露出部との間に介在して
双方に接触する抵抗体と、第一導電型ベース層の他面側
に形成された第二導電型エミッタ層と、その第二導電型
エミッタ層に接触する第二主電極とを有する絶縁ゲート
サイリスタにおいて、第一導電型エミッタ領域の拡散深
さが第一導電型ソース領域のそれより深いものとする。
【0012】第一導電型エミッタ領域の不純物濃度が第
一導電型ソース領域のそれより高いことも有効である。
また、第二の第二導電型ベース領域の下方に第二導電型
深ベース領域より拡散深さの深い第二の第二導電型深ベ
ース領域を有するものとする。第二の第二導電型ベース
領域の下方の第二の第二導電型深ベース領域の不純物濃
度が、第一の第二導電型ベース領域の下方の第二導電型
深ベース領域のそれより高いことも有効である。
一導電型ソース領域のそれより高いことも有効である。
また、第二の第二導電型ベース領域の下方に第二導電型
深ベース領域より拡散深さの深い第二の第二導電型深ベ
ース領域を有するものとする。第二の第二導電型ベース
領域の下方の第二の第二導電型深ベース領域の不純物濃
度が、第一の第二導電型ベース領域の下方の第二導電型
深ベース領域のそれより高いことも有効である。
【0013】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層に第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極を囲んで層間絶縁膜を介して抵抗体が設けられ
たものでも良い。
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層に第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極を囲んで層間絶縁膜を介して抵抗体が設けられ
たものでも良い。
【0014】その場合、第一主電極の第一の第二導電型
ベース領域および第一導電型ソース領域との接触部の断
面形状が、多角形、円形および楕円形のいずれかである
ことが良い。第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものでもよい。
ベース領域および第一導電型ソース領域との接触部の断
面形状が、多角形、円形および楕円形のいずれかである
ことが良い。第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものでもよい。
【0015】いずれの場合も、抵抗体が多結晶シリコン
からなることがよい。
からなることがよい。
【0016】
【作用】上記の絶縁ゲートサイリスタはIGBT部とサ
イリスタ部とが並列につながっていると考えられるが、
上記の手段を講じ、第一導電型エミッタ領域の拡散深さ
を第一導電型ソース領域のそれより深くし、或いは第一
導電型エミッタ領域の不純物濃度を第一導電型ソース領
域のそれより高くすることによって、サイリスタ部のn
pnトランジスタの電流増幅率が大きくなる。
イリスタ部とが並列につながっていると考えられるが、
上記の手段を講じ、第一導電型エミッタ領域の拡散深さ
を第一導電型ソース領域のそれより深くし、或いは第一
導電型エミッタ領域の不純物濃度を第一導電型ソース領
域のそれより高くすることによって、サイリスタ部のn
pnトランジスタの電流増幅率が大きくなる。
【0017】また、第二の第二導電型ベース領域の下方
に第二導電型深ベース領域より拡散深さの深い第二の第
二導電型深ベース領域を有するものとし、或いは第二の
第二導電型ベース領域の下方の第二の第二導電型深ベー
ス領域の不純物濃度を、第一の第二導電型ベース領域の
下方の第二導電型深ベース領域のそれより高くすること
によって、サイリスタ部のpnpトランジスタの電流増
幅率が大きくなる。
に第二導電型深ベース領域より拡散深さの深い第二の第
二導電型深ベース領域を有するものとし、或いは第二の
第二導電型ベース領域の下方の第二の第二導電型深ベー
ス領域の不純物濃度を、第一の第二導電型ベース領域の
下方の第二導電型深ベース領域のそれより高くすること
によって、サイリスタ部のpnpトランジスタの電流増
幅率が大きくなる。
【0018】そして、第一主電極の接触領域を例えば多
角形、円形および楕円形にし、それを囲む形に、ゲート
電極、第二の第二導電型ベース領域、第一導電型エミッ
タ領域、抵抗体を設けることにより、外側にある抵抗体
の面積を大きくでき、その下のサイリスタ部の面積の素
子全体に対する比率が大となり、オン電圧が小さくな
る。
角形、円形および楕円形にし、それを囲む形に、ゲート
電極、第二の第二導電型ベース領域、第一導電型エミッ
タ領域、抵抗体を設けることにより、外側にある抵抗体
の面積を大きくでき、その下のサイリスタ部の面積の素
子全体に対する比率が大となり、オン電圧が小さくな
る。
【0019】第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものとすれば、IGBT部の面積をより狭くでき、
サイリスタ部の面積の素子全体に対する比率を大にでき
る。
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものとすれば、IGBT部の面積をより狭くでき、
サイリスタ部の面積の素子全体に対する比率を大にでき
る。
【0020】抵抗体が多結晶シリコンからなるものとす
れば、形成が容易で、りんガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節もで
きる。
れば、形成が容易で、りんガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節もで
きる。
【0021】
【実施例】以下、図14と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をn型、第二導電型をp型
とするが、これを逆にすることも可能である。図1は本
発明の第一の実施例の絶縁ゲートサイリスタの斜視断面
図を示す。図1に示した絶縁ゲートサイリスタの半導体
基板部分の構造は、図14の絶縁ゲートサイリスタと良
く似ている。すなわち、高比抵抗のn型ベース層3の一
方の面側の表面層に拡散深さが3.0μmの第一pベー
ス領域4、第二pベース領域6が形成され、さらに、寄
生サイリスタのラッチアップを防ぐ目的で拡散深さが
4.0μmのp+ ベース領域5が第一pベース領域4の
一部に形成されている。他方の面側には、バッファ層2
を介してpエミッタ層1が形成されている。第一pベー
ス領域4の表面層には、拡散深さが0.4μmのnソー
ス領域7、第二pベース領域6の表面層には拡散深さが
2.0μmのnエミッタ領域8がそれぞれ形成されてい
る。そして、表面上には、図14と同様に、nソース領
域7とnエミッタ領域8とに挟まれた第一pベース領域
4、nベース層3、第二pベース領域6の上にゲート酸
化膜9を介してゲート電極10が設けられてnチャネル
横型MOSFETが構成されている。この側の表面は、
りんガラス(PSG)14で覆われ、これに接触孔が開
けられる。そして、抵抗体として、多結晶シリコン層1
3が第二pベース領域6にその接触孔で接するように、
堆積、熱処理され、その上にカソード電極11が被覆し
ている。図1の絶縁ゲートサイリスタと図14のそれと
の違いは、nソース領域7とnエミッタ領域8との拡散
深さが異なり、nエミッタ領域8の方がnソース領域7
より深く形成されていることである。上記の拡散深さの
数値の組み合わせは一例であり、種々の数値の組み合わ
せがあることは勿論である。
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をn型、第二導電型をp型
とするが、これを逆にすることも可能である。図1は本
発明の第一の実施例の絶縁ゲートサイリスタの斜視断面
図を示す。図1に示した絶縁ゲートサイリスタの半導体
基板部分の構造は、図14の絶縁ゲートサイリスタと良
く似ている。すなわち、高比抵抗のn型ベース層3の一
方の面側の表面層に拡散深さが3.0μmの第一pベー
ス領域4、第二pベース領域6が形成され、さらに、寄
生サイリスタのラッチアップを防ぐ目的で拡散深さが
4.0μmのp+ ベース領域5が第一pベース領域4の
一部に形成されている。他方の面側には、バッファ層2
を介してpエミッタ層1が形成されている。第一pベー
ス領域4の表面層には、拡散深さが0.4μmのnソー
ス領域7、第二pベース領域6の表面層には拡散深さが
2.0μmのnエミッタ領域8がそれぞれ形成されてい
る。そして、表面上には、図14と同様に、nソース領
域7とnエミッタ領域8とに挟まれた第一pベース領域
4、nベース層3、第二pベース領域6の上にゲート酸
化膜9を介してゲート電極10が設けられてnチャネル
横型MOSFETが構成されている。この側の表面は、
りんガラス(PSG)14で覆われ、これに接触孔が開
けられる。そして、抵抗体として、多結晶シリコン層1
3が第二pベース領域6にその接触孔で接するように、
堆積、熱処理され、その上にカソード電極11が被覆し
ている。図1の絶縁ゲートサイリスタと図14のそれと
の違いは、nソース領域7とnエミッタ領域8との拡散
深さが異なり、nエミッタ領域8の方がnソース領域7
より深く形成されていることである。上記の拡散深さの
数値の組み合わせは一例であり、種々の数値の組み合わ
せがあることは勿論である。
【0022】このように形成された絶縁ゲートサイリス
タの動作を次に説明する。カソード電極11を接地し、
アノード電極12に正の電圧を印加した状態で、ゲート
電極10に正の電圧を加えると、ゲート酸化膜9の下に
反転層(一部蓄積層)が形成され、前記横型MOSFE
Tがオンする。これにより、先ず電子がカソード電極1
1→nソース領域7→MOSFETのチャネルの経路を
通ってnベース層3に供給される。この電子は、pnp
トランジスタ(pエミッタ層1/nバッファ層2および
nベース層3/pベース領域4、6(p+ ベース領域
5))のベース電流として働き、よってこのpnpトラ
ンジスタが動作する。正孔は、pエミッタ層1から注入
され、nバッファ層2、nベース層3を通って一部第二
pベース領域6へと流れる。そして、多結晶シリコン層
13を通ってカソード電極11へと抜けていく。その
際、多結晶シリコン層13を正孔電流が通ることによっ
て、第二pベース領域6の電位が上昇し、ついには、n
エミッタ領域8から電子の注入が生じ、pエミッタ層
1、nバッファ層2およびnベース層3、第二pベース
領域6、nエミッタ領域8からなるサイリスタ部が動作
する。ターンオフ時には、ゲート電極10の電位を前記
横型MOSFETのしきい値以下に下げ、このMOSF
ETをオフする。そうすることで、nエミッタ領域8を
カソード電極12から電位的に分離し、よってサイリス
タ部の動作が止まる。
タの動作を次に説明する。カソード電極11を接地し、
アノード電極12に正の電圧を印加した状態で、ゲート
電極10に正の電圧を加えると、ゲート酸化膜9の下に
反転層(一部蓄積層)が形成され、前記横型MOSFE
Tがオンする。これにより、先ず電子がカソード電極1
1→nソース領域7→MOSFETのチャネルの経路を
通ってnベース層3に供給される。この電子は、pnp
トランジスタ(pエミッタ層1/nバッファ層2および
nベース層3/pベース領域4、6(p+ ベース領域
5))のベース電流として働き、よってこのpnpトラ
ンジスタが動作する。正孔は、pエミッタ層1から注入
され、nバッファ層2、nベース層3を通って一部第二
pベース領域6へと流れる。そして、多結晶シリコン層
13を通ってカソード電極11へと抜けていく。その
際、多結晶シリコン層13を正孔電流が通ることによっ
て、第二pベース領域6の電位が上昇し、ついには、n
エミッタ領域8から電子の注入が生じ、pエミッタ層
1、nバッファ層2およびnベース層3、第二pベース
領域6、nエミッタ領域8からなるサイリスタ部が動作
する。ターンオフ時には、ゲート電極10の電位を前記
横型MOSFETのしきい値以下に下げ、このMOSF
ETをオフする。そうすることで、nエミッタ領域8を
カソード電極12から電位的に分離し、よってサイリス
タ部の動作が止まる。
【0023】図1の絶縁ゲートサイリスタにおいては、
nエミッタ領域8の拡散深さが、nソース領域7のそれ
より深く形成されているため、nバッファ層2およびn
ベース層3、第二pベース領域6、nエミッタ領域8か
らなるnpnトランジスタの電流増幅率が大きく、pエ
ミッタ層1、nバッファ層2およびnベース層3、第二
pベース領域6、nエミッタ領域8からなるサイリスタ
部のオン電圧が低くなる。従ってこのサイリスタ部に、
pエミッタ層1、nバッファ層2およびnベース層3、
第一pベース領域4、nソース領域6からなるIGBT
部より多くの電流が流れる。しかもサイリスタ部の面積
が広いので、素子全体としてのオン電圧も低くなる。
nエミッタ領域8の拡散深さが、nソース領域7のそれ
より深く形成されているため、nバッファ層2およびn
ベース層3、第二pベース領域6、nエミッタ領域8か
らなるnpnトランジスタの電流増幅率が大きく、pエ
ミッタ層1、nバッファ層2およびnベース層3、第二
pベース領域6、nエミッタ領域8からなるサイリスタ
部のオン電圧が低くなる。従ってこのサイリスタ部に、
pエミッタ層1、nバッファ層2およびnベース層3、
第一pベース領域4、nソース領域6からなるIGBT
部より多くの電流が流れる。しかもサイリスタ部の面積
が広いので、素子全体としてのオン電圧も低くなる。
【0024】勿論、この絶縁ゲートサイリスタでは、第
二のpベース領域6に多結晶シリコン層13からなる抵
抗体を介してカソード電極12に接触させることによ
り、IGBTモードからサイリスタ部をラッチアップさ
せる際に、第二pベース領域6をZ方向に流れる電流を
全く使わないで済むことから、nエミッタ領域8と第二
のpベース領域6の間のpn接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
二のpベース領域6に多結晶シリコン層13からなる抵
抗体を介してカソード電極12に接触させることによ
り、IGBTモードからサイリスタ部をラッチアップさ
せる際に、第二pベース領域6をZ方向に流れる電流を
全く使わないで済むことから、nエミッタ領域8と第二
のpベース領域6の間のpn接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
【0025】nエミッタ領域8の不純物濃度を、nソー
ス領域7のそれより高く形成することによっても、同様
にnバッファ層2およびnベース層3、第二pベース領
域6、nエミッタ領域8からなるnpnトランジスタの
電流増幅率を大きくし、サイリスタ部のオン電圧低くす
ることができる。図2は、本発明の第二の実施例の絶縁
ゲートサイリスタの電極部分を一部削除して示した斜視
図であり、図3は、そのようなセルの複数個を含む半導
体素体上の構造のゲート電極10の中央を通る横断面図
で、いずれも図1と共通の部分には同一の符号が付され
ている。図において、カソード電極11は、p+ ベース
領域5およびnソース領域7に図2で点線で示した方形
の接触領域15で接触し、ゲート電極10は、この接触
領域15を囲んだ角環状に形成され、隣接セルのゲート
電極10とゲートランナ16により接続されている。第
二pベース領域6、nエミッタ領域8も、このゲート電
極10の外周部直下から角環状に囲んでいる。抵抗体の
多結晶シリコン層13は、このゲート電極10をPSG
層間絶縁層14を介して取り囲み、第二pベース領域6
に接触している。これにより、多結晶シリコン層13と
第二pベース領域6の接触面積を増大させることがで
き、素子全体に占めるサイリスタ部の面積比が増加する
ため、より低オン電圧化が図れる。
ス領域7のそれより高く形成することによっても、同様
にnバッファ層2およびnベース層3、第二pベース領
域6、nエミッタ領域8からなるnpnトランジスタの
電流増幅率を大きくし、サイリスタ部のオン電圧低くす
ることができる。図2は、本発明の第二の実施例の絶縁
ゲートサイリスタの電極部分を一部削除して示した斜視
図であり、図3は、そのようなセルの複数個を含む半導
体素体上の構造のゲート電極10の中央を通る横断面図
で、いずれも図1と共通の部分には同一の符号が付され
ている。図において、カソード電極11は、p+ ベース
領域5およびnソース領域7に図2で点線で示した方形
の接触領域15で接触し、ゲート電極10は、この接触
領域15を囲んだ角環状に形成され、隣接セルのゲート
電極10とゲートランナ16により接続されている。第
二pベース領域6、nエミッタ領域8も、このゲート電
極10の外周部直下から角環状に囲んでいる。抵抗体の
多結晶シリコン層13は、このゲート電極10をPSG
層間絶縁層14を介して取り囲み、第二pベース領域6
に接触している。これにより、多結晶シリコン層13と
第二pベース領域6の接触面積を増大させることがで
き、素子全体に占めるサイリスタ部の面積比が増加する
ため、より低オン電圧化が図れる。
【0026】図5は、図2、3に示した本発明の第二の
実施例の絶縁ゲートサイリスタと、比較例としてのES
T、IGBTおよび従来の絶縁ゲートサイリスタの逆バ
イアス安全動作領域(RBSOA)を、図6に示した測
定回路を用いて125℃で測定した結果である。横軸
は、アノード−カソード間電圧、たて軸は、電流であ
る。図6において、被測定素子21は、並列接続された
1mHのインダクタンス22およびフリーホイーリング
ダイオード23を介して直流電源24に接続され、被測
定素子21のゲートは、20Ωの抵抗25を介してゲー
ト電源26に接続されている。被測定素子は、600V
用素子として作製されたもので、比抵抗0.02Ω・c
m、厚さ450μm のp型シリコン基板上にnバッファ
層として、比抵抗0.1Ω・cm、厚さ10μm のn
層、nベース層として、比抵抗40Ω・cm、厚さ55
μm のn層をエピタキシャル成長させたウェハを用い
た。また、チップサイズは、四素子とも、1cm2 であ
る。100A導通時の電位降下で定義したオン電圧は、
本発明の実施例の絶縁ゲートサイリスタが1.0V、E
STが1.6V、IGBTが2.3V、そして従来の絶
縁ゲートサイリスタが1.1Vである。図5からもわか
るように、本発明の実施例の素子は、従来の絶縁ゲート
サイリスタとはほぼ同じく、IGBTに比べ三倍、ES
Tに比べ二倍の破壊耐量をもっているにもかかわらず、
オン電圧が比較例の三素子に比べて低いことがわかる。
すなわち、他の特性を劣化させずに、オン電圧の低下が
実現できている。これは、nエミッタ領域の拡散深さを
深くしたこと、およびカソード電極との接触部15を多
角形セルにしたことにより、サイリスタ部分の面積比率
が増加したことによる。
実施例の絶縁ゲートサイリスタと、比較例としてのES
T、IGBTおよび従来の絶縁ゲートサイリスタの逆バ
イアス安全動作領域(RBSOA)を、図6に示した測
定回路を用いて125℃で測定した結果である。横軸
は、アノード−カソード間電圧、たて軸は、電流であ
る。図6において、被測定素子21は、並列接続された
1mHのインダクタンス22およびフリーホイーリング
ダイオード23を介して直流電源24に接続され、被測
定素子21のゲートは、20Ωの抵抗25を介してゲー
ト電源26に接続されている。被測定素子は、600V
用素子として作製されたもので、比抵抗0.02Ω・c
m、厚さ450μm のp型シリコン基板上にnバッファ
層として、比抵抗0.1Ω・cm、厚さ10μm のn
層、nベース層として、比抵抗40Ω・cm、厚さ55
μm のn層をエピタキシャル成長させたウェハを用い
た。また、チップサイズは、四素子とも、1cm2 であ
る。100A導通時の電位降下で定義したオン電圧は、
本発明の実施例の絶縁ゲートサイリスタが1.0V、E
STが1.6V、IGBTが2.3V、そして従来の絶
縁ゲートサイリスタが1.1Vである。図5からもわか
るように、本発明の実施例の素子は、従来の絶縁ゲート
サイリスタとはほぼ同じく、IGBTに比べ三倍、ES
Tに比べ二倍の破壊耐量をもっているにもかかわらず、
オン電圧が比較例の三素子に比べて低いことがわかる。
すなわち、他の特性を劣化させずに、オン電圧の低下が
実現できている。これは、nエミッタ領域の拡散深さを
深くしたこと、およびカソード電極との接触部15を多
角形セルにしたことにより、サイリスタ部分の面積比率
が増加したことによる。
【0027】図1、2の実施例は、いずれもpエミッタ
層1とnベース層3との間にnバッファ層2を設けた素
子であったが、nバッファ層2の無い素子においても、
本発明は適用できる。図7は、エピタキシャルウェハで
なく、バルクシリコンウェハを用いて作製した、本発明
の第三の実施例の絶縁ゲートサイリスタ、EST、IG
BTおよび従来の絶縁ゲートサイリスタの2500V素
子の、125℃におけるRBSOAを比較したものであ
る。横軸、たて軸は、それぞれアノード−カソード間電
圧、電流である。この場合nベース層3の厚さは440
μm であった。四素子のオン電圧はそれぞれ、1.1
V、2.0V、3.3V、そして1.3Vである。エピ
タキシャルウェハの600V素子と同様に、バルクウェ
ハを用いた素子でも、本発明の実施例の素子は、従来の
絶縁ゲートサイリスタとほぼ同じで、EST、IGBT
に比べ、格段にRBSOAが広く、しかもオン電圧が低
い。すなわち、本発明の効果はnベース層3の比抵抗、
厚さによらない。これを言い換えると、定格電圧、結晶
成長方法によらず、本発明らよればRBSOAの劣化を
全く伴わずにオン電圧を低くできると言える。
層1とnベース層3との間にnバッファ層2を設けた素
子であったが、nバッファ層2の無い素子においても、
本発明は適用できる。図7は、エピタキシャルウェハで
なく、バルクシリコンウェハを用いて作製した、本発明
の第三の実施例の絶縁ゲートサイリスタ、EST、IG
BTおよび従来の絶縁ゲートサイリスタの2500V素
子の、125℃におけるRBSOAを比較したものであ
る。横軸、たて軸は、それぞれアノード−カソード間電
圧、電流である。この場合nベース層3の厚さは440
μm であった。四素子のオン電圧はそれぞれ、1.1
V、2.0V、3.3V、そして1.3Vである。エピ
タキシャルウェハの600V素子と同様に、バルクウェ
ハを用いた素子でも、本発明の実施例の素子は、従来の
絶縁ゲートサイリスタとほぼ同じで、EST、IGBT
に比べ、格段にRBSOAが広く、しかもオン電圧が低
い。すなわち、本発明の効果はnベース層3の比抵抗、
厚さによらない。これを言い換えると、定格電圧、結晶
成長方法によらず、本発明らよればRBSOAの劣化を
全く伴わずにオン電圧を低くできると言える。
【0028】図8、9は、それぞれ先に述べた600V
素子、2500V素子のオン電圧とターンオフ時間との
トレードオフ特性の比較図である。横軸は、オン電圧、
たて軸は、ターンオフ時間である。オン電圧は、600
V素子では100A/cm2、2500V素子では50
A/cm2 の電流導通時の25℃における電位降下で示
す。また、ターンオフ時間は、125℃で測定したもの
である。いずれの場合も、本発明の第二の実施例の素子
は、EST、IGBTは勿論のこと従来の絶縁ゲートサ
イリスタに比べても良いトレードオフ特性を示すことが
わかる。
素子、2500V素子のオン電圧とターンオフ時間との
トレードオフ特性の比較図である。横軸は、オン電圧、
たて軸は、ターンオフ時間である。オン電圧は、600
V素子では100A/cm2、2500V素子では50
A/cm2 の電流導通時の25℃における電位降下で示
す。また、ターンオフ時間は、125℃で測定したもの
である。いずれの場合も、本発明の第二の実施例の素子
は、EST、IGBTは勿論のこと従来の絶縁ゲートサ
イリスタに比べても良いトレードオフ特性を示すことが
わかる。
【0029】図10は本発明の第四の実施例の絶縁ゲー
トサイリスタの斜視断面図を示す。図10に示した絶縁
ゲートサイリスタの構造は、図1の第一の実施例の絶縁
ゲートサイリスタと良く似ている。図10の第四の実施
例の絶縁ゲートサイリスタと図1の第一の実施例の絶縁
ゲートサイリスタとの違いは、p+ ベース領域5より拡
散深さの深い第二p+ ベース領域28が形成されている
ことである。すなわち、高比抵抗のn型ベース層3の一
方の面側の表面層に拡散深さ3.0μmの第一pベース
領域4、第二pベース領域6が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で、拡散深さ4.
0μmのp+ ベース領域5が第一pベース領域4の一部
に形成されている。また、拡散深さ5.0μmの第二p
+ ベース領域28が第二pベース領域6の下方に形成さ
れている。他方の面側には、バッファ層2を介してpエ
ミッタ層1が形成されている。第一pベース領域4の表
面層には、拡散深さ0.4μmのnソース領域7、第二
pベース領域6の表面層には拡散深さ2.0μmのnエ
ミッタ領域8がそれぞれ形成されている。そして、表面
上には、図1と同様に、nソース領域7とnエミッタ領
域8とに挟まれた第一pベース領域4、nベース層3、
第二pベース領域6の上にゲート酸化膜9を介してゲー
ト電極10が設けられてnチャネル横型MOSFETが
構成されている。この側の表面は、リンガラス(PS
G)14で覆われ、これに接触孔が開けられる。そし
て、抵抗体として、多結晶シリコン層13が第二pベー
ス領域6にその接触孔で接するように、堆積、熱処理さ
れ、その上にカソード電極11が被覆している。
トサイリスタの斜視断面図を示す。図10に示した絶縁
ゲートサイリスタの構造は、図1の第一の実施例の絶縁
ゲートサイリスタと良く似ている。図10の第四の実施
例の絶縁ゲートサイリスタと図1の第一の実施例の絶縁
ゲートサイリスタとの違いは、p+ ベース領域5より拡
散深さの深い第二p+ ベース領域28が形成されている
ことである。すなわち、高比抵抗のn型ベース層3の一
方の面側の表面層に拡散深さ3.0μmの第一pベース
領域4、第二pベース領域6が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で、拡散深さ4.
0μmのp+ ベース領域5が第一pベース領域4の一部
に形成されている。また、拡散深さ5.0μmの第二p
+ ベース領域28が第二pベース領域6の下方に形成さ
れている。他方の面側には、バッファ層2を介してpエ
ミッタ層1が形成されている。第一pベース領域4の表
面層には、拡散深さ0.4μmのnソース領域7、第二
pベース領域6の表面層には拡散深さ2.0μmのnエ
ミッタ領域8がそれぞれ形成されている。そして、表面
上には、図1と同様に、nソース領域7とnエミッタ領
域8とに挟まれた第一pベース領域4、nベース層3、
第二pベース領域6の上にゲート酸化膜9を介してゲー
ト電極10が設けられてnチャネル横型MOSFETが
構成されている。この側の表面は、リンガラス(PS
G)14で覆われ、これに接触孔が開けられる。そし
て、抵抗体として、多結晶シリコン層13が第二pベー
ス領域6にその接触孔で接するように、堆積、熱処理さ
れ、その上にカソード電極11が被覆している。
【0030】このように形成された絶縁ゲートサイリス
タの動作は、先に説明した第一の実施例の絶縁ゲートサ
イリスタと同じである。図10の絶縁ゲートサイリスタ
においては、第二p+ ベース領域28の拡散深さが、p
+ ベース領域5のそれより深く形成されているため、p
エミッタ層1、nバッファ層2およびnベース層3、第
二p+ ベース領域28及び第二pベース領域6からなる
pnpトランジスタの電流増幅率が大きく、pエミッタ
層1、nバッファ層2およびnベース層3、第二p+ ベ
ース領域28及び第二pベース領域6、nエミッタ領域
8からなるサイリスタ部のオン電圧が低くなる。従って
このサイリスタ部に、pエミッタ層1、nバッファ層2
およびnベース層3、p+ベース領域5及び第一pベー
ス領域4、nソース領域6からなるIGBT部より多く
の電流が流れる。しかもサイリスタ部の面積が広いの
で、素子全体としてのオン電圧も低くなる。
タの動作は、先に説明した第一の実施例の絶縁ゲートサ
イリスタと同じである。図10の絶縁ゲートサイリスタ
においては、第二p+ ベース領域28の拡散深さが、p
+ ベース領域5のそれより深く形成されているため、p
エミッタ層1、nバッファ層2およびnベース層3、第
二p+ ベース領域28及び第二pベース領域6からなる
pnpトランジスタの電流増幅率が大きく、pエミッタ
層1、nバッファ層2およびnベース層3、第二p+ ベ
ース領域28及び第二pベース領域6、nエミッタ領域
8からなるサイリスタ部のオン電圧が低くなる。従って
このサイリスタ部に、pエミッタ層1、nバッファ層2
およびnベース層3、p+ベース領域5及び第一pベー
ス領域4、nソース領域6からなるIGBT部より多く
の電流が流れる。しかもサイリスタ部の面積が広いの
で、素子全体としてのオン電圧も低くなる。
【0031】第二p+ ベース領域28の不純物濃度を、
p+ ベース領域5のそれより高く形成することによって
も、同様にpエミッタ層1、nバッファ層2およびnベ
ース層3、第二のp深ベース領域28及び第二pベース
領域6からなるpnpトランジスタの電流増幅率を大き
くし、サイリスタ部のオン電圧低くすることができる。
p+ ベース領域5のそれより高く形成することによって
も、同様にpエミッタ層1、nバッファ層2およびnベ
ース層3、第二のp深ベース領域28及び第二pベース
領域6からなるpnpトランジスタの電流増幅率を大き
くし、サイリスタ部のオン電圧低くすることができる。
【0032】勿論、この絶縁ゲートサイリスタでは、第
二のpベース領域6に多結晶シリコン層13からなる抵
抗体を介してカソード電極12に接触させることによ
り、IGBTモードからサイリスタ部をラッチアップさ
せる際に、第二pベース領域6をZ方向に流れる電流を
全く使わないで済むことから、nエミッタ領域8と第二
のpベース領域6の間のpn接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
二のpベース領域6に多結晶シリコン層13からなる抵
抗体を介してカソード電極12に接触させることによ
り、IGBTモードからサイリスタ部をラッチアップさ
せる際に、第二pベース領域6をZ方向に流れる電流を
全く使わないで済むことから、nエミッタ領域8と第二
のpベース領域6の間のpn接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
【0033】図11は、本発明の第五の実施例の絶縁ゲ
ートサイリスタの電極部分を一部削除して示した斜視図
である。そのようなセルの複数個を含む半導体素体上の
構造のゲート電極10の中央を通る横断面図は、図3と
同様である。図において、カソード電極11は、p+ ベ
ース領域5およびnソース領域7に図11で点線で示し
た方形の接触領域15で接触し、ゲート電極10は、こ
の接触領域15を囲んだ角環状に形成され、隣接セルの
ゲート電極10とゲートランナ16により接続されてい
る。第二pベース領域6、nエミッタ領域8も、このゲ
ート電極10の外周部直下から角環状に囲んでいる。抵
抗体の多結晶シリコン層13は、このゲート電極10を
PSG層間絶縁層14を介して取り囲み、第二pベース
領域6に接触している。これにより、多結晶シリコン層
13と第二pベース領域6の接触面積を増大させること
ができ、素子全体に占めるサイリスタ部の面積比が増加
するため、より低オン電圧化が図れる。
ートサイリスタの電極部分を一部削除して示した斜視図
である。そのようなセルの複数個を含む半導体素体上の
構造のゲート電極10の中央を通る横断面図は、図3と
同様である。図において、カソード電極11は、p+ ベ
ース領域5およびnソース領域7に図11で点線で示し
た方形の接触領域15で接触し、ゲート電極10は、こ
の接触領域15を囲んだ角環状に形成され、隣接セルの
ゲート電極10とゲートランナ16により接続されてい
る。第二pベース領域6、nエミッタ領域8も、このゲ
ート電極10の外周部直下から角環状に囲んでいる。抵
抗体の多結晶シリコン層13は、このゲート電極10を
PSG層間絶縁層14を介して取り囲み、第二pベース
領域6に接触している。これにより、多結晶シリコン層
13と第二pベース領域6の接触面積を増大させること
ができ、素子全体に占めるサイリスタ部の面積比が増加
するため、より低オン電圧化が図れる。
【0034】エピタキシャルウェハを用いて図11の構
造の600Vクラス、チップサイズが1cm2 の絶縁ゲ
ートサイリスタを試作し逆バイアス安全動作領域(RB
SOA)を測定した。煩雑になるので、図5には示して
ないが、ほぼ図5の第二の実施例の素子と同様の結果
で、従来の絶縁ゲートサイリスタと同じ1000Aの可
制御電流が得られた。しかも100A導通時の電位降下
で定義したオン電圧は、1.0Vであった。また、バル
クウェハを用いて図11の構造の2500Vクラス、チ
ップサイズが1cm2 の絶縁ゲートサイリスタを試作
し、逆バイアス安全動作領域(RBSOA)を測定し
た。その結果も、ほぼ図7の第二の実施例の素子と同様
の結果で、従来の絶縁ゲートサイリスタと同じ400A
の可制御電流が得られた。しかも100A導通時の電位
降下で定義したオン電圧は、1.1Vであった。従っ
て、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとはほぼ同じく、IGBTに比べ三倍、ESTに比
べ二倍の破壊耐量をもっているにもかかわらず、オン電
圧が従来の絶縁ゲートサイリスタに比べて低いことがわ
かる。すなわち、他の特性を劣化させずに、オン電圧の
低下が実現できている。これは、第二p+ ベース領域2
8の拡散深さを深くしたこと、およびカソード電極との
接触部15を多角形セルにしたことによりサイリスタ部
分の面積比率が増加したことによる。以上述べたよう
に、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとほぼ同じで、EST、IGBTに比べ、格段に広
いRBSOAをもち、しかも従来の絶縁ゲートサイリス
タよりオン電圧が同じか低い。そして、その効果は、n
ベース層3の比抵抗、厚さに依存しない。これを言い換
えると、本発明によれば、定格電圧、結晶成長方法等に
よらずRBSOAを全く劣化せずにオン電圧を低くでき
ると言える。
造の600Vクラス、チップサイズが1cm2 の絶縁ゲ
ートサイリスタを試作し逆バイアス安全動作領域(RB
SOA)を測定した。煩雑になるので、図5には示して
ないが、ほぼ図5の第二の実施例の素子と同様の結果
で、従来の絶縁ゲートサイリスタと同じ1000Aの可
制御電流が得られた。しかも100A導通時の電位降下
で定義したオン電圧は、1.0Vであった。また、バル
クウェハを用いて図11の構造の2500Vクラス、チ
ップサイズが1cm2 の絶縁ゲートサイリスタを試作
し、逆バイアス安全動作領域(RBSOA)を測定し
た。その結果も、ほぼ図7の第二の実施例の素子と同様
の結果で、従来の絶縁ゲートサイリスタと同じ400A
の可制御電流が得られた。しかも100A導通時の電位
降下で定義したオン電圧は、1.1Vであった。従っ
て、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとはほぼ同じく、IGBTに比べ三倍、ESTに比
べ二倍の破壊耐量をもっているにもかかわらず、オン電
圧が従来の絶縁ゲートサイリスタに比べて低いことがわ
かる。すなわち、他の特性を劣化させずに、オン電圧の
低下が実現できている。これは、第二p+ ベース領域2
8の拡散深さを深くしたこと、およびカソード電極との
接触部15を多角形セルにしたことによりサイリスタ部
分の面積比率が増加したことによる。以上述べたよう
に、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとほぼ同じで、EST、IGBTに比べ、格段に広
いRBSOAをもち、しかも従来の絶縁ゲートサイリス
タよりオン電圧が同じか低い。そして、その効果は、n
ベース層3の比抵抗、厚さに依存しない。これを言い換
えると、本発明によれば、定格電圧、結晶成長方法等に
よらずRBSOAを全く劣化せずにオン電圧を低くでき
ると言える。
【0035】上記の図11の構造の、チップサイズが1
cm2 の600Vクラス、2500Vクラスの絶縁ゲー
トサイリスタで、オン電圧とターンオフ時間とのトレー
ドオフ特性を測定した比較した。結果は、図8、9に黒
丸(●)で示した。第二の実施例の絶縁ゲートサイリス
タの値(▽)より更に改善されていることが分かる。す
なわち、本発明の実施例の素子は、EST、IGBTは
勿論のこと従来の絶縁ゲートサイリスタに比べても良い
トレードオフ特性を示した。
cm2 の600Vクラス、2500Vクラスの絶縁ゲー
トサイリスタで、オン電圧とターンオフ時間とのトレー
ドオフ特性を測定した比較した。結果は、図8、9に黒
丸(●)で示した。第二の実施例の絶縁ゲートサイリス
タの値(▽)より更に改善されていることが分かる。す
なわち、本発明の実施例の素子は、EST、IGBTは
勿論のこと従来の絶縁ゲートサイリスタに比べても良い
トレードオフ特性を示した。
【0036】本発明に基づく絶縁ゲートサイリスタに内
蔵される横型MOSFETを、図4に示すようにトレン
チ構造にすることもできる。すなわち、半導体基板表面
からのpベース層27への選択拡散により、nソース領
域7とそれより深いnエミッタ領域8を形成し、トレン
チ17を掘ってトレンチ17内に絶縁物18を介してゲ
ート電極10を埋め込んだ構造である。これにより、単
一セルの幅を図2、3の場合の50μm から40μm に
短くでき、素子としてはそれだけオン電圧が小さくでき
る。600V素子の場合、1.0Vが0.8Vに、25
00V素子の場合1.1Vが0.9Vになった。また、
この時のRBSOAも約1.3倍広くなった。
蔵される横型MOSFETを、図4に示すようにトレン
チ構造にすることもできる。すなわち、半導体基板表面
からのpベース層27への選択拡散により、nソース領
域7とそれより深いnエミッタ領域8を形成し、トレン
チ17を掘ってトレンチ17内に絶縁物18を介してゲ
ート電極10を埋め込んだ構造である。これにより、単
一セルの幅を図2、3の場合の50μm から40μm に
短くでき、素子としてはそれだけオン電圧が小さくでき
る。600V素子の場合、1.0Vが0.8Vに、25
00V素子の場合1.1Vが0.9Vになった。また、
この時のRBSOAも約1.3倍広くなった。
【0037】また、図12に示すようなトレンチ構造に
することもできる。すなわち、半導体基板表面から選択
的に第二p+ ベース領域28とp+ ベース領域5とを形
成し、pベース領層27を形成した後、pベース層27
への選択拡散により、nソース領域7とそれより深いn
エミッタ領域8を形成し、トレンチ17を掘ってトレン
チ17内に絶縁膜8を介してゲート電極10を埋め込ん
だ構造である。この場合も、上記と同様にオン電圧が小
さくできる。600V素子の場合、0.8Vに、250
0V素子の場合0.9Vになった。また、この時のRB
SOAも約1.3倍広くなった。
することもできる。すなわち、半導体基板表面から選択
的に第二p+ ベース領域28とp+ ベース領域5とを形
成し、pベース領層27を形成した後、pベース層27
への選択拡散により、nソース領域7とそれより深いn
エミッタ領域8を形成し、トレンチ17を掘ってトレン
チ17内に絶縁膜8を介してゲート電極10を埋め込ん
だ構造である。この場合も、上記と同様にオン電圧が小
さくできる。600V素子の場合、0.8Vに、250
0V素子の場合0.9Vになった。また、この時のRB
SOAも約1.3倍広くなった。
【0038】別の実施例では、図3のカソード電極接触
部を円形のセルにした。この場合も、同様にサイリスタ
部分の面積比率が増加し、上の実施例と同様にオン電圧
の低下が見られた。勿論、破壊耐量も大きな値を保って
いた。更に別の実施例では、図3のカソード電極接触部
を楕円形のセルにした。この場合も、同様であった。
部を円形のセルにした。この場合も、同様にサイリスタ
部分の面積比率が増加し、上の実施例と同様にオン電圧
の低下が見られた。勿論、破壊耐量も大きな値を保って
いた。更に別の実施例では、図3のカソード電極接触部
を楕円形のセルにした。この場合も、同様であった。
【0039】
【発明の効果】本発明によれば、絶縁ゲートサイリスタ
のサイリスタ部の第一導電型エミッタ領域の拡散深さを
IGBT部の第一導電型nソース領域のそれより深く
し、または第一導電型エミッタ領域の不純物濃度を第一
導電型nソース領域のそれより高くすることによって、
或いは、サイリスタ部の第二の第二導電型ベース領域の
下に、IGBT部の第一の第二導電型ベース領域の下の
第二導電型深ベース領域より拡散深さの深い第二の第二
導電型深ベース領域を設け、または第二の第二導電型深
ベース領域の不純物濃度を第二導電型深ベース領域のそ
れより高くすることによって、内蔵バイポーラトランジ
スタの電流増幅率を大きくしてサイリスタ部のオン電圧
を低減し、更に、サイリスタ部の面積を大きくして、絶
縁ゲートサイリスタ全体のオン電圧を低くした。この結
果、600Vから2500Vクラス以上の広い耐圧領域
において、EST、IGBTあるいは従来の絶縁ゲート
サイリスタより、オン電圧・ターンオフ時間のトレード
オフ特性の良好な電圧駆動型サイリスタ得られた。
のサイリスタ部の第一導電型エミッタ領域の拡散深さを
IGBT部の第一導電型nソース領域のそれより深く
し、または第一導電型エミッタ領域の不純物濃度を第一
導電型nソース領域のそれより高くすることによって、
或いは、サイリスタ部の第二の第二導電型ベース領域の
下に、IGBT部の第一の第二導電型ベース領域の下の
第二導電型深ベース領域より拡散深さの深い第二の第二
導電型深ベース領域を設け、または第二の第二導電型深
ベース領域の不純物濃度を第二導電型深ベース領域のそ
れより高くすることによって、内蔵バイポーラトランジ
スタの電流増幅率を大きくしてサイリスタ部のオン電圧
を低減し、更に、サイリスタ部の面積を大きくして、絶
縁ゲートサイリスタ全体のオン電圧を低くした。この結
果、600Vから2500Vクラス以上の広い耐圧領域
において、EST、IGBTあるいは従来の絶縁ゲート
サイリスタより、オン電圧・ターンオフ時間のトレード
オフ特性の良好な電圧駆動型サイリスタ得られた。
【図1】本発明の第一の実施例の絶縁ゲートサイリスタ
の切断斜視図
の切断斜視図
【図2】本発明の第二の実施例の絶縁ゲートサイリスタ
の切断、一部削除斜視図
の切断、一部削除斜視図
【図3】図2の絶縁ゲートサイリスタの半導体基板上構
造の横断面図
造の横断面図
【図4】本発明の第三の実施例のトレンチ構造絶縁ゲー
トサイリスタの断面図
トサイリスタの断面図
【図5】本発明の実施例および比較例の600V素子の
RBSOA図
RBSOA図
【図6】RBSOA測定回路図
【図7】本発明の実施例および比較例の2500V素子
のRBSOA図
のRBSOA図
【図8】本発明の実施例および比較例の600V素子の
オン電圧・ターンオフ時間トレートオフ特性図
オン電圧・ターンオフ時間トレートオフ特性図
【図9】本発明の実施例および比較例の2500V素子
のオン電圧・ターンオフ時間トレートオフ特性図
のオン電圧・ターンオフ時間トレートオフ特性図
【図10】本発明の第四の実施例の絶縁ゲートサイリス
タの切断斜視図
タの切断斜視図
【図11】本発明の第五の実施例の絶縁ゲートサイリス
タの切断、一部削除斜視図
タの切断、一部削除斜視図
【図12】本発明の第六の実施例のトレンチ構造絶縁ゲ
ートサイリスタの断面図
ートサイリスタの断面図
【図13】ESTの切断斜視図
【図14】従来の絶縁ゲートサイリスタの切断斜視図
1 pエミッタ層 2 nバッファ層 3 nベース層 4 第一pベース領域 5 p深ベース領域 6 第二pベース領域 7 nソース領域 8 nエミッタ領域 9 ゲート酸化膜 10 ゲート電極 11 カソード電極 12 アノード電極 13 多結晶シリコン抵抗体 14 りんガラス 15 カソード電極接触部 16 ゲートランナ 17 トレンチ 18 絶縁物 21 被測定素子 22 インダクタンス 23 フリーホイーリングダイオード 24 直流電源 25 抵抗 26 ゲート電源 27 pベース層 28 第二のp深ベース領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−41515(JP,A) 特開 平3−58482(JP,A) 特開 昭62−272570(JP,A) 特開 平8−70116(JP,A) 特開 昭63−80572(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/749 H01L 29/74
Claims (8)
- 【請求項1】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第一導電型エミッタ領域
の拡散深さが第一導電型ソース領域のそれより深いこと
を特徴とする絶縁ゲートサイリスタ。 - 【請求項2】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第一導電型エミッタ領域
の不純物濃度が第一導電型ソース領域のそれより高いこ
とを特徴とする絶縁ゲートサイリスタ。 - 【請求項3】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第二の第二導電型ベース
領域の下方に第二導電型深ベース領域より拡散深さの深
い第二の第二導電型深ベース領域を有することを特徴と
する絶縁ゲートサイリスタ。 - 【請求項4】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第二の第二導電型ベース
領域の下方の第二の第二導電型深ベース領域の不純物濃
度が、第一の第二導電型ベース領域の下方の第二導電型
深ベース領域のそれより高いことを特徴とする絶縁ゲー
トサイリスタ。 - 【請求項5】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層の第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極を囲んで層間絶縁膜を介して抵抗体が設けられ
たことを特徴とする請求項1ないし4のいずれかに記載
の絶縁ゲートサイリスタ。 - 【請求項6】第一主電極と第一の第二導電型ベース領域
および第一導電型ソース領域との接触部の断面形状が、
多角形、円形又は楕円形のいずれかであることを特徴と
する請求項5に記載の絶縁ゲートサイリスタ。 - 【請求項7】第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたことを特徴とする請求項1ないし6のいずれかに記
載の絶縁ゲートサイリスタ。 - 【請求項8】抵抗体が多結晶シリコンからなることを特
徴とする請求項1ないし7のいずれかに記載の絶縁ゲー
トサイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30851794A JP3180872B2 (ja) | 1994-09-26 | 1994-12-13 | 絶縁ゲートサイリスタ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-228549 | 1994-09-26 | ||
JP22854994 | 1994-09-26 | ||
JP30851794A JP3180872B2 (ja) | 1994-09-26 | 1994-12-13 | 絶縁ゲートサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08153869A JPH08153869A (ja) | 1996-06-11 |
JP3180872B2 true JP3180872B2 (ja) | 2001-06-25 |
Family
ID=26528321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30851794A Expired - Fee Related JP3180872B2 (ja) | 1994-09-26 | 1994-12-13 | 絶縁ゲートサイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3180872B2 (ja) |
-
1994
- 1994-12-13 JP JP30851794A patent/JP3180872B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08153869A (ja) | 1996-06-11 |
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