JP3180879B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型サイリスタに関する。
子として用いられる絶縁ゲート型サイリスタに関する。
【0002】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ(GTO)サイリスタが、
高電圧・大電流用素子として多く使われている。しかし
ながら、GTOサイリスタは、(1)ターンオフゲイン
が小さく、ターンオフに多大なゲート電流を必要とす
る、(2)安全なターンオフのために大きなスナバ回路
が必要である等、その欠点が顕在化してきている。ま
た、GTOサイリスタはその電流・電圧特性において、
電流飽和特性を示さないことから、負荷短絡保護のため
にヒューズ等の受動部品を必要とし、システムの小型化
・コスト削減の大きな障害となっている。 この問題点
を克服するために現在、様々なデバイスが考案されてい
るが、その中に、エミッタスイッチドサイリスタ(以下
ESTと略す)と呼ばれる電圧駆動型サイリスタのデバ
イスがある。M.S.Shekar氏らは、IEEE Electron Device
Lett. vol.12 (1991) p387 に、ESTが高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に、岩室らは、Proc. IEEE ISPSD '93, p71 および Pr
oc.IEEE ISPSD '94, p195 に、このESTのFBSO
A(順バイアス安全動作領域)およびRBSOA(逆バ
イアス安全動作領域)の解析結果を発表し、電圧駆動型
サイリスタにおいて、初めて負荷短絡時の安全動作領域
を有する素子開発に道を開いた。しかし、このESTで
は、オン状態からターンオフした際に、電流集中を招き
易い場所があり、ターンオフ時の破壊耐量が小さいとい
う問題があった。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ(GTO)サイリスタが、
高電圧・大電流用素子として多く使われている。しかし
ながら、GTOサイリスタは、(1)ターンオフゲイン
が小さく、ターンオフに多大なゲート電流を必要とす
る、(2)安全なターンオフのために大きなスナバ回路
が必要である等、その欠点が顕在化してきている。ま
た、GTOサイリスタはその電流・電圧特性において、
電流飽和特性を示さないことから、負荷短絡保護のため
にヒューズ等の受動部品を必要とし、システムの小型化
・コスト削減の大きな障害となっている。 この問題点
を克服するために現在、様々なデバイスが考案されてい
るが、その中に、エミッタスイッチドサイリスタ(以下
ESTと略す)と呼ばれる電圧駆動型サイリスタのデバ
イスがある。M.S.Shekar氏らは、IEEE Electron Device
Lett. vol.12 (1991) p387 に、ESTが高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に、岩室らは、Proc. IEEE ISPSD '93, p71 および Pr
oc.IEEE ISPSD '94, p195 に、このESTのFBSO
A(順バイアス安全動作領域)およびRBSOA(逆バ
イアス安全動作領域)の解析結果を発表し、電圧駆動型
サイリスタにおいて、初めて負荷短絡時の安全動作領域
を有する素子開発に道を開いた。しかし、このESTで
は、オン状態からターンオフした際に、電流集中を招き
易い場所があり、ターンオフ時の破壊耐量が小さいとい
う問題があった。
【0003】この問題に対して、岩室らは、先に新しい
構造の絶縁ゲート型サイリスタを提案した(出願番号
特願平6−308517号)。図11にその絶縁ゲート
型サイリスタの要部断面図を示す。図11に見られるよ
うに、この素子は、高比抵抗のnベース層3の一方の面
側の表面層の一部に第一pベース領域4および第二pベ
ース領域6が形成され、さらに、寄生サイリスタのラッ
チアップを防ぐ目的で第一pベース領域4より拡散深さ
の深いp+ ウェル領域5が第一pベース領域4の一部に
形成されている。nベース層3の他方の面側には、n+
バッファ層2を介してpエミッタ層1が形成され、その
裏面には全面にアノード電極12が設けられている。第
一pベース領域4の表面層の一部には、nソース領域7
が、第二pベース領域6の表面層の一部にはnエミッタ
領域8がそれぞれ形成されている。そして、表面上に
は、nソース領域7とnエミッタ領域8とに挟まれた第
一pベース領域4、nベース層3および第二pベース領
域6の上にゲート酸化膜9を介してゲート電極10が設
けられて、nチャネル型の横型MOSFETが構成され
ている。この側の表面は、燐ガラス(PSG)等の絶縁
膜14で覆われ、その絶縁膜14に接触孔が明けられて
いる。多結晶シリコン層13が、その接触孔で第二pベ
ース領域6に接するように堆積、熱処理され、その上に
カソード電極11が被覆している。そしてカソード電極
11は、nソース領域7および第一pベース領域4の表
面にも共通に接触している。このように構成された絶縁
ゲートサイリスタの動作を次に説明する。
構造の絶縁ゲート型サイリスタを提案した(出願番号
特願平6−308517号)。図11にその絶縁ゲート
型サイリスタの要部断面図を示す。図11に見られるよ
うに、この素子は、高比抵抗のnベース層3の一方の面
側の表面層の一部に第一pベース領域4および第二pベ
ース領域6が形成され、さらに、寄生サイリスタのラッ
チアップを防ぐ目的で第一pベース領域4より拡散深さ
の深いp+ ウェル領域5が第一pベース領域4の一部に
形成されている。nベース層3の他方の面側には、n+
バッファ層2を介してpエミッタ層1が形成され、その
裏面には全面にアノード電極12が設けられている。第
一pベース領域4の表面層の一部には、nソース領域7
が、第二pベース領域6の表面層の一部にはnエミッタ
領域8がそれぞれ形成されている。そして、表面上に
は、nソース領域7とnエミッタ領域8とに挟まれた第
一pベース領域4、nベース層3および第二pベース領
域6の上にゲート酸化膜9を介してゲート電極10が設
けられて、nチャネル型の横型MOSFETが構成され
ている。この側の表面は、燐ガラス(PSG)等の絶縁
膜14で覆われ、その絶縁膜14に接触孔が明けられて
いる。多結晶シリコン層13が、その接触孔で第二pベ
ース領域6に接するように堆積、熱処理され、その上に
カソード電極11が被覆している。そしてカソード電極
11は、nソース領域7および第一pベース領域4の表
面にも共通に接触している。このように構成された絶縁
ゲートサイリスタの動作を次に説明する。
【0004】カソード電極11を接地し、アノード電極
12に正の電圧を印加した状態でゲート電極10に、あ
る値以上の正の電圧を加えると、ゲート酸化膜9の下の
第一pベース領域4の表面層に反転層が形成され、前記
横型MOSFETがオンする。この結果、まず電子がカ
ソード電極11からnソース領域7、第一pベース領域
4の表面層のチャネルを通ってnベース層3に供給され
る。この電子は、pエミッタ層1、n+ バッファ層2、
nベース層3、第一pベース領域4からなるpnpトラ
ンジスタのベース電流として働き、よってこのpnpト
ランジスタが動作する。正孔はpエミッタ層1からn+
バッファ層2、nベース層3に注入され、一部は第一p
ベース領域4へと流れ、カソード電極11へと抜ける。
また正孔の別の一部は第二pベース領域6へと流れ、n
エミッタ領域8の下を通り、多結晶シリコン層13を通
ってカソード電極11へと抜ける。このモードを、IG
BTモードと言う。
12に正の電圧を印加した状態でゲート電極10に、あ
る値以上の正の電圧を加えると、ゲート酸化膜9の下の
第一pベース領域4の表面層に反転層が形成され、前記
横型MOSFETがオンする。この結果、まず電子がカ
ソード電極11からnソース領域7、第一pベース領域
4の表面層のチャネルを通ってnベース層3に供給され
る。この電子は、pエミッタ層1、n+ バッファ層2、
nベース層3、第一pベース領域4からなるpnpトラ
ンジスタのベース電流として働き、よってこのpnpト
ランジスタが動作する。正孔はpエミッタ層1からn+
バッファ層2、nベース層3に注入され、一部は第一p
ベース領域4へと流れ、カソード電極11へと抜ける。
また正孔の別の一部は第二pベース領域6へと流れ、n
エミッタ領域8の下を通り、多結晶シリコン層13を通
ってカソード電極11へと抜ける。このモードを、IG
BTモードと言う。
【0005】この第二pベース領域6へと流れる正孔電
流がさらに増加すると、多結晶シリコン層13を通るこ
とによって第二pベース領域6の電位が上昇し、ついに
はnエミッタ領域8と第2pベース領域5の間のpn接
合が順バイアスされ、pエミッタ層1、n+ バッファ層
2、nベース層3、第二pベース領域6およびnエミッ
タ領域8からなるサイリスタがオンの状態となる。この
モードを、サイリスタモードと言う。
流がさらに増加すると、多結晶シリコン層13を通るこ
とによって第二pベース領域6の電位が上昇し、ついに
はnエミッタ領域8と第2pベース領域5の間のpn接
合が順バイアスされ、pエミッタ層1、n+ バッファ層
2、nベース層3、第二pベース領域6およびnエミッ
タ領域8からなるサイリスタがオンの状態となる。この
モードを、サイリスタモードと言う。
【0006】この絶縁ゲート型サイリスタをオフするに
は、ゲート電極10の電位を横型MOSFETのしきい
値以下にし、このMOSFETをオフする。その結果、
nエミッタ領域8がカソード電極11から電気的に分離
され、よってサイリスタの動作が止まる。図11の絶縁
ゲート型サイリスタでは、第二pベース領域6に多結晶
シリコン層13の抵抗体を介してカソード電極11を接
触させることにより、IGBTモードからサイリスタモ
ードにスイッチする際にESTで必要であった第二pベ
ース領域6を横方向に流れる電流を全く使わないで済
む。従って、nエミッタ領域8と第二のpベース領域6
との間のpn接合の回復が均一にでき、ターンオフ時の
電流集中が回避されて、破壊耐量が格段に大きい。
は、ゲート電極10の電位を横型MOSFETのしきい
値以下にし、このMOSFETをオフする。その結果、
nエミッタ領域8がカソード電極11から電気的に分離
され、よってサイリスタの動作が止まる。図11の絶縁
ゲート型サイリスタでは、第二pベース領域6に多結晶
シリコン層13の抵抗体を介してカソード電極11を接
触させることにより、IGBTモードからサイリスタモ
ードにスイッチする際にESTで必要であった第二pベ
ース領域6を横方向に流れる電流を全く使わないで済
む。従って、nエミッタ領域8と第二のpベース領域6
との間のpn接合の回復が均一にでき、ターンオフ時の
電流集中が回避されて、破壊耐量が格段に大きい。
【0007】図11の絶縁ゲート型サイリスタでは、n
エミッタ領域8の拡散深さがnソース領域7のそれより
深くなるようにしている。これにより、サイリスタ部の
nエミッタ領域8、第二pベース領域6、nベース層3
からなるnpnトランジスタの電流増幅率を大きくし
て、オン電圧を低減している。図12に図11の絶縁ゲ
ート型サイリスタのゲート電極の中央断面における平面
図を示す。第一、第二のpベース領域はいずれもストラ
イプ状に形成されているので、ゲート電極10、絶縁膜
14、カソード電極11および多結晶シリコン層13は
図の断面ではいずれもストライプ状に表されている。第
一pベース領域で代表されるIGBT部分は、カソード
電極11を挟んだ絶縁膜14より少し外側のゲート電極
10の下への拡散領域までの領域であり、第二のpベー
ス領域で代表されるサイリスタ部分は多結晶シリコン層
13を挟んだ絶縁膜14より少し外側のゲート電極10
の下への拡散領域までの領域であつて、IGBT部分の
面積とサイリスタ部分の面積との比は従来の素子では1
か、それより小さい値であった。すなわち、サイリスタ
部分をIGBT部分より広くするのが普通であった。
エミッタ領域8の拡散深さがnソース領域7のそれより
深くなるようにしている。これにより、サイリスタ部の
nエミッタ領域8、第二pベース領域6、nベース層3
からなるnpnトランジスタの電流増幅率を大きくし
て、オン電圧を低減している。図12に図11の絶縁ゲ
ート型サイリスタのゲート電極の中央断面における平面
図を示す。第一、第二のpベース領域はいずれもストラ
イプ状に形成されているので、ゲート電極10、絶縁膜
14、カソード電極11および多結晶シリコン層13は
図の断面ではいずれもストライプ状に表されている。第
一pベース領域で代表されるIGBT部分は、カソード
電極11を挟んだ絶縁膜14より少し外側のゲート電極
10の下への拡散領域までの領域であり、第二のpベー
ス領域で代表されるサイリスタ部分は多結晶シリコン層
13を挟んだ絶縁膜14より少し外側のゲート電極10
の下への拡散領域までの領域であつて、IGBT部分の
面積とサイリスタ部分の面積との比は従来の素子では1
か、それより小さい値であった。すなわち、サイリスタ
部分をIGBT部分より広くするのが普通であった。
【0008】図13に別の絶縁ゲート型サイリスタのゲ
ート電極の中央断面における平面図を示す。第一のpベ
ース領域は方形に形成され、第二のpベース領域は第一
のpベース領域の外側を包むように形成されている。従
って図の断面図では、カソード電極11を囲んで絶縁膜
14、その周りに方形環状のゲート電極10、更にその
周りに絶縁膜14を介して多結晶シリコン層13が配置
されている。16はゲート電極10をつなくゲートラン
ナであり、これがあるため多結晶シリコン層13はゲー
ト電極10を完全に囲んではいないがほぼ囲んでいると
いえる。第一のpベース領域で代表されるIGBT部分
は、カソード電極11を囲んだ絶縁膜14より少し外側
のゲート電極10の下への拡散領域までの領域であり、
第二のpベース領域で代表されるサイリスタ部分は多結
晶シリコン層13を挟んだ絶縁膜14より少し外側のゲ
ート電極10の下への拡散領域までの領域であつて、こ
の場合も、IGBT部分の面積とサイリスタ部分の面積
との比は1より小さい値であった。すなわち、サイリス
タ部分をIGBT部分より広くするのが普通であった。
ート電極の中央断面における平面図を示す。第一のpベ
ース領域は方形に形成され、第二のpベース領域は第一
のpベース領域の外側を包むように形成されている。従
って図の断面図では、カソード電極11を囲んで絶縁膜
14、その周りに方形環状のゲート電極10、更にその
周りに絶縁膜14を介して多結晶シリコン層13が配置
されている。16はゲート電極10をつなくゲートラン
ナであり、これがあるため多結晶シリコン層13はゲー
ト電極10を完全に囲んではいないがほぼ囲んでいると
いえる。第一のpベース領域で代表されるIGBT部分
は、カソード電極11を囲んだ絶縁膜14より少し外側
のゲート電極10の下への拡散領域までの領域であり、
第二のpベース領域で代表されるサイリスタ部分は多結
晶シリコン層13を挟んだ絶縁膜14より少し外側のゲ
ート電極10の下への拡散領域までの領域であつて、こ
の場合も、IGBT部分の面積とサイリスタ部分の面積
との比は1より小さい値であった。すなわち、サイリス
タ部分をIGBT部分より広くするのが普通であった。
【0009】
【発明が解決しようとする課題】絶縁ゲート型サイリス
タのオン電圧は、電力用スイッチング装置の特に定常損
失の低減のために、低いことが要求される。そして、絶
縁ゲート型サイリスタのオン電圧を小さくする場合、よ
り速くサイリスタ動作を起こさせる必要がある。このた
めには、pnpトランジスタ動作によるアノード電極1
2からの正孔の注入が大きいことが望ましく、pnpト
ランジスタの電流増幅率の大きいことが望ましい。しか
し、従来の絶縁ゲート型サイリスタでは、ほぼ同じ面積
のIGBT部分とサイリスタ部分とが並列に接続された
構造をとるためにpnpトランジスタの電流増幅率を大
きくしても、ベース電流となる電子の供給がIGBT部
分からのみであり、絶縁ゲート型サイリスタの初期動作
(IGBTモード)におけるpnpトランジスタの動作
に必要な電子電流を十分得る構造とは言えず、オン電圧
は思ったほど小さくならない。
タのオン電圧は、電力用スイッチング装置の特に定常損
失の低減のために、低いことが要求される。そして、絶
縁ゲート型サイリスタのオン電圧を小さくする場合、よ
り速くサイリスタ動作を起こさせる必要がある。このた
めには、pnpトランジスタ動作によるアノード電極1
2からの正孔の注入が大きいことが望ましく、pnpト
ランジスタの電流増幅率の大きいことが望ましい。しか
し、従来の絶縁ゲート型サイリスタでは、ほぼ同じ面積
のIGBT部分とサイリスタ部分とが並列に接続された
構造をとるためにpnpトランジスタの電流増幅率を大
きくしても、ベース電流となる電子の供給がIGBT部
分からのみであり、絶縁ゲート型サイリスタの初期動作
(IGBTモード)におけるpnpトランジスタの動作
に必要な電子電流を十分得る構造とは言えず、オン電圧
は思ったほど小さくならない。
【0010】以上の問題に鑑み本発明の目的は、オン電
圧の小さい絶縁ゲート型サイリスタを提供することにあ
る。
圧の小さい絶縁ゲート型サイリスタを提供することにあ
る。
【0011】
【課題を解決するための手段】上記の課題解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電型ベース領域と、第一の第二
導電型ベース領域の下方に接続して形成された第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の露出部、第一導電型ベース層の露出部、第二の第二
導電型ベース領域の露出部の表面上にゲート絶縁膜を介
して形成されたゲート電極と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、その第一主電極と第二の第二導電型ベ
ース領域の露出部との間に介在して双方に接触する抵抗
体と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極とを有する絶縁ゲート型サイリスタにおい
て、第一の第二導電型ベース領域で定義されるIGBT
部分の面積と第二の第二導電型ベース領域で定義される
サイリスタ部分の面積との比が1より大きく、50より
小さいものとする。
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電型ベース領域と、第一の第二
導電型ベース領域の下方に接続して形成された第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の露出部、第一導電型ベース層の露出部、第二の第二
導電型ベース領域の露出部の表面上にゲート絶縁膜を介
して形成されたゲート電極と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、その第一主電極と第二の第二導電型ベ
ース領域の露出部との間に介在して双方に接触する抵抗
体と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極とを有する絶縁ゲート型サイリスタにおい
て、第一の第二導電型ベース領域で定義されるIGBT
部分の面積と第二の第二導電型ベース領域で定義される
サイリスタ部分の面積との比が1より大きく、50より
小さいものとする。
【0012】特に、第一主電極と第二の第二導電型ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二の第二導電型ベース領域との接触面を囲んで第一
の第二導電型ベース領域およびその表面層の第一導電型
ソース領域が形成され、前記接触面上の抵抗体を囲んで
層間絶縁膜を介してゲート電極が設けられ、そのゲート
電極の他方の側に層間絶縁膜を介し第一主電極が設けて
いるものとする。
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二の第二導電型ベース領域との接触面を囲んで第一
の第二導電型ベース領域およびその表面層の第一導電型
ソース領域が形成され、前記接触面上の抵抗体を囲んで
層間絶縁膜を介してゲート電極が設けられ、そのゲート
電極の他方の側に層間絶縁膜を介し第一主電極が設けて
いるものとする。
【0013】その場合、第一主電極と第二の第二導電型
ベース領域の露出部との間に介在して双方に接触する抵
抗体の第二導電型ベース領域との接触面の形状が、多角
形、円形または楕円形のいずれかであり、また、第一主
電極の第一の第二導電型ベース領域および第一導電型ソ
ース領域との接触面の形状が、多角形、円形または楕円
形のいずれかであることがよい。
ベース領域の露出部との間に介在して双方に接触する抵
抗体の第二導電型ベース領域との接触面の形状が、多角
形、円形または楕円形のいずれかであり、また、第一主
電極の第一の第二導電型ベース領域および第一導電型ソ
ース領域との接触面の形状が、多角形、円形または楕円
形のいずれかであることがよい。
【0014】また、第一、第二の第二導電型ベース領域
の端にトレンチを設け、そのトレンチ内にゲート電極を
埋め込んだ構造の絶縁ゲート型サイリスタにおいてもト
レンチ内面に投影した第一の第二導電型ベース領域の面
積で定義されるIGBT部分の面積とトレンチ内面に投
影した第二の第二導電型ベース領域で定義されるサイリ
スタ部分の面積との比が1より大きく、50より小さい
ことが重要である。
の端にトレンチを設け、そのトレンチ内にゲート電極を
埋め込んだ構造の絶縁ゲート型サイリスタにおいてもト
レンチ内面に投影した第一の第二導電型ベース領域の面
積で定義されるIGBT部分の面積とトレンチ内面に投
影した第二の第二導電型ベース領域で定義されるサイリ
スタ部分の面積との比が1より大きく、50より小さい
ことが重要である。
【0015】更にまた、抵抗体が多結晶シリコンからな
ることがよい。
ることがよい。
【0016】
【作用】上記の手段を講じ、第一の第二導電型ベース領
域で定義されるIGBT部分の面積と第二の第二導電型
ベース領域で定義されるサイリスタ部分の面積との比が
1より大きく、50より小さくした本発明の絶縁ゲート
型サイリスタは、IGBT部分の面積比が増し、IGB
T部分の第二導電型エミッタ層からの正孔の注入量が増
え、サイリスタモードへの移行が速められる。
域で定義されるIGBT部分の面積と第二の第二導電型
ベース領域で定義されるサイリスタ部分の面積との比が
1より大きく、50より小さくした本発明の絶縁ゲート
型サイリスタは、IGBT部分の面積比が増し、IGB
T部分の第二導電型エミッタ層からの正孔の注入量が増
え、サイリスタモードへの移行が速められる。
【0017】特に、前記第二の第二導電型ベース領域上
の接触面上の抵抗体を囲んで層間絶縁膜を介してゲート
電極が設けられ、そのゲート電極の他方の側に層間絶縁
膜を介し第一主電極が設けているものとすれば、IGB
T部分/サイリスタ部分の面積比を大きくし易い構造と
なる。そして、第一主電極と第二の第二導電型ベース領
域の露出部との間に介在して双方に接触する抵抗体の第
二導電型ベース領域との接触領域を例えば多角形、円形
或いは楕円形にし、それを囲む形に、ゲート電極、第二
の第二導電型ベース領域、第一導電型エミッタ領域、抵
抗体を設けることにより、半導体基板の面積の利用効率
が高められ、また電流、電圧の分布が均一化され、熱的
なバランスもよくなる。
の接触面上の抵抗体を囲んで層間絶縁膜を介してゲート
電極が設けられ、そのゲート電極の他方の側に層間絶縁
膜を介し第一主電極が設けているものとすれば、IGB
T部分/サイリスタ部分の面積比を大きくし易い構造と
なる。そして、第一主電極と第二の第二導電型ベース領
域の露出部との間に介在して双方に接触する抵抗体の第
二導電型ベース領域との接触領域を例えば多角形、円形
或いは楕円形にし、それを囲む形に、ゲート電極、第二
の第二導電型ベース領域、第一導電型エミッタ領域、抵
抗体を設けることにより、半導体基板の面積の利用効率
が高められ、また電流、電圧の分布が均一化され、熱的
なバランスもよくなる。
【0018】更に、第一主電極と第一導電型ソース領域
および第一の第二導電型ベース領域との接触部の形状
が、多角形、円形または楕円形のいずれかであるものと
すれば、半導体基板の面積の利用効率が高められ、また
電流、電圧の分布が均一化され、熱的なバランスもよく
なる。抵抗体が多結晶シリコンからなるものとすれば、
形成が容易で、りんガラスやカソード電極、半導体基板
表面とのなじみが良く、しかも比抵抗の調節もできる。
および第一の第二導電型ベース領域との接触部の形状
が、多角形、円形または楕円形のいずれかであるものと
すれば、半導体基板の面積の利用効率が高められ、また
電流、電圧の分布が均一化され、熱的なバランスもよく
なる。抵抗体が多結晶シリコンからなるものとすれば、
形成が容易で、りんガラスやカソード電極、半導体基板
表面とのなじみが良く、しかも比抵抗の調節もできる。
【0019】
【実施例】以下、図11と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をn型、第二導電型をp型
とするが、これを逆にすることもできる。図1は本発明
の一実施例の絶縁ゲート型サイリスタの要部断面図であ
る。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では、図の
ような構造が多数集積されていることが多い。また、半
導体素子では、図に示した活性領域の他に、周縁部分に
耐圧を分担する部分が設けられるが、耐圧部分は、本発
明の本質に関わる部分ではないので省略する。
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をn型、第二導電型をp型
とするが、これを逆にすることもできる。図1は本発明
の一実施例の絶縁ゲート型サイリスタの要部断面図であ
る。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では、図の
ような構造が多数集積されていることが多い。また、半
導体素子では、図に示した活性領域の他に、周縁部分に
耐圧を分担する部分が設けられるが、耐圧部分は、本発
明の本質に関わる部分ではないので省略する。
【0020】図1において、高比抵抗のnベース層3の
一方の面側の表面層に拡散深さが3.0μmの第一pベ
ース領域4、第二pベース領域6が形成され、さらに、
寄生サイリスタのラッチアップを防ぐ目的で、第一pベ
ース領域4の一部に第一pベース領域4より拡散深さの
深いp+ ウェル領域5が形成されている。他方の面側に
はn+ バッファ層2を介してpエミッタ層1が形成され
ている。第一pベース領域4の表面層には、nソース領
域7が、第二pベース領域6の表面層には、nエミッタ
領域8がそれぞれ形成されている。そして表面上には、
図11と同様に、nソース領域7とnエミッタ領域8に
挟まれた範囲のnベース層3、第一pベース領域4、第
二pベース領域6の表面上にはゲート酸化膜9を介して
多結晶シリコンからなるゲート電極10が設けられて、
nチャネルMOSFETが構成されている。露出表面上
およびゲート電極10上は、減圧CVD法によるリンガ
ラス(PSG)等の絶縁膜14が堆積され、そのnソー
ス領域7上にカソード電極接触部15が、第二pベース
領域6の表面上に多結晶シリコン接触部17が開けられ
る。そして第二pベース領域6の表面上および絶縁膜1
4の上に、抵抗体として多結晶シリコン層13が堆積さ
れる。更に、一部コンタクト孔を設けた第二絶縁膜18
で覆われ、その上にAl−Si合金のカソード電極11
が形成される。多結晶シリコン層13での電位降下を効
率よく行うため、図1に示すように多結晶シリコン接触
部17と第二絶縁膜18に開けられた多結晶シリコン層
13とカソード電極11とのコンタクト孔とを離して、
抵抗体としての多結晶シリコン層13の距離を大きくと
ってもよい。本実施例ではゲート酸化膜9として、厚さ
0.65μmのシリコン酸化膜を用いた。
一方の面側の表面層に拡散深さが3.0μmの第一pベ
ース領域4、第二pベース領域6が形成され、さらに、
寄生サイリスタのラッチアップを防ぐ目的で、第一pベ
ース領域4の一部に第一pベース領域4より拡散深さの
深いp+ ウェル領域5が形成されている。他方の面側に
はn+ バッファ層2を介してpエミッタ層1が形成され
ている。第一pベース領域4の表面層には、nソース領
域7が、第二pベース領域6の表面層には、nエミッタ
領域8がそれぞれ形成されている。そして表面上には、
図11と同様に、nソース領域7とnエミッタ領域8に
挟まれた範囲のnベース層3、第一pベース領域4、第
二pベース領域6の表面上にはゲート酸化膜9を介して
多結晶シリコンからなるゲート電極10が設けられて、
nチャネルMOSFETが構成されている。露出表面上
およびゲート電極10上は、減圧CVD法によるリンガ
ラス(PSG)等の絶縁膜14が堆積され、そのnソー
ス領域7上にカソード電極接触部15が、第二pベース
領域6の表面上に多結晶シリコン接触部17が開けられ
る。そして第二pベース領域6の表面上および絶縁膜1
4の上に、抵抗体として多結晶シリコン層13が堆積さ
れる。更に、一部コンタクト孔を設けた第二絶縁膜18
で覆われ、その上にAl−Si合金のカソード電極11
が形成される。多結晶シリコン層13での電位降下を効
率よく行うため、図1に示すように多結晶シリコン接触
部17と第二絶縁膜18に開けられた多結晶シリコン層
13とカソード電極11とのコンタクト孔とを離して、
抵抗体としての多結晶シリコン層13の距離を大きくと
ってもよい。本実施例ではゲート酸化膜9として、厚さ
0.65μmのシリコン酸化膜を用いた。
【0021】特に図11の従来例と異なる点は、第一の
pベース領域4と第二のpベース領域6に跨がるゲート
電極10だけでなく、第一のpベース領域だけを両側に
もつゲート電極19があることである。このように第一
のpベース領域4の面積を広くするだけでなく、第一p
ベース領域4の数を増やしてIGBT部分の面積比を大
きくすることもできる図2は、図1のようなセルの複数
個を含むMOSFETのゲート電極10の中央を通る断
面図で、いずれも図1と共通の部分には、同一の符号が
付されている。カソード電極11、ゲート電極10およ
び19、多結晶シリコン層13およびそれらを隔てる絶
縁膜14が、いずれもストライプ状に配置されている。
pベース領域4と第二のpベース領域6に跨がるゲート
電極10だけでなく、第一のpベース領域だけを両側に
もつゲート電極19があることである。このように第一
のpベース領域4の面積を広くするだけでなく、第一p
ベース領域4の数を増やしてIGBT部分の面積比を大
きくすることもできる図2は、図1のようなセルの複数
個を含むMOSFETのゲート電極10の中央を通る断
面図で、いずれも図1と共通の部分には、同一の符号が
付されている。カソード電極11、ゲート電極10およ
び19、多結晶シリコン層13およびそれらを隔てる絶
縁膜14が、いずれもストライプ状に配置されている。
【0022】第一のpベース領域で代表されるIGBT
部分は、カソード電極11を挟んだ絶縁膜14より少し
外側のゲート電極10の下の拡散領域までの領域であ
り、第二のpベース領域で代表されるサイリスタ部分は
多結晶シリコン層13を挟んだ絶縁膜14より少し外側
のゲート電極10の下の拡散領域までの領域であつて、
IGBT部分の面積とサイリスタ部分の面積との比を従
来の素子より大きく、2とした。すなわち、IGBT部
分をサイリスタ部分より2倍広くした。
部分は、カソード電極11を挟んだ絶縁膜14より少し
外側のゲート電極10の下の拡散領域までの領域であ
り、第二のpベース領域で代表されるサイリスタ部分は
多結晶シリコン層13を挟んだ絶縁膜14より少し外側
のゲート電極10の下の拡散領域までの領域であつて、
IGBT部分の面積とサイリスタ部分の面積との比を従
来の素子より大きく、2とした。すなわち、IGBT部
分をサイリスタ部分より2倍広くした。
【0023】このように形成された絶縁ゲート型サイリ
スタの動作を図1を用いて説明する。カソード電極11
を接地し、アノード電極12に正の電圧を印加した状態
でゲート電極10に、しきい値以上の正の電圧を加える
と、ゲート酸化膜9の下の第一pベース領域4の表面層
に反転層が形成され、横型MOSFETがオンする。こ
れにより、まず電子がカソード電極11→nソース領域
7→MOSFETのチャネルを通ってnベース層3に供
給される。この電子は、pエミッタ層1、n+バッファ
層2、nベース層3および第一pベース領域4からなる
pnpトランジスタのベース電流として働き、pnpト
ランジスタが動作する。その結果、正孔がpエミッタ層
1から注入されn+ バッファ層2、nベース層3を通っ
てその一部が、第二pベース領域6へと流れ、多結晶シ
リコン層13を通ってカソード電極11へ抜けていく。
その際、多結晶シリコン層13を正孔電流が通ることに
よって第二pベース領域6の電位が上昇し、ついにはn
エミッタ領域8から電子の注入が生じ、サイリスタモー
ドが動作する。
スタの動作を図1を用いて説明する。カソード電極11
を接地し、アノード電極12に正の電圧を印加した状態
でゲート電極10に、しきい値以上の正の電圧を加える
と、ゲート酸化膜9の下の第一pベース領域4の表面層
に反転層が形成され、横型MOSFETがオンする。こ
れにより、まず電子がカソード電極11→nソース領域
7→MOSFETのチャネルを通ってnベース層3に供
給される。この電子は、pエミッタ層1、n+バッファ
層2、nベース層3および第一pベース領域4からなる
pnpトランジスタのベース電流として働き、pnpト
ランジスタが動作する。その結果、正孔がpエミッタ層
1から注入されn+ バッファ層2、nベース層3を通っ
てその一部が、第二pベース領域6へと流れ、多結晶シ
リコン層13を通ってカソード電極11へ抜けていく。
その際、多結晶シリコン層13を正孔電流が通ることに
よって第二pベース領域6の電位が上昇し、ついにはn
エミッタ領域8から電子の注入が生じ、サイリスタモー
ドが動作する。
【0024】ターンオフ時には、ゲート電極10の電位
を横型MOSFETのしきい値電圧以下に下げ、このM
OSFETをオフすることで、nエミッタ領域8をカソ
ード電極11から電位的に切り離し、サイリスタ動作が
止まる。試作した本発明第一の実施例の絶縁ゲート型サ
イリスタの、電流密度100Acm-2時の電圧で定義し
たオン電圧を測定したところ、0.9Vであつた。同じ
チップサイズ、同じプロセス条件で従来型の絶縁ゲート
型サイリスタ、ESTおよびIGBTを試作し、オン電
圧を比較したところ、それぞれ1.2V、1.6Vおよ
び2.3Vであつた。これらの素子は、同じライフタイ
ム制御法を行っただけであり、同じターンオフ時間を示
すとは限らないが、本発明の絶縁ゲート型サイリスタ
は、他の素子に比べて低いオン電圧を示すことが期待で
きる。
を横型MOSFETのしきい値電圧以下に下げ、このM
OSFETをオフすることで、nエミッタ領域8をカソ
ード電極11から電位的に切り離し、サイリスタ動作が
止まる。試作した本発明第一の実施例の絶縁ゲート型サ
イリスタの、電流密度100Acm-2時の電圧で定義し
たオン電圧を測定したところ、0.9Vであつた。同じ
チップサイズ、同じプロセス条件で従来型の絶縁ゲート
型サイリスタ、ESTおよびIGBTを試作し、オン電
圧を比較したところ、それぞれ1.2V、1.6Vおよ
び2.3Vであつた。これらの素子は、同じライフタイ
ム制御法を行っただけであり、同じターンオフ時間を示
すとは限らないが、本発明の絶縁ゲート型サイリスタ
は、他の素子に比べて低いオン電圧を示すことが期待で
きる。
【0025】図3は、図1に示した本発明の絶縁ゲート
型サイリスタ(○印)、比較のための図11に示した従
来型の絶縁ゲート型サイリスタ(□印)、IGBT(△
印)およびEST(×印)のオン電圧とターンオフ時間
のトレードオフ特性の測定結果を示した図である。横軸
は電流密度100Acm-2時の電圧で定義したオン電
圧、縦軸はターンオフ時間である。上記のそれぞれのデ
バイスはいずれも、図2に示したストライプタイプの6
00V用素子として設計・試作されたもので、比抵抗
0.02Ω・cm厚さ450μmのpエミッタ層1上に
それぞれ比抵抗/厚さが0.1Ω・cm/10μmのn
+ バッファ層2、40Ω・cm/55μmのnベース層
3をエピタキシャル成長させたウェハを用いた。チップ
サイズは四素子とも1cm2 である。本発明の絶縁ゲー
ト型サイリスタのIGBT部分/サイリスタ部分の面積
比は2であり、従来の絶縁ゲート型サイリスタのそれは
1である。本発明の絶縁ゲート型サイリスタは、IGB
T、EST、従来の絶縁ゲート型サイリスタのいずれよ
りも優れたトレードオフ特性を示した。
型サイリスタ(○印)、比較のための図11に示した従
来型の絶縁ゲート型サイリスタ(□印)、IGBT(△
印)およびEST(×印)のオン電圧とターンオフ時間
のトレードオフ特性の測定結果を示した図である。横軸
は電流密度100Acm-2時の電圧で定義したオン電
圧、縦軸はターンオフ時間である。上記のそれぞれのデ
バイスはいずれも、図2に示したストライプタイプの6
00V用素子として設計・試作されたもので、比抵抗
0.02Ω・cm厚さ450μmのpエミッタ層1上に
それぞれ比抵抗/厚さが0.1Ω・cm/10μmのn
+ バッファ層2、40Ω・cm/55μmのnベース層
3をエピタキシャル成長させたウェハを用いた。チップ
サイズは四素子とも1cm2 である。本発明の絶縁ゲー
ト型サイリスタのIGBT部分/サイリスタ部分の面積
比は2であり、従来の絶縁ゲート型サイリスタのそれは
1である。本発明の絶縁ゲート型サイリスタは、IGB
T、EST、従来の絶縁ゲート型サイリスタのいずれよ
りも優れたトレードオフ特性を示した。
【0026】本発明の絶縁ゲート型サイリスタは、従来
の絶縁ゲート型サイリスタとフォトマスクをかえるだけ
で、全く同様の製造方法によって作成でき、製造上の問
題はない。図4に本発明第一の実施例の絶縁ゲート型サ
イリスタにおけるオン電圧のIGBT部分/サイリスタ
部分面積比依存性を示す。横軸はIGBT部分/サイリ
スタ部分面積比、縦軸はオン電圧である。勿論ターンオ
フ時間が一定という条件の下での比較である。面積比が
1の従来の絶縁ゲート型サイリスタから、IGBT部分
の面積比を大きくする程、オン電圧は低下している。但
し、IGBT部分/サイリスタ部分の面積比が50を超
えると、素子の全面積に占めるサイリスタ部分の面積が
小さくなり、逆にオン電圧は上昇している。これは、サ
イリスタ動作時のnエミッタ領域8からの電子の注入が
少なくなるためと考えられる。
の絶縁ゲート型サイリスタとフォトマスクをかえるだけ
で、全く同様の製造方法によって作成でき、製造上の問
題はない。図4に本発明第一の実施例の絶縁ゲート型サ
イリスタにおけるオン電圧のIGBT部分/サイリスタ
部分面積比依存性を示す。横軸はIGBT部分/サイリ
スタ部分面積比、縦軸はオン電圧である。勿論ターンオ
フ時間が一定という条件の下での比較である。面積比が
1の従来の絶縁ゲート型サイリスタから、IGBT部分
の面積比を大きくする程、オン電圧は低下している。但
し、IGBT部分/サイリスタ部分の面積比が50を超
えると、素子の全面積に占めるサイリスタ部分の面積が
小さくなり、逆にオン電圧は上昇している。これは、サ
イリスタ動作時のnエミッタ領域8からの電子の注入が
少なくなるためと考えられる。
【0027】図5は、本発明第二の実施例の絶縁ゲート
型サイリスタのカソード電極11を一部削除して示した
斜視図であり、図6は、そのようなセルの複数個を含む
半導体素体上の構造のゲート電極10の中央を通る断面
図で、いずれも図1と共通の部分には、同一の符号が付
されている。図において、多結晶シリコン層13は第二
pベース領域6に、図5で点線で示した方形の多結晶シ
リコン層接触部17で接触し、ゲート電極10は、この
接触部17を囲んだほぼ角環状に形成され、隣接セルの
ゲート電極10とゲートランナ16により接続されてい
る。第一pベース領域4、およびnソース領域7も、こ
のゲート電極10の外周部直下からほぼ角環状に囲んで
いる。カソード電極11は、このゲート電極10を絶縁
膜14を介して取り囲み、第一pベース領域4およびそ
の表面層のnソース領域7に接触している。これによ
り、カソード電極11と第一pベース領域4およびその
表面層のnソース領域7との接触面積を増大させること
ができ、素子全体に占めるIGBT部分の面積比が増加
するため、低オン電圧化が図れる。なお図6の点線は多
結晶シリコン層13が絶縁膜14上に延びている範囲を
示す。
型サイリスタのカソード電極11を一部削除して示した
斜視図であり、図6は、そのようなセルの複数個を含む
半導体素体上の構造のゲート電極10の中央を通る断面
図で、いずれも図1と共通の部分には、同一の符号が付
されている。図において、多結晶シリコン層13は第二
pベース領域6に、図5で点線で示した方形の多結晶シ
リコン層接触部17で接触し、ゲート電極10は、この
接触部17を囲んだほぼ角環状に形成され、隣接セルの
ゲート電極10とゲートランナ16により接続されてい
る。第一pベース領域4、およびnソース領域7も、こ
のゲート電極10の外周部直下からほぼ角環状に囲んで
いる。カソード電極11は、このゲート電極10を絶縁
膜14を介して取り囲み、第一pベース領域4およびそ
の表面層のnソース領域7に接触している。これによ
り、カソード電極11と第一pベース領域4およびその
表面層のnソース領域7との接触面積を増大させること
ができ、素子全体に占めるIGBT部分の面積比が増加
するため、低オン電圧化が図れる。なお図6の点線は多
結晶シリコン層13が絶縁膜14上に延びている範囲を
示す。
【0028】図5、図6の第二の実施例の絶縁ゲート型
サイリスタにおいては、ゲート電極10がほぼ方形の環
状で、第二pベース領域6や第二pベース領域6への多
結晶シリコン層接触部17等も方形の例を示したが、方
形に限られたものではなく、三角形、五角形以上の多角
形、円形或いは、楕円形でも良い。また、第一pベース
領域4およびnソース領域7へカソード電極11が接触
するカソード電極接触部15の形状を方形、三角形、五
角形以上の多角形、円形或いは、楕円形にすることもで
きる。そのようにすることによって、半導体基板の面積
の利用効率が高められ、また電流、電圧の分布が均一化
され、熱的なバランスもよくなる。
サイリスタにおいては、ゲート電極10がほぼ方形の環
状で、第二pベース領域6や第二pベース領域6への多
結晶シリコン層接触部17等も方形の例を示したが、方
形に限られたものではなく、三角形、五角形以上の多角
形、円形或いは、楕円形でも良い。また、第一pベース
領域4およびnソース領域7へカソード電極11が接触
するカソード電極接触部15の形状を方形、三角形、五
角形以上の多角形、円形或いは、楕円形にすることもで
きる。そのようにすることによって、半導体基板の面積
の利用効率が高められ、また電流、電圧の分布が均一化
され、熱的なバランスもよくなる。
【0029】図7は、本発明第三の実施例の絶縁ゲート
型サイリスタの、ゲート電極10の中央を通る平面断面
図である。この絶縁ゲート型サイリスタは、ゲート電極
10に設けられた共に方形の孔を通じて第一のpベース
領域4、第二のpベース領域6が形成され、ゲート電極
10の上および側部に堆積された絶縁膜14に設けられ
た接触孔を通じて第一のpベース領域4の表面層の一部
に形成されたnソース領域7の表面に接触するカソード
電極11と、第二のpベース領域6の表面に接触する多
結晶シリコン層13が示されている。図において、IG
BT部分は、カソード電極11を含む方形の絶縁膜14
の少し外側のゲート電極10下への拡散領域までの領域
であり、一方サイリスタ部分は多結晶シリコン層13を
含む方形の絶縁膜14の少し外側のゲート電極10下へ
の拡散領域までの領域である。IGBT部分の数をサイ
リスタ部分より多くして、IGBT部分/サイリスタ部
分の面積比を1より大きく、50より小さくしている。
図7の場合は、IGBT部分/サイリスタ部分の面積比
は2であるが、配置や大きさを変えることにより、この
比は自由に変えられる。
型サイリスタの、ゲート電極10の中央を通る平面断面
図である。この絶縁ゲート型サイリスタは、ゲート電極
10に設けられた共に方形の孔を通じて第一のpベース
領域4、第二のpベース領域6が形成され、ゲート電極
10の上および側部に堆積された絶縁膜14に設けられ
た接触孔を通じて第一のpベース領域4の表面層の一部
に形成されたnソース領域7の表面に接触するカソード
電極11と、第二のpベース領域6の表面に接触する多
結晶シリコン層13が示されている。図において、IG
BT部分は、カソード電極11を含む方形の絶縁膜14
の少し外側のゲート電極10下への拡散領域までの領域
であり、一方サイリスタ部分は多結晶シリコン層13を
含む方形の絶縁膜14の少し外側のゲート電極10下へ
の拡散領域までの領域である。IGBT部分の数をサイ
リスタ部分より多くして、IGBT部分/サイリスタ部
分の面積比を1より大きく、50より小さくしている。
図7の場合は、IGBT部分/サイリスタ部分の面積比
は2であるが、配置や大きさを変えることにより、この
比は自由に変えられる。
【0030】図8は、本発明第四の実施例の絶縁ゲート
型サイリスタの、ゲート電極10の中央を通る平面断面
図である。この絶縁ゲート型サイリスタは、ゲート電極
10に設けられた共に円形の孔を通じて第一のpベース
領域4、第二のpベース領域6が形成されている。図7
の第三の実施例とパターンが異なるだけで、ゲート電極
10、カソード電極11、多結晶シリコン層13および
絶縁膜14の構成は同じである。図8の場合も、IGB
T部分/サイリスタ部分の面積比は2であるが、配置や
大きさを変えることにより、この比は自由に変えられ
る。
型サイリスタの、ゲート電極10の中央を通る平面断面
図である。この絶縁ゲート型サイリスタは、ゲート電極
10に設けられた共に円形の孔を通じて第一のpベース
領域4、第二のpベース領域6が形成されている。図7
の第三の実施例とパターンが異なるだけで、ゲート電極
10、カソード電極11、多結晶シリコン層13および
絶縁膜14の構成は同じである。図8の場合も、IGB
T部分/サイリスタ部分の面積比は2であるが、配置や
大きさを変えることにより、この比は自由に変えられ
る。
【0031】図7、8の第三、第四の実施例の絶縁ゲー
ト型サイリスタにおいても、図1の第一の実施例と同様
に従来の絶縁ゲート型サイリスタより優れた、勿論ES
TやIGBTよりも優れたオン電圧・ターンオフ時間の
トレードオフ特性が得られた。更に、ゲート電極10に
設けられる第一のpベース領域4、第二のpベース領域
6を形成するための孔の形状は、六角形、八角形、十角
形等の多角形や楕円にすることもできる。
ト型サイリスタにおいても、図1の第一の実施例と同様
に従来の絶縁ゲート型サイリスタより優れた、勿論ES
TやIGBTよりも優れたオン電圧・ターンオフ時間の
トレードオフ特性が得られた。更に、ゲート電極10に
設けられる第一のpベース領域4、第二のpベース領域
6を形成するための孔の形状は、六角形、八角形、十角
形等の多角形や楕円にすることもできる。
【0032】これまでの例は、いずれもpエミッタ層1
とnベース層3との間にn+ バッファ層2を設けた素子
であったが、n+ バッファ層2の無い素子においても、
本発明は適用できる。エピタキシャルウェハでなく、バ
ルクシリコンウェハを用いて2500Vクラスの絶縁ゲ
ート型サイリスタを試作した。図2のようなストライプ
パターンを用い、IGBT部分/サイリスタ部分の面積
比が2のものである。この本発明第五の実施例である絶
縁ゲート型サイリスタのオン電圧(電流密度100Ac
m-2時の電圧で定義)を測定したところ、1.0Vであ
つた。同じチップサイズ、同じプロセス条件で従来型
(IGBT部分/サイリスタ部分の面積比が1)の絶縁
ゲート型サイリスタ、ESTおよびIGBTを試作し、
オン電圧を比較したところ、それぞれ1.3V、2.0
Vおよび3.3Vであつた。同じライフタイム制御法を
行っただけであり、同じターンオフ時間を示すとは限ら
ないが、本発明の絶縁ゲート型サイリスタは、他の素子
に比べて低いオン電圧を示すことが期待できる。
とnベース層3との間にn+ バッファ層2を設けた素子
であったが、n+ バッファ層2の無い素子においても、
本発明は適用できる。エピタキシャルウェハでなく、バ
ルクシリコンウェハを用いて2500Vクラスの絶縁ゲ
ート型サイリスタを試作した。図2のようなストライプ
パターンを用い、IGBT部分/サイリスタ部分の面積
比が2のものである。この本発明第五の実施例である絶
縁ゲート型サイリスタのオン電圧(電流密度100Ac
m-2時の電圧で定義)を測定したところ、1.0Vであ
つた。同じチップサイズ、同じプロセス条件で従来型
(IGBT部分/サイリスタ部分の面積比が1)の絶縁
ゲート型サイリスタ、ESTおよびIGBTを試作し、
オン電圧を比較したところ、それぞれ1.3V、2.0
Vおよび3.3Vであつた。同じライフタイム制御法を
行っただけであり、同じターンオフ時間を示すとは限ら
ないが、本発明の絶縁ゲート型サイリスタは、他の素子
に比べて低いオン電圧を示すことが期待できる。
【0033】図9は、そのようにしてバルクシリコンウ
ェハを用いて作成した、2500Vクラスの絶縁ゲート
型サイリスタのオン電圧とターンオフ時間とのトレード
オフ特性の結果(○印)を示す。比較のため、同じ大き
さのチップで試作した従来型の絶縁ゲート型サイリスタ
(□印)、EST(△印)およびIGBT(×印)に付
いての測定値も示した。横軸は100Acm-2でのオン
電圧、縦軸はターンオフ時間である。
ェハを用いて作成した、2500Vクラスの絶縁ゲート
型サイリスタのオン電圧とターンオフ時間とのトレード
オフ特性の結果(○印)を示す。比較のため、同じ大き
さのチップで試作した従来型の絶縁ゲート型サイリスタ
(□印)、EST(△印)およびIGBT(×印)に付
いての測定値も示した。横軸は100Acm-2でのオン
電圧、縦軸はターンオフ時間である。
【0034】本発明第五の実施例の2500Vクラスの
絶縁ゲート型サイリスタは従来の絶縁ゲート型サイリス
タより優れたトレードオフ特性を示す。従って、本発明
は素子の定格や結晶の成長方法によらず、オン電圧の低
減に有効であることがわかる。更にまた、図10は本発
明第六の実施例の絶縁ゲート型サイリスタの要部断面図
である。このようにトレンチ構造のゲートをもつ絶縁ゲ
ート型サイリスタにすることもできる。すなわち、nベ
ース層3の表面層に選択的に第二pベース領域6と第一
pベース領域4とを形成し、第一pベース領域4の下部
にはpウェル領域5が加えられている。第一pベース領
域4および第二pベース領域6の端に表面からnベース
層3に達するトレンチ20および21を設け、そのトレ
ンチ内面に露出した第一pベース領域4の表面層に選択
的にnソース領域7が形成され、第二pベース領域6の
表面層に選択的にnエミッタ領域8が形成されている。
nソース領域7とnベース層3に挟まれた第一pベース
領域4のトレンチ20の内面への露出部の表面上および
nエミッタ領域8とnベース層3に挟まれた第二pベー
ス領域6のトレンチ20の内面への露出部の表面上にゲ
ート酸化膜9を介してゲート電極10が設けられてい
る。第一pベース領域4とnソース領域7との表面には
共通に接触するカソード電極11が、そのカソード電極
11と第二pベース領域6の表面との間に介在して双方
に接触する多結晶シリコン層13が、また、nベース層
3の他面側にn+ バッファ層2を介して形成されたp+
エミッタ層1の裏面に接触するアノード電極12がそれ
ぞれ設けられている。14はゲート電極10、19とカ
ソード電極11とを分離する絶縁膜である。両側に第一
pベース領域4と第二pベース領域6をもつトレンチ2
0内にはゲート電極10が、両側に第一pベース領域4
だけをもつトレンチ21内にはゲート電極19が埋め込
まれている。従って、トレンチ内面に投影した第一pベ
ース領域4の面積で定義されるIGBT部分の面積とト
レンチ内面に投影した第二pベース領域6で定義される
サイリスタ部分の面積との比が1より大きくなってい
る。この場合もIGBT部分とサイリスタ部分の面積比
が1の従来の絶縁ゲート型サイリスタより低いオン電圧
を示した。本実施例では、トレンチ構造を採用したた
め、上述の実施例に比べ単一セルが例えば50μmであ
ったものが40μmに短くでき、その結果オン電圧が一
層低くなる。すなわち、トレンチ構造にすることによっ
て、600Vクラスの素子の場合、オン電圧は0.9V
から0.8Vに、また2500Vクラスの素子の場合
1.0Vから0.9Vになつた。
絶縁ゲート型サイリスタは従来の絶縁ゲート型サイリス
タより優れたトレードオフ特性を示す。従って、本発明
は素子の定格や結晶の成長方法によらず、オン電圧の低
減に有効であることがわかる。更にまた、図10は本発
明第六の実施例の絶縁ゲート型サイリスタの要部断面図
である。このようにトレンチ構造のゲートをもつ絶縁ゲ
ート型サイリスタにすることもできる。すなわち、nベ
ース層3の表面層に選択的に第二pベース領域6と第一
pベース領域4とを形成し、第一pベース領域4の下部
にはpウェル領域5が加えられている。第一pベース領
域4および第二pベース領域6の端に表面からnベース
層3に達するトレンチ20および21を設け、そのトレ
ンチ内面に露出した第一pベース領域4の表面層に選択
的にnソース領域7が形成され、第二pベース領域6の
表面層に選択的にnエミッタ領域8が形成されている。
nソース領域7とnベース層3に挟まれた第一pベース
領域4のトレンチ20の内面への露出部の表面上および
nエミッタ領域8とnベース層3に挟まれた第二pベー
ス領域6のトレンチ20の内面への露出部の表面上にゲ
ート酸化膜9を介してゲート電極10が設けられてい
る。第一pベース領域4とnソース領域7との表面には
共通に接触するカソード電極11が、そのカソード電極
11と第二pベース領域6の表面との間に介在して双方
に接触する多結晶シリコン層13が、また、nベース層
3の他面側にn+ バッファ層2を介して形成されたp+
エミッタ層1の裏面に接触するアノード電極12がそれ
ぞれ設けられている。14はゲート電極10、19とカ
ソード電極11とを分離する絶縁膜である。両側に第一
pベース領域4と第二pベース領域6をもつトレンチ2
0内にはゲート電極10が、両側に第一pベース領域4
だけをもつトレンチ21内にはゲート電極19が埋め込
まれている。従って、トレンチ内面に投影した第一pベ
ース領域4の面積で定義されるIGBT部分の面積とト
レンチ内面に投影した第二pベース領域6で定義される
サイリスタ部分の面積との比が1より大きくなってい
る。この場合もIGBT部分とサイリスタ部分の面積比
が1の従来の絶縁ゲート型サイリスタより低いオン電圧
を示した。本実施例では、トレンチ構造を採用したた
め、上述の実施例に比べ単一セルが例えば50μmであ
ったものが40μmに短くでき、その結果オン電圧が一
層低くなる。すなわち、トレンチ構造にすることによっ
て、600Vクラスの素子の場合、オン電圧は0.9V
から0.8Vに、また2500Vクラスの素子の場合
1.0Vから0.9Vになつた。
【0035】
【発明の効果】以上に述べたように本発明によれば、I
GBT部分とサイリスタ部分との面積比を1ないし50
にすることにより、IGBT部分のpエミッタ層からの
正孔の注入量を増してサイリスタモードへの移行を速
め、絶縁ゲート型サイリスタとしてのオン電圧を低減で
きる。その結果、600Vクラスから2500V以上に
およぶ広い耐圧領域において、従来の絶縁ゲート型サイ
リスタやIGBT、ESTより格段に優れたトレードオ
フ特性の絶縁ゲート型サイリスタが得られる。従って本
発明の絶縁ゲート型サイリスタは、スイッチング素子と
して優れており、電力用変換装置等の定常損失およびス
イッチング損失の大幅な低減に寄与するものである。
GBT部分とサイリスタ部分との面積比を1ないし50
にすることにより、IGBT部分のpエミッタ層からの
正孔の注入量を増してサイリスタモードへの移行を速
め、絶縁ゲート型サイリスタとしてのオン電圧を低減で
きる。その結果、600Vクラスから2500V以上に
およぶ広い耐圧領域において、従来の絶縁ゲート型サイ
リスタやIGBT、ESTより格段に優れたトレードオ
フ特性の絶縁ゲート型サイリスタが得られる。従って本
発明の絶縁ゲート型サイリスタは、スイッチング素子と
して優れており、電力用変換装置等の定常損失およびス
イッチング損失の大幅な低減に寄与するものである。
【図1】本発明の第一の実施例の絶縁ゲート型サイリス
タの要部断面図
タの要部断面図
【図2】図1の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図
央での平面断面図
【図3】本発明第一の実施例の絶縁ゲート型サイリスタ
のオン電圧とターンオフ時間の関係図
のオン電圧とターンオフ時間の関係図
【図4】本発明第一の実施例の絶縁ゲート型サイリスタ
におけるオン電圧のIGBT部/サイリスタ部面積比依
存性を示す図
におけるオン電圧のIGBT部/サイリスタ部面積比依
存性を示す図
【図5】本発明の第二の実施例の絶縁ゲート型サイリス
タの要部斜視断面図
タの要部斜視断面図
【図6】図5の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図
央での平面断面図
【図7】本発明の第三の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図
タのゲート電極中央での平面断面図
【図8】本発明の第四の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図
タのゲート電極中央での平面断面図
【図9】本発明第五の実施例の絶縁ゲート型サイリスタ
のオン電圧とターンオフ時間の関係を示す図
のオン電圧とターンオフ時間の関係を示す図
【図10】本発明の第六の実施例の絶縁ゲート型サイリ
スタの要部断面図
スタの要部断面図
【図11】従来の絶縁ゲート型サイリスタの要部斜視断
面図
面図
【図12】図11の絶縁ゲート型サイリスタのゲート電
極中央での平面断面図
極中央での平面断面図
【図13】従来の別の絶縁ゲート型サイリスタのゲート
電極中央での平面断面図
電極中央での平面断面図
1 p+ エミッタ層 2 n+ バッファ層 3 nベース層 4 第一pベース領域 5 pウェル領域 6 第二pベース領域 7 nソース領域 8 nエミッタ領域 9 ゲート酸化膜 10 ゲート電極 11 カソード電極 12 アノード電極 13 多結晶シリコン層 14 PSG 15 カソード電極接触部 16 ゲートランナ 17 多結晶シリコン接触部 18 第二絶縁膜 19 ゲート電極 20 トレンチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−350076(JP,A) 特開 平4−269874(JP,A) 特開 平7−30111(JP,A) 特開 平8−213588(JP,A) 特開 平8−153869(JP,A) 特開 平8−70116(JP,A) 特開 平8−236543(JP,A) 特開 昭63−80572(JP,A) 実開 平10−219(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 29/74 H01L 29/749
Claims (8)
- 【請求項1】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型ウェル領域と、第一の第二導電型ベース領域の表
面層に選択的に形成された第一導電型ソース領域と、第
二の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型エミッタ領域と、第一導電型ソース領域と
第一導電型ベース層の露出部に挟まれた第一の第二導電
型ベース領域の露出部の表面上および第一導電型エミッ
タ領域と第一導電型ベース層の露出部に挟まれた第二の
第二導電型ベース領域の露出部の表面上にゲート絶縁膜
を介して形成されたゲート電極と、第一の第二導電型ベ
ース領域の露出部と第一導電型ソース領域とに共通に接
触する第一主電極と、その第一主電極と第二の第二導電
型ベース領域の露出部との間に介在して双方に接触する
抵抗体と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを有するものにおいて、第一の第二
導電型ベース領域で定義されるIGBT部分の面積と第
二の第二導電型ベース領域で定義されるサイリスタ部分
の面積との比が1より大きく、50より小さいことを特
徴とする絶縁ゲート型サイリスタ。 - 【請求項2】第一の第二導電型ベース領域の数が第二の
第二導電型ベース領域の数より多いことを特徴とする請
求項1に記載の絶縁ゲート型サイリスタ。 - 【請求項3】第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体の第二
の第二導電型ベース領域との接触面を囲んで第一の第二
導電型ベース領域およびその表面層の第一導電型ソース
領域が形成され、前記接触面上の抵抗体を囲んで層間絶
縁膜を介してゲート電極が設けられ、そのゲート電極の
他方の側に層間絶縁膜を介し第一主電極が設けられたこ
とを特徴とする請求項1または2に記載の絶縁ゲート型
サイリスタ。 - 【請求項4】第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体の第二
導電型ベース領域との接触面の形状が、多角形、円形ま
たは楕円形のいずれかであることを特徴とする請求項1
ないし3のいずれかに記載の絶縁ゲート型サイリスタ。 - 【請求項5】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面の形状が、多角
形、円形または楕円形のいずれかであることを特徴とす
る請求項1ないし4のいずれかに記載の絶縁ゲート型サ
イリスタ。 - 【請求項6】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型ウェル領域と、第一、第二の第二導電型ベース領
域の端に形成された底が第一導電型ベース層に達するト
レンチと、トレンチの内面に露出した第一の第二導電型
ベース領域の表面層に選択的に形成された第一導電型ソ
ース領域と、トレンチの内面に露出した第二の第二導電
型ベース領域の表面層に選択的に形成された第一導電型
エミッタ領域と、第一導電型ソース領域と第一導電型ベ
ース層に挟まれた第一の第二導電型ベース領域のトレン
チ内面への露出部の表面上および第一導電型エミッタ領
域と第一導電型ベース層に挟まれた第二の第二導電型ベ
ース領域のトレンチ内面への露出部の表面上にゲート絶
縁膜を介して形成されたゲート電極と、第一の第二導電
型ベース領域と第一導電型ソース領域との表面に共通に
接触する第一主電極と、その第一主電極と第二の第二導
電型ベース領域の表面との間に介在して双方に接触する
抵抗体と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを有するものにおいて、トレンチ内
面に投影した第一の第二導電型ベース領域の面積で定義
されるIGBT部分の面積とトレンチ内面に投影した第
二の第二導電型ベース領域で定義されるサイリスタ部分
の面積との比が1より大きく、50より小さいことを特
徴とする絶縁ゲート型サイリスタ。 - 【請求項7】第一の第二導電型ベース領域の数が第二の
第二導電型ベース領域の数より多いことを特徴とする請
求項6に記載の絶縁ゲート型サイリスタ。 - 【請求項8】抵抗体が多結晶シリコンからなることを特
徴とする請求項1ないし7のいずれかに記載の絶縁ゲー
ト型サイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04671895A JP3180879B2 (ja) | 1995-03-07 | 1995-03-07 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04671895A JP3180879B2 (ja) | 1995-03-07 | 1995-03-07 | 絶縁ゲート型サイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08241980A JPH08241980A (ja) | 1996-09-17 |
JP3180879B2 true JP3180879B2 (ja) | 2001-06-25 |
Family
ID=12755131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04671895A Expired - Fee Related JP3180879B2 (ja) | 1995-03-07 | 1995-03-07 | 絶縁ゲート型サイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3180879B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2788166B1 (fr) * | 1998-12-31 | 2001-03-09 | St Microelectronics Sa | Interrupteur de puissance a di/dt controle |
US6326648B1 (en) | 1999-12-20 | 2001-12-04 | Stmicroelectronics S.A. | Power switch with a controlled DI/DT |
-
1995
- 1995-03-07 JP JP04671895A patent/JP3180879B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08241980A (ja) | 1996-09-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |