JPH098254A - デュアルパッド付き半導体素子及びその製造方法 - Google Patents
デュアルパッド付き半導体素子及びその製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【課題】デュアルパッド付き半導体素子及びその製造方
法を提供する。 【解決手段】 ゲ−ト電極と、当該ゲ−ト電極の両側に
おいて半導体基板に形成された第１導電領域及び第２導
電領域とを有するトランジスタと、前記第１導電領域に
接続するように第１導電層で形成された第１パッドと、
前記第１パッドの上面の外周に形成された第１キャッピ
ング層と、第１パッドと第１キャッピング層の側壁に形
成されたスペ−サと、前記第２導電領域に接続し、その
一側壁がスペ−サと接続するように第２導電層で形成さ
れた第２パッドとを含むことによって、高い信頼度でパ
ッド間を絶縁することができ、また、充分な工程マ−ジ
ンを確保しながら半導体素子を製造することができる。
法を提供する。 【解決手段】 ゲ−ト電極と、当該ゲ−ト電極の両側に
おいて半導体基板に形成された第１導電領域及び第２導
電領域とを有するトランジスタと、前記第１導電領域に
接続するように第１導電層で形成された第１パッドと、
前記第１パッドの上面の外周に形成された第１キャッピ
ング層と、第１パッドと第１キャッピング層の側壁に形
成されたスペ−サと、前記第２導電領域に接続し、その
一側壁がスペ−サと接続するように第２導電層で形成さ
れた第２パッドとを含むことによって、高い信頼度でパ
ッド間を絶縁することができ、また、充分な工程マ−ジ
ンを確保しながら半導体素子を製造することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特にセルフアライン方式によるデュア
ルパッド付き半導体素子及びその製造方法に関する。
製造方法に係り、特にセルフアライン方式によるデュア
ルパッド付き半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】メモリ素子の製造工程において、デザイ
ンル−ルの向上に伴う素子の高集積化は、全般的な工程
マ−ジンの不足をもたらしつつある。その結果、メモリ
素子の構成要素間の接続のためのコンタクトホ−ルを最
小フィ−チャサイズ（featuresize) で形成する必要が
ある。たとえコンタクトホ−ルを最小フィ−チャサイズ
で形成することができたとしても、その形成過程のうち
食刻マスクのミスアラインなどにより、周辺構造物、例
えばゲ−ト電極やビットライン電極等が頻繁に露出され
る。従って、これはゲ−ト電極とビットライン電極、ビ
ットライン電極とストレ−ジ電極又はゲ−ト電極とスト
レ−ジ電極間の接触を引き起こし、メモリ素子の信頼性
を劣化させる。
ンル−ルの向上に伴う素子の高集積化は、全般的な工程
マ−ジンの不足をもたらしつつある。その結果、メモリ
素子の構成要素間の接続のためのコンタクトホ−ルを最
小フィ−チャサイズ（featuresize) で形成する必要が
ある。たとえコンタクトホ−ルを最小フィ−チャサイズ
で形成することができたとしても、その形成過程のうち
食刻マスクのミスアラインなどにより、周辺構造物、例
えばゲ−ト電極やビットライン電極等が頻繁に露出され
る。従って、これはゲ−ト電極とビットライン電極、ビ
ットライン電極とストレ−ジ電極又はゲ−ト電極とスト
レ−ジ電極間の接触を引き起こし、メモリ素子の信頼性
を劣化させる。
【０００３】従って、食刻マスクのミスアラインなどに
より周辺構造物が露出されることなく、コンタクトホ−
ルの大きさを微小化するための多くの方法が開発されて
おり、セルフアラインによるコンタクト形成方法もその
一種である。
より周辺構造物が露出されることなく、コンタクトホ−
ルの大きさを微小化するための多くの方法が開発されて
おり、セルフアラインによるコンタクト形成方法もその
一種である。
【０００４】セルフアラインによるコンタクト形成方法
は、周辺構造物の段差を用いてコンタクトホ−ルを形成
する方法であって、多様な大きさのコンタクトホ−ルが
特別のマスクを用いることなく得られるので、高集積化
により微小化する半導体素子の製造に好適である。
は、周辺構造物の段差を用いてコンタクトホ−ルを形成
する方法であって、多様な大きさのコンタクトホ−ルが
特別のマスクを用いることなく得られるので、高集積化
により微小化する半導体素子の製造に好適である。
【０００５】セルフアラインによるコンタクトホ−ルを
用いた従来の半導体素子の製造方法を図１乃至図３を参
照して説明する。
用いた従来の半導体素子の製造方法を図１乃至図３を参
照して説明する。
【０００６】図１はデュアルパッド付き半導体素子の製
造のための従来のレイアウト図であり、ＤＲＡＭ（Dyna
mic Random Access Memory) を製造するためのものてあ
る。図１において“Ｐ１”は半導体基板の不活性領域に
フィ−ルド酸化膜を製造するための第１マスクパタ−ン
を、“Ｐ２”はゲ−ト電極の形成のための第２マスクパ
タ−ンを、“Ｐ３”はビットラインパッドを形成するた
めの第３マスクパタ−ンを、“Ｐ４”はストレ−ジパッ
ドを形成するための第４マスクパタ−ンを、“Ｐ５”は
ビットラインパッドをビットラインに接続させるための
第３コンタクトホ−ルを形成するための第５マスクパタ
−ンを、“Ｐ６”はストレ−ジパッドをストレ−ジ電極
に接続させるための第４コンタクトホ−ルを形成するた
めの第６マスクパタ−ンを、“Ｒ１”はストレ−ジ電極
とソ−スとの接触領域を、そして“Ｒ２”はビットライ
ンとドレインとの接触領域を示す。
造のための従来のレイアウト図であり、ＤＲＡＭ（Dyna
mic Random Access Memory) を製造するためのものてあ
る。図１において“Ｐ１”は半導体基板の不活性領域に
フィ−ルド酸化膜を製造するための第１マスクパタ−ン
を、“Ｐ２”はゲ−ト電極の形成のための第２マスクパ
タ−ンを、“Ｐ３”はビットラインパッドを形成するた
めの第３マスクパタ−ンを、“Ｐ４”はストレ−ジパッ
ドを形成するための第４マスクパタ−ンを、“Ｐ５”は
ビットラインパッドをビットラインに接続させるための
第３コンタクトホ−ルを形成するための第５マスクパタ
−ンを、“Ｐ６”はストレ−ジパッドをストレ−ジ電極
に接続させるための第４コンタクトホ−ルを形成するた
めの第６マスクパタ−ンを、“Ｒ１”はストレ−ジ電極
とソ−スとの接触領域を、そして“Ｒ２”はビットライ
ンとドレインとの接触領域を示す。
【０００７】図２（Ａ）及び（Ｂ）は、従来のデュアル
パッド付き半導体素子の製造方法を工程順に説明するた
めの図１のＩＩ−ＩＩ′線における断面図である。
パッド付き半導体素子の製造方法を工程順に説明するた
めの図１のＩＩ−ＩＩ′線における断面図である。
【０００８】図１の第１マスクパタ−ンＰ１を用いて半
導体基板１０の不活性領域にフィ−ルド酸化膜１２を形
成し、該フィ−ルド酸化膜１２の形成された半導体基板
１０上にゲ−ト酸化膜１４を形成した後、該ゲ−ト酸化
膜１４上に多結晶シリコン層と絶縁膜層を順次積層しパ
タニングすることによってその上部が絶縁膜１８により
絶縁されるゲ−ト電極１６を形成する。この際、前記パ
タニング工程は、図１の第２マスクパタ−ンＰ２により
行われる。
導体基板１０の不活性領域にフィ−ルド酸化膜１２を形
成し、該フィ−ルド酸化膜１２の形成された半導体基板
１０上にゲ−ト酸化膜１４を形成した後、該ゲ−ト酸化
膜１４上に多結晶シリコン層と絶縁膜層を順次積層しパ
タニングすることによってその上部が絶縁膜１８により
絶縁されるゲ−ト電極１６を形成する。この際、前記パ
タニング工程は、図１の第２マスクパタ−ンＰ２により
行われる。
【０００９】次いで、ゲ−ト電極１６の形成された結果
物の基板上に酸化膜を蒸着し、これを異方性食刻してゲ
−ト電極１６及び絶縁膜１８の側壁にスペ−サ２０を形
成した後、その結果物の基板の全面に不純物をイオン注
入してソ−ス２２及びドレイン２４を形成する。この
際、スペ−サ２０を形成するための異方性食刻時に、ソ
−ス及びドレインの形成される領域のゲ−ト酸化膜も部
分的に食刻され、ソ−スの形成される領域の一部分（図
１のＲ１参照）及びドレインの形成される領域の一部分
（図１のＲ２参照）をそれぞれ露出させた第１及び第２
コンタクトホ−ル１５、１７が形成される。
物の基板上に酸化膜を蒸着し、これを異方性食刻してゲ
−ト電極１６及び絶縁膜１８の側壁にスペ−サ２０を形
成した後、その結果物の基板の全面に不純物をイオン注
入してソ−ス２２及びドレイン２４を形成する。この
際、スペ−サ２０を形成するための異方性食刻時に、ソ
−ス及びドレインの形成される領域のゲ−ト酸化膜も部
分的に食刻され、ソ−スの形成される領域の一部分（図
１のＲ１参照）及びドレインの形成される領域の一部分
（図１のＲ２参照）をそれぞれ露出させた第１及び第２
コンタクトホ−ル１５、１７が形成される。
【００１０】次に、前述したセルフアラインコンタクト
ホ−ル１５，１７の形成された結果物の基板上に不純物
のド−ピングされた多結晶シリコン膜を塗布し、これを
図１の第３及び第４マスクパタ−ンＰ３，Ｐ４を用いて
写真食刻することにより、第１コンタクトホ−ル１５を
通じてソ−ス２２と接続するストレ−ジパッド２６及び
第２コンタクトホ−ル１７を通じてドレイン２４と接続
するビットラインパッド２８を形成する（図２Ａ参
照）。
ホ−ル１５，１７の形成された結果物の基板上に不純物
のド−ピングされた多結晶シリコン膜を塗布し、これを
図１の第３及び第４マスクパタ−ンＰ３，Ｐ４を用いて
写真食刻することにより、第１コンタクトホ−ル１５を
通じてソ−ス２２と接続するストレ−ジパッド２６及び
第２コンタクトホ−ル１７を通じてドレイン２４と接続
するビットラインパッド２８を形成する（図２Ａ参
照）。
【００１１】前述したパッド２６，２８の形成された結
果物の基板の全面に、絶縁物として、例えばＢＰＳＧ(B
oro-Phosphor-Silicate-Glass)を蒸着し、これを高温で
リフロ−させて平坦化することによって平坦化層３０を
形成する。次に、図１の第５マスクパタ−ンＰ５を用い
て平坦化層３０を異方性食刻することによってビットラ
インをビットラインパッド２８に接続させるための第３
コンタクトホ−ル３２（ビットラインコンタクトホ−
ル）を形成した後、該第３コンタクトホ−ル３２を通じ
てビットラインパッド２８と接続するビットライン３４
を形成する。その後、絶縁物質で結果物の基板を覆った
後、図１の第６マスクパタ−ンＰ６を用いた食刻工程で
ストレ−ジパッド２６とストレ−ジ電極（図示せず）を
接続させるための第４コンタクトホ−ル（ストレ−ジコ
ンタクトホ−ル；図示せず）の形成工程とストレ−ジ電
極の形成工程を行う。
果物の基板の全面に、絶縁物として、例えばＢＰＳＧ(B
oro-Phosphor-Silicate-Glass)を蒸着し、これを高温で
リフロ−させて平坦化することによって平坦化層３０を
形成する。次に、図１の第５マスクパタ−ンＰ５を用い
て平坦化層３０を異方性食刻することによってビットラ
インをビットラインパッド２８に接続させるための第３
コンタクトホ−ル３２（ビットラインコンタクトホ−
ル）を形成した後、該第３コンタクトホ−ル３２を通じ
てビットラインパッド２８と接続するビットライン３４
を形成する。その後、絶縁物質で結果物の基板を覆った
後、図１の第６マスクパタ−ンＰ６を用いた食刻工程で
ストレ−ジパッド２６とストレ−ジ電極（図示せず）を
接続させるための第４コンタクトホ−ル（ストレ−ジコ
ンタクトホ−ル；図示せず）の形成工程とストレ−ジ電
極の形成工程を行う。
【００１２】前述した従来の製造方法によれば、ストレ
−ジパッド２６とビットラインパッド２８を互いに分離
するために、多結晶シリコン膜の形成及び写真食刻工程
を通じて両者の分離空間を形成した後、該空間を絶縁物
質（例えば、平坦化層３０）で埋め立てる方法を用い
た。しかしながら、このような方法によれば、高集積化
に伴って半導体メモリ素子の製造のための活性領域が縮
まり、結果として、ストレ−ジパッドとビットラインパ
ッドを互いに分離するための空間も必然的に縮まる（図
１のＬ１参照）。
−ジパッド２６とビットラインパッド２８を互いに分離
するために、多結晶シリコン膜の形成及び写真食刻工程
を通じて両者の分離空間を形成した後、該空間を絶縁物
質（例えば、平坦化層３０）で埋め立てる方法を用い
た。しかしながら、このような方法によれば、高集積化
に伴って半導体メモリ素子の製造のための活性領域が縮
まり、結果として、ストレ−ジパッドとビットラインパ
ッドを互いに分離するための空間も必然的に縮まる（図
１のＬ１参照）。
【００１３】従って、第一に、通常の写真食刻工程でス
トレージパッド及びビットラインパッドを形成する場
合、縮まった分離空間を確保するためには、写真食刻の
ための光源の波長を縮めなければならないなどの工程上
の問題がある。
トレージパッド及びビットラインパッドを形成する場
合、縮まった分離空間を確保するためには、写真食刻の
ための光源の波長を縮めなければならないなどの工程上
の問題がある。
【００１４】第二に、縮まった活性領域内の上部にスト
レージパッド及びビットラインパッドを同一層に形成す
るため、ミスアラインによる不良を低減するためのマ−
ジンが不充分である。
レージパッド及びビットラインパッドを同一層に形成す
るため、ミスアラインによる不良を低減するためのマ−
ジンが不充分である。
【００１５】第三に、ストレージパッド及びビットライ
ンパッドを同一層に形成するため、両パッド間に導電ブ
リッジが形成される恐れがあり、その結果、半導体素子
の電気的な特性が劣化する。
ンパッドを同一層に形成するため、両パッド間に導電ブ
リッジが形成される恐れがあり、その結果、半導体素子
の電気的な特性が劣化する。
【００１６】第四に、各パッドは他のパッド（例えば、
ストレ−ジパッドに着目した場合、隣接したビットライ
ンパッド又は隣接した他のストレ−ジパッド）と最小限
の距離を保つように形成すべきであるが、この場合、隣
接する２つのパッドの形成領域は活性領域内に限定さ
れ、例えば、ストレ−ジ電極のコンタクトホ−ル及びビ
ットラインのコンタクトホ−ルの領域が活性領域内に限
定される（図１のＰ５及びＰ６参照）。従って、ストレ
−ジ電極のコンタクトホ−ル間の距離（図１のＬ２参
照）又はストレ−ジ電極のコンタクトホ−ルとビットラ
インのコンタクトホ−ルとの距離（図１のＬ３参照）が
高集積化に伴って次第に狭くなるため、工程マ−ジが小
さくなる。
ストレ−ジパッドに着目した場合、隣接したビットライ
ンパッド又は隣接した他のストレ−ジパッド）と最小限
の距離を保つように形成すべきであるが、この場合、隣
接する２つのパッドの形成領域は活性領域内に限定さ
れ、例えば、ストレ−ジ電極のコンタクトホ−ル及びビ
ットラインのコンタクトホ−ルの領域が活性領域内に限
定される（図１のＰ５及びＰ６参照）。従って、ストレ
−ジ電極のコンタクトホ−ル間の距離（図１のＬ２参
照）又はストレ−ジ電極のコンタクトホ−ルとビットラ
インのコンタクトホ−ルとの距離（図１のＬ３参照）が
高集積化に伴って次第に狭くなるため、工程マ−ジが小
さくなる。
【００１７】
【発明が解決しようとする課題】本発明の目的は、高い
信頼性をもってパッド間を絶縁させ得るデュアルパッド
付き半導体素子を提供するにある。
信頼性をもってパッド間を絶縁させ得るデュアルパッド
付き半導体素子を提供するにある。
【００１８】本発明の他の目的は、デュアルパッド付き
半導体素子を充分な工程マ−ジを確保しながら製造し得
る方法を提供するにある。
半導体素子を充分な工程マ−ジを確保しながら製造し得
る方法を提供するにある。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に本発明のデュアルパッド付き半導体素子は、ゲ−ト電
極と、前記ゲ−ト電極の両側の半導体基板に形成される
第１導電領域と第２導電領域とを有するトランジスタ
と、前記第１導電領域に接続し、第１導電層より形成さ
れた第１パッドと、前記第１パッドの上面の外周に形成
された第１キャッピング層と、前記第１パッドと第１キ
ャッピング層の側壁に形成されたスペ−サと、前記第２
導電領域に接続し、その一側壁が前記スペ−サと接続す
る第２導電層より形成された第２パッドとを含むことを
特徴とする。
に本発明のデュアルパッド付き半導体素子は、ゲ−ト電
極と、前記ゲ−ト電極の両側の半導体基板に形成される
第１導電領域と第２導電領域とを有するトランジスタ
と、前記第１導電領域に接続し、第１導電層より形成さ
れた第１パッドと、前記第１パッドの上面の外周に形成
された第１キャッピング層と、前記第１パッドと第１キ
ャッピング層の側壁に形成されたスペ−サと、前記第２
導電領域に接続し、その一側壁が前記スペ−サと接続す
る第２導電層より形成された第２パッドとを含むことを
特徴とする。
【００２０】前記デュアルパッド付き半導体素子は、前
記第２パッドの一表面を露出させる第１コンタクトホ−
ルを前記第２パッド上にさらに具備し、前記第１パッド
の一表面を露出させる第２コンタクトホ−ルを前記第１
パッド上にさらに具備することが好ましい。。
記第２パッドの一表面を露出させる第１コンタクトホ−
ルを前記第２パッド上にさらに具備し、前記第１パッド
の一表面を露出させる第２コンタクトホ−ルを前記第１
パッド上にさらに具備することが好ましい。。
【００２１】さらに、前記デュアルパッド付き半導体素
子において、前記第１導電領域はトランジスタのソ−ス
であり、前記第２導電領域はトランジスタのドレインで
あり、前記第１パッドは前記ソ−スをキャパシタのスト
レ−ジ電極に接続させるためのストレ−ジパッドであ
り、前記第２パッドは前記ドレインをビットラインに接
続させるためのビットラインパッドであることが好まし
い。
子において、前記第１導電領域はトランジスタのソ−ス
であり、前記第２導電領域はトランジスタのドレインで
あり、前記第１パッドは前記ソ−スをキャパシタのスト
レ−ジ電極に接続させるためのストレ−ジパッドであ
り、前記第２パッドは前記ドレインをビットラインに接
続させるためのビットラインパッドであることが好まし
い。
【００２２】前記他の目的を達成するために本発明のデ
ュアルパッド付き半導体素子の製造方法は、半導体基板
の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形
成された第１導電領域及び第２導電領域とを具備したト
ランジスタを形成する第１工程と、少なくとも半導体基
板の活性領域を覆う第１導電層を形成する第２工程と、
前記第１導電層上に第１キャッピング層を形成する第３
工程と、少なくとも前記第２導電領域上の前記第１キャ
ッピング層及び第１導電層を食刻することによって前記
第１キャッピング層でその表面が覆われ前記第１導電領
域と接続する第１パッドを形成する第４工程と、前記第
１キャッピング層及び第１パッドの側壁にスペ−サを形
成する第５工程と、前記スペ−サの形成された結果物の
基板の全面に第２導電層を形成する第６工程と、前記第
２導電層をパタニングすることによって前記スペ−サに
より前記第１パッドから絶縁された第２パッドを形成す
る第７工程とを含むことを特徴とする。
ュアルパッド付き半導体素子の製造方法は、半導体基板
の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形
成された第１導電領域及び第２導電領域とを具備したト
ランジスタを形成する第１工程と、少なくとも半導体基
板の活性領域を覆う第１導電層を形成する第２工程と、
前記第１導電層上に第１キャッピング層を形成する第３
工程と、少なくとも前記第２導電領域上の前記第１キャ
ッピング層及び第１導電層を食刻することによって前記
第１キャッピング層でその表面が覆われ前記第１導電領
域と接続する第１パッドを形成する第４工程と、前記第
１キャッピング層及び第１パッドの側壁にスペ−サを形
成する第５工程と、前記スペ−サの形成された結果物の
基板の全面に第２導電層を形成する第６工程と、前記第
２導電層をパタニングすることによって前記スペ−サに
より前記第１パッドから絶縁された第２パッドを形成す
る第７工程とを含むことを特徴とする。
【００２３】前記デュアルパッド付き半導体素子の製造
方法において、前記第２工程は、前記トランジスタの形
成された半導体基板の全面に平坦な表面の絶縁膜を形成
する工程と、少なくとも半導体基板の活性領域の前記絶
縁膜を取り除く工程と、前記絶縁膜を取り除く工程の結
果物の基板の全面に第１導電層を形成する工程と、残っ
た前記絶縁膜の表面が露出されるまで前記第１導電層を
食刻する工程とより行われることが好ましく、前記第４
工程における食刻工程は、第２導電領域上に、前記ゲ−
ト電極より低く第１導電層の残余物が残るように行うこ
とが好ましい。
方法において、前記第２工程は、前記トランジスタの形
成された半導体基板の全面に平坦な表面の絶縁膜を形成
する工程と、少なくとも半導体基板の活性領域の前記絶
縁膜を取り除く工程と、前記絶縁膜を取り除く工程の結
果物の基板の全面に第１導電層を形成する工程と、残っ
た前記絶縁膜の表面が露出されるまで前記第１導電層を
食刻する工程とより行われることが好ましく、前記第４
工程における食刻工程は、第２導電領域上に、前記ゲ−
ト電極より低く第１導電層の残余物が残るように行うこ
とが好ましい。
【００２４】前記デュアルパッド付き半導体素子の製造
方法は、前記第６工程後、前記第２導電層を覆うように
第２キャッピング層を形成する工程をさらに具備するこ
とが好ましい。
方法は、前記第６工程後、前記第２導電層を覆うように
第２キャッピング層を形成する工程をさらに具備するこ
とが好ましい。
【００２５】前記デュアルパッド付き半導体素子の製造
方法は、前記第２パッドまで形成された半導体基板の全
面に第１層間絶縁層を形成する工程と、前記第２パッド
上に積層された第１層間絶縁層を食刻することによって
前記第２パッドを部分的に露出させる第１コンタクトホ
−ルを形成する工程と、前記第１コンタクトホ−ルを通
じて前記第２パッドと接続する第３導電層を形成する工
程と、前記第３導電層まで形成された半導体基板の全面
に第２層間絶縁層を形成する工程と、前記第１パッド上
に積層された第１及び第２層間絶縁層を食刻することに
よって前記第１パッドを部分的に露出させる第２コンタ
クトホ−ルを形成する工程をさらに含むことが好まし
い。
方法は、前記第２パッドまで形成された半導体基板の全
面に第１層間絶縁層を形成する工程と、前記第２パッド
上に積層された第１層間絶縁層を食刻することによって
前記第２パッドを部分的に露出させる第１コンタクトホ
−ルを形成する工程と、前記第１コンタクトホ−ルを通
じて前記第２パッドと接続する第３導電層を形成する工
程と、前記第３導電層まで形成された半導体基板の全面
に第２層間絶縁層を形成する工程と、前記第１パッド上
に積層された第１及び第２層間絶縁層を食刻することに
よって前記第１パッドを部分的に露出させる第２コンタ
クトホ−ルを形成する工程をさらに含むことが好まし
い。
【００２６】この際、前記第２コンタクトホ−ルは前記
活性領域と不活性領域との境界面を含む前記第１パッド
上に形成し、前記第１コンタクトホ−ルは前記不活性領
域の前記第２パッド上に、前記第２コンタクトホ−ルの
延長線から外れるように形成することが好ましい。
活性領域と不活性領域との境界面を含む前記第１パッド
上に形成し、前記第１コンタクトホ−ルは前記不活性領
域の前記第２パッド上に、前記第２コンタクトホ−ルの
延長線から外れるように形成することが好ましい。
【００２７】前記他の目的を達成するために本発明のデ
ュアルパッド付き半導体素子の製造方法は、半導体基板
の不活性領域に素子分離膜を形成する第１工程と、半導
体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両
側に形成されたソ−ス及びドレインを具備したトランジ
スタを形成する第２工程と、半導体基板の不活性領域上
に平坦な表面の絶縁膜を形成する第３工程と、前記絶縁
膜の形成された半導体基板の全面に第１導電層を形成す
る第４工程と、前記絶縁膜の表面が露出されるまで前記
第１導電層を食刻することによって少なくとも半導体基
板の活性領域を覆う第１導電層パタ−ンを形成する第５
工程と、前記第１導電層パタ−ンの形成された結果物の
基板上に第１キャッピング層を形成する第６工程と、少
なくとも前記ドレイン上の前記第１導電層パタ−ン及び
第１キャッピング層を食刻することによってその表面が
前記第１キャッピング層で覆われ前記ソ−スと接続する
第１パッドを形成する第７工程と、前記第１キャッピン
グ層と第１パッドの側壁に第１スペ−サを形成する第８
工程と、前記第１スペ−サの形成された結果物の基板の
全面に第２導電層と第２キャッピング層を積層する第９
工程と、前記第２導電層及び第２キャッピング層をパタ
ニングすることによってその表面が前記キャッピング層
で覆われ前記ドレインに接続する第２パッドを形成する
第１０工程と、前記第２キャッピング層と第２パッドの
側壁に第２スペ−サを形成する第１１工程とを含むこと
を特徴とする。
ュアルパッド付き半導体素子の製造方法は、半導体基板
の不活性領域に素子分離膜を形成する第１工程と、半導
体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両
側に形成されたソ−ス及びドレインを具備したトランジ
スタを形成する第２工程と、半導体基板の不活性領域上
に平坦な表面の絶縁膜を形成する第３工程と、前記絶縁
膜の形成された半導体基板の全面に第１導電層を形成す
る第４工程と、前記絶縁膜の表面が露出されるまで前記
第１導電層を食刻することによって少なくとも半導体基
板の活性領域を覆う第１導電層パタ−ンを形成する第５
工程と、前記第１導電層パタ−ンの形成された結果物の
基板上に第１キャッピング層を形成する第６工程と、少
なくとも前記ドレイン上の前記第１導電層パタ−ン及び
第１キャッピング層を食刻することによってその表面が
前記第１キャッピング層で覆われ前記ソ−スと接続する
第１パッドを形成する第７工程と、前記第１キャッピン
グ層と第１パッドの側壁に第１スペ−サを形成する第８
工程と、前記第１スペ−サの形成された結果物の基板の
全面に第２導電層と第２キャッピング層を積層する第９
工程と、前記第２導電層及び第２キャッピング層をパタ
ニングすることによってその表面が前記キャッピング層
で覆われ前記ドレインに接続する第２パッドを形成する
第１０工程と、前記第２キャッピング層と第２パッドの
側壁に第２スペ−サを形成する第１１工程とを含むこと
を特徴とする。
【００２８】この際、前記第２スペ−サの形成された結
果物の基板の全面に第１層間絶縁層を形成する工程と、
前記第２パッド上に積層された第１層間絶縁層を部分的
に食刻して第１コンタクトホ−ルを形成する工程と、前
記第１コンタクトホ−ルの形成された結果物の基板の全
面に第３導電層を形成する工程と、前記第３導電層をパ
タニングすることによって前記第１コンタクトホ−ルを
通じて第２パッドに接続するビットラインを形成する工
程と、前記ビットラインの形成された結果物の基板の全
面に第２層間絶縁層を形成する工程と、前記第１パッド
上に積層された第１及び第２層間絶縁層を部分的に食刻
して第２コンタクトホ−ルを形成する工程と、前記第２
コンタクトホ−ルを通じて第１パッドに接続するキャパ
シタのストレ−ジ電極を形成する工程とをさらに含むこ
とが好ましい。
果物の基板の全面に第１層間絶縁層を形成する工程と、
前記第２パッド上に積層された第１層間絶縁層を部分的
に食刻して第１コンタクトホ−ルを形成する工程と、前
記第１コンタクトホ−ルの形成された結果物の基板の全
面に第３導電層を形成する工程と、前記第３導電層をパ
タニングすることによって前記第１コンタクトホ−ルを
通じて第２パッドに接続するビットラインを形成する工
程と、前記ビットラインの形成された結果物の基板の全
面に第２層間絶縁層を形成する工程と、前記第１パッド
上に積層された第１及び第２層間絶縁層を部分的に食刻
して第２コンタクトホ−ルを形成する工程と、前記第２
コンタクトホ−ルを通じて第１パッドに接続するキャパ
シタのストレ−ジ電極を形成する工程とをさらに含むこ
とが好ましい。
【００２９】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。
明を詳細に説明する。
【００３０】図３はデュアルパッド付き半導体素子の製
造のための本発明によるレイアウト図であり、参照符号
“Ｐ１１”は半導体基板の不活性領域に素子分離膜を製
造するための第１マスクパタ−ンを、“Ｐ１２”はゲ−
ト電極の形成のための第２マスクパタ−ンを、“Ｐ１
３”はストレ−ジパッドの形成のための第３マスクパタ
−ンを、“Ｐ１４”はビットラインパッドをドレインに
接続させるためのコンタクトホ−ルを形成するための第
４マスクパタ−ンを、“Ｐ１５”はビットラインパッド
の形成のための第５マスクパタ−ンを、“Ｐ１６”はビ
ットラインをビットラインパッドに接続させるためのコ
ンタクトホ−ルを形成するための第６マスクパタ−ン
を、そして“Ｐ１７”はストレ−ジ電極をストレ−ジパ
ッドに接続させるためのコンタクトホ−ルを形成するた
めの第７マスクパタ−ンを示す。さらに、その内部に多
数の点のある長方形の領域“Ｒ１１”はストレ−ジパッ
ドの形成領域を示す。
造のための本発明によるレイアウト図であり、参照符号
“Ｐ１１”は半導体基板の不活性領域に素子分離膜を製
造するための第１マスクパタ−ンを、“Ｐ１２”はゲ−
ト電極の形成のための第２マスクパタ−ンを、“Ｐ１
３”はストレ−ジパッドの形成のための第３マスクパタ
−ンを、“Ｐ１４”はビットラインパッドをドレインに
接続させるためのコンタクトホ−ルを形成するための第
４マスクパタ−ンを、“Ｐ１５”はビットラインパッド
の形成のための第５マスクパタ−ンを、“Ｐ１６”はビ
ットラインをビットラインパッドに接続させるためのコ
ンタクトホ−ルを形成するための第６マスクパタ−ン
を、そして“Ｐ１７”はストレ−ジ電極をストレ−ジパ
ッドに接続させるためのコンタクトホ−ルを形成するた
めの第７マスクパタ−ンを示す。さらに、その内部に多
数の点のある長方形の領域“Ｒ１１”はストレ−ジパッ
ドの形成領域を示す。
【００３１】太い実線で示した第１マスクパタ−ンＰ１
１は、横長（図３参照）の長方形であり、セルアレイの
全体領域にかけてマトリックス状に配列されている。三
点鎖線で示した第２マスクパタ−ンＰ１２は、縦長の長
方形であり、セルアレイの全体領域にかけてレ−ル状に
配列されている。点線で示した第３マスクパタ−ンＰ１
３は、縦方向に関しては第１マスクパタ−ンＰ１１とそ
の長さが同一であり、横方向に関しては第１マスクパタ
−ンＰ１１より長い。一点鎖線で示した第４マスクパタ
−ンＰ１４は、第３マスクパタ−ンＰ１３と部分的に重
なっており、セルアレイの全体領域にかけてマトリック
ス状に配列されている。二点鎖線で示した第５マスクパ
タ−ンＰ１５は、縦長の長方形であり、第４マスクパタ
−ンＰ１４をその内部に含む。内部に×を付した正方形
の第６マスクパタ−ンＰ１６は、第５マスクパタ−ンＰ
１５の内部で第１及び第３マスクパタ−ンＰ１１及びＰ
１３と重ならないように配列される。内部に×を付した
正方形の第７マスクパタ−ンＰ１７は、その上下の境界
が第１マスクパタ−ンＰ１１の横方向に伸びる境界と重
なるように配列される。
１は、横長（図３参照）の長方形であり、セルアレイの
全体領域にかけてマトリックス状に配列されている。三
点鎖線で示した第２マスクパタ−ンＰ１２は、縦長の長
方形であり、セルアレイの全体領域にかけてレ−ル状に
配列されている。点線で示した第３マスクパタ−ンＰ１
３は、縦方向に関しては第１マスクパタ−ンＰ１１とそ
の長さが同一であり、横方向に関しては第１マスクパタ
−ンＰ１１より長い。一点鎖線で示した第４マスクパタ
−ンＰ１４は、第３マスクパタ−ンＰ１３と部分的に重
なっており、セルアレイの全体領域にかけてマトリック
ス状に配列されている。二点鎖線で示した第５マスクパ
タ−ンＰ１５は、縦長の長方形であり、第４マスクパタ
−ンＰ１４をその内部に含む。内部に×を付した正方形
の第６マスクパタ−ンＰ１６は、第５マスクパタ−ンＰ
１５の内部で第１及び第３マスクパタ−ンＰ１１及びＰ
１３と重ならないように配列される。内部に×を付した
正方形の第７マスクパタ−ンＰ１７は、その上下の境界
が第１マスクパタ−ンＰ１１の横方向に伸びる境界と重
なるように配列される。
【００３２】上記のマスクパタ−ンの配置は、本発明の
一実施例であり、本発明の目的に応じて適宜変形し得る
ことは言うまでもない。
一実施例であり、本発明の目的に応じて適宜変形し得る
ことは言うまでもない。
【００３３】本発明による半導体素子は、半導体基板１
００においてゲ−ト電極１２０の両側の形成された、例
えばソ−ス１２４及びドレイン１２６のような第１導電
領域及び第２導電領域を有するトランジスタと、ソ−ス
１２４と接続され、第１導電層より形成された、例えば
ストレ−ジパッド２００のような第１パットと、ストレ
−ジパッド２００の上面の外周に形成された第２キャッ
ピング層１９０と、ストレ−ジパッド２００と第２キャ
ッピング層１９０の側壁に形成された第２スペ−サ２３
０と、ドレイン１２６に接続し、その一側壁が第２スペ
−サ２３０と接続する第２導電層より形成された、例え
ばビットラインパッドのような第２パッドとより構成さ
れる。
００においてゲ−ト電極１２０の両側の形成された、例
えばソ−ス１２４及びドレイン１２６のような第１導電
領域及び第２導電領域を有するトランジスタと、ソ−ス
１２４と接続され、第１導電層より形成された、例えば
ストレ−ジパッド２００のような第１パットと、ストレ
−ジパッド２００の上面の外周に形成された第２キャッ
ピング層１９０と、ストレ−ジパッド２００と第２キャ
ッピング層１９０の側壁に形成された第２スペ−サ２３
０と、ドレイン１２６に接続し、その一側壁が第２スペ
−サ２３０と接続する第２導電層より形成された、例え
ばビットラインパッドのような第２パッドとより構成さ
れる。
【００３４】図４（Ａ）及び（Ｂ）に関して言及しなか
った図面符号の説明は、以下の半導体素子の製造工程で
説明する。
った図面符号の説明は、以下の半導体素子の製造工程で
説明する。
【００３５】図５Ａ乃至図１６は、本発明のデュアルパ
ッド付き半導体素子の製造方法を工程順に説明するため
の図であり、各図の（Ａ）は、図３のＡ−Ａ′線におけ
る断面図、各図の（Ｂ）は、図３のＢ−Ｂ′線における
断面図である。
ッド付き半導体素子の製造方法を工程順に説明するため
の図であり、各図の（Ａ）は、図３のＡ−Ａ′線におけ
る断面図、各図の（Ｂ）は、図３のＢ−Ｂ′線における
断面図である。
【００３６】まず、図５（Ａ）及び（Ｂ）は、トランジ
スタを形成する工程を示したものである。同工程は、図
３の第１マスクパタ−ンＰ１１を用いて半導体基板１０
０の不活性領域に素子間の分離のための素子分離膜１１
０を、例えば狭いトレンチ分離方式で形成する第１工
程、半導体基板１００の全面にゲ−ト酸化膜１１８、ゲ
−ト電極形成物質層及び第１キャッピング形成物質層を
順次積層した後、積層されたゲ−ト電極形成物質及び第
１キャッピング形成物質層を図３の第２マスクパタ−ン
Ｐ１２を用いた写真食刻工程で、その上面が第１キャッ
ピング層１２１で覆われるゲ−ト電極１２０を形成する
第２工程、ゲ−ト電極１２０の形成された結果物の基板
の全面に、例えばシリコンニトリド（ＳｉＮ）のような
絶縁物を蒸着した後、これを異方性食刻することによっ
てゲ−ト電極１２０及び第１キャッピング層１２１の側
壁に第１スペ−サ１２２を形成する第３工程、結果物の
基板の全面に不純物イオンを注入することによってトラ
ンジスタのソ−ス１２４及びドレイン１２６を形成する
第４工程を含む。
スタを形成する工程を示したものである。同工程は、図
３の第１マスクパタ−ンＰ１１を用いて半導体基板１０
０の不活性領域に素子間の分離のための素子分離膜１１
０を、例えば狭いトレンチ分離方式で形成する第１工
程、半導体基板１００の全面にゲ−ト酸化膜１１８、ゲ
−ト電極形成物質層及び第１キャッピング形成物質層を
順次積層した後、積層されたゲ−ト電極形成物質及び第
１キャッピング形成物質層を図３の第２マスクパタ−ン
Ｐ１２を用いた写真食刻工程で、その上面が第１キャッ
ピング層１２１で覆われるゲ−ト電極１２０を形成する
第２工程、ゲ−ト電極１２０の形成された結果物の基板
の全面に、例えばシリコンニトリド（ＳｉＮ）のような
絶縁物を蒸着した後、これを異方性食刻することによっ
てゲ−ト電極１２０及び第１キャッピング層１２１の側
壁に第１スペ−サ１２２を形成する第３工程、結果物の
基板の全面に不純物イオンを注入することによってトラ
ンジスタのソ−ス１２４及びドレイン１２６を形成する
第４工程を含む。
【００３７】この際、素子分離膜１１０は、狭いトレン
チ分離方式の他に選択酸化方式により形成しても良い。
また、第１キャッピング層１２１は、シリコンニトリド
又は高温酸化膜より形成することが好ましい。
チ分離方式の他に選択酸化方式により形成しても良い。
また、第１キャッピング層１２１は、シリコンニトリド
又は高温酸化膜より形成することが好ましい。
【００３８】この例においては、第１スペ−サ１２２の
形成のための異方性食刻時に、ソ−ス及びドレインの形
成される領域のゲ−ト酸化膜も共に取り除き、ソ−ス１
２４及びドレイン１２６をそれぞれ露出させ、第１スペ
−サ１２２に自己整合した第１コンタクトホ−ル１３０
及び第２コンタクトホ−ル１４０を形成する。
形成のための異方性食刻時に、ソ−ス及びドレインの形
成される領域のゲ−ト酸化膜も共に取り除き、ソ−ス１
２４及びドレイン１２６をそれぞれ露出させ、第１スペ
−サ１２２に自己整合した第１コンタクトホ−ル１３０
及び第２コンタクトホ−ル１４０を形成する。
【００３９】図６（Ａ）及び（Ｂ）は、トランジスタの
形成された結果物の基板の全面に、例えば酸化物のよう
な絶縁物質を第１キャッピング層１２１が露出しない程
度の厚さで蒸着し、高温でこれをリフロ−させることに
よって平坦な表面を有する第１絶縁膜１５０を形成した
状態の半導体基板の断面図である。
形成された結果物の基板の全面に、例えば酸化物のよう
な絶縁物質を第１キャッピング層１２１が露出しない程
度の厚さで蒸着し、高温でこれをリフロ−させることに
よって平坦な表面を有する第１絶縁膜１５０を形成した
状態の半導体基板の断面図である。
【００４０】図７（Ａ）及び（Ｂ）は、図３の第３マス
クパタ−ンＰ１３を用いた写真食刻工程で第１絶縁膜を
部分的に取り除くことにより、ストレ−ジパッドの形成
のための反転パタ−ン１６０を形成した状態の半導体基
板の断面図である。
クパタ−ンＰ１３を用いた写真食刻工程で第１絶縁膜を
部分的に取り除くことにより、ストレ−ジパッドの形成
のための反転パタ−ン１６０を形成した状態の半導体基
板の断面図である。
【００４１】第３マスクパタ−ンＰ１３は、縦方向（図
３において、上下方向）に関しては第１マスクパタ−ン
Ｐ１１とその長さが同一であり、横方向（図３におい
て、左右方向）に関しては第１マスクパタ−ンＰ１１よ
りも長い。従って、ストレ−ジパッドの形成のための反
転パタ−ン１６０は、縦方向（図７（Ａ）及び（Ｂ）に
おいて、紙面の裏表方向）に関しては活性領域のみ露出
させ、横方向（図７（Ａ）及び（Ｂ）において、左右方
向）に関しては活性領域だけでなく活性領域の週辺のゲ
−ト電極の一部分をも露出させるように形成される。
３において、上下方向）に関しては第１マスクパタ−ン
Ｐ１１とその長さが同一であり、横方向（図３におい
て、左右方向）に関しては第１マスクパタ−ンＰ１１よ
りも長い。従って、ストレ−ジパッドの形成のための反
転パタ−ン１６０は、縦方向（図７（Ａ）及び（Ｂ）に
おいて、紙面の裏表方向）に関しては活性領域のみ露出
させ、横方向（図７（Ａ）及び（Ｂ）において、左右方
向）に関しては活性領域だけでなく活性領域の週辺のゲ
−ト電極の一部分をも露出させるように形成される。
【００４２】この際、反転パタ−ン１６０は、図６
（Ａ）及び（Ｂ）で説明したリフロ−工程にの結果、そ
の表面が平坦で全体的に一定の厚さを有するため、パッ
ド形成などの後続工程において、表面段差を有する半導
体基板上で発生するような工程マ−ジの減少を防止する
ことができる。
（Ａ）及び（Ｂ）で説明したリフロ−工程にの結果、そ
の表面が平坦で全体的に一定の厚さを有するため、パッ
ド形成などの後続工程において、表面段差を有する半導
体基板上で発生するような工程マ−ジの減少を防止する
ことができる。
【００４３】図８（Ａ）及び（Ｂ）は、反転パタ−ン１
６０が形成された結果物の基板の全面に、例えば不純物
がド−プされた多結晶シリコンのような導電物質を蒸着
して導電層１７０を形成した状態の半導体基板の断面図
である。
６０が形成された結果物の基板の全面に、例えば不純物
がド−プされた多結晶シリコンのような導電物質を蒸着
して導電層１７０を形成した状態の半導体基板の断面図
である。
【００４４】この際、導電層１７０は、反転パタ−ン１
６０の表面を完全に覆える程度の厚さで形成することが
好ましい。
６０の表面を完全に覆える程度の厚さで形成することが
好ましい。
【００４５】図９（Ａ）及び（Ｂ）は、図８（Ａ）及び
（Ｂ）の導電層１７０をエッチバックすることによっ
て、反転パタ−ン１６０の不存在により露出された領域
の半導体基板（活性領域及びその周辺のゲ−ト電極）を
覆うストレ−ジパッドを形成するための導電層パタ−ン
１８０を形成した状態の半導体基板のの断面図である。
（Ｂ）の導電層１７０をエッチバックすることによっ
て、反転パタ−ン１６０の不存在により露出された領域
の半導体基板（活性領域及びその周辺のゲ−ト電極）を
覆うストレ−ジパッドを形成するための導電層パタ−ン
１８０を形成した状態の半導体基板のの断面図である。
【００４６】この際、前記エッチバック工程は、導電層
パタ−ン１８０の高さが第１逆パタ−ン１６０より低く
なるまで（但し、ゲ−ト電極１２０との間に相応の距離
を残す）まで行われる。例えば、前記エッチバック工程
は、反転パタ−ン１６０の高さを越えている部分の導電
層１７０が完全に取り除かれるまで行う。図９（Ａ）に
示すように、導電層パタ−ン１８０は、反転パタ−ン１
６０の反転パタ−ンとして形成される。
パタ−ン１８０の高さが第１逆パタ−ン１６０より低く
なるまで（但し、ゲ−ト電極１２０との間に相応の距離
を残す）まで行われる。例えば、前記エッチバック工程
は、反転パタ−ン１６０の高さを越えている部分の導電
層１７０が完全に取り除かれるまで行う。図９（Ａ）に
示すように、導電層パタ−ン１８０は、反転パタ−ン１
６０の反転パタ−ンとして形成される。
【００４７】図１０（Ａ）及び（Ｂ）は、ストレ−ジパ
ッド２００と第２キャッピング層１９０を形成する工程
を示したものである。同工程は、図９（Ａ）及び（Ｂ）
の導電層パタ−ン１８０が形成された結果物の基板の全
面に、例えば高温酸化物のような絶縁物質を塗布して第
２キャッピング層形成物質層を形成する第１工程と、図
３の第４マスクパタ−ンＰ１４を用いた写真食刻工程
で、ドレイン１２６の上部に形成された導電層パタ−ン
及び第２キャッピング層形成物質層を蝕刻することによ
ってビットラインパッド（図示せず）とドレイン１２６
とを接続させるための第３コンタクトホ−ル２１０を形
成する第２工程とを含む。この際、前記第２工程におけ
る食刻工程時に除去されなかった部分であるソ−ス１２
４上の導電層パタ−ンと第２キャッピング層形成物質は
それぞれストレ−ジパッド２００及び第２キャッピング
層１９０を形成する。
ッド２００と第２キャッピング層１９０を形成する工程
を示したものである。同工程は、図９（Ａ）及び（Ｂ）
の導電層パタ−ン１８０が形成された結果物の基板の全
面に、例えば高温酸化物のような絶縁物質を塗布して第
２キャッピング層形成物質層を形成する第１工程と、図
３の第４マスクパタ−ンＰ１４を用いた写真食刻工程
で、ドレイン１２６の上部に形成された導電層パタ−ン
及び第２キャッピング層形成物質層を蝕刻することによ
ってビットラインパッド（図示せず）とドレイン１２６
とを接続させるための第３コンタクトホ−ル２１０を形
成する第２工程とを含む。この際、前記第２工程におけ
る食刻工程時に除去されなかった部分であるソ−ス１２
４上の導電層パタ−ンと第２キャッピング層形成物質は
それぞれストレ−ジパッド２００及び第２キャッピング
層１９０を形成する。
【００４８】ストレ−ジパッド２００は、第１コンタク
トホ−ル（図５（Ａ）及び（Ｂ）の１３０参照）を通じ
てソ−ス１２４と接続され、各ソ−スとその周辺を含む
大きさ（図３のストレ−ジパッド形成領域Ｒ１１参照）
で形成される。
トホ−ル（図５（Ａ）及び（Ｂ）の１３０参照）を通じ
てソ−ス１２４と接続され、各ソ−スとその周辺を含む
大きさ（図３のストレ−ジパッド形成領域Ｒ１１参照）
で形成される。
【００４９】前記第２工程における食刻工程時に、ドレ
イン１２６上に形成された導電層パタ−ンを完全に除去
せずにゲ−ト電極１２０より低い高さの部分を残した残
留層２２０を形成することが好ましい。これは前記第２
工程における食刻工程時に半導体基板の表面が損傷され
ないようにするためである。
イン１２６上に形成された導電層パタ−ンを完全に除去
せずにゲ−ト電極１２０より低い高さの部分を残した残
留層２２０を形成することが好ましい。これは前記第２
工程における食刻工程時に半導体基板の表面が損傷され
ないようにするためである。
【００５０】図１１（Ａ）及び（Ｂ）は、第２スペ−サ
２３０を形成する工程を示したものである。同工程は、
ストレ−ジパッド２００が形成された結果物の基板の全
面に、例えば高温酸化物のような絶縁物質を塗布してス
ペ−サ層（後続工程により第１スペ−サ２３０となる）
を形成する第１工程と、前記スペ−サ層を異方性食刻す
ることにより第３コンタクトホ−ル２１０の側壁に第２
スペ−サ２３０を形成する第２工程とを含む。
２３０を形成する工程を示したものである。同工程は、
ストレ−ジパッド２００が形成された結果物の基板の全
面に、例えば高温酸化物のような絶縁物質を塗布してス
ペ−サ層（後続工程により第１スペ−サ２３０となる）
を形成する第１工程と、前記スペ−サ層を異方性食刻す
ることにより第３コンタクトホ−ル２１０の側壁に第２
スペ−サ２３０を形成する第２工程とを含む。
【００５１】第２スペ−サ２３０は、ストレ−ジパッド
２００及び第２キャッピング層１９０の側壁に形成され
て、ストレ−ジパッド２００を、例えばビットラインパ
ッド（後続工程により形成される）のような他の導電層
から絶縁する。
２００及び第２キャッピング層１９０の側壁に形成され
て、ストレ−ジパッド２００を、例えばビットラインパ
ッド（後続工程により形成される）のような他の導電層
から絶縁する。
【００５２】図１２（Ａ）及び（Ｂ）は、ビットライン
パッド２４０及び第３キャッピング層２５０を形成する
工程を示したものである。同工程は、ストレ−ジパッド
２００が形成された結果物の基板の全面に、例えば不純
物のド−プされた多結晶シリコンのような導電物質を蒸
着してビットラインパッド形成物質層（後続工程により
ビットラインパッド２４０となる）を形成する第１工程
と、前記ビットラインパッド形成物質層上に、例えば高
温酸化物のような絶縁物質を塗布して第３キャッピング
層形成物質層（後続工程により第３キャッピング層２５
０となる）を形成する第２工程と、図３の第５マスクパ
タ−ンＰ１５を用いた食刻工程で前記第３キャッピング
層形成物質層及びビットラインパッド形成物質層を順次
食刻することによってそれぞれ第３キャッピング層２５
０及びビットラインパッド２４０を形成する第３工程と
を含む。
パッド２４０及び第３キャッピング層２５０を形成する
工程を示したものである。同工程は、ストレ−ジパッド
２００が形成された結果物の基板の全面に、例えば不純
物のド−プされた多結晶シリコンのような導電物質を蒸
着してビットラインパッド形成物質層（後続工程により
ビットラインパッド２４０となる）を形成する第１工程
と、前記ビットラインパッド形成物質層上に、例えば高
温酸化物のような絶縁物質を塗布して第３キャッピング
層形成物質層（後続工程により第３キャッピング層２５
０となる）を形成する第２工程と、図３の第５マスクパ
タ−ンＰ１５を用いた食刻工程で前記第３キャッピング
層形成物質層及びビットラインパッド形成物質層を順次
食刻することによってそれぞれ第３キャッピング層２５
０及びビットラインパッド２４０を形成する第３工程と
を含む。
【００５３】前記ビットライン形成物質層は、第３コン
タクトホ−ル（図５１１（Ａ）及び（Ｂ）の２１０参
照）を完全に埋め立てるように形成され、ビットライン
パッド２４０がドレイン１２６と接続される。この際、
ビットラインパッド２４０は、第２スペ−サ２３０によ
りストレ−ジパッド２００から分離される。
タクトホ−ル（図５１１（Ａ）及び（Ｂ）の２１０参
照）を完全に埋め立てるように形成され、ビットライン
パッド２４０がドレイン１２６と接続される。この際、
ビットラインパッド２４０は、第２スペ−サ２３０によ
りストレ−ジパッド２００から分離される。
【００５４】従来は、ストレ−ジパッド２６（図２
（Ａ）参照）とビットラインパッド２８（図２（Ａ）参
照）を同一層に形成するため、両パッドを分離するため
の空間と、これらが占める空間を同時に考慮してセルを
レイアウトする必要があった。従って、高集積化に伴っ
て両パッドが占める空間だけでなく、これらを分離する
ための空間も共に縮まるため、素子の製造工程時におけ
る諸問題を招いていた。
（Ａ）参照）とビットラインパッド２８（図２（Ａ）参
照）を同一層に形成するため、両パッドを分離するため
の空間と、これらが占める空間を同時に考慮してセルを
レイアウトする必要があった。従って、高集積化に伴っ
て両パッドが占める空間だけでなく、これらを分離する
ための空間も共に縮まるため、素子の製造工程時におけ
る諸問題を招いていた。
【００５５】しかしながら、本発明によれば、ストレ−
ジパッド２００とビットラインパッド２４０を相異なる
層に形成するてめ、両パッドを分離するための空間とこ
れらが占める空間を同時に考慮することなくセルをレイ
アウトすることができる。即ち、レイアウト上でパッド
形成のための第５マスクパタ−ン（図３のＰ１５参照）
とストレ−ジパッドの形成領域Ｒ１１が部分的に重なっ
ていても、製造されたセルにおいては、これらが電気的
に接続されない。従って、ストレ−ジパッド及びビット
ラインパッドを従来よりさらに大きく形成することがで
き、これらの工程マ−ジンを従来より大きくすることが
できる。
ジパッド２００とビットラインパッド２４０を相異なる
層に形成するてめ、両パッドを分離するための空間とこ
れらが占める空間を同時に考慮することなくセルをレイ
アウトすることができる。即ち、レイアウト上でパッド
形成のための第５マスクパタ−ン（図３のＰ１５参照）
とストレ−ジパッドの形成領域Ｒ１１が部分的に重なっ
ていても、製造されたセルにおいては、これらが電気的
に接続されない。従って、ストレ−ジパッド及びビット
ラインパッドを従来よりさらに大きく形成することがで
き、これらの工程マ−ジンを従来より大きくすることが
できる。
【００５６】さらに、ストレ−ジパッドとビットライン
パッドとの間の導電ブリッジの発生を完璧に防止するこ
とができる。
パッドとの間の導電ブリッジの発生を完璧に防止するこ
とができる。
【００５７】図１３（Ａ）及び（Ｂ）は、ビットライン
パッド２４０が形成された結果物の基板の全面に、例え
ば高温酸化物のような絶縁物質を塗布した後、これを異
方性食刻することによって第３キャッピング層２５０及
びビットラインパッド２４０の側壁に第３スペ−サ２６
０を形成する工程を示したものである。
パッド２４０が形成された結果物の基板の全面に、例え
ば高温酸化物のような絶縁物質を塗布した後、これを異
方性食刻することによって第３キャッピング層２５０及
びビットラインパッド２４０の側壁に第３スペ−サ２６
０を形成する工程を示したものである。
【００５８】第３スペ−サ２６０は、例えばストレ−ジ
電極のような導電体からビットラインパッド２４０を絶
縁させるために形成される。
電極のような導電体からビットラインパッド２４０を絶
縁させるために形成される。
【００５９】図１４（Ａ）及び（Ｂ）は、第４コンタク
トホ−ル２８０（ビットラインコンタクトホ−ル）を形
成する工程を示したものである。同工程は、第３スペ−
サ２６０が形成された結果物の基板上に第２絶縁膜２７
０を形成する第１工程と、図３の第６マスクパタ−ンＰ
１６を用いた写真食刻工程でビットラインパッド２４０
上の第３キャッピング層２５０及び第２絶縁膜２７０を
部分的に食刻することによってビットライン（図示せ
ず）をビットラインパッド２４０に接続させるための第
４コンタクトホ−ル２８０を形成する第２工程とを含
む。
トホ−ル２８０（ビットラインコンタクトホ−ル）を形
成する工程を示したものである。同工程は、第３スペ−
サ２６０が形成された結果物の基板上に第２絶縁膜２７
０を形成する第１工程と、図３の第６マスクパタ−ンＰ
１６を用いた写真食刻工程でビットラインパッド２４０
上の第３キャッピング層２５０及び第２絶縁膜２７０を
部分的に食刻することによってビットライン（図示せ
ず）をビットラインパッド２４０に接続させるための第
４コンタクトホ−ル２８０を形成する第２工程とを含
む。
【００６０】この際、前記第２絶縁膜は、ＢＰＳＧを蒸
着・リフロ−することにより、平坦な表面の単一層又は
平坦な表面のＢＰＳＧ層上に純粋酸化膜を積層した複合
層により形成する。
着・リフロ−することにより、平坦な表面の単一層又は
平坦な表面のＢＰＳＧ層上に純粋酸化膜を積層した複合
層により形成する。
【００６１】図１５（Ａ）及び（Ｂ）は、第４コンタク
トホ−ルが形成された結果物の基板の全面に、例えば不
純物のド−プされた多結晶シリコン層を蒸着した後、こ
れをパタニングすることによってビットライン２９０を
形成する工程を示したものである。この際、ビットライ
ン２９０は、ビットラインパッド２４０を介してトラン
ジスタのドレイン１２６に連結される。
トホ−ルが形成された結果物の基板の全面に、例えば不
純物のド−プされた多結晶シリコン層を蒸着した後、こ
れをパタニングすることによってビットライン２９０を
形成する工程を示したものである。この際、ビットライ
ン２９０は、ビットラインパッド２４０を介してトラン
ジスタのドレイン１２６に連結される。
【００６２】図１６（Ａ）及び（Ｂ）は、第５コンタク
トホ−ル３１０（ストレ−ジ電極コンタクトホ−ル）の
形成工程を示したものである。同工程は、ビットライン
２９０が形成された結果物の基板上に第３絶縁膜３００
を形成する第１工程と、図３の第７マスクパタ−ンＰ１
７を用いた写真食刻工程で、ストレ−ジパッド２００上
に積層された物質層を部分的に取り除くことによりスト
レ−ジ電極（図示せず）をストレ−ジ電極パッド２００
に接続させるための第５コンタクトホ−ルを形成する第
２工程とを含む。
トホ−ル３１０（ストレ−ジ電極コンタクトホ−ル）の
形成工程を示したものである。同工程は、ビットライン
２９０が形成された結果物の基板上に第３絶縁膜３００
を形成する第１工程と、図３の第７マスクパタ−ンＰ１
７を用いた写真食刻工程で、ストレ−ジパッド２００上
に積層された物質層を部分的に取り除くことによりスト
レ−ジ電極（図示せず）をストレ−ジ電極パッド２００
に接続させるための第５コンタクトホ−ルを形成する第
２工程とを含む。
【００６３】図３に示すように、第６マスクパタ−ンＰ
１６がジグザグ状に配置されているため、これらの距離
Ｌ４は従来のものより大きくなり、また、第７マスクパ
タ−ンＰ１７の一部が活性領域上から外れた位置に配置
されているため、第６マスクパタ−ンと第７マスクパタ
−ンとの距離Ｌ５も従来より大きくなる。従って、スト
レ−ジ電極のコンタクトホ−ルとビットラインのコンタ
クトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル
間の絶縁信頼度が向上すると共に、これらの工程マ−ジ
ンを従来より大きくすることができる。
１６がジグザグ状に配置されているため、これらの距離
Ｌ４は従来のものより大きくなり、また、第７マスクパ
タ−ンＰ１７の一部が活性領域上から外れた位置に配置
されているため、第６マスクパタ−ンと第７マスクパタ
−ンとの距離Ｌ５も従来より大きくなる。従って、スト
レ−ジ電極のコンタクトホ−ルとビットラインのコンタ
クトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル
間の絶縁信頼度が向上すると共に、これらの工程マ−ジ
ンを従来より大きくすることができる。
【００６４】次いで、通常の方法に従ってストレ−ジ電
極、誘電体膜及びプレ−ト電極を形成し、金属配線工程
を経てメモリ素子が完成する。
極、誘電体膜及びプレ−ト電極を形成し、金属配線工程
を経てメモリ素子が完成する。
【００６５】本発明は、上記の実施の形態に限定される
ことなく、多様な変形が本発明の技術的思想内で当分野
の通常の知識を持つものにより可能なことは明白であ
る。
ことなく、多様な変形が本発明の技術的思想内で当分野
の通常の知識を持つものにより可能なことは明白であ
る。
【００６６】
【発明の効果】本発明のデュアルパッド付き半導体素子
及びその製造方法によれば、第一に、ストレ−ジパッド
及びビットラインパッドを従来より大きく形成できるた
め、これらの工程マ−ジン及び他の導電層（例えば、ス
トレ−ジ電極又はビットライン）を接続させるためのコ
ンタクトホ−ルの工程マ−ジンを従来より大きくするこ
とができる。第二に、ストレ−ジパッドとビットライン
パッドとの間の導電ブリッジの発生を完璧に防止するこ
とができる。そして、第三に、ストレ−ジ電極のコンタ
クトホ−ルとビットラインのコンタクトホ−ルとの間、
ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度を従
来より高くすることができる。
及びその製造方法によれば、第一に、ストレ−ジパッド
及びビットラインパッドを従来より大きく形成できるた
め、これらの工程マ−ジン及び他の導電層（例えば、ス
トレ−ジ電極又はビットライン）を接続させるためのコ
ンタクトホ−ルの工程マ−ジンを従来より大きくするこ
とができる。第二に、ストレ−ジパッドとビットライン
パッドとの間の導電ブリッジの発生を完璧に防止するこ
とができる。そして、第三に、ストレ−ジ電極のコンタ
クトホ−ルとビットラインのコンタクトホ−ルとの間、
ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度を従
来より高くすることができる。
【００６７】
【図１】デュアルパッド付き半導体素子の製造のための
従来のレイアウト図である。
従来のレイアウト図である。
【図２】従来のデュアルパッド付き半導体素子の製造方
法を工程順に説明するための、図１のＩＩ−ＩＩ′にお
ける断面図である。
法を工程順に説明するための、図１のＩＩ−ＩＩ′にお
ける断面図である。
【図３】本発明に係るデュアルパッド付き半導体素子の
製造のためのレイアウト図である。
製造のためのレイアウト図である。
【図４】本発明に係るデュアルパッド付き半導体素子の
断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線
及びＢ−Ｂ’線に対応する断面図である。
断面図であって、（Ａ）及び（Ｂ）は図３のＡ−Ａ’線
及びＢ−Ｂ’線に対応する断面図である。
【図５】本発明に係るデュアルパッド付き半導体素子の
製造工程を説明するための第１の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
製造工程を説明するための第１の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図６】本発明に係るデュアルパッド付き半導体素子の
製造工程を説明するための第２の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
製造工程を説明するための第２の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図７】本発明に係るデュアルパッド付き半導体素子の
製造工程を説明するための第３の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
製造工程を説明するための第３の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図８】本発明に係るデュアルパッド付き半導体素子の
製造工程を説明するための第４の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
製造工程を説明するための第４の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図９】本発明に係るデュアルパッド付き半導体素子の
製造工程を説明するための第５の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
製造工程を説明するための第５の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１０】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第６の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第６の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１１】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第７の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第７の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１２】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第８の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第８の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１３】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第９の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第９の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１４】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第１０の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第１０の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１５】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第１１の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第１１の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
【図１６】本発明に係るデュアルパッド付き半導体素子
の製造工程を説明するための第１２の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
の製造工程を説明するための第１２の断面図であって、
（Ａ）及び（Ｂ）は図３のＡ−Ａ’線及びＢ−Ｂ’線に
対応する断面図である。
Claims (14)
- 【請求項１】 ゲ−ト電極と、当該ゲ−ト電極の両側に
おいて半導体基板に形成された第１導電領域及び第２導
電領域とを有するトランジスタと、 前記第１導電領域に接続するように第１導電層で形成さ
れた第１パッドと、 前記第１パッドの上面の外周に形成された第１キャッピ
ング層と、 前記第１パッドと第１キャッピング層の側壁に形成され
たスペ−サと、 前記第２導電領域に接続し、その一側壁が前記スペ−サ
に接続するように第２導電層で形成された第２パッド
と、 を含むことを特徴とするデュアルパッド付き半導体素
子。 - 【請求項２】 前記第２パッドの一表面を露出させる第
１コンタクトホ−ルを前記第２パッド上にさらに具備す
ることを特徴とする請求項１に記載のデュアルパッド付
き半導体素子。 - 【請求項３】 前記第１パッドの一表面を露出させる第
２コンタクトホ−ルを前記第１パッド上にさらに具備す
ることを特徴とする請求項１に記載のデュアルパッド付
き半導体素子。 - 【請求項４】 前記第１導電領域はトランジスタのソ−
スであり、前記第２導電領域はトランジスタのドレイン
であり、前記第１パッドは前記ソ−スをキャパシタのス
トレ−ジ電極に接続するためのストレ−ジパッドであ
り、前記第２パッドはドレインをビットラインに接続す
るためのビットラインパッドであることを特徴とする請
求項１に記載のデュアルパッド付き半導体素子。 - 【請求項５】 半導体基板の活性領域に、ゲ−ト電極と
前記ゲ−ト電極の両側に形成された第１導電領域及び第
２導電領域とを有するトランジスタを形成する第１工程
と、 少なくとも半導体基板の活性領域を覆う第１導電層を形
成する第２工程と、 前記第１導電層上に第１キャッピング層を形成する第３
工程と、 少なくとも前記第２導電領域上の前記第１キャッピング
層及び第１導電層を食刻することによって、前記第１キ
ャッピング層でその表面が覆われ前記第１導電領域と接
続した第１パッドを形成する第４工程と、 前記第１キャッピング層及び第１パッドの側壁にスペ−
サを形成する第５工程と、 前記スペ−サが形成された結果物の基板の全面に第２導
電層を形成する第６工程と、 前記第２導電層をパタニングすることによって、前記ス
ペ−サにより前記第１パッドから絶縁された第２パッド
を形成する第７工程と、 を含むことを特徴とするテュアルパッド付き半導体素子
の製造方法。 - 【請求項６】 前記第２工程は、 前記トランジスタが形成された半導体基板の全面に平坦
な表面の絶縁膜を形成する工程と、 少なくとも半導体基板の活性領域上に形成された前記絶
縁膜を取り除く工程と、 前記絶縁膜を取り除く工程の後の結果物の基板の全面に
第１導電層を形成する工程と、 前記絶縁膜の残り部分の表面が露出するまで前記第１導
電層を食刻する工程と、 を含むことを特徴とする請求項５に記載のテュアルパッ
ド付き半導体素子の製造方法。 - 【請求項７】 前記第４工程における食刻は、前記第２
導電領域上に、前記ゲ−ト電極の高さより低く第１導電
層の残余物が残るように行うことを特徴とする請求項５
に記載のテュアルパッド付き半導体素子の製造方法。 - 【請求項８】 前記第６工程の後に、前記第２導電層を
覆うように第２キャッピング層を形成する工程をさらに
含むことを特徴とする請求項５に記載のテュアルパッド
付き半導体素子の製造方法。 - 【請求項９】 前記第２パッドが形成された半導体基板
の全面に第１層間絶縁層を形成する工程と、 前記第２パッド上に積層された第１層間絶縁層を食刻す
ることによって前記第２パッドを部分的に露出させる第
１コンタクトホ−ルを形成する工程と、 前記第１コンタクトホ−ルを通じて前記第２パッドと接
続する第３導電層を形成する工程と、 をさらに含むことを特徴とする請求項５に記載のテュア
ルパッド付き半導体素子の製造方法。 - 【請求項１０】 前記第３導電層が形成された半導体基
板の全面に第２層間絶縁層を形成する工程と、 前記第１パッド上に積層された第１及び第２層間絶縁層
を食刻することによって前記第１パッドを部分的に露出
させた第２コンタクトホ−ルを形成する工程と、 をさらに含むことを特徴とする請求項９に記載のテュア
ルパッド付き半導体素子の製造方法。 - 【請求項１１】 前記第２コンタクトホ−ルは、その一
面が前記活性領域と不活性領域との境界線上の面を含む
ように前記第１パッド上に形成されることを特徴とする
請求項１０に記載のテュアルパッド付き半導体素子の製
造方法。 - 【請求項１２】 前記第１コンタクトホ−ルは、前記不
活性領域上の前記第２パッド上に、前記第２コンタクト
ホ−ルの真横から外れるように形成されることを特徴と
する請求項１１に記載のテュアルパッド付き半導体素子
の製造方法。 - 【請求項１３】 半導体基板の不活性領域に素子分離膜
を形成する第１工程と、 半導体基板の活性領域に、ゲ−ト電極と当該ゲ−ト電極
の両側に形成されたソ−ス及びドレインとを具備するト
ランジスタを形成する第２工程と、 半導体基板の不活性領域上に平坦な表面の絶縁膜を形成
する第３工程と、 前記絶縁膜が形成された半導体基板の全面に第１導電層
を形成する第４工程と、 前記絶縁膜の表面が露出するまで前記第１導電層を食刻
することによって、少なくとも半導体基板の活性領域を
覆う第１導電層パタ−ンを形成する第５工程と、 前記第１導電層パタ−ンが形成された結果物の基板上に
第１キャッピング層を形成する第６工程と、 少なくとも前記ドレイン上の前記第１導電層パタ−ン及
び第１キャッピング層を食刻することによって、その表
面が前記第１キャッピング層により覆われ前記ソ−スと
接続する第１パッドを形成する第７工程と、 前記第１キャッピング層と第１パッドの側壁に第１スペ
−サを形成する第８工程と、 前記第１スペ−サが形成された結果物の基板の全面に第
２導電層と第２キャッピング層を積層する第９工程と、 前記第２導電層及びキャッピング層をパタニングするこ
とによって、その表面が前記第２キャッピング層により
覆われ前記ドレインに接続する第２パッドを形成する第
１０工程と、 前記第２キャッピング層と第２パッドの側壁に第２スペ
−サを形成する第１１工程と、 を含むことを特徴とするテュアルパッド付き半導体素子
の製造方法。 - 【請求項１４】 前記第２スペ−サが形成された結果物
の基板の全面に第１層間絶縁層を形成する工程と、 前記第２パッド上に積層された第１層間絶縁層を部分的
に食刻して第１コンタクトホ−ルを形成する工程と前記
第１コンタクトホ−ルが形成された結果物の基板の全面
に第３導電層を形成する工程と、 前記第３導電層をパタニングすることによって、前記第
１コンタクトホ−ルを通じて第２パッドと接続するビッ
トラインを形成する工程と、 前記ビットラインが形成された結果物の基板の全面に第
２層間絶縁層を形成する工程と、 前記第１パッド上に積層された第１及び第２層間絶縁層
を部分的に食刻して第２コンタクトホ−ルを形成する工
程と、 前記第２コンタクトホ−ルを通じて第１パッドと接続す
るキャパシタのストレ−ジ電極を形成する工程と、 をさらに含むことを特徴とする請求項１３に記載のデュ
アルパッド付き半導体素子の製造方法。
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