KR0155831B1 - 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법 - Google Patents

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Abstract

셀프얼라인(self-align)을 이용하는 듀얼 패드 셀(Dual pad Cell) 반도체장치 및 그것의 제조방법이 개시되어있는데, 패드전극을 분리하기 위해서, 먼저 패드전극 분리를 위한 절연층을 형성한 후에 이를 경계로하여 패드전극을 형성하고, 제1패드전극과 제2패드전극을 형성하기 위한 패드층들을 별도의 공정을 통해 형성하며, 제2패드층이 제1패드층과 셀프얼라인되어 형성되고, 제1패드전극위에 형성되는 매몰콘택이 서로 엇갈리게 형성됨으로써, 패드전극들이 서로 신뢰성 있게 분리되고 레이아웃 디자인 마진을 확대할 수 있다.

Description

셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법
제1도 및 제2도는 종래의 셀프얼라인을 이용한 반도체장치의 제조방법을 설명하기 위한 단면도들.
제3도는 종래의 셀프얼라인을 이용한 반도체장치의 제조방법을 설명하기 위한 단면도로서, 제1도 및 제2도의 절단방향과 직각인 방향으로 절단한 단면도.
제4도는 본 발명에 따른 셀프얼라인을 이용한 듀얼패드셀 반도체장치의 일실시예를 도시한 단면도.
제5도는 본 발명에 따른 셀프얼라인을 이용한 듀얼패드셀 반도체장치의 일실시예를 설명하기 위한 레이아웃.
제6(a)도 내지 제17(b)도는 본 발명에 따른 셀프얼라인을 이용한 듀얼패드셀 반도체장치의 제조방법의 일실시예를 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 120 : 게이트전극
160 : 제1절연층 200 : 제1패드전극
240 : 제2패드전극 290 : 비트라인 전극
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 셀프얼라인(self-align)을 이용하는 듀얼 패드 셀(Dual Pad Cell) 반도체장치 및 그 제조방법에 관한 것이다.
메모리 소자의 제조공정에 있어서, 소자의 집적도가 증가하면서 디자인 룰이 감소하고 전반적인 공정 마진의 부족을 초래하고 있다. 그 결과, 메모리의 콘택형성에 있어서도 이것을 최소 피쳐 사이즈(feature size)로 형성하여야 한다는 제약을 받는다. 설령 메모리의 콘택을 최소 피쳐 사이즈로 형성할 수 있는 경우라도, 그것의 형성과정중 식각마스크의 미스얼라인(misalign)등에 의해 주변구조물, 예컨대 게이트전극이나 비트라인전극이 노출되는 경우가 빈번하게 발생하는데, 이는 게이트전극과 비트라인전극, 비트라인전극과 스토리지전극, 또는 게이트전극과 스토리지전극의 접촉을 유발하여, 메모리장치의 신뢰성을 저하시키는 문제가 있다.
때문에 식각마스크의 미스얼라인등에 의한 주변구조물의 노출이 없으면서 콘택의 미소화를 달성하기 위한 많은 방법들이 연구개발되고 있는데, 그들중 하나가 셀프얼라인 콘택(self-aligned contact)형성방법이다.
셀프얼라인 콘택 형성방법은 주변구조물의 단차를 이용하여 콘택을 형성하는 방법으로서, 다양한 크기의 콘택을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미소화되는 반도체장치의 제조에 적합하다.
셀프얼라인 콘택을 이용한 종래의 반도체장치의 제조방법을 제1도 내지 제3도를 참조하여 설명하면 다음과 같다.
제1도를 참조하면, 필드산화막(2)이 형성된 반도체기판(1) 상에 게이트산화막(도시되지 않음)을 형성하고, 상기 게이트산화막 위에 다결정실리콘층 및 절연층을 차례로 적층한 다음, 사진식각공정을 통해 상기 절연층과 다결정실리콘층을 패터닝하여 그 상부가 절연층(4)에 의해 절연되는 게이트전극(3)을 형성한다. 이어서, 상기 게이트전극(3)이 형성된 결과물 상에 산화막을 침적하고, 이를 이방성식각하여 상기 게이트전극(3) 및 절연층(4)의 측면에 스페이서(5)를 형성한 다음, 그 결과물 전면에 불순물을 이온주입하여 소오스/드레인영역인 활성영역(20)을 형성한다. 이때, 상기 스페이서(5)를 형성하기 위한 이방성식각시 기판 표면의 게이트산화막이 함께 식각되어서, 상기 스페이서(5)에 의해 셀프얼라인되는 콘택(도시되지 않음)이 형성된다. 다음에, 상기 셀프얼라인 콘택이 형성된 결과물 상에 불순물이 도핑된 다결정실리콘을 침적하고 이를 사진식각공정으로 패터닝함으로써, 상기 셀프얼라인 콘택을 통해 활성영역(20)에 접속되는 패드전극(22)을 형성한다.
제2도를 참조하면, 상기 패드전극(22)이 형성된 결과물 전면에, 절연물로서 예컨대 BPSG(Boro-Phospho-Silicate-Glass)를 침적하고, 이를 고온에서 리플로우(reflow)시켜 평탄화함으로써 제1평탄화층(24)을 형성한다. 다음에, 상기 제1평탄화층(24)을 이방성식각하여 비트라인 콘택(26)을 형성한 후, 상기 비트라인 콘택(26)을 매립하면서 비트라인 전극(28)을 형성하여 비트라인전극(28)이 패드전극(22)을 통해 활성영역(20)에 접속되도록 한다.
제3도를 참조하면, 상기 비트라인전극(28)이 형성된 결과물 전면에, 절연물로서 예컨대 BPSG를 침적하고, 이를 리플로우시켜서 제2평탄화층(도시되지 않음)을 형성한다. 다음에, 상기 제2 및 제1평탄화층을 이방성식각하여 스토리지노드 콘택(30)을 형성한다. 상기 스토리지노드 콘택(30)이 형성된 결과물 위에, 불순물이 도핑된 다결정실리콘을 침적하고, 이를 사진식각공정으로 패터닝함으로써, 상기 스토리지노드 콘택(30)과 패드전극(22)을 통해 활성영역(20)에 접속되는 커패시터 스토리지노드(32)를 형성한다.
상술한 종래방법에 의하면, 상기 패드전극들을 서로 분리하는데 있어서, 패드전극 형성을 위한 폴리실리콘을 침적하고 이를 사진식각으로 패터닝하여 패드전극들 사이에 공간을 형성하고, 후에 이 공간을 절연물질로 매립하는 방법을 사용하였다. 그러나 반도체장치의 고집적화에 따라 패드전극들을 서로 분리하기 위한 공간도 필연적으로 매우 작게 형성하여야 하는데, 이러한 작은 공간을 사진식각을 통하여 형성하는 경우, 감소된 패드전극 분리공간에 상응하게 사진식각을 위한 광원의 파장을 더욱 감소시켜야 하는 문제점이 있고, 패드브릿지(Pad Bridge), 액티브 피팅(Active Pitting)이 발생하는등 원하는 수준으로 패드전극을 분리하기도 힘들다는 문제점이 지적된다.
또한, 매몰패드전극을 위한 패드와 다이렉트(direct)패드전극을 위한 패드를 같은 층으로 형성함으로서 디자인 마진이 불충분한 문제가 있었으며, 매몰콘택이 활성 영역의 상부에 위치하고 있었기 때문에 매몰콘택 사이의 공간을 확대하기 위해서는 활성영역을 확대하여야 하는데, 이는 반도체 장치의 고집적화에 역행하는 것이어서 허용될 수 없다는 문제점이 있었다.
이에 본 발명은 상기한 종래 반도체장치의 문제점을 해소하기 위하여 안출된 것으로서, 본 발명의 목적은 패드전극들이 서로 신뢰성 있게 분리된 셀프얼라인을 이용한 듀얼 패드 셀(Dual Pad Cell) 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 레이아웃 디자인 마진을 확대할 수 있는 셀프얼라인을 이용하는 듀얼 패드 셀(Dual Pad Cell) 반도체장치를 제공하는데 있다.
본 발명의 또다른 목적은 상기한 셀프얼라인을 이용하는 듀얼 패드 셀(Dual Pad Cell) 반도체장치를 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 구성은, ㄱ) 반도체기판, ㄴ) 상기 반도체기판에 형성된 비활성영역, ㄷ) 상기 반도체기판 위에 형성되고, 그것의 측면에는 절연물로된 게이트스페이서가 형성되어 있는 게이트전극, ㄹ) 반도체기판에 형성된 활성영역, ㅁ) 상기 비활성영역위의 게이트전극들 사이의 공간을 채우면서 형성된 제1절연층, ㅂ) 상기 제1절연층의 양측에 위치하고 상기 게이트전극사이의 공간을 채우면서 형성되어 상기 활성영역과 통전(通電)되는 제1패드전극, ㅅ) 상기 제1절연층의 상부표면과 상기 제1패드전극의 일부 상부표면을 덮고 있는 절연물로된 제1캡핑층, ㅇ) 상기 제1패드층의 측벽과 상기 제1캡핑층의 측벽에 절연물로 형성된 제1스페이서, ㅈ) 상기 활성 영역위에 위치하면서 상기 1패드전극 사이의 공간 및 그 하부의 게이트전극 사이의 공간을 채우면서 형성되고, 상기 활성영역과 통전(通電)되는 제2패드전극, ㅊ) 상기 제2패드전극의 측벽에 절연물로써 형성된 제2스페이서, ㅋ) 상기 제2패드전극의 상부 표면위에 절연물로써 형성된 제2캡핑층, ㅌ) 상기 제1캡핑층과 상기 제2캡핑층위에 절연물로써 형성된 제1층간절연막, ㅍ) 상기 제1층간절연막위에 절연물로써 형성된 제2층간절연막, 및 ㅎ) 상기 제1캡핑층과 상기 제1층간절연막과 상기 제2층간절연막을 관통하도록 형성되어 제1패드전극의 상부표면을 노출시키는 매몰콘택을 포함하여 구성된다.
상기 제2패드전극의 위에는 이것과 통전(通電)되도록 비트라인전극이 형성되는데, 비트라인 전극은 다이렉트 콘택의 직상방에 위치하게 할 수도 있으나, 상기 매몰콘택과 매몰콘택을 있는 일직선상을 벗어나서 위치하도록 함이 바람직하다.
상기 매몰콘택은 상기 활성영역과 게이트전극의 경계선 상방에 위치하게 함이 바람직하고, 일반적인 커패시터전극이 상기 매몰콘택을 매립하면서 형성될 수 있다.
또한, 상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법의 구성은, ㄱ) 반도체기판 상에 비활성영역, 게이트전극 및 활성영역을 형성하는 단계; ㄴ) 상기 게이트전극이 형성된 결과물 상에 절연층을 두껍게 침적한 후 이를 평탄화하여 제1평탄화층을 형성하는 단계; ㄷ) 상기 제1평탄화층을 사진식각하여, 게이트전극들 사이의 상기 활성영역을 노출시킴과 동시에, 비활성영역위에 제1절연층을 형성하는 단계; ㄹ) 상기 제1절연층이 형성된 결과물 전면에 도핑된 폴리실리콘층을 침적하는 단계; ㅁ) 상기 도핑된 폴리실리콘층으로부터 제1패드층을 형성하는 단계; ㅂ) 제1패드층이 형성된 결과물 전면에 절연물층을 형성하고 그 절연물층과 상기 제1패드층을 식각함으로써, 상기 절연물로된 제1캡핑층과 도핑된 폴리실리콘으로된 제1패드전극을 형성함과 동시에 다이렉트콘택을 형성하는 단계; ㅅ) 상기 제1패드전극의 측면과 상기 제1캡핑층의 측면에 절연막으로 제1스페이서를 형성하는 단계; ㅇ) 상기 제1스페이서가 형성된 결과물 전면에 도핑된 폴리실리콘층과 절연물층을 차례로 형성하고 이들을 사진식각함으로써 제2패드전극 및 제2패드전극의 상부를 절연시키는 제2캡핑층을 형성하는 단계; ㅈ) 상기 제2패드전극의 측면에 절연물로써 제2스페이서를 형성하는 단계; ㅊ) 상기 제2스페이서가 형성된 결과물 전면에 절연물로 된 제1층간절연막을 형성한 후 제2패드전극 상방의 제1층간절연막과 제2캡핑층을 사진식각하여 제거함으로써 비트라인 콘택을 형성하는 단계; ㅋ) 상기 비트라인콘택을 매립하는 비트라인전극을 형성하는 단계; 및 ㅌ) 상기 비트라인전극이 형성된 결과물 전면에 제2층간절연막을 침적한 후, 상기 제1패드전극의 상부표면이 노출되도록 상기 제1캡핑층과 상기 제1층간절연막과 상기 제2층간절연막을 사진식각하여 매몰콘택을 형성하는 단계를 포함하여 구성된다.
상기 매몰콘택은 상기 활성영역과 상기 게이트전극 사이의 경계선 상방에 위치하는 것이 바람직하다.
상기한 본 발명에 따르면, 패드전극을 분리하기 위해서, 먼저 패드 분리를 위한 절연층을 형성한 후에 이를 경계로 하여 패드전극을 형성함으로써, 종래의 방법에서 패드전극 분리를 위하여 사진식각을 행함으로써 발생하던 문제점을 제거하였고; 제1패드전극과 제2패드전극을 형성하기 위한 패드층들을 별도의 공정을 통해 형성함으로써 제1패드전극의 영역과 제2패드전극의 영역을 크게하여 각 패드들을 외부와 전기적으로 연결하는 콘택형성을 위한 마진을 확대하고; 제2패드층이 제1패드층과 셀프얼라인되며 형성되도록하여 제2패드층의 형성을 용이하게 하였고; 제1패드전극위에 형성되는 매몰콘택이 서로 엇갈리게 형성되게 함으로써 매몰콘택들을 보다 확실하게 분리하고 레이아웃 디자인 마진을 보다 크게 확보할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도면들에서 같은 구성요소들은 같은 참조번호로 표시되었다.
제4도는 본 발명에 따른 셀프얼라인을 이용한 듀얼패드셀 반도체 장치의 일실시예를 도시한 단면도로서, 그 장치의 구성은, 반도체기판(100); 상기 반도체기판(100)에 형성된 비활성영역(110); 상기 반도체기판(100)위에 형성되고, 그것의 측면에는 절연물로된 게이트스페이서(122)가 형성되어 있는 게이트전극(120); 반도체기판(100)에 형성된 활성영역(130); 상기 비활성영역(110)위의 게이트전극(120)들 사이의 공간을 채우면서 형성된 제1절연층(160); 상기 제1절연층(160)의 양측에 위치하고 상기 게이트전극(120) 사이의 공간을 채우면서 형성되어 상기 활성영역(130)과 통전(通電)되는 제1패드전극(200); 상기 제1절연층(160)의 상부표면과 상기 제1패드전극(200)의 일부 상부표면을 덮고 있는 절연물로된 제1캡핑층(190); 상기 제1패드전극(200)의 측벽과 상기 제1캡핑층(190)의 측벽에 절연물로 형성된 제1스페이서(230); 상기 활성영역(130)위에 위치하면서 상기 1패드전극(200) 사이의 공간 및 그 하부의 게이트전극(120) 사이의 공간을 채우면서 형성되고, 상기 활성영역(130)과 통전(通電)되는 제2패드전극(240); 상기 제2패드전극(240)의 측벽에 절연물로써 형성된 제2스페이서(260); 상기 제2패드전극(240)의 상부 표면위에 절연물로써 형성된 제2캡핑층(250); 상기 제1캡핑층(190)과 상기 제2캡핑층(250)위에 절연물로써 형성된 제1층간 절연막(270); 상기 제1층간절연막(270)위에 절연물로써 형성된 제2층간절연막(300); 및 상기 제1캡핑층(190)과 상기 제1층간절연막(270)과 상기 제2층간절연막(300)을 관통하도록 형성되어 제1패드전극(200)의 상부표면을 노출시키는 매몰콘택(310)을 포함하여 구성된다.
한편, 상기 제2패드전극(240)과 통전(通電)되도록 비트라인 전극이 형성되는데, 비트라인 전극은 다이렉트 콘택의 직상방에 위치하게 할 수도 있으나 상기 매몰콘택과 매몰콘택을 있는 선상을 벗어나서 위치하도록 하는 것이 보다 큰 공정마진을 확보할 수 있어서 바람직하다.
상기 매몰콘택은 상기 활성영역(130)과 게이트전극(120)의 경계선 상방에 위치하게 하는 것이 바람직하고(제5도 참조), 일반적인 커패시터전극이 상기 매몰콘택을 매립하면서 형성될 수 있다.
제5도는 본 발명에 따른 셀프얼라인을 이용한 듀얼 패드 셀(Dual Pad Cell) 반도체장치의 레이아웃을 도시한 것인데, 상기 매몰콘택(310)들이 서로 지그재로 엇갈리게 배치됨으로써 매몰콘택들이 활성영역에 일렬로 배치되던 종래의 반도체장치(도시되지 않음)에 비하여 서로 먼 거리를 두고 떨어져 있다.
제6(a)도 내지 제17(b)도는 본 발명에 따라 반도체장치의 제조방법을 설명하기 위한 단면도를 도시한 것인데, 제6도 내지 제17도의 (a)도와 (b)도는 각각 제5도를 A-A'선 및 B-B'선을 따라 자른 단면도에 해당한다.
제6(a),(b)도는 반도체기판(100) 상에 비활성영역(110), 게이트전극(120) 및 활성영역(130)을 형성하는 단계를 도시한 것이다.
반도체공정에서 일반적으로 알려진 공정인 부분산화법(Local Oxidation of Silicon, LOCOS)나 STI(Shallow Trench Isolation)를 행하여 반도체기판(100)상에 비활성영역(110)을 형성하고 게이트산화막(도시되지 않음)을 형성한 후, 상기 게이트산화막 위에 다결정실리콘층 및 예를들어 실리콘나이트라이드(SiN) 또는 고온산화막(HTO)과 같은 절연물질을 차례로 적층한 다음, 사진식각을 행하여 상기 절연물질층과 다결정실리콘층을 패터닝함으로써 게이트전극(120)을 형성한다. 상기 게이트전극(120)위에는 절연물로된 게이트캡핑층(Gate Capping)(121)이 위치하여 상기 게이트전극(120)의 상부 표면을 절연시킨다. 이어서, 상기 게이트전극(120)이 형성된 결과물 상에 SiN과 같은 절연물을 침적하고 이를 이방성식각하여 상기 게이트전극(120)의 측면 및 게이트캡핑층(121)의 측면에 게이트스페이서(122)를 형성한 다음, 그 결과물 전면에 불순물을 이온주입하여 소오스/드레인 영역(도시되지 않음)을 형성한다. 이때, 상기 게이트스페이서(122)를 형성하기 위한 이방성식각시 기판 표면의 게이트산화막이 함께 식각되어서, 상기 게이트스페이서(122)에 의해 셀프얼라인되는 제1개구부(140)가 형성된다.
제7(a),(b)도는 상기 게이트전극(120)이 형성된 결과물 상에 절연층을 두껍게 침적한 후 이를 평탄화하여 제1평탄화층(150)을 형성하는 단계를 도시한 것이다.
상기 비활성영역(110), 게이트전극(120) 및 활성영역(130)이 형성된 결과물 전면에, 예컨대 산화물과 같은 절연물을 두껍게 침적하고, 이를 고온에서 리플로우(reflow)시켜 평탄화함으로써 제1평탄화층(150)을 형성한다.
제8(a),(b)도는 상기 제1평탄화층(150)을 사진식각하여, 게이트전극(120)들 사이의 상기 활성영역(130)을 노출시킴과 동시에, 비활성영역(110)위에 제1절연층(160)을 형성하는 단계를 도시한 것이다.
상기 제1평탄화층(150)을 사진 식각하되, 활성영역(130) 위에있던 제1평탄화층(150)을 제거하여 게이트전극(120)들 사이의 상기 활성영역(130)을 노출시키고, 비활성영역(110)위에 있던 게이트전극(120) 사이의 제1평탄화층(150)은 잔류시켜서, 후에 형성될 제1패드전극들을 서로 분리하기위한 제1절연층(160)을 형성하도록 사진 식각한다. 이때 제1절연층(160)은 상기 평탄화 작업을 통해 일정한 높이를 가지게 되므로, 패드 형성을 비롯한 후속되는 공정들을 수행할 때 반도체 기판의 표면단차에서 비롯될 수 있는 공정마진 감소등의 문제점을 감소시킨다.
제9(a),(b)도는 상기 제1절연층(160)이 형성된 결과물 전면에 도핑된 폴리실리콘층(170)을 침적하는 단계를 도시한 것이다.
제10(a),(b)도는 상기 도핑된 폴리실리콘층(170)으로부터 제1패드층(180)을 형성하는 단계를 도시한 것이다.
상기 도핑된 폴리실리콘층(170)을, 그 높이가 상기 제1절연층(160) 높이보다 낮고 상기 게이트전극(120)보다는 높도록 에치백(etch back)하되, 상기 제1절연층(160) 상부 표면에서는 상기 도핑된 폴리실리콘층(170)이 전부 소거되도록 에치백함으로써 제1패드층(180)을 형성한다.
제11(a),(b)도는 상기 제1패드층(180)이 형성된 결과물 전면에 HTO와 같은 절연물층을 형성하고 그 절연물층과 제1패드층(180)을 식각함으로써, 제1캡핑층(190)과 제1패드전극(200)을 형성함과 동시에 다이렉트콘택(210)을 형성하는 단계를 도시한 것이다.
상기 다이렉트콘택(210)을 형성할대 상기 제1패드층(180)을 완전히 식각하여 반도체기판(100)의 표면이 드러나도록 하기보다는 제1패드층(180)이 반도체 기판위에 어느 정도 남아 잔류층(220)을 형성하도록 하는 것이 식각으로 인한 반도체기판(100)의 손상을 방지할 수 있어서 바람직하다.
상기 제1패드전극(200)은 매몰패드전극으로서의 역활한다.
제12(a),(b)도는 식각으로 인해 노출된 상기 제1패드전극(200)의 측면과 상기 제1캡핑층(190)의 측면에 절연막으로 제1스페이서(230)를 형성하는 단계를 도시한 것이다.
제13(a),(b)도는 상기 제1스페이서(230)가 형성된 결과물 전면에 도핑된 폴리실리콘층 및 HTO와 같은 절연물층을 차례로 형성하고, 이들을 사진식각함으로써 제2패드전극(240) 및 제2패드전극(240)의 상부를 절연시키는 제2캡핑층(250)을 형성하는 단계를 도시한 것이다.
이때 상기 도핑된 폴리실리콘은 다이렉트콘택(210)을 매립하여 상기 활성영역(130)과 연결되되, 상기 제1스페이서(230)를 경계로하여 상기 제1패드전극(200)에 셀프얼라인되면서 형성된다. 따라서 제1패드전극(200)과 제2패드전극(240)을 분리하기 위한 사진식각공정이 필요하지 않으므로 포토 리미트(Photo Limit)로 인한 구속도 받지 않는다. 제2패드전극(240)은 다이렉트콘택패드전극으로서의 역활한다.
제14(a),(b)도는 식각으로 인하여 노출된 상기 제2패드전극(240)의 측면에 절연물로써 제2스페이서(260)를 형성하는 단계를 도시한 것이다.
제15(a),(b)도는 상기 제2스페이서(260)가 형성된 결과물 전면에 절연물로 된 제1층간절연막(270)을 형성한 후 제2패드전극(240) 상방의 제1층간절연막(270)과 제2캡핑층을 사진식각하여 제거함으로써 비트라인콘택(280)을 형성하는 단계를 도시한 것이다.
이때 상기 비트라인콘택(280)은 상기 활성영역의 직상방을 벗어나서 제15(b)도에서와 같이 비활성영역(110)의 상방에 형성하는 것이 후에 형성되는 매몰콘택들과 보다 멀리 떨어지게 되어 바람직하다.
제16(a),(b)도는 상기 비트라인콘택(280)을 매립하는 비트라인전극(290)을 형성하는 단계를 도시한 것이다.
제17(a),(b)도는 비트라인전극(290)이 형성된 결과물 전면에 제2층간절연막(300)을 침적한 후, 상기 제1패드전극(200)의 상부표면이 노출되도록 상기 제1캡핑층(190)과 상기 제1층간절연막(270)과 상기 제2층간절연막(300)을 사진식각하여 매몰콘택(310)을 형성하는 단계를 도시한 것이다.
이때 상기 매몰콘택(310)은 게이트전극(120)과 활성영역(130)의 경계선 상방에 형성함으로써, 제5도에 도시된 바와 같이 전체 매몰콘택(310)들이 서로 지그재로 엇갈리게 배열되도록하여 서로 이웃하는 매몰콘택(310)들이 보다 멀리 떨어지도록함이 바람직하다.
이어서 통상적인 방법을 통하여 상기 매몰콘택을 매립하면서 커패시터전극을 만들고 금속배선 공정을 거쳐 소자를 완성시킨다.
상기한 본 발명에 따르는 효과로서는, 패드전극을 분리하기 위해서, 먼저 패드 분리를 위한 절연층을 형성한 후에 이를 경계로하여 패드전극을 형성함으로서, 종래의 방법에서 패드전극 분리를 위하여 사진식각을 행함으로써 발생하던 문제점을 제거하였고; 제1패드전극과 제2패드전극을 형성하기 위한 패드층들을 별도의 공정을 통해 형성함으로써 제1패드전극의 영역과 제2패드전극의 영역을 크게하여 각 패드들을 외부와 전기적으로 연결하는 콘택형성을 위한 마진을 확대하고; 제2패드층이 제1패드층과 셀프얼라인되며 형성되도록하여 제2패드층의 형성을 용이하게 하였고; 제1패드전극위에 형성되는 매몰콘택이 서로 엇갈리게 형성되게함으로써 매몰콘택들을 보다 확실하게 분리하고 레이아웃 디자인 마진을 보다 크게 확보할 수 있게 된다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (9)

  1. ㄱ) 반도체기판; ㄴ) 상기 반도체기판에 형성된 비활성영역; ㄷ) 상기 반도체기판 위에 형성되고, 그것의 측면에는 절연물로된 게이트스페이서가 형성되어 있는 게이트전극; ㄹ) 반도체기판에 형성된 활성영역; ㅁ) 상기 비활성영역위의 게이트전극들 사이의 공간을 채우면서 형성된 제1절연층; ㅂ) 상기 제1절연층의 양측에 위치하고 상기 게이트전극사이의 공간을 채우면서 형성되어 상기 활성영역과 통전(通電)되는 제1패드전극; ㅅ) 상기 제1절연층의 상부표면과 상기 제1패드전극의 일부 상부표면을 덮고 있는 절연물로된 제1캡핑층; ㅇ) 상기 제1패드층의 측벽과 상기 제1캡핑층의 측벽에 절연물로 형성된 제1스페이서; ㅈ) 상기 활성 영역위에 위치하면서 상기 1패드전극 사이의 공간 및 그 하부의 게이트전극 사이의 공간을 채우면서 형성되고, 상기 활성영역과 통전(通電)되는 제2패드전극; ㅊ) 상기 제2패드전극의 측벽에 절연물로써 형성된 제2스페이서; ㅋ) 상기 제2패드전극의 상부 표면위에 절연물로써 형성된 제2캡핑층; ㅌ) 상기 제1캡핑층과 상기 제2캡핑층위에 절연물로써 형성된 제1층간절연막; ㅍ) 상기 제1층간절연막위에 절연물로써 형성된 제2층간절연막; 및 ㅎ) 상기 제1캡핑층과 상기 제1층간절연막과 상기 제2층간절연막을 관통하도록 형성되어 제1패드전극의 상부표면을 노출시키는 매몰콘택을 포함하여 구성되는 셀프얼라인을 이용하는 듀얼 패드 셀(Dual pad Cell) 반도체장치.
  2. 제1항에 있어서, 상기 매몰콘택은 상기 활성영역과 상기 게이트전극의 경계선 상방에 위치하는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼 패드 셀 반도체장치.
  3. 제1항에 있어서, 상기 제2패드전극과 통전(通電)되도록 비트라인 전극이 추가로 형성되는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼패드 셀 반도체장치.
  4. 제3항에 있어서, 상기 비트라인 전극은 상기 매몰콘택과 매몰콘택을 있는 일직선상을 벗어나서 위치하는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼 패드 셀 반도체장치.
  5. 제1항에 있어서, 커패시터전극이 상기 매몰콘택을 매립하면서 형성되는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼 패드 셀 반도체장치.
  6. ㄱ) 반도체기판 상에 비활성영역, 게이트전극 및 활성영역을 형성하는 단계; ㄴ) 상기 게이트전극이 형성된 결과물 상에 절연층을 두껍게 침적한 후 이를 평탄화하여 제1평탄화층을 형성하는 단계; ㄷ) 상기 제1평탄화층을 사진식각하여, 게이트전극들 사이의 상기 활성영역을 노출시킴과 동시에, 비활성영역위에 제1절연층을 형성하는 단계; ㄹ) 상기 제1절연층이 형성된 결과물 전면에 도핑된 폴리실리콘층을 침적하는 단계; ㅁ) 상기 도핑된 폴리실리콘층으로부터 제1패드층을 형성하는 단계; ㅂ) 제1패드층이 형성된 결과물 전면에 절연물층을 형성하고 그 절연물층과 상기 제1패드층을 식각함으로써, 상기 절연물로된 제1캡핑층과 제1패드전극을 형성함과 동시에 다이렉트콘택을 형성하는 단계; ㅅ) 상기 제1패드전극의 측면과 상기 제1캡핑층의 측면에 절연막으로 제1스페이서를 형성하는 단계; ㅇ) 상기 제1스페이서가 형성된 결과물 전면에 도핑된 폴리실리콘층과 절연물층을 차례로 형성하고 이들을 사진식각함으로써 제2패드전극 및 제2패드전극의 상부표면을 절연시키는 제2캡핑층을 형성하는 단계; ㅈ) 상기 제2패드전극의 측면에 절연물로써 제2스페이서를 형성하는 단계; ㅊ) 상기 제2스페이서가 형성된 결과물 전면에 절연물로 된 제1층간절연막을 형성한 후 제2패드전극 상방의 제1층간절연막과 제2캡핑층을 사진식각하여 제거함으로써 비트라인 콘택을 형성하는 단계; ㅋ) 상기 비트라인콘택을 매립하는 비트라인전극을 형성하는 단계; 및 ㅌ) 상기 비트라인전극이 형성된 결과물 전면에 제2층간절연막을 침적한 후, 상기 제1패드전극의 상부표면이 노출되도록 상기 제1캡핑층과 상기 제1층간절연막과 상기 제2층간절연막을 사진식각하여 매몰콘택을 형성하는 단계를 포함하여 구성되는 셀프얼라인을 이용하는 듀얼 패드 셀(Dual Pad Cell) 반도체장치를 제조하는 방법.
  7. 제6항에 있어서, 상기 매몰콘택은 상기 활성영역과 상기 게이트전극의 경계선 상방에 위치하는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼 패드 셀 반도체장치를 제조하는 방법.
  8. 제6항에 있어서, 상기 비트라인 전극은 상기 매몰콘택들을 있는 일직선상을 벗어나서 위치하는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼 패드 셀 반도체장치를 제조하는 방법.
  9. 제6항에 있어서, 커패시터전극이 상기 매몰콘택을 매립하면서 형성되는 것을 특징으로 하는 셀프얼라인을 이용하는 듀얼 패드 셀 반도체장치를 제조하는 방법.
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