KR100390044B1 - 패드 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 패드 패턴 형성 방법에 관한 것으로, 반도체 소자간 절연을 위한 필드산화막 형성 전에 웰 마스크를 정렬하는 키패턴을 이용하여 패드가 형성될 영역만을 미리 식각하여 회로부와 패드부의 단차를 두고 후속 공정을 진행함으로써 후속 공정에서 회로부와 패드부의 단차를 줄여 안정된 패드 패턴을 구현하여 반도체 소자의 신뢰성을 확보 할 수 있는 이점이 있다.

Description

패드 패턴 형성 방법{METHOD FOR FORMING PAD PATTERN}
본 발명은 패드 패턴 형성 방법에 관한 것으로, 반도체 소자간 절연을 위한필드산화막 형성 전에 웰 마스크를 정렬하는 키패턴을 이용하여 패드가 형성될 영역만을 미리 식각하여 회로부와 패드부의 단차를 두고 후속 공정을 진행함으로써 후속 공정에서 회로부와 패드부의 단차를 줄여 안정된 패드 패턴을 구현 하여 반도체 소자의 신뢰성을 확보 할 수 있는 패드 패턴 형성 방법에 관한 것이다.
반도체 소자는 크게 나누어 메모리부와 로직부로 나뉘는데 메모리부와 로직부는 외부에서 조정되는 전압이나 신호에 의해 제어되며, 이러한 외부와 내부의 통로 역할을 하는 것이 패드이다.
도1a 내지 도1d는 종래 기술에 의한 패드 패턴 형성 방법을 나타낸 도면들이다.
먼저 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자간 절연을 위한 필드 산화막(11)을 형성하고 도1b에 도시된 바와 같이 게이트 전극으로 사용되는 폴리 실리콘(12)과 텅스텐 실리사이드(13)를 적층 하여 패터닝한다.
그리고 도1c에 도시된 바와 같이 폴리 실리콘(12) 측벽에 산화막 스페이서(14)를 형성하고 이온 주입을 진행하여 소오스/드레인 전극이 형성될 지역을 접합한 후 이어서 메탈 공정에서의 절연을 위해 7000Å 두께의 절연막(15)을 증착하고 패턴을 형성한 후 메탈 배선용 알루미늄(16)을 증착하여 패터닝 한다.
다음으로, 도1d에 도시된 바와 같이 반도체 소자의 외부와의 접촉을 방지하기 위한 보호막 산화막(17)을 증착한 후 패드 부분만 열어 건식식각한다.
이와 같이 종래 기술에 의한 패드 패턴은 패드와 로직 블록 간의 단차가 심해 평탄화가 어려운 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 패드 패턴 형성 방법에 관한 것으로, 반도체 소자간 절연을 위한 필드산화막 형성 전에 웰 마스크를 정렬하는 키패턴을 이용하여 패드가 형성될 영역만을 미리 식각하여 회로부와 패드부의 단차를 두고 후속 공정을 진행함으로써 후속 공정에서 회로부와 패드부의 단차를 줄여 안정된 패드 패턴을 구현 하여 반도체 소자의 신뢰성을 확보 할 수 있는 패드 패턴 형성 방법을 제공하는 것이다.
도1a 내지 도1d는 종래 기술에 의한 패드 패턴 형성 방법을 나타낸 도면들이다.
도2a 내지 도2e는 본 발명에 의한 패드 패턴 형성 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 실리콘 기판 11 : 필드 산화막
12 : 폴리실리콘 13 : 텅스텐 실리사이드
14 : 산화막 스페이서 15 : 절연막
16 : 알루미늄층 17 : 보호 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 패드 패턴 형성 방법에 있어서, 실리콘 기판에 웰 패턴을 형성하기 위한 키 마스크를 이용하여 패드 패턴이 형성될 영역을 패터닝하고 실리콘 기판을 건식 식각하여 회로부와 패드부의 단차를 두는 단계와, 상기 실리콘 기판에 N-형과 P-형 웰을 형성한 후 실리콘 기판상에 필드산화막을 성장시키는 단계와, 상기 필드 산화막 상부에 게이트 전극으로 사용될 폴리실리콘과 텅스텐 실리사이드를 적층하여 패터닝하고 건식식각하는 단계와, 상기 폴리실리콘과 텅스텐 실리사이드막 측면에 산화막 스페이서를 형성하고 이온 주입을 진행하여 소오스/드레인 전극이 형성될 영역을 접합시킨 후 절연막을 적층한 후 각 전극에 메탈을 연결할 콘택을 습식식각과 건식식각을 통해 형성하는 단계와, 상기 절연막 상부에 메탈 배선용 알루미늄을 증착한 후 패터닝 하는 단계와, 상기 알루미늄 상부에 보호 산화막을 증착하여 외부와 연결될 패드 부분만을 건식식각을 통해 오픈 하는 단계로 구성되는 것을 특징으로 하는 패드 패턴 형성 방법에 관한 것이다.
이때, 상기 절연막은 7000Å의 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 패드 패턴 형성 방법을 나타낸 단면도들이다.
먼저 도2a에 도시된 바와 같이 실리콘 기판(10)에 웰 패턴을 형성하기 위한 키 마스크를 이용하여 패드 패턴이 형성될 영역을 패터닝하고 실리콘 기판(10)을 건식 식각하여 회로부(A)와 패드부(B)의 단차를 둔다.
그리고 도2b에 도시된 바와 같이 N-형과 P-형 웰(미도시함)을 형성한 후 실리콘 기판(10)상에 트랜지스터 소자간 누설 전류로 인한 오류 방지를 위해 절연막으로 필드산화막(11)을 성장시킨다.
이 필드 산화막(11)은 소자간 누설 전류 뿐 아니라 패드가 형성될 영역의 완충막 역할도 하게 된다.
이어서, 도2c에 도시된 바와 같이 게이트 전극으로 사용될 폴리실리콘(12)과 텅스텐 실리사이드(13)를 적층하여 패터닝하고 건식식각하여 트랜지스터와 게이트의 완충층을 형성한다.
이때, 필드 산화막(11)과 폴리실리콘을 이용한 패드 완충막은 반도체 소자의 제조가 끝난후 패키지 과정에서 핀과 패드를 연결하는 와이어링 작업시 와이어와 패드를 연결할 때 발생하는 압력을 견디는 완충층으로 사용된다.
다음으로, 도2d에 도시된 바와 같이 산화막 스페이서(14)를 형성하고 이온 주입을 진행하여 소오스/드레인 전극이 형성될 영역을 접합시킨 후 메탈 공정에서의 절연을 위해 7000Å 두께의 절연막(15)을 적층한 후 각 전극에 메탈을 연결할 콘택을 습식식각과 건식식각을 통해 형성하고 이어서 메탈 배선용 알루미늄(16)을 증착한 후 패터닝 한다.
마지막으로 대기중에 메탈이 드러나면 쉽게 부식되므로 도2e에 도시된 바와 같이 도선이 형성된 결과물 상부에 보호 산화막(17)을 증착하여 외부와 연결될 패드 부분(B)만을 건식식각을 통해 오픈한다.
이와 같이 본 발명은 웰 마스크를 정렬하는 키패턴을 이용하여 패드가 형성될 영역만을 미리 식각함으로써 후속 공정에서 회로부와 패드부의 단차를 줄여 안정된 패드 패턴을 구현 할 수 있다.
상기한 바와 같이 본 발명은 패드 패턴 형성 방법에 관한 것으로, 반도체 소자간 절연을 위한 필드산화막 형성 전에 웰 마스크를 정렬하는 키패턴을 이용하여 패드가 형성될 영역만을 미리 식각하여 회로부와 패드부의 단차를 두고 후속 공정을 진행함으로써 후속 공정에서 회로부와 패드부의 단차를 줄여 안정된 패드 패턴을 구현 하여 반도체 소자의 신뢰성을 확보 할 수 있는 이점이 있다.

Claims (2)

  1. 패드 패턴 형성 방법에 있어서,
    실리콘 기판에 웰 패턴을 형성하기 위한 키 마스크를 이용하여 패드 패턴이 형성될 영역을 패터닝하고 실리콘 기판을 건식 식각하여 회로부와 패드부의 단차를 두는 단계와,
    상기 실리콘 기판에 N-형과 P-형 웰을 형성한 후 실리콘 기판상에 필드산화막을 성장시키는 단계와,
    상기 필드 산화막 상부에 게이트 전극으로 사용될 폴리실리콘과 텅스텐 실리사이드를 적층하여 패터닝하고 건식식각하는 단계와,
    상기 폴리실리콘과 텅스텐 실리사이드막 측면에 산화막 스페이서를 형성하고 이온 주입을 진행하여 소오스/드레인 전극이 형성될 영역을 접합시킨 후 절연막을 적층한 후 각 전극에 메탈을 연결할 콘택을 습식식각과 건식식각을 통해 형성하는 단계와,
    상기 절연막 상부에 메탈 배선용 알루미늄을 증착한 후 패터닝 하는 단계와,
    상기 알루미늄 상부에 보호 산화막을 증착하여 외부와 연결될 패드 부분만을 건식식각을 통해 오픈 하는 단계,
    를 포함하는 것을 특징으로 하는 패드 패턴 형성 방법.
  2. 제 1항에 있어서, 상기 절연막은 7000Å의 두께로 형성하는 것을 특징으로 하는 패드 패턴 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130787A (ja) * 1993-11-04 1995-05-19 Sony Corp 半導体装置のダミーパッド構造
KR970003472A (ko) * 1995-06-20 1997-01-28 김광호 셀프얼라인 (Self Align) 을 이용한 듀얼패드셀 (Dual Pad Cell) 반도체장치 및 그것의 제조방법
JPH09205114A (ja) * 1996-01-26 1997-08-05 Sharp Corp 半導体装置
KR980005930A (ko) * 1996-06-25 1998-03-30 김주용 반도체장치 및 그 제조방법
US6297160B1 (en) * 1999-03-12 2001-10-02 Taiwan Semiconductor Manufacturing Company Application of pure aluminum to prevent pad corrosion

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130787A (ja) * 1993-11-04 1995-05-19 Sony Corp 半導体装置のダミーパッド構造
KR970003472A (ko) * 1995-06-20 1997-01-28 김광호 셀프얼라인 (Self Align) 을 이용한 듀얼패드셀 (Dual Pad Cell) 반도체장치 및 그것의 제조방법
JPH09205114A (ja) * 1996-01-26 1997-08-05 Sharp Corp 半導体装置
KR980005930A (ko) * 1996-06-25 1998-03-30 김주용 반도체장치 및 그 제조방법
US6297160B1 (en) * 1999-03-12 2001-10-02 Taiwan Semiconductor Manufacturing Company Application of pure aluminum to prevent pad corrosion

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