JP3173247B2 - レベルシフタ - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、異なった論理レベルの
ＬＳＩ（大規模集積回路）を接続する際に使われるレベ
ルシフタ（論理レベル変換回路）に関する。
ＬＳＩ（大規模集積回路）を接続する際に使われるレベ
ルシフタ（論理レベル変換回路）に関する。
【０００２】
【従来の技術】近年、ＬＳＩの低電力化が急速に進んで
おり、５Ｖ（ボルト）から、３．３Ｖ→２．５Ｖ→１．
５Ｖと云ったように電源電圧の低いＬＳＩが開発されて
いる。
おり、５Ｖ（ボルト）から、３．３Ｖ→２．５Ｖ→１．
５Ｖと云ったように電源電圧の低いＬＳＩが開発されて
いる。
【０００３】こうした情況の中で異なった論理レベルの
ＬＳＩを接続するためのレベルシフタに対する需要がま
すます高まっている。
ＬＳＩを接続するためのレベルシフタに対する需要がま
すます高まっている。
【０００４】例えば、フラッシュメモリのように１２〜
１８ＶPPの高レベルの論理レベルを使う場合には、これ
を１．５Ｖ〜３．３Ｖの論理レベルから変換して得るた
めにはレベル差の大きな変換が必要である。
１８ＶPPの高レベルの論理レベルを使う場合には、これ
を１．５Ｖ〜３．３Ｖの論理レベルから変換して得るた
めにはレベル差の大きな変換が必要である。
【０００５】従来この種のレベルシフタとして図５に示
すような回路が使われている。同図の入力端子５０１に
はＶCC電源系の０とＶCC（例えば３Ｖ）の間で変わる２
レベル信号が入力し、出力５０２にはＶPP電源系の０と
ＶPP（例えば１８Ｖ）の間で変わる２レベル信号に変換
された出力が出る。
すような回路が使われている。同図の入力端子５０１に
はＶCC電源系の０とＶCC（例えば３Ｖ）の間で変わる２
レベル信号が入力し、出力５０２にはＶPP電源系の０と
ＶPP（例えば１８Ｖ）の間で変わる２レベル信号に変換
された出力が出る。
【０００６】５０３はインバータで、入力信号を反転し
て、トランジスタＮ２のゲートに入力の反転信号を与え
るためのものである。
て、トランジスタＮ２のゲートに入力の反転信号を与え
るためのものである。
【０００７】トランジスタＰ１，Ｐ１′，Ｎ１，Ｎ１′
は入力信号レベルを取り込むラッチ回路を構成するトラ
ンジスタ、トランジスタＮ２，Ｎ２′はドライブ用のト
ランジスタである。
は入力信号レベルを取り込むラッチ回路を構成するトラ
ンジスタ、トランジスタＮ２，Ｎ２′はドライブ用のト
ランジスタである。
【０００８】同図に示すとおり、トランジスタＰ１は一
端（ソース又はドレイン）がバイアス電源ＶPPに接続さ
れ、他端がトランジスタＮ１の一端に接続されており、
トランジスタＮ１の他端は接地されている。同様にして
トランジスタＰ１′とＮ１′も電源ＶPPとアースの間に
直列に接続されていてそれらの接続点３とトランジスタ
Ｐ１，Ｎ１のゲートが接続され、トランジスタＰ１とＮ
１の接続点２がトランジスタＰ１′，Ｎ１′のゲートと
接続されている。
端（ソース又はドレイン）がバイアス電源ＶPPに接続さ
れ、他端がトランジスタＮ１の一端に接続されており、
トランジスタＮ１の他端は接地されている。同様にして
トランジスタＰ１′とＮ１′も電源ＶPPとアースの間に
直列に接続されていてそれらの接続点３とトランジスタ
Ｐ１，Ｎ１のゲートが接続され、トランジスタＰ１とＮ
１の接続点２がトランジスタＰ１′，Ｎ１′のゲートと
接続されている。
【０００９】図６の波形図を参照して図５の回路の動作
を説明する。今、入力信号がＶCCであるとすると、トラ
ンジスタＮ２′のゲートにはＶCCが印加され、同トラン
ジスタはオンしているので点３の電位はほぼゼロとなっ
ており、このとき、トランジスタＰ１とＮ１のゲートに
は点３の電位が印加されているので両トランジスタはオ
ンしており、点２の電位はほぼＶPPとなっている。
を説明する。今、入力信号がＶCCであるとすると、トラ
ンジスタＮ２′のゲートにはＶCCが印加され、同トラン
ジスタはオンしているので点３の電位はほぼゼロとなっ
ており、このとき、トランジスタＰ１とＮ１のゲートに
は点３の電位が印加されているので両トランジスタはオ
ンしており、点２の電位はほぼＶPPとなっている。
【００１０】この状態から、時刻ｔ１において、入力信
号が０に変わると、トランジスタＮ２′はオフになり、
トランジスタＮ２がオンになるが、トランジスタＰ１と
Ｎ１はまだオン状態にある。
号が０に変わると、トランジスタＮ２′はオフになり、
トランジスタＮ２がオンになるが、トランジスタＰ１と
Ｎ１はまだオン状態にある。
【００１１】トランジスタＮ２がオンになったことで、
点２の電位は強制的にゼロに引き下げられるので、トラ
ンジスタＰ１とＮ１に流れる電流は減少する。
点２の電位は強制的にゼロに引き下げられるので、トラ
ンジスタＰ１とＮ１に流れる電流は減少する。
【００１２】それに代えて、トランジスタＰ１′とＮ
１′のゲートには点２の電位が印加されているので同ト
ランジスタは導通し始め、点３の電位は上昇する。
１′のゲートには点２の電位が印加されているので同ト
ランジスタは導通し始め、点３の電位は上昇する。
【００１３】時刻ｔ２において、点２の電位がゼロにな
り、トランジスタＰ１とＮ１はオフになる。他方、トラ
ンジスタＰ１′とＮ１′はオンになり点３の電位はＶPP
となる。
り、トランジスタＰ１とＮ１はオフになる。他方、トラ
ンジスタＰ１′とＮ１′はオンになり点３の電位はＶPP
となる。
【００１４】さらに、時刻ｔ３で入力信号がＶCCになる
と、トランジスタＮ２′が再びオンとなり点３の電位を
強制的にゼロに引き下げようとする。これによってトラ
ンジスタＰ１′とＮ１′に流れる電流は減少し、点３の
電位は下降する。
と、トランジスタＮ２′が再びオンとなり点３の電位を
強制的にゼロに引き下げようとする。これによってトラ
ンジスタＰ１′とＮ１′に流れる電流は減少し、点３の
電位は下降する。
【００１５】それに代えて、トランジスタＰ１とＮ１に
流れる電流が増加し、点２の電位は上昇する。時刻ｔ４
において、トランジスタＰ１′とＮ１′が完全にオフと
なり、点３の電位は０になる。他方、トランジスタＰ１
とＮ１は完全にオンとなり点２の電位はＶPPになる。
流れる電流が増加し、点２の電位は上昇する。時刻ｔ４
において、トランジスタＰ１′とＮ１′が完全にオフと
なり、点３の電位は０になる。他方、トランジスタＰ１
とＮ１は完全にオンとなり点２の電位はＶPPになる。
【００１６】時刻ｔ５以後についても、ｔ１〜ｔ４につ
いて前述したのと同じ動作が繰り返される。従って、入
力が０からＶCCに変わるとき、点２の電位は０からＶPP
に変わり、トランジスタＱ１とＱ２をオン・オフして出
力５０２に０とＶPPの間で変わる出力が得られる。
いて前述したのと同じ動作が繰り返される。従って、入
力が０からＶCCに変わるとき、点２の電位は０からＶPP
に変わり、トランジスタＱ１とＱ２をオン・オフして出
力５０２に０とＶPPの間で変わる出力が得られる。
【００１７】
【発明が解決しようとする課題】図５を参照して前述し
た回路の動作において、トランジスタＮ２とＮ２′はド
ライブ能力の大きいトランジスタであるから、そのノー
ド容量は大きく、充電のスピードを確保する為にトラン
ジスタＰ１とＰ１′のチャンネル巾も或る程度大きくし
なければならない。
た回路の動作において、トランジスタＮ２とＮ２′はド
ライブ能力の大きいトランジスタであるから、そのノー
ド容量は大きく、充電のスピードを確保する為にトラン
ジスタＰ１とＰ１′のチャンネル巾も或る程度大きくし
なければならない。
【００１８】例えば、入力信号がＶCCから０に変化する
時について考えてみると、点１の電位は０からＶCCに変
わり、トランジスタＮ２は導通（オン）し、点２の電位
を引き下げる。このとき、Ｐ１のゲートには点３からの
電位（ゼロ近傍）が印加されているので、Ｐ１はオンし
ており、電源ＶPP→トランジスタＰ１→トランジスタＮ
２→アースの通路で大きな貫通電流が流れる。
時について考えてみると、点１の電位は０からＶCCに変
わり、トランジスタＮ２は導通（オン）し、点２の電位
を引き下げる。このとき、Ｐ１のゲートには点３からの
電位（ゼロ近傍）が印加されているので、Ｐ１はオンし
ており、電源ＶPP→トランジスタＰ１→トランジスタＮ
２→アースの通路で大きな貫通電流が流れる。
【００１９】また、Ｐ１の電流のため点２の電位下降に
要する時間が長くなる。この下降時間は図６の時刻ｔ１
とｔ２の間として表されており、この下降時間の間、図
５の回路はトランジェント（過渡）状態にあり、前述の
トランジスタＰ１とトランジスタＮ２を通って流れる電
流の他に、トランジスタＰ１とトランジスタＮ１を通っ
て流れる電流、トランジスタＰ１′とＮ１′を通って流
れる電流が存在し、大きな貫通電流が流れるので、消費
電力が増大すると云う問題があった。
要する時間が長くなる。この下降時間は図６の時刻ｔ１
とｔ２の間として表されており、この下降時間の間、図
５の回路はトランジェント（過渡）状態にあり、前述の
トランジスタＰ１とトランジスタＮ２を通って流れる電
流の他に、トランジスタＰ１とトランジスタＮ１を通っ
て流れる電流、トランジスタＰ１′とＮ１′を通って流
れる電流が存在し、大きな貫通電流が流れるので、消費
電力が増大すると云う問題があった。
【００２０】本発明は、上述の点に鑑み、レベルシフト
時の貫通電流を無くし、低消費電力のレベルシフタを提
供することを目的とする。
時の貫通電流を無くし、低消費電力のレベルシフタを提
供することを目的とする。
【００２１】
【課題を解決するための手段】本発明は、電源ＶPPとア
ース間に直列接続された第１Ｐ型トランジスタＰ１′及
び第１Ｎ型トランジスタＮ１′と、前記電源とアース間
に直列接続された第２Ｐ型トランジスタＰ１及び第２Ｎ
型トランジスタＮ１と、前記第１Ｐ型トランジスタＰ
１′と前記第１Ｎ型トランジスタＮ１′の接続点（ａ）
を前記第２Ｐ型トランジスタＰ１のゲート及び前記第２
Ｎ型トランジスタＮ１のゲートに接続する接続線と、前
記第２Ｐ型トランジスタＰ１と前記第２Ｎ型トランジス
タＮ１の接続点（ｂ）を前記第１Ｐ型トランジスタＰ
１′のゲート及び前記第１Ｎ型トランジスタＮ１′のゲ
ートに接続する接続線と、前記接続点（ａ）とアース間
に接続され、そのゲートが入力端子１０１，３０１，４
０１に接続された第３トランジスタＮ２′と、前記接続
点（ｂ）とアース間に接続され、そのゲートが入力の反
転回路の出力に接続された第４トランジスタＮ２と、を
備え、前記接続点（ｂ）から出力信号を取り出すように
したレベルシフタにおいて、前記第１及び第２Ｐ型トラ
ンジスタＰ１′，Ｐ１に夫々直列に、レベル変化時の大
きな貫通電流を阻止する第５及び第６のトランジスタＰ
２′，Ｐ２を接続するとともに、該第１Ｐ型トランジス
タＰ１′と第５トランジスタＰ２′の直列接続、及び該
第２Ｐ型トランジスタＰ１と第６トランジスタＰ２の直
列接続に夫々ドライブ能力の小さい第７及び第８のトラ
ンジスタＰ３′，Ｐ３を並列に接続して成ることを特徴
とするレベルシフタを提供する。
ース間に直列接続された第１Ｐ型トランジスタＰ１′及
び第１Ｎ型トランジスタＮ１′と、前記電源とアース間
に直列接続された第２Ｐ型トランジスタＰ１及び第２Ｎ
型トランジスタＮ１と、前記第１Ｐ型トランジスタＰ
１′と前記第１Ｎ型トランジスタＮ１′の接続点（ａ）
を前記第２Ｐ型トランジスタＰ１のゲート及び前記第２
Ｎ型トランジスタＮ１のゲートに接続する接続線と、前
記第２Ｐ型トランジスタＰ１と前記第２Ｎ型トランジス
タＮ１の接続点（ｂ）を前記第１Ｐ型トランジスタＰ
１′のゲート及び前記第１Ｎ型トランジスタＮ１′のゲ
ートに接続する接続線と、前記接続点（ａ）とアース間
に接続され、そのゲートが入力端子１０１，３０１，４
０１に接続された第３トランジスタＮ２′と、前記接続
点（ｂ）とアース間に接続され、そのゲートが入力の反
転回路の出力に接続された第４トランジスタＮ２と、を
備え、前記接続点（ｂ）から出力信号を取り出すように
したレベルシフタにおいて、前記第１及び第２Ｐ型トラ
ンジスタＰ１′，Ｐ１に夫々直列に、レベル変化時の大
きな貫通電流を阻止する第５及び第６のトランジスタＰ
２′，Ｐ２を接続するとともに、該第１Ｐ型トランジス
タＰ１′と第５トランジスタＰ２′の直列接続、及び該
第２Ｐ型トランジスタＰ１と第６トランジスタＰ２の直
列接続に夫々ドライブ能力の小さい第７及び第８のトラ
ンジスタＰ３′，Ｐ３を並列に接続して成ることを特徴
とするレベルシフタを提供する。
【００２２】本発明のレベルシフタは、前記第７及び第
８のトランジスタＰ３′，Ｐ３に夫々直列に抵抗Ｒ
２′，Ｒ２を接続するか、Ｐ３′，Ｐ３に抵抗を持たせ
るようにするのが好ましい。また、本発明のレベルシフ
タにおいて、前記第７及び第８トランジスタをＰＭＯＳ
の直列接続にするか無くすことが好ましい。
８のトランジスタＰ３′，Ｐ３に夫々直列に抵抗Ｒ
２′，Ｒ２を接続するか、Ｐ３′，Ｐ３に抵抗を持たせ
るようにするのが好ましい。また、本発明のレベルシフ
タにおいて、前記第７及び第８トランジスタをＰＭＯＳ
の直列接続にするか無くすことが好ましい。
【００２３】
【作用】本発明のレベルシフタは、第１及び第２Ｐ型ト
ランジスタＰ１′，Ｐ１に夫々直列に、レベル変化時に
それらのトランジスタに流れる大きな貫通電流を阻止す
るために第５及び第６のトランジスタＰ２′，Ｐ２が接
続されているので、入力論理レベルが変わってトランジ
スタＰ１′，Ｐ１のオン・オフ状態が変わるとき大電流
が流れることがなく低消費電力の回路が実現できる。
ランジスタＰ１′，Ｐ１に夫々直列に、レベル変化時に
それらのトランジスタに流れる大きな貫通電流を阻止す
るために第５及び第６のトランジスタＰ２′，Ｐ２が接
続されているので、入力論理レベルが変わってトランジ
スタＰ１′，Ｐ１のオン・オフ状態が変わるとき大電流
が流れることがなく低消費電力の回路が実現できる。
【００２４】また、トランジスタＰ１′とＰ２′の直列
接続に並列にトランジスタＰ３′が接続され、トランジ
スタＰ１とＰ２の直列接続に並列にトランジスタＰ３が
接続されていて、レベル変化時にこのトランジスタがオ
ンするようにしているので前述の接続点（ａ）又は
（ｂ）の電位を短時間でＶPPから０に変化させることが
できる。
接続に並列にトランジスタＰ３′が接続され、トランジ
スタＰ１とＰ２の直列接続に並列にトランジスタＰ３が
接続されていて、レベル変化時にこのトランジスタがオ
ンするようにしているので前述の接続点（ａ）又は
（ｂ）の電位を短時間でＶPPから０に変化させることが
できる。
【００２５】トランジスタＰ１′とＰ２′の直列接続、
トランジスタＰ１とＰ２の直列接続は電流ドライブ能力
が大きいので両者（例えばＰ１′とＰ２′）がオンにな
ったときは前述の接続点（ａ）又は（ｂ）の電位を短時
間で０からＶPPまでチャージアップすることができる。
トランジスタＰ１とＰ２の直列接続は電流ドライブ能力
が大きいので両者（例えばＰ１′とＰ２′）がオンにな
ったときは前述の接続点（ａ）又は（ｂ）の電位を短時
間で０からＶPPまでチャージアップすることができる。
【００２６】
【実施例】本発明レベルシフタの１例について図１，図
２を参照して説明する。
２を参照して説明する。
【００２７】同図の回路において、Ｐ１，Ｎ１，Ｎ２，
Ｐ１′，Ｎ１′，Ｎ２′，Ｑ１，Ｑ２は図５を参照して
前述したトランジスタと同様のトランジスタである。
Ｐ１′，Ｎ１′，Ｎ２′，Ｑ１，Ｑ２は図５を参照して
前述したトランジスタと同様のトランジスタである。
【００２８】図１の回路において、新たに加わった回路
部分は、トランジスタＰ３とＰ３′、及びトランジスタ
Ｐ２とそのゲートに接続された遅延要素Ｄ，トランジス
タＰ２′とそのゲートに接続された遅延要素Ｄ′であ
る。なお、図１の回路は半導体集積回路によって作られ
る。
部分は、トランジスタＰ３とＰ３′、及びトランジスタ
Ｐ２とそのゲートに接続された遅延要素Ｄ，トランジス
タＰ２′とそのゲートに接続された遅延要素Ｄ′であ
る。なお、図１の回路は半導体集積回路によって作られ
る。
【００２９】その際遅延要素としては、抵抗Ｒ，インバ
ータ，Ｐ型ＭＯＳトランジスタ等を用いることができ
る。ここでトランジスタＰ３とＰ３′のＷ／Ｌ（但し、
Ｗはチャンネル巾、Ｌはチャンネル長）は他のトランジ
スタＰ１，Ｐ２，Ｐ１′，Ｐ２′のＷ／Ｌに比べて小さ
く選んである。
ータ，Ｐ型ＭＯＳトランジスタ等を用いることができ
る。ここでトランジスタＰ３とＰ３′のＷ／Ｌ（但し、
Ｗはチャンネル巾、Ｌはチャンネル長）は他のトランジ
スタＰ１，Ｐ２，Ｐ１′，Ｐ２′のＷ／Ｌに比べて小さ
く選んである。
【００３０】従って、トランジスタＰ３，Ｐ３′はゲー
ト容量が小さいので短時間で飽和して電圧を短時間でＶ
PPから０に下げる働きがある。
ト容量が小さいので短時間で飽和して電圧を短時間でＶ
PPから０に下げる働きがある。
【００３１】次に、図２を参照して図１の回路の動作を
説明する。時刻ｔ１において、入力がＶCCから０に変わ
るとトランジスタＮ２′はオフになり、トランジスタＮ
２は点１の電位が０からＶCCに変わるのでオンとなる。
説明する。時刻ｔ１において、入力がＶCCから０に変わ
るとトランジスタＮ２′はオフになり、トランジスタＮ
２は点１の電位が０からＶCCに変わるのでオンとなる。
【００３２】トランジスタＮ２がオンになったことによ
り点２の電位をＶPPから０に下げようとする。この時、
点４の電位はまだ０にあるから、トランジスタＰ１のゲ
ート電圧は０であり、同トランジスタはオンすることが
できる。トランジスタＰ２のゲート電位はまだＶPPのま
まに留まっているので同トランジスタはオフである。
り点２の電位をＶPPから０に下げようとする。この時、
点４の電位はまだ０にあるから、トランジスタＰ１のゲ
ート電圧は０であり、同トランジスタはオンすることが
できる。トランジスタＰ２のゲート電位はまだＶPPのま
まに留まっているので同トランジスタはオフである。
【００３３】従って、電流ドライブ能力の大きいトラン
ジスタＰ１とＰ２の直列回路には電流が流れない。この
時、電源ＶPPから点２への電流供給はドライブ能力の小
さいトランジスタＰ３を介したものだけなので点２を短
時間でＶPPから０に降下させることができる。
ジスタＰ１とＰ２の直列回路には電流が流れない。この
時、電源ＶPPから点２への電流供給はドライブ能力の小
さいトランジスタＰ３を介したものだけなので点２を短
時間でＶPPから０に降下させることができる。
【００３４】点２の電位が０になると、Ｐ１′がオンに
なり、このときＰ２′のゲート電位は遅延要素の働きに
よりまだ０にあるのでトランジスタＰ２′はまだオンし
ているから、電流ドライブ能力の大きいトランジスタＰ
１′とＰ２′の直列回路により点４の電位を短時間で０
からＶPPにチャージアップする。
なり、このときＰ２′のゲート電位は遅延要素の働きに
よりまだ０にあるのでトランジスタＰ２′はまだオンし
ているから、電流ドライブ能力の大きいトランジスタＰ
１′とＰ２′の直列回路により点４の電位を短時間で０
からＶPPにチャージアップする。
【００３５】点４がチャージアップされ、電位がＶPPに
なった後、遅延要素Ｄ′を介して点５もＶPPになり、ト
ランジスタＰ２′のゲート電圧がＶPPとなるのでトラン
ジスタＰ２′はオフとなりトランジスタＰ２′とＰ１′
の直列回路に流れる電流はゼロになる。
なった後、遅延要素Ｄ′を介して点５もＶPPになり、ト
ランジスタＰ２′のゲート電圧がＶPPとなるのでトラン
ジスタＰ２′はオフとなりトランジスタＰ２′とＰ１′
の直列回路に流れる電流はゼロになる。
【００３６】このとき、トランジスタＰ３′は点２の０
電位がゲートに印加されているのでオンとなっているか
ら、点４の電位はＶPPに保たれる。ここで、トランジス
タＰ３′はラッチ動作を安定化させる働きをしており、
各ＭＯＳ型トランジスタの漏洩電流、雑音、ソフトエラ
ー等を妨げるレベルの小さなＷ／Ｌ値を持つトランジス
タである。
電位がゲートに印加されているのでオンとなっているか
ら、点４の電位はＶPPに保たれる。ここで、トランジス
タＰ３′はラッチ動作を安定化させる働きをしており、
各ＭＯＳ型トランジスタの漏洩電流、雑音、ソフトエラ
ー等を妨げるレベルの小さなＷ／Ｌ値を持つトランジス
タである。
【００３７】次に時刻ｔ３において入力が０からＶCCに
変わると、トランジスタＮ２′がオンとなり点４の電位
を強制的にゼロに引き下げようとする。このとき点１の
電位は０になるのでトランジスタＮ２はオフになる。
変わると、トランジスタＮ２′がオンとなり点４の電位
を強制的にゼロに引き下げようとする。このとき点１の
電位は０になるのでトランジスタＮ２はオフになる。
【００３８】しかしながら、点２の電位はまだ０であ
り、従ってトランジスタＰ１′のゲート電圧は０である
から、同トランジスタはオンしているが、トランジスタ
Ｐ２′のゲート電位はまだＶPPのままになっているので
同トランジスタはオフである。
り、従ってトランジスタＰ１′のゲート電圧は０である
から、同トランジスタはオンしているが、トランジスタ
Ｐ２′のゲート電位はまだＶPPのままになっているので
同トランジスタはオフである。
【００３９】従って電流ドライブ能力の大きいトランジ
スタＰ１′とＰ２′の直列回路には電流が流れない。そ
れに代えて、トランジスタＰ３′がオンしているので、
電源ＶPPから点４へ電流が流れるがトランジスタＰ３′
はドライブ能力が小さいので点４の電位は短時間でＶPP
から０に降下する。
スタＰ１′とＰ２′の直列回路には電流が流れない。そ
れに代えて、トランジスタＰ３′がオンしているので、
電源ＶPPから点４へ電流が流れるがトランジスタＰ３′
はドライブ能力が小さいので点４の電位は短時間でＶPP
から０に降下する。
【００４０】点４の電位が０になると、トランジスタＰ
１がオンになり、このときトランジスタＰ２のゲート電
位は遅延要素の働きによりまだ０にあるのでトランジス
タＰ２はまだオンしているから、電流ドライブ能力の大
きいトランジスタＰ１とＰ２の直列回路により点２の電
位を短時間で０からＶPPにチャージアップする。
１がオンになり、このときトランジスタＰ２のゲート電
位は遅延要素の働きによりまだ０にあるのでトランジス
タＰ２はまだオンしているから、電流ドライブ能力の大
きいトランジスタＰ１とＰ２の直列回路により点２の電
位を短時間で０からＶPPにチャージアップする。
【００４１】点２がチャージアップされ、電位がＶPPに
なった後、遅延要素Ｄを介して点３もＶPPになり、トラ
ンジスタＰ２のゲート電圧がＶPPとなるのでトランジス
タＰ２はオフとなり、トランジスタＰ２とＰ１の直列回
路に流れる電流は０になる。このとき、トランジスタＰ
３は点４のゼロ電位がそのゲートに印加されているので
オンとなっており、点２の電位はＶPPに保たれる。
なった後、遅延要素Ｄを介して点３もＶPPになり、トラ
ンジスタＰ２のゲート電圧がＶPPとなるのでトランジス
タＰ２はオフとなり、トランジスタＰ２とＰ１の直列回
路に流れる電流は０になる。このとき、トランジスタＰ
３は点４のゼロ電位がそのゲートに印加されているので
オンとなっており、点２の電位はＶPPに保たれる。
【００４２】以上の動作により、入力１０１に入力され
る０とＶPPの間で変化する２値信号に対し、点２には０
とＶPPの間で変化する２値信号が現われ、この信号はト
ランジスタＱ１とＱ２のゲートに印加されているので、
出力端子１０２には入力信号に応じて０とＶPPの間で変
化する２値信号が出力する。
る０とＶPPの間で変化する２値信号に対し、点２には０
とＶPPの間で変化する２値信号が現われ、この信号はト
ランジスタＱ１とＱ２のゲートに印加されているので、
出力端子１０２には入力信号に応じて０とＶPPの間で変
化する２値信号が出力する。
【００４３】図１に示す本発明の１実施例の回路と図５
に示す従来の回路とを比較すると、従来の回路（図５）
においては、点２の電位をＶPPから０に下げるときトラ
ンジスタＮ２による抽出電流とＰＭＯＳトランジスタＰ
１を介する注入電流が競合しながら点２の電位をＶPPか
ら０にしていたため大きな貫通電流が流れること、及び
この電流が流れるのに時間を要するため下降時間（ｆａ
ｌｌ ｔｉｍｅ）が問題になっていたが、本発明の回路
（図１）によれば、点２の電位をＶPPから０に下げると
きにトランジスタＰ１とＰ２の直列回路に電流は流れ
ず、ドライブ能力の小さいトランジスタＰ３に電流が流
れるのみであるから、低消費電力でかつ高速なレベルシ
フタを実現することができる。
に示す従来の回路とを比較すると、従来の回路（図５）
においては、点２の電位をＶPPから０に下げるときトラ
ンジスタＮ２による抽出電流とＰＭＯＳトランジスタＰ
１を介する注入電流が競合しながら点２の電位をＶPPか
ら０にしていたため大きな貫通電流が流れること、及び
この電流が流れるのに時間を要するため下降時間（ｆａ
ｌｌ ｔｉｍｅ）が問題になっていたが、本発明の回路
（図１）によれば、点２の電位をＶPPから０に下げると
きにトランジスタＰ１とＰ２の直列回路に電流は流れ
ず、ドライブ能力の小さいトランジスタＰ３に電流が流
れるのみであるから、低消費電力でかつ高速なレベルシ
フタを実現することができる。
【００４４】図１の回路において、遅延要素Ｄ及びＤ′
は抵抗Ｒ１及びＲ１′で置換することができる。また、
トランジスタＰ３及びＰ３′は抵抗Ｒ２とトランジスタ
Ｐ３及び抵抗Ｒ２′とトランジスタＰ３′で構成するこ
とができる。その際トランジスタＰ３，Ｐ３′に抵抗を
持たせるようにすることができる。
は抵抗Ｒ１及びＲ１′で置換することができる。また、
トランジスタＰ３及びＰ３′は抵抗Ｒ２とトランジスタ
Ｐ３及び抵抗Ｒ２′とトランジスタＰ３′で構成するこ
とができる。その際トランジスタＰ３，Ｐ３′に抵抗を
持たせるようにすることができる。
【００４５】このようにして構成したレベルシフタの回
路を図３に示す。このレベルシフタの回路動作は図１の
回路の動作と原理的に同じであるから詳しい説明は省略
する。
路を図３に示す。このレベルシフタの回路動作は図１の
回路の動作と原理的に同じであるから詳しい説明は省略
する。
【００４６】図３の回路を図１の回路と比較すると、ト
ランジスタＰ１とＰ２の位置及びトランジスタＰ１′と
Ｐ２′の位置が入れ替わっている。このようにＰ１，Ｐ
１′とＰ２，Ｐ２′を各々位置交換してもさしつかえな
いので半導体集積回路で形成する場合に回路パターンに
合わせて都合のよい配置にすることができる。
ランジスタＰ１とＰ２の位置及びトランジスタＰ１′と
Ｐ２′の位置が入れ替わっている。このようにＰ１，Ｐ
１′とＰ２，Ｐ２′を各々位置交換してもさしつかえな
いので半導体集積回路で形成する場合に回路パターンに
合わせて都合のよい配置にすることができる。
【００４７】また、トランジスタＰ３，Ｐ３′の電流ド
ライブ能力は雑音、リーク電流をおさえられるレベルで
よいので、ＴＦＴ′（薄膜トランジスタ）のプロセスを
持っているデバイスを形成する場合には、ＰＭＯＳのＴ
ＦＴで形成することができる。
ライブ能力は雑音、リーク電流をおさえられるレベルで
よいので、ＴＦＴ′（薄膜トランジスタ）のプロセスを
持っているデバイスを形成する場合には、ＰＭＯＳのＴ
ＦＴで形成することができる。
【００４８】次に図４を参照して本発明のさらに他の実
施例の説明をする。同図において、Ｐ１，Ｐ２，Ｎ１，
Ｎ２，Ｐ１′，Ｐ２′，Ｎ１′，Ｎ２′及びインバータ
４０３の部分の回路は図１に示し、前述したのと同様の
回路であるから、ここでは詳しい説明は省略する。
施例の説明をする。同図において、Ｐ１，Ｐ２，Ｎ１，
Ｎ２，Ｐ１′，Ｐ２′，Ｎ１′，Ｎ２′及びインバータ
４０３の部分の回路は図１に示し、前述したのと同様の
回路であるから、ここでは詳しい説明は省略する。
【００４９】図４の回路と図１の回路の異なっている点
は、トランジスタＰ３，Ｐ３′が無いこと、点２の電位
がインバータＩ1 ，Ｉ2 ，Ｉ3 の直列回路を通って出力
端子４０２から取り出されていること、及び、遅延要素
Ｄ，Ｄ′（図１）に代えてインバータＩ2 の出力及びＩ
3 の出力が用いられていることである。
は、トランジスタＰ３，Ｐ３′が無いこと、点２の電位
がインバータＩ1 ，Ｉ2 ，Ｉ3 の直列回路を通って出力
端子４０２から取り出されていること、及び、遅延要素
Ｄ，Ｄ′（図１）に代えてインバータＩ2 の出力及びＩ
3 の出力が用いられていることである。
【００５０】このように、例えば１Ｖ（ボルト）論理か
ら３Ｖ論理へ変換するレベルシフタでは、一般に３Ｖ系
の論理も利用できるので、遅延要素Ｄ，Ｄ′の代わりに
次段論理の出力を用いることができる。
ら３Ｖ論理へ変換するレベルシフタでは、一般に３Ｖ系
の論理も利用できるので、遅延要素Ｄ，Ｄ′の代わりに
次段論理の出力を用いることができる。
【００５１】
【発明の効果】本発明のレベルシフタは、上述の構成に
より、レベルシフト時の大きな貫通電流を無くすことが
できるので低消費電力化に役立つ。
より、レベルシフト時の大きな貫通電流を無くすことが
できるので低消費電力化に役立つ。
【００５２】特にフラッシュメモリのプログラム電圧は
チップ内でチャージアップしてＶPP（約１２〜２０Ｖ）
を作っているので、ポンプの効率を考慮するとその効果
は大である。
チップ内でチャージアップしてＶPP（約１２〜２０Ｖ）
を作っているので、ポンプの効率を考慮するとその効果
は大である。
【００５３】また、回路の状態切換え（ラッチ）は、ト
ランジスタの充電あるいは放電電流だけでラッチするの
で高速動作をさせることができる。
ランジスタの充電あるいは放電電流だけでラッチするの
で高速動作をさせることができる。
【００５４】入力側のＶCC1 系からのドライブはレシオ
回路によるものではないから、ＶCC＞Ｖth（ＶCC系のバ
イアス電源電圧ＶCCが閾値Ｖthよりも大）であれば回路
は動作する。従って、ＣＭＯＳが動作する論理レベルか
らのレベルシフトが可能である。
回路によるものではないから、ＶCC＞Ｖth（ＶCC系のバ
イアス電源電圧ＶCCが閾値Ｖthよりも大）であれば回路
は動作する。従って、ＣＭＯＳが動作する論理レベルか
らのレベルシフトが可能である。
【００５５】以上のことから、本発明のレベルシフタは
多電源の回路ブロックの混在する今後のシステム・オン
・チップ時代に効果が大である。
多電源の回路ブロックの混在する今後のシステム・オン
・チップ時代に効果が大である。
【図１】本発明のレベルシフタの１例の回路図である。
【図２】図１の回路の動作波形図である。
【図３】本発明レベルシフタの他の例の回路図である。
【図４】本発明レベルシフタの更に他の例の回路図であ
る。
る。
【図５】従来のレベルシフタの回路図である。
【図６】図５の回路の動作波形図である。
１０１ 入力端子 １０２ 出力端子 １０４ バイアス電源端子 １０３ インバータ Ｎ２，Ｎ２′ ドライブ用トランジスタ Ｐ１〜Ｐ３，Ｐ１′〜Ｐ３′ Ｐ型トランジスタ Ｎ１，Ｎ１′ Ｎ型トランジスタ Ｑ１，Ｑ２ 出力段トランジスタ
Claims (3)
- 【請求項１】 電源とアース間に直列接続された第１Ｐ
型トランジスタ及び第１Ｎ型トランジスタと、 前記電源とアース間に直列接続された第２Ｐ型トランジ
スタ及び第２Ｎ型トランジスタと、 前記第１Ｐ型トランジスタと前記第１Ｎ型トランジスタ
の接続点（ａ）を前記第２Ｐ型トランジスタのゲート及
び前記第２Ｎ型トランジスタのゲートに接続する接続線
と、 前記第２Ｐ型トランジスタと前記第２Ｎ型トランジスタ
の接続点（ｂ）を前記第１Ｐ型トランジスタのゲート及
び前記第１Ｎ型トランジスタのゲートに接続する接続線
と、 前記接続点（ａ）とアース間に接続され、そのゲートが
入力端子に接続された第３トランジスタと、 前記接続点（ｂ）とアース間に接続され、そのゲートが
入力の反転出力に接続された第４トランジスタと、 を備え、前記接続点（ｂ）から出力信号を取り出すよう
にしたレベルシフタにおいて、 前記第１及び第２Ｐ型トランジスタに夫々直列に、レベ
ル変化時の大きな貫通電流を阻止する第５及び第６のト
ランジスタを接続するとともに、該第１Ｐ型トランジス
タと第５トランジスタの直列接続、及び該第２Ｐ型トラ
ンジスタと第６トランジスタの直列接続に夫々ドライブ
能力の小さい第７及び第８のトランジスタを並列に接続
して成ることを特徴とするレベルシフタ。 - 【請求項２】 請求項１に記載のレベルシフタにおい
て、前記第７及び第８のトランジスタに夫々抵抗を持た
せたことを特徴とするレベルシフタ。 - 【請求項３】 請求項１に記載のレベルシフタにおい
て、前記第７及び第８トランジスタを無くしたことを特
徴とするレベルシフタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24295593A JP3173247B2 (ja) | 1993-09-29 | 1993-09-29 | レベルシフタ |
| US08/309,632 US5444396A (en) | 1993-09-29 | 1994-09-21 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24295593A JP3173247B2 (ja) | 1993-09-29 | 1993-09-29 | レベルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106946A JPH07106946A (ja) | 1995-04-21 |
| JP3173247B2 true JP3173247B2 (ja) | 2001-06-04 |
Family
ID=17096717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24295593A Expired - Fee Related JP3173247B2 (ja) | 1993-09-29 | 1993-09-29 | レベルシフタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444396A (ja) |
| JP (1) | JP3173247B2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3625851B2 (ja) * | 1993-12-28 | 2005-03-02 | 沖電気工業株式会社 | レベルシフタ回路 |
| US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
| KR0144900B1 (ko) * | 1995-04-24 | 1998-08-17 | 김광호 | 저전원전압 반도체 장치의 입력버퍼 |
| KR0172380B1 (ko) * | 1995-06-17 | 1999-03-30 | 김광호 | 반도체 메모리장치의 데이터 출력버퍼 |
| JPH09148914A (ja) * | 1995-11-21 | 1997-06-06 | Sony Corp | レベル変換回路 |
| DE19725181A1 (de) * | 1997-06-13 | 1999-02-25 | Siemens Ag | Ansteuerschaltung für nichtflüchtige Halbleiter-Speicheranordnung |
| US6046608A (en) * | 1997-12-08 | 2000-04-04 | Intel Corporation | Differential precharge circuit |
| US6020762A (en) * | 1998-06-26 | 2000-02-01 | Micron Technology, Inc. | Digital voltage translator and its method of operation |
| JP2000124792A (ja) * | 1998-10-20 | 2000-04-28 | New Japan Radio Co Ltd | レベルシフト回路 |
| TW461180B (en) | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP4120082B2 (ja) * | 1999-02-01 | 2008-07-16 | ソニー株式会社 | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
| GB9926072D0 (en) * | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Switching circuit |
| US6445210B2 (en) | 2000-02-10 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Level shifter |
| US6600357B1 (en) * | 2001-03-27 | 2003-07-29 | Halo Lsi, Inc. | High voltage level shifter |
| JP2003229758A (ja) | 2002-02-01 | 2003-08-15 | Mitsubishi Electric Corp | 半導体装置 |
| US6838905B1 (en) * | 2002-10-15 | 2005-01-04 | National Semiconductor Corporation | Level translator for high voltage digital CMOS process |
| JP2004343396A (ja) * | 2003-05-15 | 2004-12-02 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| US6853234B2 (en) * | 2003-06-09 | 2005-02-08 | International Business Machines Corporation | Level shift circuitry having delay boost |
| JP4279620B2 (ja) * | 2003-07-11 | 2009-06-17 | Ｏｋｉセミコンダクタ株式会社 | レベルシフト回路 |
| JP2005102086A (ja) | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
| US7199638B2 (en) * | 2003-12-26 | 2007-04-03 | Stmicroelectronics Pvt. Ltd. | High speed voltage level translator |
| JP3915815B2 (ja) * | 2005-03-23 | 2007-05-16 | サンケン電気株式会社 | レベルシフト回路および電源装置 |
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| JP4630782B2 (ja) * | 2005-09-27 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | レベルシフト回路 |
| US7554360B1 (en) | 2005-10-06 | 2009-06-30 | Marvell International Ltd. | High speed level shifter circuit in advanced CMOS technology |
| JP4702261B2 (ja) * | 2005-11-24 | 2011-06-15 | 富士電機システムズ株式会社 | レベルシフト回路 |
| JP5012208B2 (ja) * | 2006-06-09 | 2012-08-29 | 富士通セミコンダクター株式会社 | レベルコンバータ |
| JP5403097B2 (ja) * | 2006-06-09 | 2014-01-29 | 富士通セミコンダクター株式会社 | レベルコンバータ |
| KR100795694B1 (ko) * | 2006-08-28 | 2008-01-17 | 삼성전자주식회사 | 저전력 레벨 쉬프터 및 저전력 레벨 쉬프팅 방법 |
| US7583126B2 (en) * | 2007-05-24 | 2009-09-01 | Nvidia Corporation | Apparatus and method for preventing current leakage when a low voltage domain is powered down |
| US7710183B2 (en) * | 2008-09-04 | 2010-05-04 | Qualcomm Incorporated | CMOS level shifter circuit design |
| US8471606B2 (en) * | 2011-02-23 | 2013-06-25 | Deere & Company | Driver circuit for a semiconductor power switch |
| TWI451698B (zh) * | 2012-02-21 | 2014-09-01 | Global Unichip Corp | 具有低輸入電壓轉寬範圍高輸出電壓的高速準位切換器 |
| US9431111B2 (en) | 2014-07-08 | 2016-08-30 | Ememory Technology Inc. | One time programming memory cell, array structure and operating method thereof |
| TWI591968B (zh) * | 2015-02-12 | 2017-07-11 | 瑞鼎科技股份有限公司 | 應用於顯示裝置之位準移位器電路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
| US5204557A (en) * | 1991-10-15 | 1993-04-20 | National Semiconductor Corporation | Digital signal level translator |
| US5223751A (en) * | 1991-10-29 | 1993-06-29 | Vlsi Technology, Inc. | Logic level shifter for 3 volt cmos to 5 volt cmos or ttl |
-
1993
- 1993-09-29 JP JP24295593A patent/JP3173247B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-21 US US08/309,632 patent/US5444396A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5444396A (en) | 1995-08-22 |
| JPH07106946A (ja) | 1995-04-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |