KR0136894B1

KR0136894B1 - 반도체 메모리 장치의 버퍼 회로

Info

Publication number: KR0136894B1
Application number: KR1019940023061A
Authority: KR
Inventors: 다다아끼 야마우찌; 게이 하마데; 요시까주 모로오까
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1993-09-16
Filing date: 1994-09-13
Publication date: 1998-04-29
Also published as: KR950009724A; JPH07134896A; US5469402A

Abstract

내부 어드레스 신호는 로우 어드레스 버퍼회로(20e)의 래치신호를 구성하고, nMOS트랜지스터(24)의 게이트에 외보로우 어드레스신호(1)를 제공하고, nMOS트랜지스터(25.31)의 게이트에 지연활성화신호(ψ2)를 제공하고 nMOS트랜지스터(30)의 게이트를 접지하고, 온저항을 축소하기 위해 지연활성화(ψ2)에 의해 원전 도통으로 nMOS트랜지스터(25,31)를 트리 거하는 인버터(20c,20d)에 nMOS트랜지스터(24,25,30,31)를 직별로 접속하므로써 빠르게 출력된다.

컬럼어드데스 버퍼회로는 NOR게이트(52)에 의해 ZCAS회로를 받고, 그리고 외부컬럼 어드레스신호 (1)는 대기중 NAND게이트(44)로 받아, 관통전류의 흐름을 저지한다.

Description

반도체 메모리 장치의 버퍼 희로

제1도는 본 발명의 1실시예에 의한 로우어드레스 버퍼회로의 회로도.

제2도는 제1도에 표시한 컬럼어드레스 버퍼회로의 동작을 설명하는 타입챠트.

제3도는 본 발명의 다른 실시예에 의한 컬럼어드레스 버퍼회로의 회로도.

제4도는 제3도에 표시한 컬럼어드레스 버퍼회로의 동작을 설명하는 타임 챠트.

제5도는 제3도에 표시한 컬럼어드레스 버퍼의 구체적인 전기회로도.

제6도는 종래의 DRAM전체의 구성을 표시하는 블록도.

제7도는 종래의 로우어드레스 버퍼회로의 회로도.

제8도는 제6도에 표시한 로우어드레스 버퍼회로의 타임챠트.

제9도는 종래의 컬럼어드레스 버퍼회로의 동작을 설명하는 타임챠트.

본 발명은 반도체 메모리장치에 관한 것이고, 특히 외부신호를 받는 버퍼회로를 내장한 DRAM과 같은 반도체 메모리장치에 관한다.

제6도는 종래의 DRAM전체의 구성을 표시하는 블록도이다.

제6도를 참조하여 클럭발생회로(101)는 외부에서 제공되는 TTL레벨의 ZRAS신호 및 ZCAS신호에 응답하고, CMOS리벨의 클럭신호를 발생한다. 외부에서 제공되는 TTL레벨의 ZWE신호와 클럭신호 발생회로(101)에서 출력된 클럭신호가 게이트회로(102)에 제공된다.

응답으로 게이트회로(102)는 제어신호를 입력버퍼(103)와 출력버퍼(104)에 제공한다.

어드레스 버퍼회로(110)는 외부에서 제공되는 TTL레벨의 어드레스신호 A0,Al,.··Ar1에 의거히여 CMOS 레벨의 컬럼 어드레스신호 INY를 출력하는 컬럼어드레스 버퍼회로와 CMOS레벨의 오루어드레스신호 INX를 출력하는 로우어드레스 버퍼회로를 포함한다.

로우어드레스신호는 로우디코더(105)에 제공되어 컬럼어드레스신호는 래치 회로(111)에 래치된 후에 컬럼디코(106)에 제공된다. 로우디코더(105)는 로우어드레스신호를 디코드하여 메모리셀 어레이(109)의 로우어드레스를 지정한다.

컬럼디코드(106)는 컬럼어드레스신호를 디코드하여 메모리셀 어레이(109)의 컬럼어드레스를 지정한다.

입력버퍼(103)에는 TTL레벨의 데이터를 받는다.

입출력 제어회로(108)는 입력버퍼(103)를 통하여 제공되는 데이터를 어드레스지정된 메모리셀에 기록하고 또는 어드레스 지정된 메모리셀에서 데이터를 판독한다.

판독데이터는 드라이버(107)에서 출력버퍼(104)을 통하여 출력한다. 출력버퍼(104)는 외부에서 제공되는 TTL레벨의 ZOE신호에 의해 활성화된다. 여기서, TTL레벨에서는 전위는 L레벨에서는 0.8V로 되고, H레벨에서는 2.0V가 된다.

CMOS레벨에서는 L레벨에서는 0V로 되고 H레벨에서는 전원전위 Vcc로 된다.

제7도는 제6도에 표시한 로우어드레스 버퍼회로의 1예를 표시하는 회로도이다.

제7도에 있어서, 전원리세트신호 발생회로(1)는 제6도의 클럭신호 발생회로(101)에 포함된다. 전원 리세트신호 발생회로(1)는 전원이 투입되는 것에 따라서 파워온 리세트(ZPOR)신호를 발생한다.

즉, 전원리세트신호 발생회로(1)는 전원 Vcc와 접지간에 접속되는 저항 R2와 콘덴서(C3)와, 그 접속점에 접속되는 CMOS의 인버터(4,5)를 포함한다. 전원리세트신호 발생회로(1)에서 출력된 CMOS레벨의 ZPOR신호는 CMOS의 인버터(6)로 반전되고, CMOS의 NOR게이트(51)의 한쪽 입력단에 제공된다. NOR게이트(51)의 다른쪽 입력단에는 ZRAS신호가 제공되어, NOR게이트(51)는 전원이 투입될때까지 ZRAS신호가 내부에 들어오는 것을 저지하고, ZPOR 신호가 L레벨로 된 것에 따라서 ZRAS신호를 출력한다.

NOR게이트(51)의 출력은 인버터(8,9)로 지연되고, 활성화신호 ø1로서 출력된다.

이 활성화신호 ø1은 로우어드레스 버퍼회로(20)와 지연회로(10)에 제공된다. 지연회로(10)는 CMOS의 인버터(11,14)와 pMOS커패시터(12)와 nMOS커패시터(13)를 포함하고, 활성화신호 ø1을 일정시간 지연한다. 이 지연출력은 CMOS의 인버터(15)에 의해 반전되고, CMOS레벨의 지연활성화신호 ø2로서 출력되어, 로우어드레스 버 퍼회로(20)에 제공된다.

로우어드레스 버퍼회로(20)는 2개의 인버터(20a,20b)의 입력과 출력을 교호로 접속하여 래치회로가 구성되고, 한쪽의 인버터(20a)는 pMOS트랜지스터(21,22) 및 nMOS트랜지스터(23,24,25,26)를 포함하고, 다른쪽의 인버터(20b)는 pMOS트랜지스터(27,28) 및 nMOS트랜지스터(29,30,31,32)를 포함한다. 한쪽의 인버터(20a)의 pMOS트랜지스터(21,22)의 소스에는 전원 +V가 제공되고, pMOS트랜지스터(21)와 nMOS트랜지스터(23)의 각각의 게이트에는 활성화신호 ø1이 제공된다.

pMOS트랜지스터(21,22)의 트레인은 노드A를 통하여 nMOS트랜지스터(23)의 드레인에 접속되는 동시에, ZINX1로서 출력된다.

nMOS트랜지스터(23)의 소스는 nMOS트랜지스터(24,26)의 드레인에 접속되고, nMOS트랜지스터(24)의 소스는 노드 N을 통하여 nMOS트랜지스터(25)의 드레인에 접속되고, 그 게이트에는 외부 로우어드레스신호(1)가 제공된다. nMOS트랜지스터(25,26)의 소스는 접지된다. pMOS트랜지스터(22)의 게이트와 nMOS트랜지스터(26)의 게이트는 다른쪽의 인버터(20b)의 출력에 접속된다.

다른쪽의 인버터(20b)의 pMOS트랜지스터(27,28)는 전원 +V에 접속되는 소스를 가진다. pMOS트랜지스터(28)와 nMOS트랜지스터(29)의 게이트에는 활성화신호 ø1이 제공된다. pMOS트랜지스터(27,28)는 노드 B를 통하여 nMOS트랜지스터(29)의 드레인에 접속되는 트레인을 가진다.INX1신호는 노드 B에서 출력되고, nMOS트랜지스터(29)는 nMOS트랜지스터(30,32)의 각 드레인에 접속되는 소스를 가진다. nMOS트랜지스터(30)는 nMOS트랜지스터(31)의 드레인에 접속되는 소스를 가진다.

지연활성화신호 ø2는 nMOS트랜지스터(30)의 게이트에 제공된다. nMOS트랜지스터(31)는 접지된 게이트를 가지고, nMOS트랜지스터(31,32)는 접지된 소스를 가진다.

복수의 로우어드레스 버퍼회로(20)는 어드레스신호 A0,A1,.·.An에 대응하여 설치된다.

제8도는 제7도의 동작을 설명하는 타이밍챠트이다.

제7도의 로우어드레스 버퍼회로(20)의 동작은 제8도를 참조하여 설명된다.

전원이 제8(a)에 표시된 것과 같이 전원턴온될 때, 전원리세트신호 발생회로(1)의 출력 ZPOR신호는 (b)에서 표시하는 것과 같이, L레벨에서 H레벨로 된다.

전원전위가 시각 t0에서 0V에서 Vcc로 될 때, 저항 R2를 통하여 인버터(4)의 입력이 H레벨이 되어, 인버터(4,5)를 통하여 출력되고, ZPOR신호가 H레벨이 된다.

ZPOR신호가 H레벨로 되면, H레벨의 신호는 인버터(6)에 의해 반전되어 NOR게이트(51)의 한쪽입력단이 L레벨이 된다. (c)에 표시된 ZRAS신호의 전압레벨에 응답하고 NOR게이트(51)이 신호를 발생한다.

ZRAS신호가 시각 t1에서 H레벨에서 L레벨이 될때, 활성화신호 ø1은 (4)에서 표시된 것과 같이 H레벨이 된다. 지연회로(10)에 의해 졀정되는 시각 t2에 있어, 지연환성화신호 ø2는 (e)에 표시된 것과 같이 L레벨이 된다.

H레벨의 외부 로우어드레스신호(1)는 (f)에 표시하는 것과 같이 시각 t3-t4의 기간동안 입력될 때, 로우어드레스 버퍼회로(20)가 (g)에 표시된 것과 같이 L레벨의 INX1신호와 H레벨의 ZINX1 신호를 출력하고, 내부로우어드레스가 H레벨이 된다.

로우 어드레스 버퍼회로(20)의 동작이 이후 상세하게 설명된다. TTL레벨의 외부로우 어드레스신호(1)는 한 인버터(20a)의 nMOS트랜지스터(25)의 게이트에 입력된다.

H레벨의 TTL레벨에서 2V이고 그리고 L레벨이 0.8V이므로, TTL레벨의 L레벨과 H레벨 경계가 되는 한계치전위는 1.4V이다.

외부로우 어드레스신호(1)가 1.4V보다 높을때, ZINX1신호가 L레벨, INX1신호가 H레벨이 되도록 nMOS트랜지스터(26,32)의 사이즈에 차가 붙쳐져서 한계치 전압이 조절된다.

활성화신호 ø1이 L레벨이 될때, 인버터(20a)의 노드 A와 인버터(20b)의 노드 B는 전원전위 Vcc의 레벨에 합계프리챠지된다.

활성화신호 ø1이 H레벨이 되고, 인버터(20a,20b)에 의해 형성되는 래치의 출력인 INX1신호와 ZINX1신호의 한쪽이 외부로우 어드레스신호(1)의 신호강도에 따라 L레벨로 결정된다.

제8도(f)를 참조하여, 시각 t3-t4 외부로우 어드레스신호(1)의 전압이 TTL의 H레벨은 2.0V이고, H어드레스가 입력된 경우를 표시한다.

내부전원전위 Vcc를 3.3V로 하면, 활성화신호 ø1은 시각 t1'까지 0V의 L레벨이 되고, 그리고 노드 A와 B는 pMOS트랜지스터(21,28)를 통하여 3.3V에 프리챠지된다.

활성화신호 ø1이 0V에서 3.3V로 상승할 때, pMOS트탠지스터(21,28)턴오프된다.

지연활성화신호 ø2가 3.3V의 H레벨이므로, nMOS트랜지스터(24,30)는 턴온되고, nMOS트랜지스터(24,30)에 직렬로 접속된 nMOS트랜지스더(25,31)가 도통한다.

노드 A에서의 정의전하가 방전되어, 노드 A의 전위는 0에 가까와 진다. 결과로서 p- MOS트랜지스터(27)의 콘덕턴스가 증가하여 pMOS트랜지스터(27)를 턴온하고,nM-OS트랜지스터(32)의 콘덕턴스가 축소되어 nMOS트랜지스터(32)를 턴오프한다.

이리하여, 노드 B는 3.3V가 된다.

인버터(20b)의출력 인 INX1신호는 인버터(20a)애 입력되고, 정의기환이 적용된다.

ZINX1신호는 0V가 되고, 그리고 래치출력은 INX1신호가 3.3V가 되도록 결정된다.

래치의 출력에 요하는 시간은 노드 A에서 프리챠지되는 정의전하를 뽑아 내는 데 요하는 시간에 의존한다.

노드 A가 nMOS트랜지스터(23-25)를 통하여 방전될때 nMOS트랜지스터(24,25)에 흐르는 전류를 1로 한다. 2V의 외부로우 어드레스신호(1)를 게이트에서 받는 nMOS트랜지스터(25)의 소스와 드레인간의 온저항은 R1이고, 소스전위가 0V이고 그리고 게이트 전압이 3.3V일 때, 온저항은 R0이다.

nM0S트랜지스터의 게이트전압이 감소될 때, 소스와 드레인간의 온저항은 증가되어, 다음식 (1)이 성립된다.

R1 0 …… (1)

따라서, nMOS트랜지스터(24)의 소스전위의 노드 N의 전위가 IxRi에 의해 상승된다.

nMOS트랜지스터의 기판전위가 0V일 때,-IxR1의 백-바이어스가 nMOS트랜지스터(24)에 적용되고, nMOS트랜지스터(24)의 한계치는 기판효과에 기인하여 상승한다.

3.3V의 활성화신호 ø2가 nMOS트랜지스터(24)의 게이트에 입력되어 있으나, 그 소스-드레인 온저항 R2는 다음식 (2)에서 표시하는 것과 같이 R0보다 더 크다.

R2 R0 …… (2)

노드 N의 전위상승에 기인하는 기판효과에 의해, nMOS트랜지스터(24)의 소스와 드레인간의 온저항이 증대된다. 결과로서, 노드 A의 방전속도는 지연되어, 내부로우 어드레스의 출력을 지연되게 한다.

제9도는 종래의 컬럼어드레스 버퍼회로를 표시하는 회로도이다.

제9도를 참조하여, 외부에서 입력되는 TTL레벨의 ZCAS신호는 인버터(41)에 의해 반전되어 CMOS NAND게이트(42)의 한쪽 입력단에 제공된다. ZPOR신호는 전원리세트신호 발생회로(1)에서 NAND게이트(42)의 다른쪽 입력단에 제공된다.

NAND게이트(42)는 전원이 상승할때까지 ZCAS신호의 출력을 저지하기 의해 작용한다.

NAND게이트(4)의 출력은 CMOS인버터(43)에 의해 반전되어 활성화신호 ø3으로서, CMOS NAND게이트(44)의 한쪽 입력단에 제공된다.

TTL레벨의 외부컬럼 어드레스신호(1) NAND(44)의 다른쪽 입력단에 제공된다. NAND게이트(44)는 할성화신호 ψ3에 응답하고 외부컬럼 어드레스신호(1)를 출력한다. 그 출력은 인버터(45)에 의해 반전되어, 내부컬럼신호로 된다.

복수의 컬럼어드레스 버퍼회로는 어드레스신호 A0,A1,…An에 대응하여 설치된다.

제10도는 제9도의 컬럼어드레스버퍼의 동작을 설명하는 타이밍챠트이다. 전원전압이 (a)에 표시된 것과 같은 시각 tO에 있어 OV에서 Vcc로 파워온(Powered on)될 때, 전원리세트신호 발생회로(1)에서 출력된 ZPOR신호는 (b)에서 표시된 것과 같이 L레벨에서 H레벨로 끌어올려져, NAND게이트(42)에 입력된다.

ZCAS신호는 스텐드바이 상태의 TTL레벨에서 2V의 H레벨이고, NAND게이트(42)는 인버터(41)의 반전신호와 ZPOR신호의 논리적을 춰하고, 전원턴온되기 전에는 외부입력을 받지 않는다.

즉, ZPOR신호가 전원이 턴온될 때까지 L레벨이므로 NAND게이트(42)는 ZCAS신호를 받지 않는다.

전원이 턴온된 후, ZCAS신호가 시각 t1에서 H레벨에서 L레벨로 끌어 내려졌을 때, 활성화신호 ø3은(d)에 표시한 것과 같이 H레벨이 되고, NAND게이트(44)는 입력된 외부컬럼 어드레스신호(1)를 받는다.

제10도(e)는 외부컬럼 어드레스신호(1)가 H레벨인 경우를 표시한다.

활성화신호 여가 H레벨로 끌어올라 갔을 때, 어드레스 버퍼출력 INY1이 (f)에 표시된 것과 같이 H레벨이다.

여기서, 제9도의 컬럼어드레스 버퍼회로의 제1단은 인버터(41)에 의해 형성된다.

제9도에 표시된 종래의 컬럼어드레스 버퍼회로에서는, 관통전류는 ZCAS 신호가 전원이 턴온되기 전에도 0V와 전원전압 Vcc간의 중간전위로 될때는 인버터(41)에서 전도된다.

상기와 같이, 종래의 로우어드레스 버퍼회로는 제7도에 표시된 것과 같이 서로가 접속된 2개의 인버터(20a,20b)의 입력과 출력을 가지는 래치형이다. 래치출력이 확정되는 시간이 지연되는 문제점이 있었다. 더욱, 제9도의 컬럼어드레스 버퍼회로가 인버터(41)와 NAND게이트(42)에 의해 구성된 H레벨의 ZCAS신호를 받는 버퍼수단을 가지고 있으므로, 전원이 턴온전이라도 인버터(41)에 흐르는 관통전류의 가능성이 있다.

최근의 반도체 기억장치에서는, 메모리용량이 16M비트에서 64M비트와 256M 비트와 같이 증대하고 있다. 그것에 수반하여, 어드레스신호의 수가 커짐에 따라, 결과적으로 어드레스핀도 증대하고 있다.

더욱, 데이터 입력버퍼의 수가 디비트 데이터 때문에 증가되고 있다. 메모리용량의 증가에 따라 집적도를 높일 필요가 있다. 버퍼로서 CMOSNOR게이트 또는 CMOSNAND게이트가 사용되는 경우가 있다. 같은 드라브능력을 가지는 NAND게이트를 NOR게이트와 비교하면, NAND게이트가 사이즈에 있어 더 작다.

NOR게이트와 NAND게이트의 사용법은, 장단점이 있지만, NAND게이트가 집적도를 높이기 위해서는 사용되는 것이 바람직하다.

상기와 같이, 본 발명의 주목적은 속도를 증가하기 위해 축소된 기판효과와 전원이 턴온되기전에 관통전류를 억제할 수가 있고 회로규모 작게할 수가 있는 컬럼어드레스 버퍼회로를 가질 수 있는 로우어드레스 버퍼신호를 포함하는 반도체 기억장치를 제공하는 것이다.

본 발명의 한 태양에 따라, 출력신호를 제공하기 위한 제1과 제2노드는 제1과 제2프리챠지회로에 의해 프리챠지되고, 게1과 제2트랜지스터는 제1활성화신호가 제1논리레벨이 될때 제1과 제2프리챠지에서 절리되고, 제1과 제2프리챠지회로는 제1환성화신호가 제2논리레벨이 될때 제1과 제2트랜지스터에 접속되고, 외부제어신호의 적용에서 개시하는 제1과 제2노드의 전위를 확인하기를 요하는 시간은 제1트랜지스터에 적용되는 제어신호에 따라 제1과 제2노드에서 신호를 제공하는 것에 의해 축소될 수가 있다.

본 발명의 다른 태양에 따라, CM0S논리합 게이트는 외부제어신호와 버퍼회로를 활성화하는 활성화신호를 받고, CM0S논리적 게이트는 대기시에 논리합 게이트의 출력과 데이틀 랍ㄷ고 데이터는 논리합게이트의 출력이 제1논리레벨이 될때 논리적 게이트에서 출력된다.

이것은 전원이 턴온되기 전에 데이터에 인하여 관통전류의 흐름을 저지한다.

(실시예)

제1도는 본 발명의 1실시예에 따른 로우어드레스 버퍼회로의 회로도이다. 제1도에 표시된 본 실시예는 외부로우 어드레스신호(1)가 한쪽의 인버터(20c)의 nMOS트랜지스터(24)의 게이트에 입력되고, 지연할성화신호 ø2는 nMOS트랜지스터(25)의 게이트에 입력되고, 다른쪽의 인버터(20d)의 nMOS트랜지스터(30)의 게이트는 접지되고, 그리고 지연활성화신호는 ø2는 nMOS트랜지스터(31)의 게이트에 입력되는 것을 제외하고는, 제 7도의 것과 같다.

제2도는 제1도의 로우어드레스 버퍼회로의 동작을 설명하는 타이밍챠트이다.

전원이 턴온될때, 전원리세트신호 발생회로(1)는 제2도(a)에 표시하는 것과 같이 ZPOR신호를 L레벨에서 H레벨로 한다. 전원전압이 시각 t0에서 0V에서 Vcc로 될 때, ZPOR신호는 (b)에 표시하는 것과 같이 H레벨이 된다.

H레벨의 이 ZPOR신호는 인버터(6)에 의해 반전되어, NOR게이트(1)의 한쪽입력에 제공된다.

NOR게이트(1)는 이 ZRAS신호의 레벨에 따라 신호를 제공한다.

ZRAS신호가(c)에 표시하는 것과 같이 시각 t1에서 H레벨에서 L레벨로 될때, 활성화신호 ø1은 (d)에 표시하는 것과 같이 H레벨이 되고, 지연활성화신호 ø2는 (e)에 표시하는 것과 같이 지연회로(1)에 의해 결정된 시각 t2에서 L레벨이 된다.

H레벨이 외부컬럼 어드레스신호(1)는 (f)에 표시하는 것과 같이 시각 t3에서 t4까지의 기간에 입력될때, L레벨의 내부로우 어드레스신호는 로우어드레스 버퍼회로(20e)에서 출력된다.

로우어드레스 버퍼회로(20)의 구체적인 동작은 이하 설명된다.

ZRAS신호가 H레벨의 대기상태일때 활성화신호 ψ1이 L레벨이 되기 때문에, pMOS트랜지스터(21,22)가 도통하고, nMOS트랜지스터(23)는 턴오프된다. 따라서, 노드 A와 B는 둘다 H레벨에 프리챠지된다.

대기기간중에 있어, 지연활성화신호 ø2가 H레벨이 되고, nMOS트랜지스터(25,31)는 턴온된다.

ARAS신호가 시각 t1에서 H레벨에서 L레벨이 될때, 활성화신호 ø1은 H레벨이 된다.

H레벨로 노드 A와 B를 프리차지하는 pMOS트랜지스터(21,28)는 턴오프되고, MOS트랜지스터(23,29)는 턴온된다.

여기서, pMOS트랜지스터(22,27)와 nMOS트랜지스터(23,29) 그리고 nMOS트랜지스터(24,30)(25,30)의 트랜지스터 사이즈는 서로 같게 선택된다. 외부컬럼 어드레스신호(1)는 H레벨로서는 2.0V 그리고 L레벨로서는 0.8V로 TTL레벨에서 입력되므로, H레벨과 L레벨의 안정한계치는 TTL레벨에서 1.4V이다.

nMOS트랜지스터(23,25,29,31)가 H레벨에 달하는 활성화신호 ø1과 지연활성화신호 ø2에 의해 턴온될때, 외부컬럼 어드레스신호(1)가 TTL의 1.4V의 한계치 전압레벨보다 높으면 노드 A는 L레벨이 되고, 노드 B는 H레벨이 되고, 그리고 외부컬럼 어드레스신호(1)가 1.4V보다 낮을때 노드 A는 H레벨이 되고 노드 B는 L레벨이 되도록, 인버터(20c,20d)의 nMOS트랜지스터(26)의 트랜지스터 사이즈 W1이 조절된다.

제1도의 로우어드레스 버퍼회로(20e)에 따라서, 활성화신호 ø2가 입력되는 nMOS트랜지스터(25)는 접지전위측에 접속된 소스와 TTL레벨의 게이트 전압의 nMOS트랜지스터(24)에 접속된 드레인측을 가진다.

nMOS트렌지스터(25)의 게이트 전압이 지연 활성화 신호 ψ2의 전원전압의 H레벨이고, nMOS트렌지스터(25)가 완전히 턴온이기 때문에, 노드 N의 전위는 0V가 된다.

nM0S트랜지스터의 기판전압이 0V일 때, 소스저압과 기판전압간의 차인 백바이어스 전위가 nM0S트랜지스터(24,25)에서 0V가 된다.

따라서, nMOS트랜지스터(24,25)의 한계치 전압은 기판 바이어스 효과 때문에 증대하지 않는다. 이리하여, 직렬접속된 nMOS트랜지스터(24,25)의온저항은 제 6도에 표시하는 종래의 로우nMOS트랜지스터 버퍼회로보다 만들어질 수가 있다.

H레벨 포리챠지된 노드 A는 종래 경우보다 속히 0V로 방전될 수가 있고, 내부어드레스신호 INX1를 더욱 속히 출력되게 할 수 있다. 더욱, 로우어드레스 버퍼회로(20e)에서 2개의 인버터(20c,20d)의 입력과 출력을 교호로 접속하여 대칭의 래치회로를 형성하고, 각 노드의 대칭기생용량과 저항에 의해 래치회로의 오프셋트 전압은 증폭시에 축소될 수가 있다.

즉, pMOS트랜지스터(21,28,22,27)와 nMOS트랜지스터(23,29,24,30,25,31)의 사이즈는 서로 같고 그리고 대칭모양으로 배치되고 있으나, nMOS트랜지스터(26,32)의 사이즈는 불균형모양으로 세트되어 있다.

외부로우 어드레스신호는 전위가 H레벨에서는 2.0V 그리고 L레벨에서는 0.8V인 TTL레벨이기 때문에, 한계치전압은 (2.0V+0.8V)/2=1.4V이다.

nMOS트랜지스터(26,32)의 사이즈는 내부어드레스신호 lNX1이 H레벨이 되도록 결정되고, ZINX1은 외부로우 어드레스신호가 1.4V보다 클때에 L레벨이 되고, 그리고 내부어드레스신호 INX1은 L레벨이 되고, ZINX1은 외부로우 어드레스신호(1)가 1.4V보다 낮을 때에 H레벨이 된다. 일반적으로, nMOS트랜지스터(26)의 사이즈는 nMOS트랜지스터(32)의 것보다 작게 세트된다.

제1도에 표시한 실시예에 딸, 외부로우 어드레스신호의 받아들임에서 내부로우 어드레스신호 INX1와 ZINX1의 확정까지의 시간은 내부전압전위 Vcc의 레벨에 노드 A와 B를 프리챠지하는 것에 의해 축소되게 할 수 있다. 만약 H레벨의 외부로우 어드레스신호가 내부어드레스신호 INX=L과 ZINX=X와 같은 한쪽의 레벨에 래치가 확정될때 받아 들여지면, 래치를 반전하기 위한 요구된 시간이 지연된다.

제3도는 본 발명의 다른 실시예에 따른 컬럼어드레스 버퍼회로의 회로도이다.

제3도의 걸럼어드레스 버퍼회로는 제9도의 NAND게이트(42)의 대신 설치된 NOR게이트(52)를 가지고 있다. NOR게이트(52)는 한쪽의 입력단에는 ZCAS신호가 제공되고, 그리고 다른쪽의 입력단에는 ZPOR신호가 인버터(53)에 의해 반전되어 입력된다.

NOR게이트(52)의 출력은 인버터(54)에 의해 반전되어, 인버터(43)에 제공된다. 잔존구성은 제9도의 것과 같다.

제4도는 제3도의 컬럼어드레스 버퍼회로의 동작을 설명하는 타이밍챠트이다.(a)에서 표시하는 시각 t0에서 전원이 턴오될때, 전원리세트신호 발생회로(1)에서 출력되는 ZPOR신호는 (b)에 표시한 것과 같이 L레벨에서 H레벨로 된다.

H레벨의 ZPOR신호는 인버터(53)에 의해 반전되고 NOR게이트(52)의 다른쪽 입력단에 제공되기 때문에, ZCAS신호의 수신이 가능하다. ZCAS신호가 (c)에 표시한 것과 같이 시각 t1에서 L레벨이 될 때, 활성화신호 ψ3은 (d)에 표시한 것과 같이 H레벨이 된다.

따라서, NAND게이트(44)는 (e)에 표시한 것과 같이 H레벨의 외부컬럼 어드레스신호(1)를 출력한다.

외부컬럼 어드레스신호(1)는 인버터(45)에 의해 반전되고, 내부컬럼 어드레스신호 INY1은 (f)에 표시한 것과 같이 H레벨이 된다.

제5도는 제3도의 컬럼어드레스 버퍼를 구체적으로 표시하는 전기회로도이다.

제3도에 표시하는 인버터(53)는 pMOS트랜지스터(531)와 nMOS트랜지스터(532)를 포함한다. ZPOR 신호는 트랜지스터(531,532)의 게이트에 제공된다.

pMOS트랜지스터(531)는 전원전위에 의해 공급된 소스와 그리고 nMOS트랜지스터(532)의 드레인에 접속된 드레인을 가진다. nMOS트랜지스터(532)의 소스는 접지된다.

NOR게이트(52)는 pMOS트랜지스터(521,522) 그리고 nMOS트랜지스터(523,524)를 포함한다. ZCAS신호는 pMOS트랜지스터(522)와 nMOS트랜지스터(524)의 게이트에 제공된다. pMOS트랜지스터(521)와 nMOS트랜지스터(523)는 인버터(53)의 출력에 접속된 각 게이트를 가진다.

pMOS트랜지스터(521)는 전원전위 Vcc로 공급된 소스와 pMOS트랜지스터(522)의 소스에 접속된 드레인을 가진다. pMOS트랜지스터(522)의 드레인은 nMOS트랜지스터(523,524)의 드레인에 접속된다.

nMOS트랜지스터(523,524)의 소스는 접지되고,인버터(54)의 입력에 접속된다.

인버터(54)는 pMOS트랜지스터(541)와 nMOS트랜지스터(542)를 포함한다. pMOS트랜지스터(541)와 nMOS트랜지스터(542)의 각 게이트는 NOR게이트(52)의 출력에 접속된다.

pMOS트랜지스터(541)는 전원전위 Vcc에 의해 공급된 소스와 nMOS트랜지스터(542)의 드레인 그리고 인버터(43)의 입력에도 접속된 드레인을 가진다.

nMOS트랜지스터(542)의 소스는 접지된다. 인버터(43)는 pMOS트랜지스터(431)와 nMOS트랜지스터(432)를 포함한다. 인버터(54)의 출력은 트랜지스터(431,4322)의 각 게이트에 접속된다. pMOS트랜지스터(431)는 전원전위에 의해 공급된 드레인과 nMOS트랜지스터(432)의 드레인과 NAND게이트(44)의 한쪽 입력단에 접속된 소스를 가진다. nMOS트랜지스더(432)의 소스는 접지된다.

NAND게이트(44)는 pMOS트랜지스터(441,442)와 nMOS트랜지스터(443,444)를 포함한다. 외부컬럼 어드레스신호(1)는 pMOS트랜지스터(441)와 nMOS트랜지스터(443)의 각 게이트에 제공된다. 인버터(43)의 출력은 PMOS트랜지스터(442)와 nMOS트랜지스터(444)의 각 게이트에 접속된다. PMOS트랜지스터(441, 442)는 전원전위에 의해 공급된 각 소스와 nMOS트랜지스터(443)의 드레인과 인버터(45)의 입력에 접속된 각 드레인을 가진다. nMOS트랜지스터(443)의 소스는 nMOS트랜지스터(444)의 드레인에 접속된다. nMOS트랜지스터(444)의 소스는 접지된다. 인버터(45)는 pMOS트랜지스터(451)와 nMOS트랜지스터(452)를 포함한다. pMOS트래지스터(451)와 nMOS트래지스터(452)의 각 게이트는 NAND게이트(44)의 출력에 접속된다.

pMOS트랜지스터(451)는 전원전압 Vcc에 의해 공급된 소스와 nMOS트랜지스터(452)의 드레인에 접속된 드레인을 가진다. 내부어드레스신호 INY1은 그곳사이의 노드에서 출력된다. nMOS트랜지스터(452)의 소스는 접지된다.

제5도를 참조하여, 전원이 턴온되기 전에, ZPOR신호는 L레벨이 되고, 전원전압이 전원이 턴온된 동안에 불충분한 레벨을 가지고 있어도 ZPOR신호는 변하지 않는다. 따라서, 관통전류는 흐르지 않는다.

외부컬럼 어드레스신호(1)를 받는 NAND게이트(44)의 사용이 같은 구동능력의 NAND게이트와 NOR게이트의 레이아웃면적이 비교될때 NOR게이트가 더 큰 면적을 점유하므로 회로면적을 축소하는 이점을 제공한다.

특히, P채널형 전자이동도는 n채널형 전자이동도의 약 1/2이고, pMOS트랜지스터(521,522)는 NOR게이트(52)에서 직렬로 접속되어, pMOS트랜지스터의 사이즈가 크게 된다.

본 발명은 제3과 5도의 상기 실시예에서 외부컬럼 어드레스를 받는 컬럼어드레스 버퍼에 적용되어도, 제3도와 제5도에 표시하는 버퍼에 의해 제6도에 표시하는 기록신호 ZWE를 받게 되는 구조가 사용된다.

본 발명의 실시예에 따라, 출력신호를 제공하는 제1과 제2노드는 제1과 제2프리챠지수단에 의해 프리챠지되고, 제1과 제2트랜지스터는 제1활성화신호가 제1논리레벨이 될 때 제1과 제2프리챠지 수단에 절리되고, 제1과 제2프리챠지수단은 제1활성화신호가 제2논리가 될때 제1과 제2트랜지스터에서 절리되고, 신호는 제1트랜지스터에 제공된 제어신호에 따라 제1과 제2노드에 출력된다. 이것이 외부제어신호의 입력에서 제1과 제2노드의 전위의 정착까지의 시간을 단축한다.

걸럼어드레스 버퍼회로에 있어서, 외부제어신호는 CM0S논리합 게이트에 의해 받게 되고, 그리고 논리합 게이트는 CM0S논리적 게이트에 의해 받게 된다.

따라서, 관통전류의 흐름을 방지할 수가 있다.

본 발명이 상세히 설명되었지만, 설명과 보기의 방법이 동일하고 제한을 하지 않는 것이 명백히 이해되고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한된다.

Claims

외부신호를 반도체 메모리장치에 전송하기 위해 CM0S트랜지스터로 구성된 버퍼회로이고, 출력신호를 제공하는 제1 및 제2노드(A,B), 상기 제2노드를 프리챠지하는 제1프리챠지수단(21), 상기 제2노드를 프리챠지하는 제2프리챠지수단(28), 상기 외부신호가 그의 입력전극에 인가되는 제1트랜지스터(24), 그의 입력전극이 기준전위에 접속되는 제 2트랜지스터(30), 제 1활성화신호가 제 1논리레벨로된 것에 응답해서 상기 제1프리챠지수단을 상기 제1트랜지스터의 제1전극에서 절리하고, 상기 제1의 활성화신호가 상기 제1논리레벨과 다른 제2논리로된 것에 응답하고, 상기 제1프리챠지수단과 상기 제1트랜지스터의 제1전극을 접속하는 제3트랜지스터와, 상기 제1활성화신호가 상기 제1논리 레벨로된 것에 응답하고, 상기 제2프리챠지수단과 상기 제2트랜지스터의 제1전극과 절리하고, 상기 제1활성화신호가 상기 제2논리레벨로 된 것에 응답하고, 상기 제2프리챠지수단과 상기 제2트랜지스터의 제1전극을 접속하는 제 4트랜지스터(29)를 구비한 반도체 메모리장치의 버퍼회로.
제1항에 있어서, 상기 제1프리챠지수단에 병렬로 접속되고, 그의 입력전극이 상기 제2노드에 접속되는 제5트랜지스터(22), 그리고 상기 제2프리챠지수단에 병렬로 접속되고, 그의 입력전극이 상기 제1노드에 접속되는 제6트랜지스터(27)를 또한 구비한 반도체 메모리장치의 버퍼회로.
제2항에 있어서, 상기 제1트랜지스터와 상기 기준전위간에 접속되고, 제2활성화신호가 상기 제1논리레벨로된 것에 응답하고, 상기 제1트랜지스터를 상기 기준전위에서 절리하고, 상기 제2할성화 신호가 상기 제2논리레벨인 것에 응답하고 상기 제1트랜지스터를 상기 기준전압에 접속하는 제7트랜지스터(25), 그리고 상기 제4트랜지스터와 상기 기준전위간에 접속되고, 상기 제2활성화신호가 상기 제1논리레벨인 것에 응답하고 상기 제2트랜지스터를 상기 기준전압에서 절리하고, 상기 제2할성화신호가 상기 제2논리레벨인 것에 응답하고, 상기 제2트랜지스터를 상기 기준전압에 접속하는 제8트랜지스터(31)를 포함하는 반도체 메모리장치의 버퍼회로.
제3항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터의 직결회로에 병렬접속되고, 그의입력전극이 상기 제2노드에 접속되는 제9트랜지스터(26), 그리고 상기 제2트랜지스터와 상기 제8트랜지스터의 직렬회로에 병렬 접속되고 그의 입력전극이 상기 제1노드에 접속되는 제10트랜지스터(32)를 포함하는 반도체 메모리장치의 버퍼회로.
제1항에 있어서, 전원온을 검지하는 전원검지수단(1), 외부제어신호와 상기 전원검지수단의 출력을 받고, 상기 전원접지수단이 전원온을 검지한 것에 응답하여 제2논리레벨로 되고, 상기 제어신호가 제1논리레벨에서 제2논리레벨에 된 것에 응답하고, 제1논리레벨로 되는 제1활성화신호를 출력하는 게이트소자, 그리고 상기 전원온되어서 제1논리레벨로 되고, 상기 제어신호가 제1논리레벨에서 제2논리레벨로 되어 소정시간후에 제2논리레벨로 되는 제2활성화신호를 출력하는 인버티소자(11-15)를 포함하는 반도체 메모리장치의 버퍼회로.
대기시에 제1논리레벨에서 액티브로되는 외부제어신호를 반도체 메모리장치의 내부에 전송하기 위한 버퍼회로를 내장한 반도체 메모리장치의 버퍼회로이고, 상기 외부제어신호와 상기 버퍼회로를 활성화하기 의한 활성화 신호를 받는 CM0S논리합 게이트, 그리고 대기시에 데이터와 상기 CM0S논리합 게이트의 출력을 받고, 상기 논리합 게이트의 출력이 제1논리레벨로 된 것에 응답하고 상기 데이터를 출력하는 CM0S논리적 게이트를 구비한 반도체 메모리장치의 버퍼회로.
제6항에 있어서, 상기 데이터의 복수비트는 병렬로 입력되고, 상기 CMOS논리적 게이트는 각 데이터와 상기 CM0S논리합 게이트의 출력을 받는 복수의 CM0S논리적 게이트를 포함하는 반도체 메모리장치의 버퍼회로.