JPH0962380A - 内部降圧回路 - Google Patents
内部降圧回路Info
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- JPH0962380A JPH0962380A JP7240903A JP24090395A JPH0962380A JP H0962380 A JPH0962380 A JP H0962380A JP 7240903 A JP7240903 A JP 7240903A JP 24090395 A JP24090395 A JP 24090395A JP H0962380 A JPH0962380 A JP H0962380A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Abstract
(57)【要約】
【課題】内部降圧電源のオーバーシュートによる、入力
ハイレベルの最小値（ＶＩＨmin.）の悪化を防止する。 【解決手段】負荷となる内部回路の動作による内部降圧
電源の低下を補償する回路に加え、内部降圧電源がオー
バーシュートした際、内部降圧電源（ＶＩＮＴ）レベル
を低下させるためのコンパレータとトランジスタを備
え、ＶＩＮＴレベルのオーバーシュートによる入力ハイ
レベルの最小値の悪化を防止する。
ハイレベルの最小値（ＶＩＨmin.）の悪化を防止する。 【解決手段】負荷となる内部回路の動作による内部降圧
電源の低下を補償する回路に加え、内部降圧電源がオー
バーシュートした際、内部降圧電源（ＶＩＮＴ）レベル
を低下させるためのコンパレータとトランジスタを備
え、ＶＩＮＴレベルのオーバーシュートによる入力ハイ
レベルの最小値の悪化を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は内部降圧回路に関
し、特に基準電圧発生回路を用いてなる内部降圧方式を
採用した半導体装置の内蔵に好適な内部降圧回路に関す
る。
し、特に基準電圧発生回路を用いてなる内部降圧方式を
採用した半導体装置の内蔵に好適な内部降圧回路に関す
る。
【０００２】
【従来の技術】この種の従来の内部降圧回路の構成の一
例を図４に示す。図４を参照して、基準電圧発生回路Ｖ
Ｒからの基準電圧ＶＲＥＦ１（負荷となる内部回路への
印加電圧の基準となる電圧）を入力とし、内部回路Ｐ１
に内部降圧電源（単に「内部電源」ともいう）ＶＩＮＴ
を出力する内部降圧回路は、第１のコンパレータＣ１１
と、第１のＰチャネル型ＭＯＳトランジスタ（「第１の
トランジスタ」という）ＱＰ１１と、第２のコンパレー
タＣ１２と、第２のＰチャネル型ＭＯＳトランジスタ
（「第２のトランジスタ」という）ＱＰ１２と、を備
え、第１及び第２のコンパレータＣ１１、Ｃ１２は共に
基準電圧ＶＲＥＦ１と内部電源ＶＩＮＴを非反転入力端
と反転入力端に入力し、その出力をそれぞれ第１、第２
のトランジスタＱＰ１１、ＱＰ１２のゲートに入力し、
第１、第２のトランジスタＱＰ１１、ＱＰ１２のドレイ
ンの共通接続点を内部電源ＶＩＮＴとして内部回路Ｐ１
に供給している。第１、第２のトランジスタＱＰ１１、
ＱＰ１２のソースは電源に接続されている。
例を図４に示す。図４を参照して、基準電圧発生回路Ｖ
Ｒからの基準電圧ＶＲＥＦ１（負荷となる内部回路への
印加電圧の基準となる電圧）を入力とし、内部回路Ｐ１
に内部降圧電源（単に「内部電源」ともいう）ＶＩＮＴ
を出力する内部降圧回路は、第１のコンパレータＣ１１
と、第１のＰチャネル型ＭＯＳトランジスタ（「第１の
トランジスタ」という）ＱＰ１１と、第２のコンパレー
タＣ１２と、第２のＰチャネル型ＭＯＳトランジスタ
（「第２のトランジスタ」という）ＱＰ１２と、を備
え、第１及び第２のコンパレータＣ１１、Ｃ１２は共に
基準電圧ＶＲＥＦ１と内部電源ＶＩＮＴを非反転入力端
と反転入力端に入力し、その出力をそれぞれ第１、第２
のトランジスタＱＰ１１、ＱＰ１２のゲートに入力し、
第１、第２のトランジスタＱＰ１１、ＱＰ１２のドレイ
ンの共通接続点を内部電源ＶＩＮＴとして内部回路Ｐ１
に供給している。第１、第２のトランジスタＱＰ１１、
ＱＰ１２のソースは電源に接続されている。
【０００３】次に、従来の内部降圧回路の動作を説明す
る。
る。
【０００４】第１コンパレータＣ１１により基準電圧Ｖ
ＲＥＦ１と内部電源ＶＩＮＴとを比較して、内部電源Ｖ
ＩＮＴの負荷である内部回路Ｐ１の動作により内部電源
ＶＩＮＴが基準電圧ＶＲＥＦ１よりも低下した場合、第
１のコンパレータＣ１１の比較結果に基づき第１のトラ
ンジスタＱＰ１１を制御して内部電源ＶＩＮＴを上昇さ
せ、内部回路Ｐ１に印加される内部電源ＶＩＮＴを一定
に保つように動作する。
ＲＥＦ１と内部電源ＶＩＮＴとを比較して、内部電源Ｖ
ＩＮＴの負荷である内部回路Ｐ１の動作により内部電源
ＶＩＮＴが基準電圧ＶＲＥＦ１よりも低下した場合、第
１のコンパレータＣ１１の比較結果に基づき第１のトラ
ンジスタＱＰ１１を制御して内部電源ＶＩＮＴを上昇さ
せ、内部回路Ｐ１に印加される内部電源ＶＩＮＴを一定
に保つように動作する。
【０００５】また、第２のコンパレータＣ１２と第２の
トランジスタＱＰ１２も、第１のコンパレータＣ１１、
第１のトランジスタＱＰ１１と同様の動作をするが、第
１のトランジスタＱＰ１１と第２のトランジスタＱＰ１
２のゲート幅Ｗは、例えば２０：１程度のサイズの差を
有し、これに伴って第１のコンパレータＣ１１と第２の
コンパレータＣ１２を構成するトランジスタのゲート幅
Ｗについても同様の差が設けられている。
トランジスタＱＰ１２も、第１のコンパレータＣ１１、
第１のトランジスタＱＰ１１と同様の動作をするが、第
１のトランジスタＱＰ１１と第２のトランジスタＱＰ１
２のゲート幅Ｗは、例えば２０：１程度のサイズの差を
有し、これに伴って第１のコンパレータＣ１１と第２の
コンパレータＣ１２を構成するトランジスタのゲート幅
Ｗについても同様の差が設けられている。
【０００６】例えば、第１のトランジスタＱＰ１１のゲ
ート幅Ｗ＝2000μｍとすると、第２のトランジスタＱＰ
１２のゲート幅Ｗ＝100μｍ程度とされる。
ート幅Ｗ＝2000μｍとすると、第２のトランジスタＱＰ
１２のゲート幅Ｗ＝100μｍ程度とされる。
【０００７】このゲート幅Ｗの差に関して、内部降圧回
路を用いる半導体装置として例えばＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）について説明すると、ス
タンバイ状態、すなわち内部回路Ｐ１が動作していない
状態では、第１のコンパレータＣ１１は全く作動せず、
第１のトランジスタＱＰ１１のゲート電位も電源レベル
に固定され、このため第１のトランジスタＱＰ１１はオ
フ状態とされる（スタンバイ状態時の消費電流の低減を
達成）。
路を用いる半導体装置として例えばＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）について説明すると、ス
タンバイ状態、すなわち内部回路Ｐ１が動作していない
状態では、第１のコンパレータＣ１１は全く作動せず、
第１のトランジスタＱＰ１１のゲート電位も電源レベル
に固定され、このため第１のトランジスタＱＰ１１はオ
フ状態とされる（スタンバイ状態時の消費電流の低減を
達成）。
【０００８】一方、第２のコンパレータＣ１２は常に動
作しており、ゲート幅Ｗの小さな第２のトランジスタＱ
Ｐ１２のみで内部電源ＶＩＮＴのレベルを補償してい
る。
作しており、ゲート幅Ｗの小さな第２のトランジスタＱ
Ｐ１２のみで内部電源ＶＩＮＴのレベルを補償してい
る。
【０００９】そして、活性（アクティブ）状態、すなわ
ちＲＡＳＢ（ロウアドレスストローブ信号）が低レベル
（アクティブ）状態となった際に、第１のコンパレータ
Ｃ１１が活性化され、ゲート幅Ｗの大きな第１のトラン
ジスタＱＰ１１で内部電源ＶＩＮＴのレベルを補償する
ように構成されている。
ちＲＡＳＢ（ロウアドレスストローブ信号）が低レベル
（アクティブ）状態となった際に、第１のコンパレータ
Ｃ１１が活性化され、ゲート幅Ｗの大きな第１のトラン
ジスタＱＰ１１で内部電源ＶＩＮＴのレベルを補償する
ように構成されている。
【００１０】
【発明が解決しようとする課題】上記従来の内部降圧回
路では、内部回路動作時（アクティブ状態時）において
内部電源ＶＩＮＴのレベル低下を補うための第１のトラ
ンジスタＱＰ１１には低下したレベルを元に戻す能力
（駆動能力）が要求されると共に、応答速度の高速化も
要求される。
路では、内部回路動作時（アクティブ状態時）において
内部電源ＶＩＮＴのレベル低下を補うための第１のトラ
ンジスタＱＰ１１には低下したレベルを元に戻す能力
（駆動能力）が要求されると共に、応答速度の高速化も
要求される。
【００１１】例えば内部電源ＶＩＮＴのレベルが低下す
ると元のレベルに戻す時の反動で内部電源ＶＩＮＴにオ
ーバーシュートが発生することになる。
ると元のレベルに戻す時の反動で内部電源ＶＩＮＴにオ
ーバーシュートが発生することになる。
【００１２】このオーバーシュート分は、その後、内部
回路Ｐ１が動作すれば再び元に戻るが、図４に示す従来
の内部降圧回路においてはレベルを下げるための回路手
段は付加されていない。このため、例えばＤＲＡＭにお
いて、ＲＡＳＢ信号のリセット時に、内部回路Ｐ１の負
荷が多くなり内部電源ＶＩＮＴが低下し、これを元に戻
すために、上述したように、内部電源ＶＩＮＴがオーバ
ーシュートした状態で、第１のコンパレータＣ１１がイ
ンアクティブ（非活性）状態となり、内部回路Ｐ１の動
作が停止すると、内部電源ＶＩＮＴはオーバーシュート
したままで次のサイクルのＲＡＳＢの低レベルへの遷移
を向かえることになる（図３（Ａ）参照）。この場合、
ＤＲＡＭのロウアドレス（Row Address）等の入力ハイ
レベル（ＶＩＨ）の最小値（ＶＩＨmin.）を悪化させる
という問題点があった。
回路Ｐ１が動作すれば再び元に戻るが、図４に示す従来
の内部降圧回路においてはレベルを下げるための回路手
段は付加されていない。このため、例えばＤＲＡＭにお
いて、ＲＡＳＢ信号のリセット時に、内部回路Ｐ１の負
荷が多くなり内部電源ＶＩＮＴが低下し、これを元に戻
すために、上述したように、内部電源ＶＩＮＴがオーバ
ーシュートした状態で、第１のコンパレータＣ１１がイ
ンアクティブ（非活性）状態となり、内部回路Ｐ１の動
作が停止すると、内部電源ＶＩＮＴはオーバーシュート
したままで次のサイクルのＲＡＳＢの低レベルへの遷移
を向かえることになる（図３（Ａ）参照）。この場合、
ＤＲＡＭのロウアドレス（Row Address）等の入力ハイ
レベル（ＶＩＨ）の最小値（ＶＩＨmin.）を悪化させる
という問題点があった。
【００１３】より詳細には、外部電源電圧ＶCC＝５．０
Ｖ、基準電圧ＶＲＥＦ１＝３．３Ｖとした際に、内部電
源ＶＩＮＴレベルのオーバーシュートと入力ハイレベル
（ＶＩＨ）の関係は、例えばＶＩＮＴ＝３．３Ｖの場
合、入力ハイレベルＶＩＨ＝１．８Ｖに設計したとする
と、内部電源にオーバーシュートが起こりＶＩＮＴ＝
４．０Ｖとなった時、ＶＩＨ＝２．５Ｖとなり、これは
スペックの最小値である２．４Ｖを超えてしまい不良と
なる。
Ｖ、基準電圧ＶＲＥＦ１＝３．３Ｖとした際に、内部電
源ＶＩＮＴレベルのオーバーシュートと入力ハイレベル
（ＶＩＨ）の関係は、例えばＶＩＮＴ＝３．３Ｖの場
合、入力ハイレベルＶＩＨ＝１．８Ｖに設計したとする
と、内部電源にオーバーシュートが起こりＶＩＮＴ＝
４．０Ｖとなった時、ＶＩＨ＝２．５Ｖとなり、これは
スペックの最小値である２．４Ｖを超えてしまい不良と
なる。
【００１４】なお、基準電圧と内部電源電圧を比較し内
部降圧電源を一定に保つ電源回路において、内部回路の
動作等に起因する内部電源電圧の瞬時変動に対する追従
性を向上させることを目的として、例えば特開平４−２
９１６０８号公報には、内部回路に印加される印加電圧
（内部降圧電源電圧）を、内部回路への給電路に介挿さ
れ制御入力端への信号に応じて抵抗値が可変する可変抵
抗素子の制御入力端へとコンデンサを介して負帰還させ
る構成が開示されているが、この従来例は、コンデンサ
の負帰還作用により内部降圧電源電圧の変動に対する可
変抵抗素子の駆動信号の立上がり／立下がり速度を増大
させて追従特性を向上したものであり、内部回路の給電
路には内部降圧電源レベルを低下させるための回路手段
（放電パス）を備えず、上記したオーバーシュートの問
題（第１のコンパレータＣ１１が非活性状態で内部回路
が動作停止した後、次サイクルのＲＡＳＢアクティブ時
においてロウアドレスの入力ハイレベルＶＩＨに影響）
を解消することはできない。
部降圧電源を一定に保つ電源回路において、内部回路の
動作等に起因する内部電源電圧の瞬時変動に対する追従
性を向上させることを目的として、例えば特開平４−２
９１６０８号公報には、内部回路に印加される印加電圧
（内部降圧電源電圧）を、内部回路への給電路に介挿さ
れ制御入力端への信号に応じて抵抗値が可変する可変抵
抗素子の制御入力端へとコンデンサを介して負帰還させ
る構成が開示されているが、この従来例は、コンデンサ
の負帰還作用により内部降圧電源電圧の変動に対する可
変抵抗素子の駆動信号の立上がり／立下がり速度を増大
させて追従特性を向上したものであり、内部回路の給電
路には内部降圧電源レベルを低下させるための回路手段
（放電パス）を備えず、上記したオーバーシュートの問
題（第１のコンパレータＣ１１が非活性状態で内部回路
が動作停止した後、次サイクルのＲＡＳＢアクティブ時
においてロウアドレスの入力ハイレベルＶＩＨに影響）
を解消することはできない。
【００１５】従って、本発明は、上記従来の内部降圧回
路を改良して上記問題点を解消し、内部降圧電源のオー
バーシュートによる入力ハイレベルの最小値の悪化を防
止するようにした内部降圧回路を提供することを目的と
する。
路を改良して上記問題点を解消し、内部降圧電源のオー
バーシュートによる入力ハイレベルの最小値の悪化を防
止するようにした内部降圧回路を提供することを目的と
する。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、負荷となる内部回路へ供給する内部降圧
電源電圧を発生する内部降圧回路において、前記内部回
路が活性化された際に活性化され、第１の基準電圧と前
記内部降圧電源電圧とを比較する第１のコンパレータ
と、該第１のコンパレータの出力を制御入力とし外部電
源線と内部降圧電源給電線との間に接続された第１のト
ランジスタと、前記内部回路が非活性化状態にある時に
も第１の基準電圧と前記内部降圧電源電圧とを比較する
第２のコンパレータと、該第２のコンパレータの出力を
制御入力とし前記外部電源線と前記内部降圧電源給電線
との間に接続された第２のトランジスタと、第２の基準
電圧と前記内部降圧電源電圧とを比較する第３のコンパ
レータと、該第３のコンパレータの出力を制御入力とし
前記内部降圧電源給電線と接地との間に接続された第３
のトランジスタと、を具備したことを特徴とする内部降
圧回路を提供する。
め、本発明は、負荷となる内部回路へ供給する内部降圧
電源電圧を発生する内部降圧回路において、前記内部回
路が活性化された際に活性化され、第１の基準電圧と前
記内部降圧電源電圧とを比較する第１のコンパレータ
と、該第１のコンパレータの出力を制御入力とし外部電
源線と内部降圧電源給電線との間に接続された第１のト
ランジスタと、前記内部回路が非活性化状態にある時に
も第１の基準電圧と前記内部降圧電源電圧とを比較する
第２のコンパレータと、該第２のコンパレータの出力を
制御入力とし前記外部電源線と前記内部降圧電源給電線
との間に接続された第２のトランジスタと、第２の基準
電圧と前記内部降圧電源電圧とを比較する第３のコンパ
レータと、該第３のコンパレータの出力を制御入力とし
前記内部降圧電源給電線と接地との間に接続された第３
のトランジスタと、を具備したことを特徴とする内部降
圧回路を提供する。
【００１７】
【作用】本発明の内部降圧回路は、後に詳細に説明する
ように、アクティブ時に活性化する第１のコンパレータ
（Ｃ１１）と第１のトランジスタ（ＱＰ１１）と、スタ
ンバイ時用に常に動作している第２のコンパレータ（Ｃ
１２）と第２のトランジスタ（ＱＰ１２）とを備え、こ
れらは第１の基準電位（ＶＲＥＦ１）と内部電源（ＶＩ
ＮＴ）のレベル比較により内部回路の動作による内部電
源の低下を補償するように動作し、さらに、第３のコン
パレータ（Ｃ１３）と第３のトランジスタ（ＱＮ１３）
とを備え、これは第２の基準電位（ＶＲＥＦ２）と内部
電源（ＶＩＮＴ）のレベル比較により内部電源がオーバ
ーシュートした際、ＶＩＮＴレベルを低下させるように
動作し、例えばＤＲＡＭ等において上記従来例で問題と
された内部電源のオーバーシュート発生による、次サイ
クルでのロウアドレス等の取り込み時の入力ハイレベル
の最小値の悪化を防止するものである。
ように、アクティブ時に活性化する第１のコンパレータ
（Ｃ１１）と第１のトランジスタ（ＱＰ１１）と、スタ
ンバイ時用に常に動作している第２のコンパレータ（Ｃ
１２）と第２のトランジスタ（ＱＰ１２）とを備え、こ
れらは第１の基準電位（ＶＲＥＦ１）と内部電源（ＶＩ
ＮＴ）のレベル比較により内部回路の動作による内部電
源の低下を補償するように動作し、さらに、第３のコン
パレータ（Ｃ１３）と第３のトランジスタ（ＱＮ１３）
とを備え、これは第２の基準電位（ＶＲＥＦ２）と内部
電源（ＶＩＮＴ）のレベル比較により内部電源がオーバ
ーシュートした際、ＶＩＮＴレベルを低下させるように
動作し、例えばＤＲＡＭ等において上記従来例で問題と
された内部電源のオーバーシュート発生による、次サイ
クルでのロウアドレス等の取り込み時の入力ハイレベル
の最小値の悪化を防止するものである。
【００１８】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。
形態を以下に説明する。
【００１９】図１は、本発明の一実施形態に係る内部降
圧回路とその周辺回路の構成を示すブロック図である。
圧回路とその周辺回路の構成を示すブロック図である。
【００２０】図１を参照して、本実施形態に係る内部降
圧回路は、第１の基準電圧発生回路ＶＲ１１と、第２の
基準電圧発生回路ＶＲ１２と、内部降圧回路部Ｇ１（破
線で示す）と、内部回路Ｐ１と、から構成されている。
そして、内部降圧回路部Ｇ１は、第１〜第３のコンパレ
ータＣ１１〜Ｃ１３と、第１〜第３のトランジスタＱＰ
１１、ＱＰ１２、ＱＮ１３から構成されている。本実施
形態は、図４に示した前記従来例と比較して、第２の基
準電圧発生回路ＶＲ１２、第３のコンパレータＣ１３、
及びＮチャネル型ＭＯＳトランジスタである第３のトラ
ンジスタＱＮ１３が新たに付加されている。
圧回路は、第１の基準電圧発生回路ＶＲ１１と、第２の
基準電圧発生回路ＶＲ１２と、内部降圧回路部Ｇ１（破
線で示す）と、内部回路Ｐ１と、から構成されている。
そして、内部降圧回路部Ｇ１は、第１〜第３のコンパレ
ータＣ１１〜Ｃ１３と、第１〜第３のトランジスタＱＰ
１１、ＱＰ１２、ＱＮ１３から構成されている。本実施
形態は、図４に示した前記従来例と比較して、第２の基
準電圧発生回路ＶＲ１２、第３のコンパレータＣ１３、
及びＮチャネル型ＭＯＳトランジスタである第３のトラ
ンジスタＱＮ１３が新たに付加されている。
【００２１】図２に、内部降圧回路部Ｇ１の回路構成の
詳細を示す。
詳細を示す。
【００２２】図２を参照して、第１のコンパレータＣ１
１はソースが共通接続されて定電流源トランジスタＮＭ
３に接続されてなるＮチャネル型ＭＯＳトランジスタ差
動対ＮＭ１、ＮＭ２と、差動対トランジスタのドレイン
に入力端と出力端がそれぞれ接続されカレントミラー回
路を構成するＰチャネル型ＭＯＳトランジスタ対ＭＰ
１、ＭＰ２と、カレントミラー回路の出力端と電源間に
接続されてなる第４のＰチャネル型ＭＯＳトランジスタ
ＱＰ１４からなり、差動入力端には第１の基準電圧ＶＲ
ＥＦ１と内部電源ＶＩＮＴが入力され、定電流源ＭＯＳ
トランジスタＮＭ３のゲートと第４のトランジスタＱＰ
１４のゲートには制御信号φＡが共通接続されている。
１はソースが共通接続されて定電流源トランジスタＮＭ
３に接続されてなるＮチャネル型ＭＯＳトランジスタ差
動対ＮＭ１、ＮＭ２と、差動対トランジスタのドレイン
に入力端と出力端がそれぞれ接続されカレントミラー回
路を構成するＰチャネル型ＭＯＳトランジスタ対ＭＰ
１、ＭＰ２と、カレントミラー回路の出力端と電源間に
接続されてなる第４のＰチャネル型ＭＯＳトランジスタ
ＱＰ１４からなり、差動入力端には第１の基準電圧ＶＲ
ＥＦ１と内部電源ＶＩＮＴが入力され、定電流源ＭＯＳ
トランジスタＮＭ３のゲートと第４のトランジスタＱＰ
１４のゲートには制御信号φＡが共通接続されている。
【００２３】第２のコンパレータＣ１２はソースが共通
接続されて定電流源トランジスタＮＭ６に接続されてな
るＮチャネル型ＭＯＳトランジスタ差動対ＮＭ４、ＮＭ
５と、差動対トランジスタのドレインに入力端と出力端
がそれぞれ接続されカレントミラー回路を構成するＰチ
ャネル型ＭＯＳトランジスタ対ＭＰ３、ＭＰ４とからな
り、差動入力端には第１の基準電圧ＶＲＥＦ１と内部電
源ＶＩＮＴが入力され、定電流源ＭＯＳトランジスタＮ
Ｍ６のゲートは電源電位に固定され、常時活性化されて
いる。
接続されて定電流源トランジスタＮＭ６に接続されてな
るＮチャネル型ＭＯＳトランジスタ差動対ＮＭ４、ＮＭ
５と、差動対トランジスタのドレインに入力端と出力端
がそれぞれ接続されカレントミラー回路を構成するＰチ
ャネル型ＭＯＳトランジスタ対ＭＰ３、ＭＰ４とからな
り、差動入力端には第１の基準電圧ＶＲＥＦ１と内部電
源ＶＩＮＴが入力され、定電流源ＭＯＳトランジスタＮ
Ｍ６のゲートは電源電位に固定され、常時活性化されて
いる。
【００２４】第３のコンパレータＣ１３はソースが共通
接続されて定電流源トランジスタＮＭ９に接続されてな
るＮチャネル型ＭＯＳトランジスタ差動対ＮＭ７、ＮＭ
８と、差動対トランジスタのドレインに入力端と出力端
が接続されカレントミラー回路を構成するＰチャネル型
ＭＯＳトランジスタ対ＭＰ５、ＭＰ６とからなり、差動
入力端には第２の基準電圧ＶＲＥＦ２と内部電源ＶＩＮ
Ｔが入力され、定電流源ＭＯＳトランジスタＭＮ９のゲ
ートは電源電位に固定され、常時活性化され、第３のコ
ンパレータＣ１３の出力は、内部電源ＶＩＮＴと接地間
に挿入された第３のトランジスタＱＮ１３のゲートに接
続されている。
接続されて定電流源トランジスタＮＭ９に接続されてな
るＮチャネル型ＭＯＳトランジスタ差動対ＮＭ７、ＮＭ
８と、差動対トランジスタのドレインに入力端と出力端
が接続されカレントミラー回路を構成するＰチャネル型
ＭＯＳトランジスタ対ＭＰ５、ＭＰ６とからなり、差動
入力端には第２の基準電圧ＶＲＥＦ２と内部電源ＶＩＮ
Ｔが入力され、定電流源ＭＯＳトランジスタＭＮ９のゲ
ートは電源電位に固定され、常時活性化され、第３のコ
ンパレータＣ１３の出力は、内部電源ＶＩＮＴと接地間
に挿入された第３のトランジスタＱＮ１３のゲートに接
続されている。
【００２５】第１、第２のコンパレータＣ１１、Ｃ１２
は第１の基準電位ＶＲＥＦ１と内部電源ＶＩＮＴを比較
し、内部電源ＶＩＮＴのレベルが低下した際、第１、第
２のトランジスタＱＰ１１、ＱＰ１２を介して内部電源
ＶＩＮＴを第１の基準電圧ＶＲＥＦ１のレベルまで持ち
上げる。
は第１の基準電位ＶＲＥＦ１と内部電源ＶＩＮＴを比較
し、内部電源ＶＩＮＴのレベルが低下した際、第１、第
２のトランジスタＱＰ１１、ＱＰ１２を介して内部電源
ＶＩＮＴを第１の基準電圧ＶＲＥＦ１のレベルまで持ち
上げる。
【００２６】ここで、第１のコンパレータＣ１１は制御
信号φＡにより活性化する。すなわち、信号φＡの電位
が低レベルの時、第１のコンパレータＣ１１は、定電流
源ＭＯＳトランジスタＮＭ３が非導通状態とされるた
め、非活性状態とされ、第４のトランジスタＱＰ１４は
導通状態とされるため、ゲート電位が電源電位にプルア
ップされた第１のトランジスタＱＰ１１はオフ状態とな
る。
信号φＡにより活性化する。すなわち、信号φＡの電位
が低レベルの時、第１のコンパレータＣ１１は、定電流
源ＭＯＳトランジスタＮＭ３が非導通状態とされるた
め、非活性状態とされ、第４のトランジスタＱＰ１４は
導通状態とされるため、ゲート電位が電源電位にプルア
ップされた第１のトランジスタＱＰ１１はオフ状態とな
る。
【００２７】例えばＤＲＡＭの場合、ＲＡＳＢが高レベ
ル（インアクティブ）の時は制御信号φＡは低レベルと
され、内部電源ＶＩＮＴのレベル低下を補償しているの
は第２のコンパレータＣ１２とされる。
ル（インアクティブ）の時は制御信号φＡは低レベルと
され、内部電源ＶＩＮＴのレベル低下を補償しているの
は第２のコンパレータＣ１２とされる。
【００２８】そして、ＲＡＳＢが低レベルとなり、アク
ティブ状態に入ると、制御信号φＡは高レベルとなり、
第１のコンパレータＣ１１が活性化すると同時に第４の
トランジスタＱＰ１４はオフ状態となり、常時活性化し
ている第２のトランジスタＱＰ１２と共に第１のトラン
ジスタＱＰ１１により内部電源ＶＩＮＴのレベルを保持
する。
ティブ状態に入ると、制御信号φＡは高レベルとなり、
第１のコンパレータＣ１１が活性化すると同時に第４の
トランジスタＱＰ１４はオフ状態となり、常時活性化し
ている第２のトランジスタＱＰ１２と共に第１のトラン
ジスタＱＰ１１により内部電源ＶＩＮＴのレベルを保持
する。
【００２９】ここで、第１のトランジスタＱＰ１１はア
クティブ時に作動し、第２のトランジスタＱＰ１２はス
タンバイ時においても作動し、第１、第２のトランジス
タのゲート幅Ｗの比は２０：１程度のサイズの相違を有
しており、例えば第１のトランジスタＱＰ１１のゲート
幅Ｗ＝2000μｍとすると、第２のトランジスタＱＰ１２
のゲート幅Ｗ＝100μｍで、これに伴い、第１、第２の
コンパレータＣ１１、Ｃ１２を構成する各トランジスタ
のゲート幅Ｗも決まっている。
クティブ時に作動し、第２のトランジスタＱＰ１２はス
タンバイ時においても作動し、第１、第２のトランジス
タのゲート幅Ｗの比は２０：１程度のサイズの相違を有
しており、例えば第１のトランジスタＱＰ１１のゲート
幅Ｗ＝2000μｍとすると、第２のトランジスタＱＰ１２
のゲート幅Ｗ＝100μｍで、これに伴い、第１、第２の
コンパレータＣ１１、Ｃ１２を構成する各トランジスタ
のゲート幅Ｗも決まっている。
【００３０】第３のコンパレータＣ１３は、第２の基準
電位ＶＲＥＦ２と内部電源ＶＩＮＴとを比較して、内部
電源ＶＩＮＴが第２の基準電圧ＶＲＥＦ２より高いレベ
ルに達すると、第３のトランジスタＱＮ１３を介して、
その電位を第２の基準電圧ＶＲＥＦ２まで低下させるよ
うに動作する。すなわち、内部電源ＶＩＮＴが第２の基
準電圧ＶＲＥＦ２よりも大となると差動対ＭＯＳトラン
ジスタＮＭ７のドレイン電流が増大し、ＭＯＳトランジ
スタＮＭ８のドレイン電流が減少し、第３のトランジス
タＱＮ１３はゲート電圧が上昇して導通状態となり、内
部電源ＶＩＮＴの給電線が接地と導通して放電され内部
電源ＶＩＮＴが低下する。また、内部電源ＶＩＮＴが第
２の基準電圧よりも低くなると、第３のトランジスタＱ
Ｎ１３は非導通状態となる。
電位ＶＲＥＦ２と内部電源ＶＩＮＴとを比較して、内部
電源ＶＩＮＴが第２の基準電圧ＶＲＥＦ２より高いレベ
ルに達すると、第３のトランジスタＱＮ１３を介して、
その電位を第２の基準電圧ＶＲＥＦ２まで低下させるよ
うに動作する。すなわち、内部電源ＶＩＮＴが第２の基
準電圧ＶＲＥＦ２よりも大となると差動対ＭＯＳトラン
ジスタＮＭ７のドレイン電流が増大し、ＭＯＳトランジ
スタＮＭ８のドレイン電流が減少し、第３のトランジス
タＱＮ１３はゲート電圧が上昇して導通状態となり、内
部電源ＶＩＮＴの給電線が接地と導通して放電され内部
電源ＶＩＮＴが低下する。また、内部電源ＶＩＮＴが第
２の基準電圧よりも低くなると、第３のトランジスタＱ
Ｎ１３は非導通状態となる。
【００３１】このため、本実施形態においては、図３
（Ｂ）の波形図に示すように、ＲＡＳＢリセット後に制
御信号φＡが低レベルとなった後に、内部電源ＶＩＮＴ
レベルのオーバーシュート分を第２の基準電圧ＶＲＥＦ
２にまで低下させることができる。
（Ｂ）の波形図に示すように、ＲＡＳＢリセット後に制
御信号φＡが低レベルとなった後に、内部電源ＶＩＮＴ
レベルのオーバーシュート分を第２の基準電圧ＶＲＥＦ
２にまで低下させることができる。
【００３２】これに対して、第３のコンパレータＣ１３
と第３のトランジスタＱＮ１３が存在しない場合には、
内部電源ＶＩＮＴレベルがオーバーシュートした状態で
スタンバイ状態に入り内部回路は動作しないため、図３
（Ａ）の波形図に示すように、内部電源ＶＩＮＴはその
レベルをある程度保持した状態、つまりオーバーシュー
トした状態で次のサイクル（ＲＡＳＢが低レベルに変
化）を迎えることになり、ロウアドレス等のハイ側入力
レベル（ＶＩＨ）の最小値（ＶＩＨmin.）が悪化するこ
とになる。
と第３のトランジスタＱＮ１３が存在しない場合には、
内部電源ＶＩＮＴレベルがオーバーシュートした状態で
スタンバイ状態に入り内部回路は動作しないため、図３
（Ａ）の波形図に示すように、内部電源ＶＩＮＴはその
レベルをある程度保持した状態、つまりオーバーシュー
トした状態で次のサイクル（ＲＡＳＢが低レベルに変
化）を迎えることになり、ロウアドレス等のハイ側入力
レベル（ＶＩＨ）の最小値（ＶＩＨmin.）が悪化するこ
とになる。
【００３３】図３（Ｂ）に示すように、第１、第２の基
準電圧ＶＲＥＦ１、ＶＲＥＦ２は、ＶＲＥＦ１＜ＶＲＥ
Ｆ２の関係があり、内部降圧ＶＩＮＴは、第１の基準電
圧ＶＲＥＦ１と第２の基準電圧ＶＲＥＦ２の間で、その
レベルを維持することになる。
準電圧ＶＲＥＦ１、ＶＲＥＦ２は、ＶＲＥＦ１＜ＶＲＥ
Ｆ２の関係があり、内部降圧ＶＩＮＴは、第１の基準電
圧ＶＲＥＦ１と第２の基準電圧ＶＲＥＦ２の間で、その
レベルを維持することになる。
【００３４】通常、外部電源電圧ＶCC＝５．０Ｖの場
合、第１の基準電圧ＶＲＥＦ１＝３．３Ｖとなり、この
ため第２の基準電圧ＶＲＥＦ２＝３．４Ｖ程度とする。
合、第１の基準電圧ＶＲＥＦ１＝３．３Ｖとなり、この
ため第２の基準電圧ＶＲＥＦ２＝３．４Ｖ程度とする。
【００３５】また、第３のトランジスタＱＮ１３のゲー
ト幅Ｗについては、スタンバイ期間中にレベルを下げれ
ば良いので、第２のトランジスタＱＰ１２のゲート幅Ｗ
と同程度のサイズで良い。
ト幅Ｗについては、スタンバイ期間中にレベルを下げれ
ば良いので、第２のトランジスタＱＰ１２のゲート幅Ｗ
と同程度のサイズで良い。
【００３６】
【発明の効果】以上説明したように、本発明は、アクテ
ィブ時用の第１のコンパレータＣ１１と第１のトランジ
スタＱＰ１１、スタンバイ時用の第２のコンパレータＣ
１２と第２のトランジスタＱＰ１２に加えて、内部電源
ＶＩＮＴがオーバーシュートした際にそのレベルを第２
の基準電圧ＶＲＥＦ２以下まで低下させるための第３の
コンパレータＣ１３と第３のトランジスタＱＮ１３を具
備したことにより、ＤＲＡＭ等において、次サイクルで
のロウアドレス等の取り込み時の入力ハイレベルの最小
値（ＶＩＨmin.）の悪化を防止するという効果を有す
る。
ィブ時用の第１のコンパレータＣ１１と第１のトランジ
スタＱＰ１１、スタンバイ時用の第２のコンパレータＣ
１２と第２のトランジスタＱＰ１２に加えて、内部電源
ＶＩＮＴがオーバーシュートした際にそのレベルを第２
の基準電圧ＶＲＥＦ２以下まで低下させるための第３の
コンパレータＣ１３と第３のトランジスタＱＮ１３を具
備したことにより、ＤＲＡＭ等において、次サイクルで
のロウアドレス等の取り込み時の入力ハイレベルの最小
値（ＶＩＨmin.）の悪化を防止するという効果を有す
る。
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施形態に係るコンパレータ部の詳
細な構成を示す図である。
細な構成を示す図である。
【図３】（Ａ）従来例（図４参照）におけるノード（節
点）の波形を示す図である。 （Ｂ）本発明の一実施形態におけるノード（節点）の波
形を示す図である。
点）の波形を示す図である。 （Ｂ）本発明の一実施形態におけるノード（節点）の波
形を示す図である。
【図４】従来例の構成を示す図である。
Ｃ１１ 第１のコンパレータ（アクティブ時用コンパレ
ータ） Ｃ１２ 第２のコンパレータ（スタンバイ時用コンパレ
ータ） Ｃ１３ 第３のコンパレータ（ＶＩＮＴ低下用コンパレ
ータ） ＱＰ１１ 第１のトランジスタ（アクティブ時用ＶＩＮ
Ｔ供給トランジスタ） ＱＰ１２ 第２のトランジスタ（スタンバイ時用ＶＩＮ
Ｔ供給トランジスタ） ＱＮ１３ 第３のトランジスタ（ＶＩＮＴ低下用トラン
ジスタ） ＶＲ１１ 第１の基準電圧発生回路 ＶＲ１２ 第２の基準電圧発生回路 Ｐ１ 内部負荷回路
ータ） Ｃ１２ 第２のコンパレータ（スタンバイ時用コンパレ
ータ） Ｃ１３ 第３のコンパレータ（ＶＩＮＴ低下用コンパレ
ータ） ＱＰ１１ 第１のトランジスタ（アクティブ時用ＶＩＮ
Ｔ供給トランジスタ） ＱＰ１２ 第２のトランジスタ（スタンバイ時用ＶＩＮ
Ｔ供給トランジスタ） ＱＮ１３ 第３のトランジスタ（ＶＩＮＴ低下用トラン
ジスタ） ＶＲ１１ 第１の基準電圧発生回路 ＶＲ１２ 第２の基準電圧発生回路 Ｐ１ 内部負荷回路
Claims (4)
- 【請求項１】負荷となる内部回路へ供給する内部降圧電
源電圧を発生する内部降圧回路において、 前記内部回路が活性化された際に活性化され第１の基準
電圧と前記内部降圧電源電圧とを比較する第１のコンパ
レータと、 該第１のコンパレータの出力を制御入力とし外部電源線
と内部降圧電源給電線との間に接続された第１のトラン
ジスタと、 前記内部回路が非活性化状態にある時にも前記第１の基
準電圧と前記内部降圧電源電圧とを比較する第２のコン
パレータと、 該第２のコンパレータの出力を制御入力とし前記外部電
源線と前記内部降圧電源給電線との間に接続された第２
のトランジスタと、 第２の基準電圧と前記内部降圧電源電圧とを比較する第
３のコンパレータと、 該第３のコンパレータの出力を制御入力とし前記内部降
圧電源給電線と接地との間に接続された第３のトランジ
スタと、 を具備したことを特徴とする内部降圧回路。 - 【請求項２】前記第２の基準電圧を前記第１の基準電圧
よりも大とし、前記第１及び第２のトランジスタは、前
記内部降圧電源電圧が前記第１の基準電圧よりも小の時
にオンし、且つ、前記第３のトランジスタは、前記内部
降圧電源電圧が前記第２の基準電圧よりも大の時にオン
するように制御されることを特徴とする請求項１記載の
内部降圧回路。 - 【請求項３】前記第１のトランジスタの電流駆動能力を
前記第２のトランジスタの電流駆動能力の所定倍とした
ことを特徴とする請求項１記載の内部降圧回路。 - 【請求項４】負荷となる内部回路へ供給する内部降圧電
源と基準電圧（「第１の基準電圧」という）とを比較
し、該比較結果に基づき、前記内部回路の作動状態によ
り生ずる前記内部降圧電源の低下を補償する回路手段を
備えた内部降圧回路において、前記内部降圧電源が第２
の基準電圧を超えた際に、前記内部降圧電源の電位を低
下させて前記第２の基準電圧以下とするように制御する
回路手段を更に備えたことを特徴とする内部降圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240903A JP2806324B2 (ja) | 1995-08-25 | 1995-08-25 | 内部降圧回路 |
| US08/691,395 US5821808A (en) | 1995-08-25 | 1996-08-02 | Voltage circuit for preventing voltage fluctuation |
| EP96112967A EP0760513A3 (en) | 1995-08-25 | 1996-08-12 | A voltage circuit for preventing voltage fluctuation |
| KR1019960034953A KR100210556B1 (ko) | 1995-08-25 | 1996-08-23 | 전압 변동 방지를 위한 전압 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240903A JP2806324B2 (ja) | 1995-08-25 | 1995-08-25 | 内部降圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962380A true JPH0962380A (ja) | 1997-03-07 |
| JP2806324B2 JP2806324B2 (ja) | 1998-09-30 |
Family
ID=17066398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7240903A Expired - Fee Related JP2806324B2 (ja) | 1995-08-25 | 1995-08-25 | 内部降圧回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5821808A (ja) |
| EP (1) | EP0760513A3 (ja) |
| JP (1) | JP2806324B2 (ja) |
| KR (1) | KR100210556B1 (ja) |
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