KR100323981B1 - 반도체 메모리 장치의 내부전원전압 발생회로 - Google Patents
반도체 메모리 장치의 내부전원전압 발생회로 Download PDFInfo
- Publication number
- KR100323981B1 KR100323981B1 KR1019990036855A KR19990036855A KR100323981B1 KR 100323981 B1 KR100323981 B1 KR 100323981B1 KR 1019990036855 A KR1019990036855 A KR 1019990036855A KR 19990036855 A KR19990036855 A KR 19990036855A KR 100323981 B1 KR100323981 B1 KR 100323981B1
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- supply voltage
- node
- voltage
- internal power
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 2
- 101000596041 Homo sapiens Plastin-1 Proteins 0.000 description 8
- 102100035181 Plastin-1 Human genes 0.000 description 8
- 101000596046 Homo sapiens Plastin-2 Proteins 0.000 description 5
- 102100035182 Plastin-2 Human genes 0.000 description 5
- 238000011084 recovery Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것으로서, 특히 외부전원전압이 인가되는 전원전압단자와, 정상모드에서는 제 1 제어전압을 발생하고, 워드라인 구동시에는 피드백된 내부전원전압과 기준전압을 비교하여 워드라인 구동에 따른 내부전원전압의 딥현상을 억제하기 위한 제 2 제어전압을 발생하는 내부전원전압 제어수단과, 전원전압단자와 연결되는 공통노드, 고전압 노드 및 저전압 노드를 포함하고, 외부전원전압의 레벨에 따라 선택적으로 상기 고전압 노드 또는 저전압 노드를 상기 공통노드에 연결하기 위한 옵션수단과, 고전압 노드에 연결되어 외부전원전압을 강압하는 강압수단과, 강압수단과 저전압 노드의 공통 접점과 내부회로 사이에 연결되어 상기 제 1 및 제 2 제어전압에 응답하여 상기 외부전원전압을 내부회로에 구동하는 구동수단을 포함한다. 따라서, 본 발명에서는 고전압 인가시 고전압을 강압하여 구동수단에 제공함으로써, 저전압에서 딥현상을 개선하고자 하는 피드백회로동작에 의해 역으로 발생되는 내부전원전압의 오버슈트를 억제할 수 있다.
Description
본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것으로서, 특히 저전압에서 내부전원전압의 딥현상을 개선하기 위해 수행되는 피드백제어 시 고전압에서 역으로 발생되는 내부전원전압의 오버슈트를 개선하기 위한 내부전원전압 발생회로에 관한 것이다.
반도체 메모리 장치는 고집적 멀티 비트 추구에 따른 소비전력 증가를 억제하기 위하여 64Mbit 디램부터는 3.3V의 저전압 동작이 요구되고 있다.
그러나, 시스템 설계에서 다양한 디램이 공존함에 따라 표준전원을 3.3V와 5V의 두가지 전원이 1개의 시스템 내에 혼재해서 사용되고 있다. 따라서, 이러한 사용환경에 만족하기 위하여 반도체 메모리 장치도 두가지 전원을 동시에 만족하도록 설계하지 않으면 안된다.
통상적으로 반도체 메모리 장치는 내부회로의 동작을 위하여 외부전원전압을 입력하여 안정된 내부전원전압을 발생하여 사용한다.
반도체 메모리 장치에서 내부전원전압의 가장 큰 소모를 요구하는 동작은 워드라인이 인에이블될 때이다. 이 때, 내부전원전압의 레벨이 낮아지게 되는 데 이것을 딥이라 한다. 딥으로 인해 낮추어진 내부전원전압을 그대로 방치하게 되면 내부회로에 치명적인 오류가 발생될 우려가 있다.
이러한 딥현상을 개선하기 위하여 종래의 내부전원전압 발생회로에서는 내부전원전압을 피드백하여 딥이 발생된 경우에는 내부전원전압 발생회로의 내부전원전압의 구동능력을 증가시켜서 빠른 시간에 내부전원전압이 정상 레벨로 회복되도록제어한다.
그러나, 이러한 종래의 방법은 피드백에 의해 딥현상을 개선시키는 과정에서 구동능력을 증가시키기 때문에 역으로 오버슈트가 발생하게 된다. 역으로 발생되는 오버슈트 역시 내부회로에 치명적인 오류를 발생하게 할 우려가 있다. 특히 3.3V의 저전압에서는 역으로 발생되는 오버슈트가 적어서 큰 문제가 없지만 5V의 고전압 사용시에는 역으로 발생되는 오버슈트가 치명적인 오류를 유발시킨다.
이와 같은 오버슈트를 개선하는 방안으로는 크게 두가지를 생각할 수 있다.
하나는 딥을 개선함으로써 오버슈트 및 내부전압 변동을 없애는 것이고, 다른 하나는 딥 개선에 의해 발생된 오버슈트를 회로적으로 개선하는 것이다.
전자는 딥을 개선하기 위하여 전체적인 캐패시턴스를 늘려야 하는 바, 큰 캐패시턴스는 칩내의 많은 면적을 차지하는 문제가 있다. 다른 방법으로는 딥에 의한 회복시간을 길게 가져가는 방법이 있으나 이는 칩 전체의 동작속도에 영향을 미치는 문제가 있다.
후자는 5V의 고전압의 오버슈트 문제를 해결하기 위하여 내부전압 발생회로의 제어전압 발생회로를 새로이 조정하는 방식이 있으나 이 경우에는 새로운 조정에 의해 3.3V의 저전압 조건에 영향을 주는 문제가 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 외부전원전압으로부터 내부전원전압을 구동하는 구동수단에 인가되는 외부전원전압을 저전압에서는 그대로 제공하고 고전압에서는 강압수단을 통하여 제공함으로써, 고전압에서 발생되는 오버슈트 문제를 효과적으로 해결할 수 있는 반도체 메모리 장치의 내부전원전압 발생회로를 제공하는 데 있다.
도 1은 본 발명에 의한 반도체 메모리 장치의 내부전원전압 발생회로의 바람직한 일 실시예의 회로도.
도 2는 본 발명에 의한 반도체 메모리 장치의 내부전원전압 발생회로의 바람직한 다른 실시예의 회로도.
도 3은 도 1 및 도 2의 각부 타이밍 챠트.
도 4는 본 발명의 반도체 메모리 장치의 내부전원전압 발생회로에 의한 내부전원전압의 오버슈트 개선결과를 나타낸 타이밍 챠트.
<도면의 주요부분에 대한 부호의 설명>
10 : 전원전압단자 20 : 내부전원전압 제어수단
30 : 옵션수단 32 : 공통노드
34 : 고전압 노드 36 ; 저전압 노드
40 ; 강압수단 42 : 공통접점
50 : 구동수단 60 : 내부회로
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 외부전원전압이 인가되는 전원전압단자와, 정상모드에서는 제 1 제어전압을 발생하고, 워드라인 구동시에는 피드백된 내부전원전압과 기준전압을 비교하여 워드라인 구동에 따른 내부전원전압의 딥현상을 억제하기 위한 제 2 제어전압을 발생하는 내부전원전압 제어수단과, 전원전압단자와 연결되는 공통노드, 고전압 노드 및 저전압 노드를 포함하고, 외부전원전압의 레벨에 따라 선택적으로 상기 고전압 노드 또는 저전압 노드를 상기 공통노드에 연결하기 위한 옵션수단과, 고전압 노드에 연결되어 외부전원전압을 강압하는 강압수단과, 강압수단과 저전압 노드의 공통 접점과 내부회로 사이에 연결되어 상기 제 1 및 제 2 제어전압에 응답하여 상기 외부전원전압을 내부회로에 구동하는 구동수단을 구비한 것을 특징으로 한다.
여기서, 강압수단은 저항 또는 MOS 다이오드로 구성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 내부전원전압 발생회로의 바람직한 일 실시예의 회로 구성을 나타내고, 도 2는 본 발명에 의한 반도체 메모리 장치의 내부전원전압 발생회로의 바람직한 다른 실시예의 회로구성을 나타낸다.
본 발명의 회로는 내부전원전압 제어수단(20), 조합회로(22), 옵션수단(30),강압수단(40), 구동수단(50)을 포함한다.
내부전원전압 제어수단(20)은 8개의 트랜지스터(M1~M8)를 포함한다. 제 1 트랜지스터(M1)는 기준전압(Vref)이 게이트에 인가되고, 제 1 출력노드(N1)와 제 1 노드(N3) 사이에 드레인 및 소오스가 각각 연결된다. 제 2 트랜지스터(M2)는 피드백된 내부전원전압(IVCfb)이 게이트에 인가되고, 제 2 출력노드(N2)와 제 2 노드(N4) 사이에 드레인 및 소오스가 각각 연결된다. 제 3 트랜지스터(M3)는 제 1 인에이블신호(PLS1)가 게이트에 인가되고 상기 제 1 노드(N3)와 접지전압(VSS) 사이에 드레인 및 소오스가 각각 연결되고, 상기 제 1 인에이블신호(PLS1)의 액티브 구간동안 턴온된다. 제 4 트랜지스터(M4)는 제 2 인에이블신호(PLS2)가 게이트에 인가되고 상기 제 2 노드(N4)와 접지전압(VSS) 사이에 드레인 및 소오스가 각각 연결되고, 상기 제 2 인에이블신호(PLS2)의 액티브 구간에서 턴온된다. 제 5 트랜지스터(M5)는 상기 제 1 인에이블신호(PLS1)가 게이트에 인가되고 제 1 출력노드(N1)와 제 2 출력노드(N2) 사이에 드레인 및 소오스가 각각 연결되고 상기 제 1 인에이블신호(PLS1)의 넌액티브 구간에서 턴온된다. 제 6 트랜지스터(M6)는 전원전압단자(10)와 제 1 출력노드(N1) 사이에 소오스 및 드레인이 연결되고 제 2 출력노드(N2)에 게이트가 연결된다. 제 7 트랜지스터(M7)는 전원전압단자(10)와 제 2 출력노드(N2) 사이에 소오스 및 드레인이 연결되고 제 2 출력노드(N2)에 게이트가 연결된다. 제 8 트랜지스터(M8)는 제 1 인에이블신호(PLS1)가 게이트에 인가되고 전원전압단자(10)와 제 2 출력노드(N2) 사이에 드레인 및 소오스가 연결되고, 제 1 인에이블신호(PLS1)의 넌액티브 구간에서 턴온된다.
제 1 인에이블신호(PLS1)는 로우 스트로브 신호(RASB)가 소정 시간 지연된 제 1 펄스신호(PULSE1)가 인버터(INV1)를 통하여 반전된 신호이다. 즉, 로우 스트로브 신호의 액티브 구간과 동일한 액티브 구간을 가진다.
제 2 인에이블신호(PLS2)는 로우 스트로브 신호(RASB)의 종단을 포함하는 소정 구간에서 넌액티브되는 제 2 펄스신호(PULSE2)를 인버터(INV2)에서 인버팅한 신호와 상기 제 1 펄스신호를 낸드 게이트(NAND1)에서 조합하여 발생한다. 따라서, 제 2 인에이블신호(PLS2)는 제 1 펄스신호의 선단과 제 2 펄스신호의 선단 사이에서 하이상태의 액티브 구간을 갖는다.
옵션수단(30)은 공통노드(32), 고전압 노드(34), 저전압 노드(36)를 포함한다. 공통노드(32)는 전원전압단자(10)에 연결되고, 고전압 노드(34)는 강압수단(40)의 일단에 연결되고, 저전압 노드(36)는 구동수단(50)에 연결된다.
옵션수단(30)은 본딩 옵션, 퓨즈옵션 또는 메탈옵션에 의해 공통노드(32)와 고전압 노드(34)를 연결할 것인지, 아니면 공통노드(32)와 저전압 노드(36)를 연결할 것인지가 결정된다.
강압수단(40)은 도 1의 일 실시예에서는 저항으로 구성하고, 도 2의 다른 실시예에서는 MOS 트랜지스터로 구성한다.
구동수단(50)은 강압수단(40)의 타단과 저전압 노드(36)가 공통 연결된 공통접점(42)에 소오스가 연결되고, 내부회로(60)에 드레인이 연결되고 게이트에 내부전원전압 제어수단(20)으로부터 제공되는 제 1 및 제 2 제어전압(DCV)이 인가되는 PMOS 트랜지스터로 구성한다.
도 3의 타이밍 챠트를 참조하여 본 발명의 동작을 설명하면 다음과 같다.
먼저 옵션수단(30)이 고전압 연결로 옵션 처리(공통노드(32)와 고전압 노드(34)의 연결상태)된 상태에서 내부전원전압 제어수단(20)을 통하여 내부회로(60)에 일정한 내부전원전압(IVC)이 공급된다고 가정한다.
즉, 내부전원전압 제어수단(20)은 제 5 및 제 8 트랜지스터(M5, M8)의 턴온에 의해 M8 및 M5를 거쳐서 제 1 제어전압(DCV)을 발생하고 제 1 제어전압(DCV)에 의해 구동수단(50)은 일정 레벨의 내부전원전압(IVC)을 발생한다.
이와 같은 상태에서 로우 어드레스 스트로브 신호(RASB)가 액티브 상태로 되면(t0), 워드라인 인에이블 시점에서 많은 전류의 사용으로 내부전원전압(IVC)의 레벨이 떨어지는 딥현상이 발생된다. 딥 현상이 발생된 시점(t1)에서 제 1 펄스신호(PULSE1)와 제 2 펄스신호(PULSE2)가 조합회로(22)를 거쳐서 제 1 및 제 2 인에이블신호(PLS1, PLS2)로 각각 발생되어 내부전원전압 발생회로(20)에 인가된다.
이에 M5, M8은 턴오프되고, M3 및 M4가 턴온되고, M1, M2에 의해 기준전압(Vref)과 피드백된 내부전원전압(IVCfb)이 비교되어 제 1 출력노드(N1)에 제 2 제어전압이 출력되게 된다. 따라서, 딥이 발생된 시점(t1)에서는 기준전압(Vref)에 비교하여 피드백된 기준전압(IVCfb)이 상대적으로 낮아지게 되므로, 제 1 출력노드(N1)의 전위가 더욱 낮아지게 된다. 즉, 제 1 제어전압에 비하여 더 낮은 레벨을 가진 제 2 제어전압이 인가되게 된다. 따라서, 구동수단(50)의 소오스와 게이트 사이의 전위차가 커지게 되므로 보다 많은 구동전류가 내부회로(60)에 제공되게 된다. 그러므로, 많은 전류공급으로 내부전원전압의 딥현상이 빠른 시간내에 정상 레벨로 회복되게 된다. 이러한 회복 동작시, 5V 전원전압에서 3.3V 전원전압에 비해 상대적으로 많은 전류가 제공되어 역으로 큰 오버슈트가 발생되게 된다.
그러나, 본 발명에서는 5V 전원전압 사용시에는 전원전압단자(10)와 구동수단(50) 사이에 전류를 제한하는 강압수단(40)에 의해 구동수단(50)에 제공되는 전류가 제한되게 되므로, 오버슈트의 발생을 억제하게 된다.
도 4는 강압수단(40)을 저항값 200Ω의 저항으로 구성한 경우에 오버슈트 개선상태를 나타낸다. 도 4에서 강압수단을 채택하지 않은 경우에 비하여 본 발명에서는 대략 50~70 mV의 오버슈트 다운효과를 볼 수 있음을 알 수 있다.
이상, 설명한 바와 같이 본 발명에서는 고전압에서는 전원전압단자와 구동수단 사이에 저항이나 MOS 다이오드와 같은 강압수단을 개재함으로써 딥 개선을 위한 회복전류의 공급량을 제한하고, 이로인해 역으로 발생되는 오버슈트를 억제할 수 있다. 따라서, 레이아웃 또는 회로적으로 매우 용이하게 적용할 수 있고 이미 설계된 제품에도 용이하게 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 외부전원전압이 인가되는 전원전압단자;정상모드에서는 제 1 제어전압을 발생하고, 워드라인 구동시에는 피드백된 내부전원전압과 기준전압을 비교하여 워드라인 구동에 따른 내부전원전압의 딥현상을 억제하기 위한 제 2 제어전압을 발생하는 내부전원전압 제어수단;상기 전원전압단자와 연결되는 공통노드, 고전압 노드 및 저전압 노드를 포함하고, 외부전원전압의 레벨에 따라 선택적으로 상기 고전압 노드 또는 저전압 노드를 상기 공통노드에 연결하기 위한 옵션수단;상기 고전압 노드에 연결되어 외부전원전압을 강압하는 강압수단;상기 강압수단과 저전압 노드의 공통 접점과 내부회로 사이에 연결되어 상기 제 1 및 제 2 제어전압에 응답하여 상기 외부전원전압을 내부회로에 구동하는 구동수단을 구비한 것을 특징으로 하는 반도체 장치의 내부전원전압 발생회로.
- 제 1 항에 있어서, 상기 강압수단은 저항으로 구성된 것을 특징으로 하는 반도체 장치의 내부전원전압 발생회로.
- 제 1 항에 있어서, 상기 강압수단은 MOS 다이오드로 구성된 것을 특징으로 하는 반도체 장치의 내부전원전압 발생회로.
- 제 1 항에 있어서, 상기 옵션수단은 본딩 옵션, 퓨즈옵션 또는 메탈옵션 중의 어느 하나인 것을 특징으로 하는 반도체 장치의 내부전원전압 발생회로.
- 제 1 항에 있어서, 상기 내부전원전압 제어수단은기준전압이 게이트에 인가되고, 제 1 출력노드와 제 1 노드 사이에 드레인 및 소오스가 각각 연결된 제 1 트랜지스터;피드백된 내부전원전압이 게이트에 인가되고, 제 2 출력노드와 제 2 노드 사이에 드레인 및 소오스가 각각 연결된 제 2 트랜지스터;제 1 인에이블신호가 게이트에 인가되고 상기 제 1 노드와 접지전압 사이에 드레인 및 소오스가 각각 연결되고, 상기 제 1 인에이블신호의 액티브 구간동안 턴온되는 제 3 트랜지스터;제 2 인에이블신호가 게이트에 인가되고 상기 제 2 노드와 접지전압 사이에 연결되고, 상기 제 2 인에이블신호의 액티브 구간에서 턴온되는 제 4 트랜지스터;상기 제 1 인에이블신호가 게이트에 인가되고 상기 제 1 출력노드와 제 2 출력노드 사이에 드레인 및 소오스가 각각 연결되고 상기 제 1 인에이블신호의 넌액티브 구간에서 턴온되는 제 5 트랜지스터;상기 전원전압단자와 상기 제 1 출력노드 사이에 소오스 및 드레인이 연결되고 상기 제 2 출력단자에 게이트가 연결된 제 6 트랜지스터;상기 전원전압단자와 상기 제 2 출력노드 사이에 소오스 및 드레인이 연결되고 상기 제 2 출력노드에 게이트가 연결된 제 7 트랜지스터; 및상기 제 1 인에이블신호가 게이트에 인가되고 상기 제 1 및 제 2 출력노드 사이에 드레인 및 소오스가 연결되고, 상기 제 1 인에이블신호의 넌액티브 구간에서 턴온되는 제 8 트랜지스터를 구비한 것을 특징으로 하는 반도체 장치의 내부전원전압 발생회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990036855A KR100323981B1 (ko) | 1999-09-01 | 1999-09-01 | 반도체 메모리 장치의 내부전원전압 발생회로 |
| US09/511,848 US6281745B1 (en) | 1999-09-01 | 2000-02-23 | Internal power supply voltage generating circuit of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990036855A KR100323981B1 (ko) | 1999-09-01 | 1999-09-01 | 반도체 메모리 장치의 내부전원전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010025819A KR20010025819A (ko) | 2001-04-06 |
| KR100323981B1 true KR100323981B1 (ko) | 2002-02-16 |
Family
ID=19609635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990036855A KR100323981B1 (ko) | 1999-09-01 | 1999-09-01 | 반도체 메모리 장치의 내부전원전압 발생회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6281745B1 (ko) |
| KR (1) | KR100323981B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60130936T2 (de) * | 2000-03-08 | 2008-07-24 | Matsushita Electric Industrial Co., Ltd., Kadoma | Integrierte Halbleiterschaltung |
| JP2003022697A (ja) * | 2001-07-06 | 2003-01-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| CN100377037C (zh) * | 2005-06-13 | 2008-03-26 | 鸿富锦精密工业（深圳）有限公司 | 内存电压信号产生电路 |
| CN100395685C (zh) * | 2005-08-12 | 2008-06-18 | 鸿富锦精密工业（深圳）有限公司 | 改良电压信号发生电路 |
| TWI425520B (zh) * | 2008-05-12 | 2014-02-01 | Taiwan Semiconductor Mfg | 用於記憶體元件之電源啟動／切斷序列機制 |
| KR101450255B1 (ko) * | 2008-10-22 | 2014-10-13 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564427A (ja) * | 1991-09-02 | 1993-03-12 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298807A (en) * | 1991-12-23 | 1994-03-29 | Intel Corporation | Buffer circuitry for transferring signals from TTL circuitry to dual range CMOS circuitry |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| JP3732884B2 (ja) * | 1996-04-22 | 2006-01-11 | 株式会社ルネサステクノロジ | 内部電源電圧発生回路、内部電圧発生回路および半導体装置 |
| JP3814385B2 (ja) * | 1997-10-14 | 2006-08-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1999
- 1999-09-01 KR KR1019990036855A patent/KR100323981B1/ko not_active IP Right Cessation
-
2000
- 2000-02-23 US US09/511,848 patent/US6281745B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564427A (ja) * | 1991-09-02 | 1993-03-12 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010025819A (ko) | 2001-04-06 |
| US6281745B1 (en) | 2001-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0133942B1 (ko) | 반도체 집적 회로장치 | |
| KR100210556B1 (ko) | 전압 변동 방지를 위한 전압 회로 | |
| KR960009394B1 (ko) | 동적 임의 접근 메모리용 전원 회로 | |
| US7256644B2 (en) | Semiconductor circuit device having hierarchical power supply structure | |
| US5382847A (en) | Output buffer circuits including voltage compensation | |
| JPH05101658A (ja) | ダイナミツク型ランダムアクセスメモリ装置 | |
| JPH10312683A (ja) | 半導体メモリ素子の電圧調整回路 | |
| JPH1173769A (ja) | 半導体装置 | |
| US10516384B2 (en) | Circuit for generating voltage | |
| US8194476B2 (en) | Semiconductor memory device and method for operating the same | |
| JP2002373942A (ja) | 半導体集積回路 | |
| US7479767B2 (en) | Power supply step-down circuit and semiconductor device | |
| JP4746380B2 (ja) | チャージポンプ回路 | |
| KR100323981B1 (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
| KR100221799B1 (ko) | 모드설정회로와 모드설정장치 | |
| JP3688572B2 (ja) | 半導体集積回路 | |
| KR100416792B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 발생방법 | |
| KR100230372B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 | |
| US6759896B2 (en) | Semiconductor integrated circuit and semiconductor memory having a voltage step-down circuit stepping external power supply voltage down to internal power supply voltage | |
| KR100224666B1 (ko) | 반도체장치의 전원제어회로 | |
| KR100206603B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 | |
| KR100850276B1 (ko) | 반도체 장치에 적합한 내부전원전압 발생회로 | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| JP2008217577A (ja) | 内部電圧発生回路 | |
| KR20040011790A (ko) | 반도체 메모리 장치의 셀 어레이 전원전압 발생회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130102 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140103 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |