JP3781924B2 - 電源回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、設定された電圧をインピーダンス変換して出力する電源回路、特に複数の電圧を必要とする液晶表示装置に好適な電源回路に関する。
【0002】
携帯電話やページャなどの携帯機器用の表示装置として、液晶表示装置が使用されている。液晶表示装置では、複数のバイアス電圧を用いてデューティ駆動する図5に示すような駆動回路が用いられ、多くの表示素子を駆動できるようにしている。
【0003】
図5の液晶表示装置は、電源電圧Vddと接地電圧Eとの間に、直列に接続された各々1MΩ程の抵抗で分圧して複数のバイアス電圧を発生するバイアス回路部51と、発生された各バイアス電圧をインピーダンス変換して出力するためのボルテージフォロワ521〜523を有するバッファ回路部52と、バッファ回路部の出力電圧を表示データなどに応じて点灯すべき液晶表示素子541の電極に選択して印加するための選択回路部53と、複数の液晶表示素子541から表示パターンが形成される表示パネル部54から構成されている。
【0004】
そして、複数のバイアス電圧によるデューティ駆動を行うことにより、表示パネル部54上の多数の液晶表示素子の電極間に印加された電圧が所定値以上のもののみを点灯表示することができる。
【0005】
このように構成された液晶表示装置では、特に使用時間をできるだけ長くするために低消費電力化と、負荷容量が大きい場合にも駆動波形の鈍化を防止し表示品位を保つために容量性負荷を駆動する駆動力の向上が必要である。
【0006】
このため、従来、バッファ回路部のボルテージフォロワの出力段を構成する電源回路として、図6,図7のような回路が用いられている。
【0007】
図6において、電源電圧Vddと接地電圧E間に定電流源I61とNチャンネル形のMOSFETQ61とが直列に接続され、その接続点から出力電圧Voが出力される。また、差動増幅器CP61が設けられ、その反転入力端子−に入力電圧Vinが入力され、非反転入力端子+に出力電圧Voが入力され、出力がMOSFETQ61のゲートに印加される。
【0008】
この図6の電源回路において、定電流源I61から常時定電流i1が供給される一方、入力電圧Vinと出力電圧Voとが差動増幅器CP61で比較され、その比較結果でMOSFETQ61が導通制御されている。このため、出力電圧Voは入力電圧Vinに等しくなるように制御されることになる。
【0009】
ところで、液晶表示装置の駆動回路においては、容量性負荷を種々の電圧値のバイアス電圧を組み合わせて駆動することから、出力電圧Voが押し上げられたり、引き下げられたりする。いずれの原因にしても、出力電圧Voが所定の値から変動することになる。以後、この変動方向が正方向のものを正ノイズ(Hノイズ)、変動方向が負方向のものを負ノイズ(Lノイズ)とする。
【0010】
さて、図6の電源回路では、Hノイズが発生し出力電圧Voが上昇すると、差動増幅器CP61の出力電圧によりMOSFETQ61が制御され、上昇した出力電圧Voを低下させ、出力電圧Voが入力電圧Vinになった時点で動作が停止する。従って、その上昇した出力電圧Voを低下させる能力はMOSFETQ61のドライブ能力に依って定まることになる。
【0011】
一方、Lノイズが発生し出力電圧Voが低下すると、まず差動増幅器CP61の出力電圧によりMOSFETQ61が制御される。そして、定電流源I61を通して定電流i1が注入され、時間の経過につれて出力電圧Voが上昇していく。そして、出力電圧Voが入力電圧Vinに等しくなったときに、差動増幅器CP61の出力がハイレベルとなりMOSFETQ61が導通して、常に出力電圧Voが入力電圧Vinに等しくなるように制御される。従って、その低下した出力電圧Voを上昇させる能力は定電流源I61のi1の大きさに依って定まることになる。
【0012】
そして、この出力電圧Voを入力電圧Vinに等しく保つために、MOSFETQ61は定電流源I61のi1を定常的に流し続けることになる。
【0013】
このように出力電圧のノイズ成分、特に負ノイズ成分を低くするためには、定電流源I61のi1を大きくする必要があるが、このことは液晶表示装置における大きな目標である低消費電力化と相反する状態になる。
【0014】
図7は、このような図6における問題を改善する従来の電源回路であり、図6における定電流源I61に並列に、Pチャンネル形MOSFETQ62と定電流源I62の直列回路を設けたものである。その他の構成、作用は図6におけると同様である。
【0015】
図7で、出力電圧Voにノイズの乗りやすいタイミング時に定期的に、MOSFETQ62のゲートにオン制御信号を与えて、MOSFETQ62を導通させ、定電流源I62の定電流i2を定電流源I61の定電流i1に重畳させる。これにより、特にLノイズ時の対応能力を高めようとするものである。
【0016】
しかし、MOSFETQ62の導通は、出力電圧Voへのノイズ成分の有無に関わらず、定期的に行われるものであるため、Lノイズ時の対応能力は多少は改善されるものの、基本的な解決手段とはなり得ないものであった。
【0017】
【発明が解決しようとする課題】
このように、従来の電源回路では、出力電圧のノイズ成分、特に負ノイズ成分を低くするためには、定電流源の電流値を大きくする必要があるが、このことは電源回路の低消費電力化と相反する状態になってしまうと言う問題があった。
【0018】
そこで、本発明は、ボルテージフォロワの出力段を構成する電源回路において、出力電圧へのノイズ成分の除去能力を向上し、容量性負荷の駆動能力を大きくすると共に、低消費電力化も合わせて達成できる電源回路を提供することを目的とする。
【0019】
【課題を解決するための手段】
請求項1の電源回路は、出力端子と第1電源E間に接続された第1スイッチング素子Q11と、第2電源Vddと前記出力端子間に接続された第2スイッチング素子Q12と、入力電圧Vinと前記出力端子の出力電圧Voとを比較し、この出力電圧Voが入力電圧Vinを上回るときに、前記第1スイッチング素子Q11を導通させる第1比較器CP11と、参照電圧Vrefと前記出力電圧Voとを比較し、この出力電圧Voが前記参照電圧Vrefを下回るときに、前記第2スイッチング素子Q12を導通させる第2比較器CP12とを備え、該第2比較器CP12の動作にヒステリシス特性を持たせたことを特徴とする。
【0020】
請求項1の電源回路によれば、出力電圧Voを上昇させる時に第2スイッチング素子Q12を導通させるから、従来の定電流型電源回路に比べて、負荷駆動能力が著しく向上する。
【0021】
また、第2スイッチング素子Q12を設け、且つこの第2スイッチング素子Q12の導通/非導通を制御する比較器CP12にヒステリシス特性を持たせたことにより、ノイズ成分の除去能力を向上することができると共に、出力電圧における歪み成分を極めて小さくすることができる。
【0022】
また、第1スイッチング素子Q11と第2スイッチング素子Q12とをそれぞれ比較器CP11,比較器CP12で同時に導通することがないように制御することで、電源間の貫通電流が発生することはなく、併せて負荷が容量性負荷の場合には消費電力はほとんど無視できるから、低消費電力化が図られる。
【0023】
【発明の実施の形態】
以下、本発明の実施例について、図1〜図4を参照して説明する。
【0024】
図1は、本発明の実施例に係る電源回路を示す図である。この図1において、電源電圧Vddと接地電圧E間にPチャンネル形のMOSFETQ12とNチャンネル形のMOSFETQ11が直列に接続され、この接続点Aから出力電圧Voが出力される。このMOSFETQ12が負荷に給電するスイッチとして機能し、MOSFETQ11が吸収するためのスイッチとして機能する。そして、差動増幅器CP11の反転入力端子−に入力電圧Vinが入力され、非反転入力端子+に出力電圧Voが入力され、比較器として機能し、その出力がMOSFETQ11のゲートに印加される。
【0025】
また、差動増幅器CP12の反転入力端子−には参照電圧Vref1あるいはVref2が入力され、非反転入力端子+には出力電圧Voが入力され、比較器として機能し、その出力(C点電位)がMOSFETQ12のゲートに印加される。そして、電源電圧Vddと接地電圧E間との間に抵抗R11と抵抗R12が直列接続され、抵抗R13とNチャンネル形MOSFETQ13の直列回路が抵抗R12に並列接続されている。したがって、参照電圧であるB点電位は、MOSFETQ13の導通/非導通に応じて、参照電圧としてVref1あるいはVref2の2つの値のいずれかの値を取る。
【0026】
そして、このMOSFETQ13のゲートには、C点電位、すなわち差動増幅器CP12の出力電位が入力されるから、差動増幅器CP12は出力電圧Voに関して、ヒステリシス特性を持つことになる。
【0027】
さて、この図1の電源回路の動作を、図2の特性図を参照しつつ説明する。まず、通常時の状態は、出力電圧Voは入力電圧Vinとほぼ等しい電圧値にあり、MOSFETQ12はオフ状態、MOSFETQ11は不定(オンの場合もあるし、オフの場合もあり得る)の状態にある。差動増幅器CP12の出力はHレベルにあり、MOSFETQ13はオン状態で、B点電位は低い電位の参照電圧Vref2となっている。
【0028】
この電源回路の考え方を理解しやすくするために、これらの各電圧の関係を整理し、かつ仮定の具体的電位を設定すると、次のようになる。
Vin(3.0V)=定常時のVo=Vref1>Vref2(2.7V)
【0029】
この通常時の状態から、出力電圧VoにLノイズが重畳される(t1)と、出力電圧Voは低下していき、そのときの参照電圧Vref2まで低下すると、差動増幅器CP12の動作状態が反転し、その出力がLレベルになる。したがって、MOSFETQ12がオフからオン状態になり、電源電圧Vddから負荷に電流が供給され始める。また、この時、MOSFETQ13がオンからオフ状態になり、高い参照電圧Vref1が差動増幅器CP12に供給される。
【0030】
Lノイズのエネルギーが大きい場合には、出力電圧Voは参照電圧Vref2を越えてさらに低下し、時点t2で上昇に転じる。この時、高い参照電圧Vref1となっているので、電源電圧VddからMOSFETQ12を介して電流が供給され続け、出力電圧Voが上昇を続ける。
【0031】
そして、出力電圧Voが高い参照電圧Vref1となった時点t3で、差動増幅器CP12の出力がHレベルに反転し、MOSFETQ12がオフし、MOSFETQ13がオンし、低い参照電圧Vref2となり、通常の動作状態に復帰する。
【0032】
つまり、出力電圧Voに関して差動増幅器CP12が、ヒステリシス動作を行っている。
【0033】
次に、通常時の動作状態から、出力電圧VoにHノイズが重畳される(t4)と、出力電圧Voは上昇していく。この時、出力電圧Voが入力電圧Vinを越えたときに、差動増幅器CP11の出力はHレベルとなるので、MOSFETQ11がオンしている。
【0034】
Hノイズのエネルギーにより、出力電圧Voは入力電圧Vinより高い電圧まで上昇し、時点t5で降下に転じる。その後、出力電圧Voは降下を続けて、入力電圧Vinと等しくなった時点t6で、MOSFETQ11がオフして、定常状態に回復する。
【0035】
本発明の実施例は、以上のように動作するが、この実施例の1つの特徴である差動増幅器CP12のヒステリシスの作用について、理解を明確にするために、ヒステリシスを有さない参考例について、図3及び図4を用いて、説明する。
【0036】
この参考例は、図1,図2の本発明の実施例と比較して、参照電圧を高低の2値に切り替える点が無いだけで、その他は同じである。
【0037】
さて、この参考例において、出力電圧Voが入力電圧Vinにある通常の動作状態から、出力電圧VoにLノイズが重畳される(t1)と、出力電圧Voは低下していき、参照電圧Vrefまで低下すると、差動増幅器CP12の動作状態が反転し、その出力がLレベルになる。したがって、MOSFETQ12がオフからオン状態になり、電源電圧Vddから負荷に電流が供給され始める。
【0038】
Lノイズのエネルギーにより、出力電圧Voは参照電圧Vrefを越えてさらに低下し、時点t2で上昇に転じる。
【0039】
そして、出力電圧Voが参照電圧となった時点t3で、差動増幅器CP12の出力がHレベルに反転し、MOSFETQ12がオフする。従って、出力電圧Voは定常動作状態より低い電圧Vrefに留まった状態となる。
【0040】
次に、この出力電圧Voが定常動作状態より低い電圧Vrefに留まった状態から、出力電圧VoにHノイズが重畳される(t4)と、出力電圧Voは上昇していく。そして、出力電圧Voが入力電圧Vinを越えたときに、差動増幅器CP11の出力がHレベルとなるので、MOSFETQ11がオンする。
【0041】
Hノイズのエネルギーにより、出力電圧Voは入力電圧Vinより高い電圧まで上昇し、時点t5で降下に転じる。その後、出力電圧Voは降下を続けて、入力電圧Vinと等しくなった時点t6で、MOSFETQ11がオフして、定常状態に回復する。
【0042】
このように、差動増幅器CP12の動作にヒステリシスを持たない参考例では、一旦Lノイズに見舞われると、出力電圧Voは参照電圧Vrefまでしか回復できない。図4の説明のようにHノイズがいつも到来してくれる訳ではなく、ヒステリシスを持たない場合には、どうしてもLノイズに依る歪み分(Vin−Vref)が残ってしまうことになる。
【0043】
この場合、参照電圧Vrefを入力電圧Vinに等しくする、あるいは近づけることが考えられるかも知れないが、電圧の設定誤差や、構成素子の特性のばらつきなどのために、安定した動作を確保することが難しく、MOSFETQ11とMOSFETQ12とが同時に導通し、いわゆる貫通電流が電源間に流れることにもなる。このようなことを避けるために、参照電圧Vrefを入力電圧Vinより少し低い値に設定せざるを得ないことになる。
【0044】
本発明実施例の電源回路によれば、負荷に給電したり、低下した出力電圧Voを上昇させる時にのみMOSFETQ12をオン状態にするからそのインピーダンスを極めて小さくすることができる。このため、従来の定電流回路を用いた給電経路に比べて大きな電流を流すことができるから、高容量性負荷等の負荷駆動能力を高めることができる。
【0045】
また、この給電側のMOSFETQ12のオン・オフを制御する差動増幅器CP12にヒステリシス特性を持たせているから、Hノイズ成分あるいはLノイズ成分のどちらのノイズに対しても、その除去能力を向上することができる。そして、出力電圧Voを正負いずれの方向からでも所定の電圧(Vin)にセットすることができるので、出力電圧Voにおける歪み成分を極めて小さくできる。
【0046】
また、給電側のMOSFETQ12と吸収側のMOSFETQ11とをそれぞれ差動増幅器CP11,差動増幅器CP12で同時に導通することがないように制御することで、電源間の貫通電流が発生することはない。また、併せて負荷が容量性負荷の場合には消費電力はほとんど無視できる。したがって、電源回路の低消費電力化が図られるし、回路装置のレイアウト寸法も小さくすることができる。
【0047】
【発明の効果】
本発明の電源回路によれば、出力電圧Voを上昇させる時に第2スイッチング素子を導通させるから、従来の定電流型電源回路に比べて、負荷駆動能力が著しく向上する。
【0048】
また、第2スイッチング素子の導通/非導通を制御する比較器にヒステリシス特性を持たせたことにより、ノイズ成分の除去能力を向上することができると共に、出力電圧における歪み成分を極めて小さくすることができる。
【0049】
また、第1スイッチング素子と第2スイッチング素子とをそれぞれ比較器で同時に導通することがないように制御することで、電源間の貫通電流が発生することはなく、併せて負荷が容量性負荷の場合には消費電力はほとんど無視できるから、低消費電力化が図られる。
【図面の簡単な説明】
【図1】本発明の実施例に係る電源回路を示す図。
【図2】本発明の実施例に係る電源回路の動作を説明する図。
【図3】本発明の参考例に係る電源回路を示す図。
【図4】本発明の参考例に係る電源回路の動作を説明する図。
【図5】一般的な液晶表示装置を示す図。
【図6】従来の電源回路を示す図。
【図7】従来の電源回路を示す図。
【符号の説明】
Q11、Q13 Nチャンネル形MOSFET
Q12 Pチャンネル形MOSFET
CP11、CP12 差動増幅器
Vo 出力電圧
Vin 入力電圧
Vref1,Vref2 参照電圧
Claims (1)
- 出力端子と第1電源間に接続された第1スイッチング素子と、
第2電源と前記出力端子間に接続された第2スイッチング素子と、
入力電圧と前記出力端子の出力電圧とを比較し、この出力電圧が入力電圧を上回るときに、前記第1スイッチング素子を導通させる第1比較器と、
参照電圧と前記出力電圧とを比較し、この出力電圧が前記参照電圧を下回るときに、前記第2スイッチング素子を導通させる第2比較器とを備え、
該第2比較器の動作にヒステリシス特性を持たせたことを特徴とする電源回路。
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