JPH05114291A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH05114291A JPH05114291A JP3299491A JP29949191A JPH05114291A JP H05114291 A JPH05114291 A JP H05114291A JP 3299491 A JP3299491 A JP 3299491A JP 29949191 A JP29949191 A JP 29949191A JP H05114291 A JPH05114291 A JP H05114291A
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Abstract
(57)【要約】
【目的】 半導体メモリの内部降圧のための、電源投入
時の立ち上がりが速く、ノイズによって基準電圧が変動
しない基準電圧発生回路を提供する。 【構成】 基準電圧発生源1と、基準電圧配線駆動回路
2を有し、基準電圧配線3によって内部降圧回路4に基
準電圧を供給する。基準電圧発生源1が2種類の電位V
ref0,Vref1を発生し、基準電圧配線駆動回路2は、ソ
ース節点に外部電源電位Vddが印加された電流駆動能力
の異なる2台のP型駆動トランジスタQ1,Q2と、駆
動トランジスタQ1とQ2の共通ドレイン節点の電位V
REF とVref1を比較しQ1のゲートを制御する差動増幅
器21と、VREF とVref0を比較しQ2のゲートを制御
する差動増幅器22と、2台の駆動トランジスタQ1,
Q2の共通ドレイン節点電位VREF と電源電位VSSの節
点を接続する抵抗Rによって構成される。
時の立ち上がりが速く、ノイズによって基準電圧が変動
しない基準電圧発生回路を提供する。 【構成】 基準電圧発生源1と、基準電圧配線駆動回路
2を有し、基準電圧配線3によって内部降圧回路4に基
準電圧を供給する。基準電圧発生源1が2種類の電位V
ref0,Vref1を発生し、基準電圧配線駆動回路2は、ソ
ース節点に外部電源電位Vddが印加された電流駆動能力
の異なる2台のP型駆動トランジスタQ1,Q2と、駆
動トランジスタQ1とQ2の共通ドレイン節点の電位V
REF とVref1を比較しQ1のゲートを制御する差動増幅
器21と、VREF とVref0を比較しQ2のゲートを制御
する差動増幅器22と、2台の駆動トランジスタQ1,
Q2の共通ドレイン節点電位VREF と電源電位VSSの節
点を接続する抵抗Rによって構成される。
Description
【0001】
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特に半導体メモリの内部降圧に用いる基準電圧発生
回路に関する。
し、特に半導体メモリの内部降圧に用いる基準電圧発生
回路に関する。
【0002】
【従来の技術】半導体メモリの高集積化が進むにつれ、
トランジスタや絶縁膜の信頼性確保と、低消費電力化の
要求から、外部から供給される電圧よりも低い電圧で内
部回路を動作させることが必須となってきた。外部から
供給される電圧を半導体メモリ内部で降圧する場合、内
部電源を常に一定に保つために基準となる電圧が必要と
なるが、従来の基準電圧発生回路は、図8に示すよう
に、基準電圧発生源1Cと基準電圧配線駆動回路2Cを
有し、基準電圧配線3Cによって、内部降圧回路4Cに
基準電圧を供給する。基準電圧配線駆動回路2Cは、ソ
ース節点に外部電源電位Vddが印加されたP型の駆動ト
ランジスタQ1と、駆動トランジスタQ1のドレイン節
点電位VREF と基準電圧発生源の出力Vref0を比較して
駆動トランジスタQ1のゲートを制御するための差動増
幅器21と、駆動トランジスタQ1のドレイン節点と電
源電位VSS(接地電位)の節点を接続する抵抗Rを有す
る。駆動トランジスタQ1のドレイン節点電位(VREF
)は、基準電圧として、基準電圧配線3Cを通して内
部電源回路4Cに入力される。また、VREF 電位を安定
させるため基準電圧配線と電源電位VSS(接地電位)の
節点は、容量Cによって容量結合される。
トランジスタや絶縁膜の信頼性確保と、低消費電力化の
要求から、外部から供給される電圧よりも低い電圧で内
部回路を動作させることが必須となってきた。外部から
供給される電圧を半導体メモリ内部で降圧する場合、内
部電源を常に一定に保つために基準となる電圧が必要と
なるが、従来の基準電圧発生回路は、図8に示すよう
に、基準電圧発生源1Cと基準電圧配線駆動回路2Cを
有し、基準電圧配線3Cによって、内部降圧回路4Cに
基準電圧を供給する。基準電圧配線駆動回路2Cは、ソ
ース節点に外部電源電位Vddが印加されたP型の駆動ト
ランジスタQ1と、駆動トランジスタQ1のドレイン節
点電位VREF と基準電圧発生源の出力Vref0を比較して
駆動トランジスタQ1のゲートを制御するための差動増
幅器21と、駆動トランジスタQ1のドレイン節点と電
源電位VSS(接地電位)の節点を接続する抵抗Rを有す
る。駆動トランジスタQ1のドレイン節点電位(VREF
)は、基準電圧として、基準電圧配線3Cを通して内
部電源回路4Cに入力される。また、VREF 電位を安定
させるため基準電圧配線と電源電位VSS(接地電位)の
節点は、容量Cによって容量結合される。
【0003】このとき、抵抗Rには定常的に電流が流れ
るため、抵抗値はシステム全体の待機時の電流に影響を
与えない程度に大きくしておくことが必要である。ダイ
ナミックRAMの場合通常の待機時の電流は100μA
程度に設計されるので、抵抗Rに流れる電流は数μA以
下に抑える必要があり、R=1MΩ程度に設定される。
一方、駆動トランジスタQ1の電流駆動能力は、電源立
ち上げ時に十分早く基準電圧が上がるように設計され、
電源をVdd(=5.0V)まで立ち上げ後、10〜10
0μsで数百pFの容量によって安定化された基準電圧
配線の電位をVref0(=3.3V)まで上昇させるに
は、駆動トランジスタQ1の電流駆動能力は数十μA以
上が必要となる。
るため、抵抗値はシステム全体の待機時の電流に影響を
与えない程度に大きくしておくことが必要である。ダイ
ナミックRAMの場合通常の待機時の電流は100μA
程度に設計されるので、抵抗Rに流れる電流は数μA以
下に抑える必要があり、R=1MΩ程度に設定される。
一方、駆動トランジスタQ1の電流駆動能力は、電源立
ち上げ時に十分早く基準電圧が上がるように設計され、
電源をVdd(=5.0V)まで立ち上げ後、10〜10
0μsで数百pFの容量によって安定化された基準電圧
配線の電位をVref0(=3.3V)まで上昇させるに
は、駆動トランジスタQ1の電流駆動能力は数十μA以
上が必要となる。
【0004】このように、駆動トランジスタQ1の電流
駆動能力と抵抗Rの値が別の要素から決定されているた
め、両者の間には十倍以上の能力差が生じてしまう。こ
の場合、Vref0の節点が、ノイズを受けて一旦上昇する
と、図9に示すように、VREF 電位はこれに追従して上
昇するが、駆動トランジスタQ1と抵抗Rの能力の差か
ら、Vref0が元の電位に戻ってもVREF の電位は、すぐ
には戻らない。このようなノイズが短い周期で発生する
と、VREF 電位の平均電位は図10に示すようにVref0
の平均電位よりも上昇してしまう。
駆動能力と抵抗Rの値が別の要素から決定されているた
め、両者の間には十倍以上の能力差が生じてしまう。こ
の場合、Vref0の節点が、ノイズを受けて一旦上昇する
と、図9に示すように、VREF 電位はこれに追従して上
昇するが、駆動トランジスタQ1と抵抗Rの能力の差か
ら、Vref0が元の電位に戻ってもVREF の電位は、すぐ
には戻らない。このようなノイズが短い周期で発生する
と、VREF 電位の平均電位は図10に示すようにVref0
の平均電位よりも上昇してしまう。
【0005】
【発明が解決しようとする課題】この従来の基準電圧発
生回路では、駆動トランジスタの能力と負荷抵抗Rの能
力が別の要素で決まっているため、それぞれの能力を同
等に設計することが出来なかった。この回路を登載した
ダイナミックRAMでは、駆動トランジスタが負荷抵抗
の十倍以上の能力を持っているため、ノイズが大きくな
ると基準電圧の平均電位が徐々に上昇してくる傾向があ
り、動作周期を変化させると基準電圧が変化して、内部
電源電位が変化してしまう。動作周期が短くなってノイ
ズが大きくなると、内部電源電位が高くなるため、動作
速度は速くなるものの、消費電流が増えてしまうので、
内部電源電位が通常の場合と高くなった場合の両方で規
格を満たさなければならず、設計が困難であった。
生回路では、駆動トランジスタの能力と負荷抵抗Rの能
力が別の要素で決まっているため、それぞれの能力を同
等に設計することが出来なかった。この回路を登載した
ダイナミックRAMでは、駆動トランジスタが負荷抵抗
の十倍以上の能力を持っているため、ノイズが大きくな
ると基準電圧の平均電位が徐々に上昇してくる傾向があ
り、動作周期を変化させると基準電圧が変化して、内部
電源電位が変化してしまう。動作周期が短くなってノイ
ズが大きくなると、内部電源電位が高くなるため、動作
速度は速くなるものの、消費電流が増えてしまうので、
内部電源電位が通常の場合と高くなった場合の両方で規
格を満たさなければならず、設計が困難であった。
【0006】
【課題を解決するための手段】本発明の基準電圧発生回
路は、基準電圧配線駆動回路と2種類の電位を発生する
基準電圧発生源を備え、基準電圧配線駆動回路は電流駆
動能力の異る2つの基準電位配線駆動トランジスタと、
それらのゲート電位をそれぞれ制御するための2つの差
動増巾器を有している。
路は、基準電圧配線駆動回路と2種類の電位を発生する
基準電圧発生源を備え、基準電圧配線駆動回路は電流駆
動能力の異る2つの基準電位配線駆動トランジスタと、
それらのゲート電位をそれぞれ制御するための2つの差
動増巾器を有している。
【0007】
【実施例】次に本発明の実施例を図面を用いて説明す
る。図1は本発明の第1の実施例を示す回路図である。
基準電圧発生源1と、基準電圧配線駆動回路2を有し、
基準電圧配線3によって内部降圧回路4に基準電圧を供
給する。基準電圧発生源1は、内部降圧電位Vref0(=
3.3V)と内部降圧電位より少し低い電位Vref1(=
3.0V)を発生する。
る。図1は本発明の第1の実施例を示す回路図である。
基準電圧発生源1と、基準電圧配線駆動回路2を有し、
基準電圧配線3によって内部降圧回路4に基準電圧を供
給する。基準電圧発生源1は、内部降圧電位Vref0(=
3.3V)と内部降圧電位より少し低い電位Vref1(=
3.0V)を発生する。
【0008】基準電圧配線駆動回路2は、ソース節点に
外部電源電位Vdd(=5.0V)が印加された2台のP
型駆動トランジスタQ1,Q2と、駆動トランジスタQ
1とQ2の共通ドレイン節点の電位VREF とVref1を比
較しQ1のゲートを制御する差動増幅器21と、VREF
とVref0を比較しQ2のゲートを制御する差動増幅器2
2と、2台の駆動トランジスタの共通ドレイン節点の電
位VREF と電源電位VSS(接地電位)の節点を接続する
1MΩの抵抗Rを有する。
外部電源電位Vdd(=5.0V)が印加された2台のP
型駆動トランジスタQ1,Q2と、駆動トランジスタQ
1とQ2の共通ドレイン節点の電位VREF とVref1を比
較しQ1のゲートを制御する差動増幅器21と、VREF
とVref0を比較しQ2のゲートを制御する差動増幅器2
2と、2台の駆動トランジスタの共通ドレイン節点の電
位VREF と電源電位VSS(接地電位)の節点を接続する
1MΩの抵抗Rを有する。
【0009】駆動トランジスタQ1,Q2の共通ドレイ
ン節点電位VREF は、基準電圧として、基準電圧配線3
を通して内部降圧回路4に入力される。また、VREF 電
位を安定させるため基準電圧配線と電源電位VSS(接地
電位)の節点は、容量Cによって容量結合される。
ン節点電位VREF は、基準電圧として、基準電圧配線3
を通して内部降圧回路4に入力される。また、VREF 電
位を安定させるため基準電圧配線と電源電位VSS(接地
電位)の節点は、容量Cによって容量結合される。
【0010】このとき、駆動トランジスタQ2の電流能
力を抵抗Rの電流の2倍程度にし、駆動トランジスタQ
1の電流能力を十分大きく設計すれば、電源投入時には
図2に示すようにトランジスタQ1とQ2の両方がオン
状態となり、短時間で3.0Vまで基準電圧VREF を引
き上げる。基準電圧が3.0Vを越えると、トランジス
タQ1はオフして電流能力の小さいトランジスタQ2だ
けで基準電圧を3.3Vまで引き上げる。
力を抵抗Rの電流の2倍程度にし、駆動トランジスタQ
1の電流能力を十分大きく設計すれば、電源投入時には
図2に示すようにトランジスタQ1とQ2の両方がオン
状態となり、短時間で3.0Vまで基準電圧VREF を引
き上げる。基準電圧が3.0Vを越えると、トランジス
タQ1はオフして電流能力の小さいトランジスタQ2だ
けで基準電圧を3.3Vまで引き上げる。
【0011】また、図3に示すように、動作中にVref0
がノイズを受けても、基準電圧配線を充電するときの電
流と放電するときの電流が同等なので、図4のようにノ
イズが短い周期で発生しても、VREF の平均電流はほと
んど変化しない。
がノイズを受けても、基準電圧配線を充電するときの電
流と放電するときの電流が同等なので、図4のようにノ
イズが短い周期で発生しても、VREF の平均電流はほと
んど変化しない。
【0012】図5は本発明の第2の実施例を示す回路図
で図1のRの代りにCMOS構成とした例である。基準
電圧発生源1aと、基準電圧配線駆動回路2aを有し、
基準電圧配線3aによって内部降圧回路4aに基準電圧
を供給する。基準電圧発生源1aは、内部降圧電位Vre
f0(=3.3V)と内部降圧電位より少し低い電位Vre
f1(=3.0V)を発生する。
で図1のRの代りにCMOS構成とした例である。基準
電圧発生源1aと、基準電圧配線駆動回路2aを有し、
基準電圧配線3aによって内部降圧回路4aに基準電圧
を供給する。基準電圧発生源1aは、内部降圧電位Vre
f0(=3.3V)と内部降圧電位より少し低い電位Vre
f1(=3.0V)を発生する。
【0013】基準電圧配線駆動回路2aは、ソース節点
に外部電源電位Vdd(=5.0V)が印加された2台の
P型駆動トランジスタQ1,Q2と、ソース節点に電源
電位VSS(接地電位)が印加されたN型駆動トランジス
タQ3と、駆動トランジスタQ1,Q2,Q3の共通ド
レイン節点の電位VREFとVref1を比較しQ1のゲート
を制御する差動増幅器21と、VREF とVref0を比較し
Q2,Q3のゲートを制御する差動増幅器22を有す
る。
に外部電源電位Vdd(=5.0V)が印加された2台の
P型駆動トランジスタQ1,Q2と、ソース節点に電源
電位VSS(接地電位)が印加されたN型駆動トランジス
タQ3と、駆動トランジスタQ1,Q2,Q3の共通ド
レイン節点の電位VREFとVref1を比較しQ1のゲート
を制御する差動増幅器21と、VREF とVref0を比較し
Q2,Q3のゲートを制御する差動増幅器22を有す
る。
【0014】駆動トランジスタQ1,Q2,Q3の共通
ドレイン節点電位VREF は、基準電圧として、基準電圧
配線3aを通して内部降圧回路4aに入力される。ま
た、VREF 電位を安定させるため基準電圧配線と電源電
位VSS(接地電位)の節点は、容量Cによって容量結合
されている。
ドレイン節点電位VREF は、基準電圧として、基準電圧
配線3aを通して内部降圧回路4aに入力される。ま
た、VREF 電位を安定させるため基準電圧配線と電源電
位VSS(接地電位)の節点は、容量Cによって容量結合
されている。
【0015】このとき、駆動トランジスタQ2とQ3の
電流能力は同等にし、Q2,Q3のゲートを中間電位に
しても、Q2,Q3に流れる貫通電流が数μA以下にな
るように設計されている。駆動トランジスタQ1の電流
能力を十分大きく設計すれば、第1の実施例と同様に、
電源投入時には短時間で基準電圧配線の充電を完了し、
通常動作中にはCMOS構成の駆動回路によって基準電
位を制御するので、ノイズが短い周期で発生しても、基
準電圧の平均電流は、ほとんど変化しない。また、基準
電圧配線駆動時に定常電流を流さないので、Q3のかわ
りに抵抗を使った場合に比べ、Q2の能力を同じにする
と、基準電圧配線を駆動する能力は2倍程度になる。
電流能力は同等にし、Q2,Q3のゲートを中間電位に
しても、Q2,Q3に流れる貫通電流が数μA以下にな
るように設計されている。駆動トランジスタQ1の電流
能力を十分大きく設計すれば、第1の実施例と同様に、
電源投入時には短時間で基準電圧配線の充電を完了し、
通常動作中にはCMOS構成の駆動回路によって基準電
位を制御するので、ノイズが短い周期で発生しても、基
準電圧の平均電流は、ほとんど変化しない。また、基準
電圧配線駆動時に定常電流を流さないので、Q3のかわ
りに抵抗を使った場合に比べ、Q2の能力を同じにする
と、基準電圧配線を駆動する能力は2倍程度になる。
【0016】図6は本発明の第3の実施例を示す回路図
で基準電圧発生源で2種類の電位を発生させる代りに、
外部電源電位が低い場合に別の信号を発生させる例であ
る。基準電圧発生源1bと、基準電圧配線駆動回路2b
を有し、基準電圧配線3bによって内部降圧回路4bに
基準電圧を供給する。基準電圧発生源1bは、内部降圧
電位Vref0(=3.3V)を発生する。
で基準電圧発生源で2種類の電位を発生させる代りに、
外部電源電位が低い場合に別の信号を発生させる例であ
る。基準電圧発生源1bと、基準電圧配線駆動回路2b
を有し、基準電圧配線3bによって内部降圧回路4bに
基準電圧を供給する。基準電圧発生源1bは、内部降圧
電位Vref0(=3.3V)を発生する。
【0017】基準電圧配線駆動回路2bは、ソース節点
に外部電源電位Vdd(=5.0V)が印加された2台の
P型駆動トランジスタQ1,Q2と、駆動トランジスタ
Q1,Q2のドレイン電位VREF とVref0を比較しQ
1,Q2のゲートをそれぞれ制御する差動増幅器21,
22と、2台の駆動トランジスタの共通ドレイン節点の
電位VREF 電源電位VSS(接地電位)の節点を接続する
1MΩの抵抗Rを有する。
に外部電源電位Vdd(=5.0V)が印加された2台の
P型駆動トランジスタQ1,Q2と、駆動トランジスタ
Q1,Q2のドレイン電位VREF とVref0を比較しQ
1,Q2のゲートをそれぞれ制御する差動増幅器21,
22と、2台の駆動トランジスタの共通ドレイン節点の
電位VREF 電源電位VSS(接地電位)の節点を接続する
1MΩの抵抗Rを有する。
【0018】駆動トランジスタQ1,Q2の共通ドレイ
ン節点電位VREF は、基準電圧として、基準電圧配線3
bを通して内部降圧回路4bに入力される。また、VRE
F 電位を安定させるため基準電圧配線と電源電位VSS
(接地電位)の節点は、容量Cによって容量結合され
る。
ン節点電位VREF は、基準電圧として、基準電圧配線3
bを通して内部降圧回路4bに入力される。また、VRE
F 電位を安定させるため基準電圧配線と電源電位VSS
(接地電位)の節点は、容量Cによって容量結合され
る。
【0019】差動増幅器21は、外部電源電位Vddが
4.0V以下の時に発生される信号φPONによって活
性化される。
4.0V以下の時に発生される信号φPONによって活
性化される。
【0020】このとき、駆動トランジスタQ2の電流能
力は抵抗Rの電流の2倍程度にし、駆動トランジスタQ
1の電流能力を十分大きく設計すれば、電源投入時に
は、基準電圧発生源で2種類の電位を発生させなくて
も、トランジスタQ1とQ2の両方がオン状態となり、
短時間で基準電圧VREF を引き上げ、図7に示すよう
に、外部電源電位が4.0Vを越えると、トランジスタ
Q1はオフして電流能力の小さいトランジスタQ2だけ
で基準電圧を3.3Vまで引き上げる。
力は抵抗Rの電流の2倍程度にし、駆動トランジスタQ
1の電流能力を十分大きく設計すれば、電源投入時に
は、基準電圧発生源で2種類の電位を発生させなくて
も、トランジスタQ1とQ2の両方がオン状態となり、
短時間で基準電圧VREF を引き上げ、図7に示すよう
に、外部電源電位が4.0Vを越えると、トランジスタ
Q1はオフして電流能力の小さいトランジスタQ2だけ
で基準電圧を3.3Vまで引き上げる。
【0021】また、第1の実施例と同様に、動作中にV
ref0がノイズを受けても、基準電圧配線を充電するとき
の電流と放電するときの電流が同等なので、ノイズが短
い周期で発生しても、VREF の平均電流はほとんど変化
しない。
ref0がノイズを受けても、基準電圧配線を充電するとき
の電流と放電するときの電流が同等なので、ノイズが短
い周期で発生しても、VREF の平均電流はほとんど変化
しない。
【0022】
【発明の効果】以上説明したように本発明は、電源投入
時の駆動トランジスタと通常動作時の駆動トランジスタ
を分離してあり、電源投入時の電流能力を大きくし、通
常動作時の基準電圧を引き上げる能力と引き下げる能力
を同じ程度に設計できるため、電源投入時の立ち上がり
が早く、ノイズが短い周期で発生しても基準電位が変化
することはない。よって、内部降圧電位は常に一定の電
位となり、規格を満たす設計が容易となる。
時の駆動トランジスタと通常動作時の駆動トランジスタ
を分離してあり、電源投入時の電流能力を大きくし、通
常動作時の基準電圧を引き上げる能力と引き下げる能力
を同じ程度に設計できるため、電源投入時の立ち上がり
が早く、ノイズが短い周期で発生しても基準電位が変化
することはない。よって、内部降圧電位は常に一定の電
位となり、規格を満たす設計が容易となる。
【図1】本発明の第1の実施例の回路図
【図2】図1に示された実施例の電源投入時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図3】図1に示された実施例の通常動作時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図4】図1に示された実施例の通常動作時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図5】本発明の第2の実施例の回路図
【図6】本発明の第3の実施例の回路図
【図7】図6に示された実施例の電源投入時の動作を説
明するための各部信号の波形図
明するための各部信号の波形図
【図8】従来の基準電圧発生回路の回路図
【図9】図8に示された基準電圧発生回路の通常動作時
の動作を説明するための各部信号の波形図である。
の動作を説明するための各部信号の波形図である。
【図10】図8に示された基準電圧発生回路の通常動作
時の動作を説明するための各部信号の波形図である。
時の動作を説明するための各部信号の波形図である。
1、1a、1b、1c 基準電圧発生源 2、2a、2b、2c 基準電圧配線駆動回路 3、3a、3b、3c 基準電圧配線 4、4a、4b、4c 内部降圧回路 Q1、Q2 P型トランジスタ Q3 N型トランジスタ 21、22 差動増幅器 R 抵抗 C 容量
Claims (1)
- 【請求項1】 基準電圧配線駆動回路と2種類の電位を
発生する基準電圧発生源を備え、基準電圧配線駆動回路
が、電流駆動能力の異なる第1および第2の基準電位配
線駆動トランジスタと、該基準電位配線駆動トランジス
タのゲート電位をそれぞれ制御するための第1と第2の
差動増幅器を有することを特徴とする基準電圧発生回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29949191A JP3186034B2 (ja) | 1991-10-21 | 1991-10-21 | 基準電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29949191A JP3186034B2 (ja) | 1991-10-21 | 1991-10-21 | 基準電圧発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05114291A true JPH05114291A (ja) | 1993-05-07 |
JP3186034B2 JP3186034B2 (ja) | 2001-07-11 |
Family
ID=17873261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5881014A (en) * | 1994-08-04 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a voltage down converter stably generating an internal down-converter voltage |
JP2000278949A (ja) * | 1999-03-25 | 2000-10-06 | Origin Electric Co Ltd | コンデンサ充電器 |
KR100299816B1 (ko) * | 1993-07-23 | 2001-10-22 | 칼 하인쯔 호르닝어 | 전압발생회로 |
US6313830B1 (en) | 1997-08-21 | 2001-11-06 | Nec Corporation | Liquid crystal display |
JP2002325431A (ja) * | 2001-04-24 | 2002-11-08 | Oki Electric Ind Co Ltd | 電源装置 |
JP2003029854A (ja) * | 2001-07-13 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 電圧降圧回路 |
JP2005267787A (ja) * | 2004-03-19 | 2005-09-29 | Winbond Electron Corp | 二段階内部電圧生成回路及び方法 |
JP2007166298A (ja) * | 2005-12-14 | 2007-06-28 | Rohm Co Ltd | 電圧生成回路およびこれを用いた信号処理回路 |
JP2007180085A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 集積回路装置 |
US7936228B2 (en) | 2005-12-06 | 2011-05-03 | Rohm Co., Ltd. | Frequency modulator and FM transmission circuit using the same |
JP2011118602A (ja) * | 2009-12-02 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
US7973593B2 (en) | 2008-01-28 | 2011-07-05 | Renesas Electronics Corporation | Reference voltage generation circuit and start-up control method therefor |
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Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100299816B1 (ko) * | 1993-07-23 | 2001-10-22 | 칼 하인쯔 호르닝어 | 전압발생회로 |
US5881014A (en) * | 1994-08-04 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a voltage down converter stably generating an internal down-converter voltage |
US6072742A (en) * | 1994-08-04 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a voltage down converter stably generating an internal down-converted voltage |
US6424585B1 (en) | 1994-08-04 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a voltage down converter stably generating an internal down-converted voltage |
US6313830B1 (en) | 1997-08-21 | 2001-11-06 | Nec Corporation | Liquid crystal display |
JP2000278949A (ja) * | 1999-03-25 | 2000-10-06 | Origin Electric Co Ltd | コンデンサ充電器 |
JP2002325431A (ja) * | 2001-04-24 | 2002-11-08 | Oki Electric Ind Co Ltd | 電源装置 |
JP4627920B2 (ja) * | 2001-04-24 | 2011-02-09 | Okiセミコンダクタ株式会社 | 電源装置 |
JP4627932B2 (ja) * | 2001-07-13 | 2011-02-09 | パナソニック株式会社 | 電圧降圧回路 |
JP2003029854A (ja) * | 2001-07-13 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 電圧降圧回路 |
JP2005267787A (ja) * | 2004-03-19 | 2005-09-29 | Winbond Electron Corp | 二段階内部電圧生成回路及び方法 |
US7936228B2 (en) | 2005-12-06 | 2011-05-03 | Rohm Co., Ltd. | Frequency modulator and FM transmission circuit using the same |
JP2007166298A (ja) * | 2005-12-14 | 2007-06-28 | Rohm Co Ltd | 電圧生成回路およびこれを用いた信号処理回路 |
JP4571070B2 (ja) * | 2005-12-14 | 2010-10-27 | ローム株式会社 | 電圧生成回路およびこれを用いた信号処理回路 |
JP2007180085A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 集積回路装置 |
US7973593B2 (en) | 2008-01-28 | 2011-07-05 | Renesas Electronics Corporation | Reference voltage generation circuit and start-up control method therefor |
JP2011118602A (ja) * | 2009-12-02 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
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Publication number | Publication date |
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