WO2024135656A1 - 電源装置、および電源システム - Google Patents

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WO2024135656A1
WO2024135656A1 PCT/JP2023/045428 JP2023045428W WO2024135656A1 WO 2024135656 A1 WO2024135656 A1 WO 2024135656A1 JP 2023045428 W JP2023045428 W JP 2023045428W WO 2024135656 A1 WO2024135656 A1 WO 2024135656A1
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capacitor
voltage
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信 安坂
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ローム株式会社
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Definitions

  • This disclosure relates to a power supply device.
  • power supply devices are known that have power supply circuits (switching regulators, series regulators, etc.) integrated into an IC (integrated circuit).
  • the output voltage may fluctuate when the input voltage fluctuates. Since it is required for the output voltage to be constant regardless of the input voltage, an input capacitor (bypass capacitor) may be connected to the input side to suppress input fluctuations (for example, Patent Document 1).
  • the objective of this disclosure is to provide a power supply device that effectively suppresses fluctuations in output voltage while reducing the capacitance of the input capacitor or without providing an input capacitor.
  • a power supply device may an input terminal configured as an external terminal to which an input voltage can be applied; A power supply circuit; a first constant current source connected between a power supply voltage application terminal configured to supply a power supply voltage to a predetermined circuit in the power supply circuit and the input terminal; a first capacitor and a first transistor connected in series to the power supply voltage application terminal; and a transistor control unit configured to switch the first transistor from an off state to an on state at a second timing that is later than a first timing at which the input voltage is activated and reaches the operating voltage of the first constant current source.
  • the power supply device disclosed herein can effectively suppress output voltage fluctuations while reducing the capacitance of the input capacitor or even without providing an input capacitor.
  • FIG. 1 is a diagram showing a configuration of a power supply system according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram showing an example of operational waveforms of the power supply system according to the first embodiment.
  • FIG. 3 is a diagram showing an example of waveforms in a steady state of the power supply system according to the first embodiment.
  • FIG. 4 is a diagram showing a configuration of a power supply system according to the second embodiment of the present disclosure.
  • FIG. 5 is a diagram showing a configuration of a power supply system according to the third embodiment of the present disclosure.
  • FIG. 6 is a diagram showing an example of operational waveforms of the power supply system according to the third embodiment.
  • FIG. 7 is a diagram showing a configuration of a power supply system according to a fourth embodiment of the present disclosure.
  • FIG. 8 is a diagram showing the configuration of a power supply system according to a fifth embodiment of the present disclosure.
  • FIG. 9 is a diagram showing an example of operational waveforms of the power supply system according to the fifth embodiment.
  • FIG. 10 is a diagram showing a configuration of a power supply system according to the sixth embodiment of the present disclosure.
  • FIG. 11 is a diagram showing an example of operational waveforms of the power supply system according to the sixth embodiment.
  • FIG. 12 is a diagram showing a configuration of a power supply system according to the seventh embodiment of the present disclosure.
  • FIG. 13 is a diagram showing an example of operational waveforms of the power supply system according to the seventh embodiment.
  • FIG. 14 is a diagram showing the configuration of a power supply system according to the eighth embodiment of the present disclosure.
  • FIG. 15 is a diagram showing another example of operational waveforms in the power supply system according to the first embodiment.
  • FIG. 16 is a diagram showing the configuration of a power supply system according to a ninth embodiment of the present disclosure.
  • FIG. 17 is a diagram showing an example of operational waveforms of the power supply system according to the ninth embodiment.
  • FIG. 18 is a diagram showing the configuration of a power supply system according to the tenth embodiment of the present disclosure.
  • FIG. 19 is a diagram showing the configuration of a power supply system according to an eleventh embodiment of the present disclosure.
  • FIG. 20 is a diagram showing the configuration of a power supply system according to a twelfth embodiment of the present disclosure.
  • FIG. 21 is a diagram showing a configuration of a power supply system according to a first comparative example.
  • FIG. 22 is a diagram showing example waveforms in a steady state of the power supply system according to the first comparative example.
  • FIG. 23 is a diagram showing a configuration of a power supply system according to a second comparative example.
  • FIG. 24 is a diagram showing example waveforms in a steady state of the power supply system according to the second comparative example.
  • FIG. 25 is a diagram showing a configuration of a power supply system according to a third comparative example.
  • FIG. 26 is a diagram showing example waveforms in a steady state of the power supply system according to the third comparative example.
  • FIG. 27 is a diagram showing a first example of operational waveforms of the power supply system according to the third comparative example.
  • FIG. 28 is a diagram showing a second operation waveform example of the power supply system according to the third comparative example.
  • FIG. 29 is a diagram showing an example of operational waveforms in the configuration of the first or second comparative example.
  • FIG. 21 is a diagram showing the configuration of a power supply system 100A according to a first comparative example.
  • the power supply system 100A shown in FIG. 21 includes a power supply device 1 and an output capacitor Cout.
  • the power supply device 1 outputs an output voltage Vout based on an input voltage Vin, and supplies the output voltage Vout to a downstream device 50.
  • the power supply device 1 is a semiconductor device having an IC that integrates the power supply circuit 2.
  • the power supply circuit 2 is composed of, for example, an LDO (Low Dropout) or a switching regulator.
  • the power supply device 1 has an input terminal Tin and an output terminal Tout as external terminals for establishing an electrical connection with the outside.
  • the input terminal Tin is connected to the application terminal of the input voltage Vin.
  • the output terminal Tout is connected to an output capacitor Cout that is arranged outside the power supply device 1.
  • the power supply circuit 2 outputs an output voltage Vout from the output terminal Tout based on the input voltage Vin input to the input terminal Tin.
  • the power supply device 1 is required to output a constant output voltage Vout regardless of fluctuations in the input voltage Vin.
  • the output voltage Vout may also fluctuate accordingly. If the fluctuations in this output voltage Vout are large, this may have adverse effects, such as malfunctioning, on the downstream device 50 connected to the output terminal Tout.
  • FIG. 23 is a diagram showing the configuration of a power supply system 100B according to a second comparative example.
  • an input capacitor Cin is connected to the input terminal Tin, in contrast to the first comparative example described above.
  • fluctuations in the input voltage Vin are suppressed, thereby suppressing fluctuations in the output voltage Vout.
  • malfunctions of the downstream device 50 can be suppressed.
  • an input capacitor Cin with a small capacitance cannot provide sufficient improvement, and an input capacitor Cin with a relatively large capacitance (for example, 0.1 ⁇ F or more) is required. It is not easy to provide such an input capacitor Cin inside the power supply device 1, so an external capacitor is used as a countermeasure. Depending on the fluctuation of the input voltage Vin, the capacitance of the external capacitor may need to be increased or an additional external capacitor may be required.
  • FIG. 25 is a diagram showing the configuration of a power supply system 100C according to a third comparative example.
  • the power supply device 1 has a power supply circuit 2 configured as an LDO, a constant current source 3, and a first capacitor C1.
  • the power supply circuit 2 has an error amplifier 2A, an output transistor 2B, and voltage-dividing resistors 2C and 2D.
  • the output transistor 2B is configured by a P-channel MOSFET (metal-oxide-semiconductor field-effect transistor).
  • the inverting input terminal (-) of the error amplifier 2A is connected to the application terminal of the reference voltage Vref.
  • the output terminal of the error amplifier 2A is connected to the gate of the output transistor 2B.
  • the source of the output transistor 2B is connected to the input terminal Tin.
  • the drain of the output transistor 2B is connected to one terminal of the voltage-dividing resistor 2C together with the output terminal Tout.
  • the other terminal of the voltage-dividing resistor 2C is connected to one terminal of the voltage-dividing resistor 2D at the node N2.
  • the other terminal of the voltage-dividing resistor 2D is connected to the ground terminal.
  • the node N2 is connected to the non-inverting input terminal (+) of the error amplifier 2A.
  • the feedback voltage Vfb obtained by dividing the output voltage Vout using voltage-dividing resistors 2C and 2D is generated at node N2, and the feedback voltage Vfb is controlled to match the reference voltage Vref. This controls the output voltage Vout to be constant.
  • the power supply voltage VA of the error amplifier 2A is supplied from the power supply voltage application terminal NA.
  • the constant current source 3 is connected between the input terminal Tin and the power supply voltage application terminal NA.
  • the power supply voltage VA also fluctuates. Fluctuations in the power supply voltage VA supplied to the error amplifier 2A that controls the output voltage Vout are one cause of fluctuations in the output voltage Vout. Therefore, in the configuration of FIG. 25, a first capacitor C1 is connected to the power supply voltage application terminal NA in the power supply device 1. By providing the first capacitor C1, fluctuations in the power supply voltage VA in response to fluctuations in the input voltage Vin are suppressed as shown in FIG. 26, and fluctuations in the output voltage Vout are suppressed.
  • the power supply voltage application terminal NA is arranged with respect to the input terminal Tin via a constant current source 3. Therefore, due to impedance conversion by the constant current source 3, fluctuations in the power supply voltage VA can be suppressed even if the capacitance of the first capacitor C1 is made smaller than that of the input capacitor Cin in the second comparative example. As a result, even if the capacitance of the input capacitor Cin is reduced or the input capacitor Cin is removed, fluctuations in the output voltage Vout can be sufficiently suppressed as shown in FIG. 26.
  • FIG. 27 is a diagram showing a first example of operating waveforms of the power supply system 100C according to the third comparative example.
  • the input voltage Vin starts to rise at timing ta.
  • the constant current source 3 starts.
  • the power supply voltage VA rises slowly as shown in FIG. 27.
  • the error amplifier 2A starts, and control of the output voltage Vout by the error amplifier 2A starts.
  • the output voltage Vout starts to rise at timing tc, and becomes constant when it reaches the target value. In this way, a delay time (between timings tb and tc) occurs due to the first capacitor C1, and the start of the output voltage Vout is delayed.
  • FIG. 28 is a diagram showing a second operating waveform example of the power supply system 100C according to the third comparative example.
  • the power supply voltage VA starts to rise slowly at timing tb, and when the power supply voltage VA has not reached the operating voltage V1, the error amplifier 2A cannot control the output voltage Vout.
  • the output transistor 2B since the output transistor 2B is in the on state, the output voltage Vout may rise to the steady-state voltage value of the input voltage Vin. This may have a negative effect on the subsequent device 50. Note that at timing tc when the power supply voltage VA reaches the operating voltage V1, the error amplifier 2A starts to control the output voltage Vout, and the output voltage Vout drops to the target value.
  • the operating voltage of the constant current source 3 and the operating voltage of the error amplifier 2A are the same operating voltage V1, but these operating voltages may be different. Even if the operating voltages are different, the same problems as those described above may occur.
  • FIG. 29 shows an example of the operating waveforms in the configuration of the first or second comparative example described above, i.e., in the case where the first capacitor C1 is not provided.
  • the power supply voltage VA instantly rises to the operating voltage V1
  • the output voltage Vout is started. Therefore, the output voltage Vout is prevented from rising excessively due to a delayed start of the output voltage Vout or a period of no control of the error amplifier 2A.
  • Fig. 1 is a diagram showing a configuration of a power supply system 11 according to a first embodiment of the present disclosure.
  • a power supply device 1 provided in the power supply system 11 has a power supply circuit 2, a constant current source 3, a first capacitor C1, a transistor 4, and a transistor control unit 101.
  • the transistor control unit 101 has a constant current source 5, a comparator 6, and a second capacitor C2.
  • the transistor control unit 101 controls the gate (control terminal) of the transistor 4.
  • the constant current source 5 functions as a current supply unit that supplies a current to the second capacitor C2.
  • the first capacitor C1 and the transistor 4 are connected in series to the power supply voltage application terminal NA.
  • the transistor 4 is configured with an N-channel MOSFET. One end of the first capacitor C1 is connected to the power supply voltage application terminal NA. The other end of the first capacitor C1 is connected to the drain of the transistor 4. The source of the transistor 4 is connected to the ground terminal.
  • the transistor 4 may also be connected between the first capacitor C1 and the power supply voltage application terminal NA.
  • a constant current source 5 is provided between the input terminal Tin and one end of the second capacitor C2.
  • the other end of the second capacitor C2 is connected to the ground terminal.
  • One end of the second capacitor C2 is connected to the non-inverting input terminal (+) of the comparator 6.
  • the inverting input terminal (-) of the comparator 6 is connected to the application terminal of the reference voltage Vref2.
  • the output terminal of the comparator 6 is connected to the gate of the transistor 4. As a result, the gate of the transistor 4 is controlled by the output of the comparator 6.
  • FIG. 2 is a diagram showing example operating waveforms of the power supply system 11 according to the first embodiment. Note that FIG. 2 shows the waveforms of the input voltage Vin, the output voltage Vout, the power supply voltage VA, the voltage VB generated at node NB, which is one end of the capacitor C2, and the gate voltage Gt of the transistor 4 (the output of the comparator 6).
  • the gate voltage Gt is at a low level, so the transistor 4 is off and the first capacitor C1 is disabled.
  • the input voltage Vin starts at timing t1 and reaches the operating voltage V1 at timing t2.
  • the constant current source 3 starts, but since the first capacitor C1 is disabled, the power supply voltage NA immediately rises to the operating voltage V1. Therefore, the error amplifier 2A becomes able to control the output voltage Vout, and the output voltage Vout is started.
  • the constant current source 5 is activated, and charging of the second capacitor C2 begins.
  • the charging of the second capacitor C2 causes the voltage VB to rise, and at time t3 when the voltage VB reaches the reference voltage Vref2, the output of the comparator 6, i.e., the gate voltage Gt, switches from low to high. This switches the transistor 4 to the on state, and the first capacitor C1 becomes active.
  • the power supply voltage VA instantly rises to the operating voltage V1, and the output voltage Vout starts up. This suppresses delays in starting up the output voltage Vout.
  • the power supply voltage VA instantly rises to the operating voltage V1, which suppresses the uncontrolled state of the error amplifier 2A and also suppresses excessive increases in the output voltage Vout.
  • a delay time D1 from timing t2 to t3 is provided by charging the second capacitor C2.
  • the gate voltage Gt switches to a high level
  • the transistor 4 switches to the on state
  • the first capacitor C1 becomes active.
  • the period corresponding to the delay time D1 is the inactive period T1 of the first capacitor C1, and the active period T2 of the first capacitor C1 begins after the transistor 4 switches.
  • the fluctuation in the power supply voltage VA is suppressed by the first capacitor C1, and the fluctuation in the output voltage Vout can be suppressed. Therefore, according to this embodiment, it is possible to effectively suppress the fluctuation in the output voltage Vout while reducing the capacitance of the input capacitor Cin or even without providing the input capacitor Cin.
  • Second Embodiment 4 is a diagram showing a configuration of a power supply system 12 according to a second embodiment of the present disclosure.
  • a power supply device 1 according to this embodiment differs from the first embodiment in that a comparator 6 is not provided in a transistor control unit 102, and a node NB is directly connected to a gate of a transistor 4.
  • Vth is the threshold voltage between the gate and source of the transistor 4.
  • This embodiment can achieve the same effects as the first embodiment. However, in this embodiment, the delay time D1 varies due to the effect of variations in Vth or the temperature characteristics of Vth. However, this embodiment can be applied in cases where precision is not required, and the circuit size can be reduced because the comparator 6 is not provided.
  • Third Embodiment 5 is a diagram showing a configuration of a power supply system 13 according to a third embodiment of the present disclosure.
  • the power supply device 1 according to this embodiment is different from the first embodiment in that a resistor 7 is used in place of the constant current source 5 in the transistor control unit 103. That is, one end of the resistor 7 is connected to the input terminal Tin, and the other end of the resistor 7 is connected to one end (node NB) of the second capacitor C2.
  • the resistor 7 functions as a current supply unit that supplies a current to the second capacitor C2.
  • FIG. 6 is a diagram showing an example of the operating waveforms of the power supply system 13 according to the third embodiment. Note that FIG. 6 shows the waveforms of the input voltage Vin, the output voltage Vout, the power supply voltage VA, the voltage VB, and the gate voltage Gt.
  • the second capacitor C2 starts to be charged by the resistor 7, and the voltage VB starts to rise. Then, at time t2 when the input voltage Vin reaches the operating voltage V1, the first capacitor C1 is disabled, so the power supply voltage VA instantly rises to the operating voltage V1. This starts the output voltage Vout. After that, when the voltage VB reaches the reference voltage Vref2 at time t3, the output of the comparator 6, i.e., the gate voltage Gt, switches to a high level. This switches the transistor 4 to the on state, and the first capacitor C1 becomes active.
  • the voltage VB rises according to a time constant determined by the resistance value of resistor 7 and the capacitance value of second capacitor C2, and a delay time D1 is set from timing t1 to t3.
  • the delay time D1 varies due to the variation of the resistor 7, but this is applicable when precision is not required.
  • the number of elements can be reduced compared to when the constant current source 5 is used.
  • using the constant current source 5 as in the first embodiment suppresses the variation in the delay time D1, so the timing when the first capacitor C1 becomes effective (timing t3 in FIG. 2) can be brought as close as possible to the timing when the output voltage Vout starts and reaches the target value.
  • the delay time D1 is set so that the timing when the first capacitor C1 becomes effective is later than the timing when the output voltage Vout reaches the target value, taking the variation into consideration.
  • the delay time D1 since the delay time D1 is long, the period during which the output voltage Vout is likely to fluctuate in response to fluctuations in the input voltage Vin is extended.
  • Fourth Embodiment 7 is a diagram showing a configuration of a power supply system 14 according to a fourth embodiment of the present disclosure.
  • the power supply device 1 according to this embodiment differs from the first embodiment in that a transistor 41 is used instead of the transistor 4. More specifically, the transistor 41 is configured by a P-channel MOSFET.
  • the source of the transistor 41 is connected to a power supply voltage application terminal NA.
  • the drain of the transistor 41 is connected to one end of a first capacitor C1.
  • the other end of the first capacitor C1 is connected to a ground terminal.
  • the gate of the transistor 41 is controlled by the output of the comparator 6 in the transistor control unit 104.
  • the input terminals of the comparator 6 differ from those of the first embodiment in that the inverting input terminal (-) is connected to the node NB, and the non-inverting input terminal (+) is connected to the application terminal of the reference voltage Vref2.
  • the output of the comparator 6, i.e., the gate voltage Gt switches from high level to low level.
  • the transistor 41 switches from the off state to the on state, and the first capacitor C1 becomes effective.
  • FIG. 8 is a diagram showing a configuration of a power supply system 15 according to a fifth embodiment of the present disclosure.
  • the power supply device 1 according to this embodiment is configured by using a transistor 41 (P-channel MOSFET) instead of the transistor 4 in the second embodiment (FIG. 4).
  • the connection relationship between the constant current source 5 and the second capacitor C2 is changed in the transistor control unit 105. Specifically, one end of the second capacitor C2 is connected to the input terminal Tin. The other end of the second capacitor C2 is connected to the node NB.
  • the constant current source 5 is provided between the node NB and the ground terminal.
  • the gate of the transistor 41 is controlled by the voltage VB of the node NB.
  • the connection relationship between the transistor 41 and the first capacitor C1 is the same as that in the fourth embodiment (FIG. 7).
  • FIG. 9 is a diagram showing an example of the operating waveforms of the power supply system 15 according to the fifth embodiment. Note that FIG. 9 shows the waveforms of the input voltage Vin, the output voltage Vout, the power supply voltage VA, and the voltage VB, as well as the on/off state of the transistor 41.
  • FIG. 9 shows a case where the slope of the rise of the input voltage Vin is sufficiently larger than the slope of the drop due to the charging of the second capacitor C2, and the voltage VB rises to almost the steady value of the input voltage Vin (strictly speaking, a voltage slightly lower than Vin), and then drops due to the charging of the second capacitor C2.
  • the transistor 41 switches to the on state (timing t3). This enables the first capacitor C1.
  • Sixth Embodiment 10 is a diagram showing the configuration of a power supply system 16 according to a sixth embodiment of the present disclosure.
  • the power supply device 1 according to this embodiment differs from the first embodiment in that the transistor control unit 106 does not use the second capacitor C2 and the constant current source 5, and the output voltage Vout is input to the non-inverting input terminal (+) of the comparator 6.
  • FIG. 11 is a diagram showing an example of the operating waveforms of the power supply system 16 according to the sixth embodiment.
  • FIG. 11 shows the waveforms of the input voltage Vin, the output voltage Vout, the power supply voltage VA, and the gate voltage Gt.
  • the output voltage Vout is 0 V
  • the output of the comparator 6, i.e., the gate voltage Gt is at a low level
  • the transistor 4 is in an off state
  • the first capacitor C1 is inactive.
  • the first capacitor C1 is inactive, so the power supply voltage VA rises to the input voltage Vin instantly. This activates the output voltage Vout.
  • the output of the comparator 6 i.e., the gate voltage Gt, switches to a high level. This switches the transistor 4 to an on state, and the first capacitor C1 becomes active.
  • the feedback voltage Vfb obtained by dividing the output voltage by voltage-dividing resistors 2C and 2D may be input to the non-inverting input terminal (+) of comparator 6.
  • a transistor 41 configured as a P-channel MOSFET may be used instead of the transistor 4.
  • the polarity of the input terminal of the comparator 6 must be reversed to that in FIG. 10.
  • FIG. 12 is a diagram showing a configuration of a power supply system 17 according to a seventh embodiment of the present disclosure.
  • the power supply device 1 according to this embodiment is different from the first embodiment in that the error amplifier 2A is turned on/off by an enable signal EN.
  • a transistor 8 is connected between the node NB and the ground terminal.
  • the transistor 8 is composed of an N-channel MOSFET.
  • the drain of the transistor 8 is connected to the node NB.
  • the source of the transistor 8 is connected to the ground terminal.
  • the gate of the transistor 8 is controlled by an enable inversion signal XEN.
  • the enable inversion signal XEN is a signal obtained by inverting the logic of the enable signal EN. When the enable signal EN is at a low level, the error amplifier 2A is in an off state, and when the enable signal EN is at a high level, the error amplifier 2A is in an on state.
  • the input voltage Vin starts, and the enable inversion signal XEN starts to rise towards high level.
  • the enable signal EN is at low level.
  • the enable inversion signal XEN now at high level switches the transistor 8 to the on state, and the second capacitor C2 is put into a discharged state.
  • the voltage VB becomes 0V
  • the gate voltage Gt becomes low level
  • the transistor 4 is in the off state
  • the first capacitor C1 is disabled.
  • the first capacitor C1 is disabled, so the power supply voltage VA instantly rises to the operating voltage V1.
  • the enable signal EN rises to high level at time t3
  • the error amplifier 2A is turned on and the output voltage Vout starts.
  • the enable inversion signal XEN goes to low level and the transistor 8 is switched to the off state. This starts charging the second capacitor C2 and the voltage VB starts to rise.
  • the output of the comparator 6, i.e., the gate voltage Gt switches to high level. This switches the transistor 4 to the on state and the first capacitor C1 becomes enabled.
  • the second capacitor C2 is discharged by the enable inversion signal XEN, and the transistor 4 is turned off, disabling the first capacitor C1, so that the power supply voltage VA immediately reaches the operating voltage V1.
  • the error amplifier 2A is started by the enable signal EN, the error amplifier 2A becomes immediately controllable, and the output voltage Vout starts without delay.
  • timing t4 which is a delay time D1 after timing t3, the first capacitor C1 becomes enabled.
  • a protection signal such as a UVLO (Under Voltage Lock Out) signal.
  • an inverted signal for example an inverted UVLO signal
  • the enable signal and the protection signal may also be used simultaneously, in which case a number of transistors 8 corresponding to the enable signals and the protection signals may be used, and the multiple transistors 8 may be connected in parallel to node NB.
  • the gate of each transistor 8 is controlled by an inverted signal, for example an enable signal and the protection signal, respectively.
  • Eighth Embodiment 14 is a diagram showing a configuration of a power supply system 18 according to an eighth embodiment of the present disclosure.
  • a reference voltage source 2E that supplies a reference voltage Vref to an error amplifier 2A in a power supply circuit 2 is provided.
  • a power supply voltage application terminal NC that supplies a power supply voltage VC to the reference voltage source 2E is connected to an input terminal Tin via a constant current source 9. If the power supply voltage VC fluctuates when the input voltage Vin fluctuates, the reference voltage Vref may fluctuate, which may lead to a fluctuation in the output voltage Vout.
  • a first capacitor C1 is connected to the power supply voltage application terminal NC. Furthermore, the configuration of the transistor 4 and the transistor control unit 108 is the same as in the seventh embodiment. With this configuration, the first capacitor C1 is inactive at the timing when the input voltage Vin reaches the operating voltage, so the power supply voltage VC rises to the operating voltage instantly. Thereafter, when the error amplifier 2A is started by the enable signal EN, the output voltage Vout starts without delay. Then, by enabling the first capacitor C1, fluctuations in the power supply voltage VC are suppressed even when the input voltage Vin fluctuates, making it possible to suppress fluctuations in the output voltage Vout.
  • the seventh embodiment is not the only embodiment, and the first to sixth embodiments may be applied to the configuration related to the first capacitor C1 of this embodiment. Furthermore, the first to seventh embodiments may be applied to circuits that affect the fluctuation of the output voltage Vout in the power supply circuit, in addition to the error amplifier and reference voltage source.
  • Ninth embodiment 15 is a diagram showing another example of the operation waveform in the power supply system 1 according to the first embodiment.
  • a charging current flows to the first capacitor C1 at the moment when the transistor 4 switches to the ON state and the first capacitor C1 becomes effective.
  • the power supply voltage VA of the node NA may fluctuate due to the charging current flowing through the first capacitor C1.
  • the output voltage Vout may fluctuate due to the malfunction of the error amplifier 2A.
  • a similar phenomenon may occur in the second to eighth embodiments.
  • the first to eighth embodiments are useful, but there is room for improvement as described above. Therefore, the embodiment described below is even more useful.
  • FIG. 16 is a diagram showing the configuration of a power supply system 19 according to a ninth embodiment of the present disclosure.
  • a constant current source CI1 is connected between the source of the transistor 4 and the ground terminal.
  • the constant current source CI1 may also be connected to the drain side of the transistor 4.
  • the constant current source CI1 may be connected in series to the transistor 4.
  • FIG. 17 is a diagram showing an example of the operating waveforms of the power supply system 19 according to the ninth embodiment.
  • FIG. 17 shows the waveforms of the input voltage Vin, the output voltage Vout, the power supply voltage VA, the voltage VB, and the gate voltage Gt.
  • the charging current flowing through the first capacitor C1 is limited by the constant current I2 of the constant current source CI1, so that fluctuations in the power supply voltage VA are suppressed. This prevents malfunction of the error amplifier 2A and suppresses fluctuations in the output voltage Vout.
  • FIG. 18 is a diagram showing the configuration of a power supply system 20 according to a tenth embodiment of the present disclosure.
  • a constant current source CI1 is connected between the source of the transistor 4 and the ground terminal.
  • the constant current source CI1 may be connected to the drain side of the transistor 4. That is, the constant current source CI1 may be connected in series to the transistor 4.
  • the constant current source CI1 can be similarly applied to the third to eighth embodiments. That is, in the fourth embodiment and the like, the constant current source CI1 may be connected in series to the transistor 41 (P-channel MOSFET).
  • Eleventh Embodiment 19 is a diagram showing the configuration of a power supply system 21 according to an eleventh embodiment of the present disclosure.
  • a resistor R1 is used instead of the constant current source CI1 in the configuration of the power supply device 1 according to the ninth embodiment. This allows the charging current flowing through the first capacitor C1 when the transistor 4 is switched to the on state to be limited by the resistor R1. Note that, without using the resistor R1, the on resistance of the transistor 4 (MOSFET) can be increased by adjusting the size (L value, W value) of the transistor 4, thereby achieving the same effect.
  • ⁇ Twelfth embodiment> 20 is a diagram showing the configuration of a power supply system 22 according to a twelfth embodiment of the present disclosure.
  • a resistor R1 is used instead of the constant current source CI1 in the configuration of the power supply device 1 according to the tenth embodiment. This makes it possible to obtain the same effects as in the eleventh embodiment.
  • the on-resistance of the transistor 4 may be increased without using the resistor R1.
  • the resistor R1 may be provided, or the on-resistance of the transistors 4 and 41 may be increased.
  • the power supply circuit 2 in the power supply device 1 is not limited to an LDO, but may be a series regulator other than an LDO, or may be a switching regulator.
  • the power supply device (1) includes: An input terminal (Tin) configured as an external terminal to which an input voltage (Vin) can be applied; A power supply circuit (2); a first constant current source (3) connected between a power supply voltage application terminal (NA) configured to supply a power supply voltage (VA) to a predetermined circuit (2A) in the power supply circuit and the input terminal; a first capacitor (C1) and a first transistor (4) connected in series to the power supply voltage application terminal; and a transistor control unit (101) configured to switch the first transistor from an off state to an on state at a second timing (t3) that is later than a first timing (t2) at which the input voltage is activated and reaches the operating voltage (V1) of the first constant current source (first configuration, FIGS. 1 and 2).
  • the first transistor may be configured as an N-channel MOSFET, the first end of the first capacitor may be connected to the power supply voltage application terminal, and the second end of the first capacitor may be connected to the drain of the first transistor (second configuration, FIG. 1).
  • the first transistor may be configured as a P-channel MOSFET, the source of the first transistor may be connected to the power supply voltage application terminal, and the drain of the first transistor may be connected to the first terminal of the first capacitor (third configuration, FIG. 7).
  • the transistor control unit (101) has a second capacitor (C2) and a current supply unit (5) configured to supply a current to the second capacitor, the second capacitor and the current supply unit are connected between the input terminal and a ground terminal;
  • the control end of the first transistor may be configured to be controlled based on a voltage (VB) generated at a node (NB) at which the second capacitor and the current supply unit are connected (fourth configuration, FIG. 1).
  • the second constant current source (5) serving as the current supply unit may be configured to be connected between the input terminal and the first end of the second capacitor (fifth configuration, FIG. 1).
  • the transistor control unit (101) may have a first comparator (6) including an input terminal to which the first terminal of the second capacitor and the application terminal of the first reference voltage (Vref2) are respectively connected, and an output terminal connected to the control terminal of the first transistor (sixth configuration, FIG. 1).
  • the first terminal of the second capacitor may be directly connected to the control terminal of the first transistor (seventh configuration, FIG. 4).
  • the first resistor (7) serving as the current supply unit may be connected between the input terminal and the first end of the second capacitor (eighth configuration, FIG. 5).
  • the transistor control unit (103) may have a first comparator (6) including an input terminal to which the first terminal of the second capacitor and the application terminal of the first reference voltage are respectively connected, and an output terminal connected to the control terminal of the first transistor (ninth configuration, FIG. 5).
  • the second capacitor (C2) may be configured to be connected between the input terminal and a second constant current source (5) serving as the current supply unit (tenth configuration, FIG. 8).
  • the node (NB) to which the second constant current source and the second capacitor are connected may be configured to be directly connected to the control terminal of the first transistor (41) configured by a P-channel MOSFET (eleventh configuration, FIG. 8).
  • the current supply unit (5) is connected between the input terminal and the first end of the second capacitor
  • the transistor control unit (107) has a second transistor (8) connected between the first end of the second capacitor and a ground end, The control end of the second transistor may be configured to be controlled based on a signal (EN) that controls on/off of the predetermined circuit (2A) (twelfth configuration, FIG. 12).
  • the transistor control unit (106) may have a second comparator (6) including an input terminal configured to receive a voltage (Vout or Vfb) based on the output voltage (Vout) of the power supply circuit and a second reference voltage (Vref2), and an output terminal connected to the control terminal of the first transistor (4) (13th configuration, FIG. 10).
  • a third constant current source (CI1) may be further provided that is connected in series to the first transistor (4) (fourteenth configuration, FIG. 16).
  • a second resistor (R1) may be further provided that is connected in series with the first transistor (4) (fifteenth configuration, FIG. 19).
  • a power supply system (11) includes a power supply device (1) having any one of the first to fifteenth configurations described above, and an input capacitor (Cin) externally connected to the input terminal (Tin) (sixteenth configuration, FIG. 1).
  • This disclosure can be used in power supply systems for a variety of applications.

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Abstract

電源装置（１）は、入力電圧（Ｖｉｎ）を印加可能な外部端子として構成される入力端子（Ｔｉｎ）と、電源回路（２）と、前記電源回路における所定回路（２Ａ）に電源電圧（ＶＡ）を供給するように構成される電源電圧印加端（ＮＡ）と前記入力端子との間に接続される第１定電流源（３）と、前記電源電圧印加端に対して直列に接続される第１コンデンサ（Ｃ１）および第１トランジスタ（４）と、前記入力電圧が起動して前記第１定電流源の動作電圧（Ｖ１）に到達する第１タイミング（ｔ２）よりも後の第２タイミング（ｔ３）で前記第１トランジスタをオフ状態からオン状態へ切り替えるように構成されるトランジスタ制御部（１０１）と、を備える。

Description

電源装置、および電源システム
　本開示は、電源装置に関する。
　従来、電源回路（スイッチングレギュレータ、シリーズレギュレータなど）をＩＣ（集積回路）に集積化して有する電源装置が知られている。このような電源装置では、入力電圧が変動した場合に出力電圧が変動する場合がある。電源装置では、入力電圧に関わらず出力電圧を一定にすることが要求されるため、入力側に入力コンデンサ（バイパスコンデンサ）を接続して入力変動を抑制する場合がある（例えば、特許文献１）。
特開２０２１－９３８４１号公報（第６図）
　しかしながら、上記のような入力コンデンサは外付けのコンデンサで対応することが多く、当該コンデンサの容量が大きくなる場合があった。
　本開示は、入力コンデンサの容量を小さくしつつ、あるいは入力コンデンサを設けずとも、出力電圧の変動を抑制することを効果的に実現する電源装置を提供することを目的とする。
　例えば、本開示に係る電源装置は、
　入力電圧を印加可能な外部端子として構成される入力端子と、
　電源回路と、
　前記電源回路における所定回路に電源電圧を供給するように構成される電源電圧印加端と前記入力端子との間に接続される第１定電流源と、
　前記電源電圧印加端に対して直列に接続される第１コンデンサおよび第１トランジスタと、
　前記入力電圧が起動して前記第１定電流源の動作電圧に到達する第１タイミングよりも後の第２タイミングで前記第１トランジスタをオフ状態からオン状態へ切り替えるように構成されるトランジスタ制御部と、を備える構成としている。
　本開示に係る電源装置によれば、入力コンデンサの容量を小さくしつつ、あるいは入力コンデンサを設けずとも、出力電圧の変動を抑制することを効果的に実現できる。
図１は、本開示の第１実施形態に係る電源システムの構成を示す図である。 図２は、第１実施形態に係る電源システムの動作波形例を示す図である。 図３は、第１実施形態に係る電源システムの定常状態における波形例を示す図である。 図４は、本開示の第２実施形態に係る電源システムの構成を示す図である。 図５は、本開示の第３実施形態に係る電源システムの構成を示す図である。 図６は、第３実施形態に係る電源システムの動作波形例を示す図である。 図７は、本開示の第４実施形態に係る電源システムの構成を示す図である。 図８は、本開示の第５実施形態に係る電源システムの構成を示す図である。 図９は、第５実施形態に係る電源システムの動作波形例を示す図である。 図１０は、本開示の第６実施形態に係る電源システムの構成を示す図である。 図１１は、第６実施形態に係る電源システムの動作波形例を示す図である。 図１２は、本開示の第７実施形態に係る電源システムの構成を示す図である。 図１３は、第７実施形態に係る電源システムの動作波形例を示す図である。 図１４は、本開示の第８実施形態に係る電源システムの構成を示す図である。 図１５は、第１実施形態に係る電源システムにおける動作波形の別例を示す図である。 図１６は、本開示の第９実施形態に係る電源システムの構成を示す図である。 図１７は、第９実施形態に係る電源システムの動作波形例を示す図である。 図１８は、本開示の第１０実施形態に係る電源システムの構成を示す図である。 図１９は、本開示の第１１実施形態に係る電源システムの構成を示す図である。 図２０は、本開示の第１２実施形態に係る電源システムの構成を示す図である。 図２１は、第１比較例に係る電源システムの構成を示す図である。 図２２は、第１比較例に係る電源システムの定常状態における波形例を示す図である。 図２３は、第２比較例に係る電源システムの構成を示す図である。 図２４は、第２比較例に係る電源システムの定常状態における波形例を示す図である。 図２５は、第３比較例に係る電源システムの構成を示す図である。 図２６は、第３比較例に係る電源システムの定常状態における波形例を示す図である。 図２７は、第３比較例に係る電源システムの第１動作波形例を示す図である。 図２８は、第３比較例に係る電源システムの第２動作波形例を示す図である 図２９は、上記第１または第２比較例の構成での動作波形例を示す図である。
　以下に本開示の例示的な実施形態について図面を参照して説明する。
＜比較例＞
　ここでは、本開示の実施形態について説明する前に、比較例について説明する。これにより、課題がより明らかとなる。
　図２１は、第１比較例に係る電源システム１００Ａの構成を示す図である。図２１に示す電源システム１００Ａは、電源装置１と、出力コンデンサＣｏｕｔと、を備える。電源装置１は、入力電圧Ｖｉｎに基づき出力電圧Ｖｏｕｔを出力して、出力電圧Ｖｏｕｔを後段デバイス５０に供給する。
　電源装置１は、電源回路２を集積化したＩＣを有する半導体装置である。電源回路２は、例えばＬＤＯ（Low  Dropout）、またはスイッチングレギュレータなどにより構成される。電源装置１は、外部との電気的接続を確立するための外部端子として、入力端子Ｔｉｎと出力端子Ｔｏｕｔを有する。入力端子Ｔｉｎは、入力電圧Ｖｉｎの印加端に接続される。出力端子Ｔｏｕｔは、電源装置１の外部に配置される出力コンデンサＣｏｕｔに接続される。電源回路２は、入力端子Ｔｉｎに入力される入力電圧Ｖｉｎに基づき出力電圧Ｖｏｕｔを出力端子Ｔｏｕｔから出力する。
　電源装置１は、入力電圧Ｖｉｎの変動に関わらず一定の出力電圧Ｖｏｕｔを出力することが要求される。しかしながら、図２１の構成においては、図２２に示すように、入力電圧Ｖｉｎが変動すると、それに伴って出力電圧Ｖｏｕｔも変動する場合がある。この出力電圧Ｖｏｕｔの変動が大きい場合、出力端子Ｔｏｕｔに接続される後段デバイス５０に誤動作などの悪影響を及ぼす可能性がある。
　図２３は、第２比較例に係る電源システム１００Ｂの構成を示す図である。電源システム１００Ｂにおいては、先述の第１比較例に対して、入力端子Ｔｉｎに入力コンデンサＣｉｎを接続している。これにより、図２４に示すように、入力電圧Ｖｉｎの変動を抑制することで出力電圧Ｖｏｕｔの変動を抑制する。出力電圧Ｖｏｕｔの変動を抑制することで、後段デバイス５０の誤動作などを抑制できる。
　しかしながら、入力コンデンサＣｉｎを接続する電源ラインのインピーダンスは小さいため、容量の小さい入力コンデンサＣｉｎでは十分な改善効果を得ることができず、或る程度容量の大きな入力コンデンサＣｉｎ（例えば０．１μＦ以上）が必要となる。このような入力コンデンサＣｉｎでは電源装置１内部に設けることが容易でなく、外付けコンデンサで対策することになる。入力電圧Ｖｉｎの変動次第では、外付けコンデンサの容量が大きくなったり、外付けコンデンサの追加が必要になる。
　図２５は、第３比較例に係る電源システム１００Ｃの構成を示す図である。電源システム１００Ｃにおいて、電源装置１は、ＬＤＯとして構成される電源回路２と、定電流源３と、第１コンデンサＣ１と、を有する。
　電源回路２は、エラーアンプ２Ａと、出力トランジスタ２Ｂと、分圧抵抗２Ｃ，２Ｄと、を有する。出力トランジスタ２Ｂは、ＰチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor）により構成される。エラーアンプ２Ａの反転入力端（－）は、基準電圧Ｖｒｅｆの印加端に接続される。エラーアンプ２Ａの出力端は、出力トランジスタ２Ｂのゲートに接続される。出力トランジスタ２Ｂのソースは、入力端子Ｔｉｎに接続される。出力トランジスタ２Ｂのドレインは、出力端子Ｔｏｕｔとともに分圧抵抗２Ｃの一端に接続される。分圧抵抗２Ｃの他端はノードＮ２において分圧抵抗２Ｄの一端に接続される。分圧抵抗２Ｄの他端は、接地端に接続される。ノードＮ２は、エラーアンプ２Ａの非反転入力端（＋）に接続される。
　このような電源回路２においては、出力電圧Ｖｏｕｔを分圧抵抗２Ｃ，２Ｄにより分圧して得られる帰還電圧ＶｆｂがノードＮ２に発生し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するように制御される。これにより、出力電圧Ｖｏｕｔが一定になるように制御される。
　エラーアンプ２Ａの電源電圧ＶＡは、電源電圧印加端ＮＡから供給される。定電流源３は、入力端子Ｔｉｎと電源電圧印加端ＮＡとの間に接続される。入力電圧Ｖｉｎが変動すると、電源電圧ＶＡも変動する。出力電圧Ｖｏｕｔを制御するエラーアンプ２Ａに供給される電源電圧ＶＡの変動は、出力電圧Ｖｏｕｔの変動の一因になる。そこで、図２５の構成では、電源装置１において、電源電圧印加端ＮＡに第１コンデンサＣ１を接続している。第１コンデンサＣ１を設けることで、図２６に示すように入力電圧Ｖｉｎの変動に対して電源電圧ＶＡの変動を抑制し、出力電圧Ｖｏｕｔの変動を抑制する。
　電源電圧印加端ＮＡは、入力端子Ｔｉｎに対して定電流源３を介して配置される。従って、定電流源３によるインピーダンス変換により、第１コンデンサＣ１の容量を第２比較例の場合の入力コンデンサＣｉｎより小さくしても電源電圧ＶＡの変動を抑制できる。これにより、入力コンデンサＣｉｎの容量を小さくしたり、入力コンデンサＣｉｎを削除しても、図２６に示すように、出力電圧Ｖｏｕｔの変動を十分に抑制することができる。
　しかしながら、上記の第３比較例には、次のような課題がある。図２７は、第３比較例に係る電源システム１００Ｃの第１動作波形例を示す図である。図２７に示すように、タイミングｔａで入力電圧Ｖｉｎが起動して上昇を開始する。そして、タイミングｔｂで入力電圧Ｖｉｎが動作電圧Ｖ１に達すると、定電流源３が起動する。しかしながら、第１コンデンサＣ１により、図２７に示すように電源電圧ＶＡは緩やかに上昇する。タイミングｔｃで電源電圧ＶＡが動作電圧Ｖ１に達すると、エラーアンプ２Ａが起動し、エラーアンプ２Ａによる出力電圧Ｖｏｕｔの制御が開始される。これにより、タイミングｔｃで出力電圧Ｖｏｕｔが上昇を開始し、目標値に達すると一定になる。このように、第１コンデンサＣ１により、遅延時間（タイミングｔｂとｔｃの間）が発生し、出力電圧Ｖｏｕｔの起動が遅れる。
　また、電源電圧ＶＡが動作電圧Ｖ１に達していないときの動作では、必ずしも出力トランジスタ２Ｂがオフ状態であるとは限らない。図２８は、第３比較例に係る電源システム１００Ｃの第２動作波形例を示す図である。図２８に示すように、タイミングｔｂで電源電圧ＶＡが緩やかに上昇を開始し、電源電圧ＶＡが動作電圧Ｖ１に達していないときはエラーアンプ２Ａが出力電圧Ｖｏｕｔの制御を行えないが、出力トランジスタ２Ｂがオン状態であるため、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎの定常状態の電圧値まで上昇する場合がある。これにより、後段デバイス５０に悪影響を及ぼす可能性がある。なお、電源電圧ＶＡが動作電圧Ｖ１に達したタイミングｔｃでエラーアンプ２Ａによる出力電圧Ｖｏｕｔの制御が開始され、出力電圧Ｖｏｕｔが目標値へ低下する。
　なお、図２７，図２８では、説明の便宜上、定電流源３の動作電圧とエラーアンプ２Ａの動作電圧を同じ動作電圧Ｖ１としたが、これらの動作電圧は異なっていてもよい。動作電圧が異なる場合でも、上記と同様の課題が生じる可能性がある。
　また、参考として、図２９は、上記第１または第２比較例の構成、すなわち、第１コンデンサＣ１を設けない構成の場合での動作波形例を示す。この場合、入力電圧Ｖｉｎが動作電圧Ｖ１に達するタイミングｔｂで、電源電圧ＶＡは即時に動作電圧Ｖ１まで上昇するため、出力電圧Ｖｏｕｔが起動される。従って、出力電圧Ｖｏｕｔの起動が遅くなったり、エラーアンプ２Ａの無制御期間が発生することで出力電圧Ｖｏｕｔが過剰に上昇することが抑制される。
＜第１実施形態＞
　上記のような課題に鑑み、以下説明する本開示の実施形態が実施される。図１は、本開示の第１実施形態に係る電源システム１１の構成を示す図である。電源システム１１に設けられる電源装置１は、電源回路２、定電流源３、および第１コンデンサＣ１に加えて、トランジスタ４と、トランジスタ制御部１０１と、を有する。トランジスタ制御部１０１は、定電流源５と、コンパレータ６と、第２コンデンサＣ２と、を有する。トランジスタ制御部１０１は、トランジスタ４のゲート（制御端）を制御する。定電流源５は、第２コンデンサＣ２に電流を供給する電流供給部として機能する。
　本実施形態では、電源電圧印加端ＮＡに対して第１コンデンサＣ１とトランジスタ４を直列に接続する。トランジスタ４は、ＮチャネルＭＯＳＦＥＴにより構成される。第１コンデンサＣ１の一端は、電源電圧印加端ＮＡに接続される。第１コンデンサＣ１の他端は、トランジスタ４のドレインに接続される。トランジスタ４のソースは、接地端に接続される。なお、トランジスタ４は、第１コンデンサＣ１と電源電圧印加端ＮＡとの間に接続してもよい。
　入力端子Ｔｉｎと第２コンデンサＣ２の一端の間に定電流源５が設けられる。第２コンデンサＣ２の他端は、接地端に接続される。第２コンデンサＣ２の一端は、コンパレータ６の非反転入力端（＋）に接続される。コンパレータ６の反転入力端（－）は、基準電圧Ｖｒｅｆ２の印加端に接続される。コンパレータ６の出力端は、トランジスタ４のゲートに接続される。これにより、トランジスタ４のゲートは、コンパレータ６の出力により制御される。
　図２は、第１実施形態に係る電源システム１１の動作波形例を示す図である。なお、図２では、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電源電圧ＶＡ、コンデンサＣ２の一端であるノードＮＢに発生する電圧ＶＢ、およびトランジスタ４のゲート電圧Ｇｔ（コンパレータ６の出力）の各波形を示す。
　初期にゲート電圧Ｇｔはローレベルであるため、トランジスタ４はオフ状態であり、第１コンデンサＣ１は無効である。タイミングｔ１で入力電圧Ｖｉｎが起動し、タイミングｔ２で動作電圧Ｖ１に達する。このとき、定電流源３が起動するが、第１コンデンサＣ１は無効であるため、電源電圧ＮＡは即時に動作電圧Ｖ１まで上昇する。従って、エラーアンプ２Ａは出力電圧Ｖｏｕｔを制御可能となり、出力電圧Ｖｏｕｔが起動される。
　一方、タイミングｔ２で定電流源５が起動するため、第２コンデンサＣ２の充電が開始される。第２コンデンサＣ２の充電により電圧ＶＢが上昇し、電圧ＶＢが基準電圧Ｖｒｅｆ２に達するタイミングｔ３で、コンパレータ６の出力、すなわちゲート電圧Ｇｔがローレベルからハイレベルに切り替わる。これにより、トランジスタ４はオン状態に切り替えられ、第１コンデンサＣ１が有効となる。
　このように、タイミングｔ２で第１コンデンサＣ１が無効であるため、電源電圧ＶＡが即時に動作電圧Ｖ１まで上昇し、出力電圧Ｖｏｕｔが起動する。これにより、出力電圧Ｖｏｕｔの起動の遅れが抑制される。また、電源電圧ＶＡが即時に動作電圧Ｖ１まで上昇することでエラーアンプ２Ａの無制御状態が抑制され、出力電圧Ｖｏｕｔが過剰に上昇することも抑制される。
　また、第２コンデンサＣ２の充電によりタイミングｔ２からｔ３までの遅延時間Ｄ１が設けられる。遅延時間Ｄ１は、Ｄ１＝（Ｃ２×Ｖｒｅｆ２）／Ｉ１で設定される。ただし、Ｉ１は、定電流源５による定電流である。遅延時間Ｄ１の経過後にゲート電圧Ｇｔがハイレベルに切り替わり、トランジスタ４がオン状態に切り替わり、第１コンデンサＣ１が有効となる。なお、図２に示すように、遅延時間Ｄ１に相当する期間が第１コンデンサＣ１の無効期間Ｔ１であり、トランジスタ４が切り替わってから第１コンデンサＣ１の有効期間Ｔ２が開始される。
　有効期間Ｔ２では、図３に示すように入力電圧Ｖｉｎに変動が生じた場合でも、第１コンデンサＣ１により電源電圧ＶＡの変動が抑制され、出力電圧Ｖｏｕｔの変動を抑制できる。従って、本実施形態によれば、入力コンデンサＣｉｎの容量を小さくしつつ、あるいは入力コンデンサＣｉｎを設けなくても出力電圧Ｖｏｕｔの変動を抑制することを効果的な構成により実現することができる。
＜第２実施形態＞
　図４は、本開示の第２実施形態に係る電源システム１２の構成を示す図である。本実施形態に係る電源装置１においては、第１実施形態との相違点として、トランジスタ制御部１０２においてコンパレータ６を設けず、ノードＮＢをトランジスタ４のゲートに直接的に接続している。
　このような場合、遅延時間Ｄ１は、Ｄ１＝（Ｃ２×Ｖｔｈ）／Ｉ１となる。ただし、Ｖｔｈは、トランジスタ４のゲート・ソース間の閾値電圧である。本実施形態により、第１実施形態と同様な効果を享受できる。ただし、本実施形態では、Ｖｔｈのばらつき、またはＶｔｈの温度特性の影響を受けるため、遅延時間Ｄ１のばらつきが発生する。しかしながら、精度が必要でない場合では本実施形態は適用可能であり、コンパレータ６を設けないため回路サイズを小さくすることができる。
＜第３実施形態＞
　図５は、本開示の第３実施形態に係る電源システム１３の構成を示す図である。本実施形態に係る電源装置１においては、第１実施形態との相違点として、トランジスタ制御部１０３において定電流源５の代わりに抵抗７を用いている。すなわち、抵抗７の一端が入力端子Ｔｉｎに接続され、抵抗７の他端が第２コンデンサＣ２の一端（ノードＮＢ）に接続される。抵抗７は、第２コンデンサＣ２に電流を供給する電流供給部として機能する。
　図６は、第３実施形態に係る電源システム１３の動作波形例を示す図である。なお、図６では、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電源電圧ＶＡ、電圧ＶＢ、およびゲート電圧Ｇｔの各波形を示す。
　図６に示すように、入力電圧Ｖｉｎが起動するタイミングｔ１で抵抗７により第２コンデンサＣ２の充電が開始され、電圧ＶＢの上昇が開始する。そして、入力電圧Ｖｉｎが動作電圧Ｖ１に達するタイミングｔ２で第１コンデンサＣ１は無効であるため、電源電圧ＶＡが即時に動作電圧Ｖ１まで上昇する。これにより、出力電圧Ｖｏｕｔが起動する。その後、タイミングｔ３で電圧ＶＢが基準電圧Ｖｒｅｆ２に達すると、コンパレータ６の出力、すなわちゲート電圧Ｇｔがハイレベルに切り替わる。これにより、トランジスタ４がオン状態に切り替わり、第１コンデンサＣ１が有効となる。
　本実施形態では、図６に示すように、抵抗７の抵抗値と第２コンデンサＣ２の容量値で決まる時定数により電圧ＶＢが上昇し、タイミングｔ１からｔ３までの遅延時間Ｄ１が設定される。
　本実施形態では、抵抗７のばらつきにより遅延時間Ｄ１がばらつくが、精度が必要ない場合には適用可能である。定電流源５を用いるよりも素子数を削減できる。ただし、第１実施形態のように定電流源５を用いるほうが遅延時間Ｄ１のばらつきが抑制されるため、第１コンデンサＣ１が有効となるタイミング（図２のタイミングｔ３）を出力電圧Ｖｏｕｔが起動して目標値に達するタイミングになるべく近づけることができる。遅延時間Ｄ１のばらつきが大きい場合、ばらつきを考慮して第１コンデンサＣ１が有効となるタイミングが出力電圧Ｖｏｕｔが目標値に達するタイミングよりも後となるように遅延時間Ｄ１が設定されるが、遅延時間Ｄ１が長くなるため、入力電圧Ｖｉｎの変動に対して出力電圧Ｖｏｕｔが変動しやすい期間が延びてしまう。
＜第４実施形態＞
　図７は、本開示の第４実施形態に係る電源システム１４の構成を示す図である。本実施形態に係る電源装置１においては、第１実施形態との相違点として、トランジスタ４の代わりにトランジスタ４１を用いる。より具体的には、トランジスタ４１は、ＰチャネルＭＯＳＦＥＴにより構成される。トランジスタ４１のソースは、電源電圧印加端ＮＡに接続される。トランジスタ４１のドレインは、第１コンデンサＣ１の一端に接続される。第１コンデンサＣ１の他端は、接地端に接続される。
　トランジスタ４１のゲートは、トランジスタ制御部１０４におけるコンパレータ６の出力により制御される。コンパレータ６の入力端については第１実施形態と異なり、反転入力端（－）がノードＮＢに接続され、非反転入力端（＋）が基準電圧Ｖｒｅｆ２の印加端に接続される。これにより、第２コンデンサＣ２が充電されて電圧ＶＢが基準電圧Ｖｒｅｆ２に達すると、コンパレータ６の出力、すなわちゲート電圧Ｇｔがハイレベルからローレベルに切り替わる。これにより、トランジスタ４１はオフ状態からオン状態に切り替わり、第１コンデンサＣ１が有効となる。
＜第５実施形態＞
　図８は、本開示の第５実施形態に係る電源システム１５の構成を示す図である。本実施形態に係る電源装置１は、第２実施形態（図４）においてトランジスタ４の代わりにトランジスタ４１（ＰチャネルＭＯＳＦＥＴ）を用いた構成となる。ただし、トランジスタ制御部１０５において定電流源５と第２コンデンサＣ２の接続関係を変更している。具体的には、第２コンデンサＣ２の一端は、入力端子Ｔｉｎに接続される。第２コンデンサＣ２の他端は、ノードＮＢに接続される。ノードＮＢと接地端との間に定電流源５が設けられる。ノードＮＢの電圧ＶＢによってトランジスタ４１のゲートが制御される。トランジスタ４１と第１コンデンサＣ１の接続関係は、第４実施形態（図７）と同様である。
　図９は、第５実施形態に係る電源システム１５の動作波形例を示す図である。なお、図９では、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電源電圧ＶＡ、電圧ＶＢの各波形、およびトランジスタ４１のオンオフ状態を示す。
　入力電圧Ｖｉｎが起動するタイミングｔ１で電圧ＶＢが起動し、電圧ＶＢは入力電圧Ｖｉｎと同様に上昇する。そして、入力電圧Ｖｉｎが動作電圧Ｖ１に達するタイミングｔ２で、定電流源５による第２コンデンサＣ２の充電が開始され、以降、電圧ＶＢは入力電圧Ｖｉｎの上昇に対して第２コンデンサＣ２の充電によって低下した電圧となる。図９では、入力電圧Ｖｉｎの上昇の傾きが第２コンデンサＣ２の充電による低下の傾きよりも十分に大きい場合を示しており、電圧ＶＢは、ほぼ入力電圧Ｖｉｎの定常値（厳密にはＶｉｎより若干低い電圧）まで上昇し、その後、第２コンデンサＣ２の充電によって低下する。電圧ＶＢが、電源電圧Ｖｉｎからトランジスタ４１のゲート・ソース間の閾値電圧Ｖｔｈ２だけ低い電圧まで低下すると、トランジスタ４１がオン状態に切り替わる（タイミングｔ３）。これにより、第１コンデンサＣ１が有効となる。
＜第６実施形態＞
　図１０は、本開示の第６実施形態に係る電源システム１６の構成を示す図である。本実施形態に係る電源装置１においては、第１実施形態との相違点として、トランジスタ制御部１０６において第２コンデンサＣ２および定電流源５は用いず、コンパレータ６の非反転入力端（＋）に出力電圧Ｖｏｕｔを入力させる。
　図１１は、第６実施形態に係る電源システム１６の動作波形例を示す図である。なお、図１１では、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電源電圧ＶＡ、およびゲート電圧Ｇｔの各波形を示す。初期には出力電圧Ｖｏｕｔは０Ｖであり、コンパレータ６の出力、すなわちゲート電圧Ｇｔはローレベルであり、トランジスタ４はオフ状態であり、第１コンデンサＣ１は無効である。図１１に示すように、入力電圧Ｖｉｎが動作電圧Ｖ１に達するタイミングｔ２で、第１コンデンサＣ１は無効であるため、電源電圧ＶＡは即時に入力電圧Ｖｉｎまで上昇する。これにより、出力電圧Ｖｏｕｔが起動する。そして、出力電圧Ｖｏｕｔが上昇して基準電圧Ｖｒｅｆ２に達するタイミングｔ３で、コンパレータ６の出力、すなわちゲート電圧Ｇｔがハイレベルに切り替わる。これにより、トランジスタ４がオン状態に切り替わり、第１コンデンサＣ１が有効となる。
　このような本実施形態によっても、第１実施形態と同様の効果を享受できる。なお、出力電圧を分圧抵抗２Ｃ，２Ｄにより分圧して得られる帰還電圧Ｖｆｂをコンパレータ６の非反転入力端（＋）に入力させてもよい。
　また、第４実施形態と同様に本実施形態において、トランジスタ４の代わりにＰチャネルＭＯＳＦＥＴにより構成されるトランジスタ４１を用いてもよい。この場合、コンパレータ６の入力端の極性は図１０と逆にする必要がある。
＜第７実施形態＞
　図１２は、本開示の第７実施形態に係る電源システム１７の構成を示す図である。本実施形態に係る電源装置１においては、第１実施形態との相違点として、エラーアンプ２Ａをイネーブル信号ＥＮでオン／オフする構成としている。さらに、トランジスタ制御部１０７において、ノードＮＢと接地端との間にトランジスタ８を接続している。トランジスタ８は、ＮチャネルＭＯＳＦＥＴにより構成される。トランジスタ８のドレインは、ノードＮＢに接続される。トランジスタ８のソースは、接地端に接続される。トランジスタ８のゲートは、イネーブル反転信号ＸＥＮにより制御される。イネーブル反転信号ＸＥＮは、イネーブル信号ＥＮの論理を反転した信号である。イネーブル信号ＥＮ＝ローレベルでエラーアンプ２Ａはオフ状態であり、イネーブル信号ＥＮ＝ハイレベルでエラーアンプ２Ａはオン状態である。
　図１３は、第７実施形態に係る電源システム１７の動作波形例を示す図である。なお、図１３では、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電源電圧ＶＡ、イネーブル信号ＥＮ、イネーブル反転信号ＸＥＮ、電圧ＶＢ、およびゲート電圧Ｇｔの各波形を示す。
　タイミングｔ１で入力電圧Ｖｉｎが起動して、イネーブル反転信号ＸＥＮはハイレベルに向かって上昇を開始する。イネーブル信号ＥＮは、ローレベルである。ハイレベルになったイネーブル反転信号ＸＥＮによりトランジスタ８がオン状態に切り替わり、第２コンデンサＣ２が放電状態とされる。これにより、電圧ＶＢ＝０Ｖとなり、ゲート電圧Ｇｔはローレベルとなり、トランジスタ４がオフ状態であり、第１コンデンサＣ１が無効となる。
　入力電圧Ｖｉｎが動作電圧Ｖ１に達するタイミングｔ２で第１コンデンサＣ１が無効であるため、電源電圧ＶＡは即時に動作電圧Ｖ１まで上昇する。その後、タイミングｔ３でイネーブル信号ＥＮがハイレベルに立ち上がると、エラーアンプ２Ａがオン状態とされ、出力電圧Ｖｏｕｔが起動する。このとき、イネーブル反転信号ＸＥＮはローレベルとなり、トランジスタ８がオフ状態に切り替わる。これにより、第２コンデンサＣ２の充電が開始され、電圧ＶＢの上昇が開始する。そして、電圧ＶＢが基準電圧Ｖｒｅｆ２に達するタイミングｔ４でコンパレータ６の出力、すなわちゲート電圧Ｇｔがハイレベルに切り替わる。これにより、トランジスタ４がオン状態に切り替わり、第１コンデンサＣ１が有効となる。
　このように本実施形態では、タイミングｔ２において、イネーブル反転信号ＸＥＮにより第２コンデンサＣ２が放電状態とされてトランジスタ４がオフ状態とされることで第１コンデンサＣ１が無効となっているので、電源電圧ＶＡは即時に動作電圧Ｖ１に達する。その後、イネーブル信号ＥＮによりエラーアンプ２Ａが起動されると、エラーアンプ２Ａは即時に制御可能となり、出力電圧Ｖｏｕｔが遅延なく起動する。その後、タイミングｔ３から遅延時間Ｄ１経過したタイミングｔ４で第１コンデンサＣ１が有効となる。
　なお、イネーブル信号の他にＵＶＬＯ（Under  Voltage　Lock　Out）信号などの保護信号により同様の制御を行うことも可能である。この場合、イネーブル反転信号ＸＥＮの代わりに、例えばＵＶＬＯ信号などを反転させた反転信号が用いられる。また、イネーブル信号および上記保護信号は同時に用いられる場合もあり、その場合はイネーブル信号および上記保護信号に対応する数だけトランジスタ８を使用し、当該複数のトランジスタ８をノードＮＢに並列に接続すればよい。各トランジスタ８のゲートが例えばイネーブル信号および上記保護信号をそれぞれ反転させた各反転信号により制御される。
＜第８実施形態＞
　図１４は、本開示の第８実施形態に係る電源システム１８の構成を示す図である。本実施形態では、電源回路２においてエラーアンプ２Ａに基準電圧Ｖｒｅｆを供給する基準電圧源２Ｅが設けられる。基準電圧源２Ｅに電源電圧ＶＣを供給する電源電圧印加端ＮＣは、定電流源９を介して入力端子Ｔｉｎに接続される。入力電圧Ｖｉｎが変動した場合に電源電圧ＶＣが変動すると、基準電圧Ｖｒｅｆが変動して出力電圧Ｖｏｕｔの変動につながる可能性がある。
　そこで、本実施形態では、電源電圧印加端ＮＣに対して第１コンデンサＣ１を接続している。また、トランジスタ４およびトランジスタ制御部１０８の構成は、第７実施形態と同様としている。このような構成により、入力電圧Ｖｉｎが動作電圧に達するタイミングでは第１コンデンサＣ１は無効であるため、電源電圧ＶＣが即時に動作電圧まで上昇する。その後、イネーブル信号ＥＮによりエラーアンプ２Ａが起動されると、出力電圧Ｖｏｕｔは遅延なく起動する。そして、第１コンデンサＣ１が有効となることで、入力電圧Ｖｉｎが変動した場合でも電源電圧ＶＣの変動が抑制され、出力電圧Ｖｏｕｔの変動抑制が可能となる。
　なお、第７実施形態に限らず、第１～第６実施形態を本実施形態の第１コンデンサＣ１に関する構成に適用してもよい。また、エラーアンプおよび基準電圧源の他にも電源回路において出力電圧Ｖｏｕｔの変動に影響する回路に第１～第７実施形態を適用してもよい。
＜第９実施形態＞
　図１５は、第１実施形態に係る電源システム１における動作波形の別例を示す図である。第１実施形態に係る構成（図１）においては、トランジスタ４がオン状態に切り替わって第１コンデンサＣ１が有効となる瞬間に、第１コンデンサＣ１に充電電流が流れる。第１コンデンサＣ１の容量値と定電流源３による定電流値のバランスによっては、第１コンデンサＣ１に流れる充電電流によりノードＮＡの電源電圧ＶＡが変動する可能性がある。図１５に示すように、トランジスタ４がオン状態に切り替わるタイミングｔ３で電源電圧ＶＡが変動した場合に、エラーアンプ２Ａの誤動作により出力電圧Ｖｏｕｔが変動する可能性がある。第２～第８実施形態にも同様な現象が生じる可能性がある。
　第１～第８実施形態は有用な実施形態であるが、上記のような改善余地がある。そこで、以下説明する実施形態がさらに有用となる。
　図１６は、本開示の第９実施形態に係る電源システム１９の構成を示す図である。本実施形態では、第１実施形態に係る電源装置１の構成において、トランジスタ４のソースと接地端との間に定電流源ＣＩ１を接続している。なお、定電流源ＣＩ１は、トランジスタ４のドレイン側に接続してもよい。すなわち、トランジスタ４に直列に定電流源ＣＩ１を接続すればよい。
　図１７は、第９実施形態に係る電源システム１９の動作波形例を示す図である。なお、図１７では、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電源電圧ＶＡ、電圧ＶＢ、およびゲート電圧Ｇｔの各波形を示す。本実施形態では、図１７に示すように、トランジスタ４がオン状態に切り替わるタイミングｔ３で、第１コンデンサＣ１に流れる充電電流が定電流源ＣＩ１の定電流Ｉ２によって制限されるため、電源電圧ＶＡの変動が抑制される。従って、エラーアンプ２Ａの誤動作を抑止し、出力電圧Ｖｏｕｔの変動を抑制できる。
＜第１０実施形態＞
　図１８は、本開示の第１０実施形態に係る電源システム２０の構成を示す図である。本実施形態では、第２実施形態に係る電源装置１の構成において、トランジスタ４のソースと接地端との間に定電流源ＣＩ１を接続している。なお、定電流源ＣＩ１は、トランジスタ４のドレイン側に接続してもよい。すなわち、トランジスタ４に直列に定電流源ＣＩ１を接続すればよい。本実施形態により、第９実施形態と同様な効果を享受できる。なお、第３～第８実施形態にも同様に定電流源ＣＩ１を適用することが可能である。すなわち、第４実施形態等では、トランジスタ４１（ＰチャネルＭＯＳＦＥＴ）に定電流源ＣＩ１を直列に接続してもよい。
＜第１１実施形態＞
　図１９は、本開示の第１１実施形態に係る電源システム２１の構成を示す図である。本実施形態では、第９実施形態に係る電源装置１の構成において、定電流源ＣＩ１の代わりに抵抗Ｒ１を用いている。これにより、トランジスタ４がオン状態に切り替わったときに第１コンデンサＣ１に流れる充電電流を抵抗Ｒ１によって制限できる。なお、抵抗Ｒ１を用いずに、トランジスタ４のサイズ（Ｌ値、Ｗ値）を調整することでトランジスタ４（ＭＯＳＦＥＴ）のオン抵抗を高くし、同様の効果を享受することもできる。
＜第１２実施形態＞
　図２０は、本開示の第１２実施形態に係る電源システム２２の構成を示す図である。本実施形態では、第１０実施形態に係る電源装置１の構成において、定電流源ＣＩ１の代わりに抵抗Ｒ１を用いている。これにより、第１１実施形態と同様の効果を享受できる。なお、抵抗Ｒ１を用いずにトランジスタ４のオン抵抗を高くしてもよいことは第１１実施形態と同様である。さらに、第３～第８実施形態において、抵抗Ｒ１を設けたり、トランジスタ４，４１のオン抵抗を高くするようにしてもよい。
＜その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、電源装置１における電源回路２は、ＬＤＯに限らず、ＬＤＯ以外のシリーズレギュレータであってもよいし、スイッチングレギュレータであってもよい。
＜付記＞
　上記のように例えば、本開示の一態様に係る電源装置（１）は、
　入力電圧（Ｖｉｎ）を印加可能な外部端子として構成される入力端子（Ｔｉｎ）と、
　電源回路（２）と、
　前記電源回路における所定回路（２Ａ）に電源電圧（ＶＡ）を供給するように構成される電源電圧印加端（ＮＡ）と前記入力端子との間に接続される第１定電流源（３）と、
　前記電源電圧印加端に対して直列に接続される第１コンデンサ（Ｃ１）および第１トランジスタ（４）と、
　前記入力電圧が起動して前記第１定電流源の動作電圧（Ｖ１）に到達する第１タイミング（ｔ２）よりも後の第２タイミング（ｔ３）で前記第１トランジスタをオフ状態からオン状態へ切り替えるように構成されるトランジスタ制御部（１０１）と、を備える構成としている（第１の構成、図１、図２）。
　また、上記第１の構成において、前記第１トランジスタはＮチャネルＭＯＳＦＥＴにより構成され、前記第１コンデンサの第１端は前記電源電圧印加端に接続され、前記第１コンデンサの第２端は前記第１トランジスタのドレインに接続される構成としてもよい（第２の構成、図１）。
　また、上記第１の構成において、前記第１トランジスタはＰチャネルＭＯＳＦＥＴにより構成され、前記第１トランジスタのソースは前記電源電圧印加端に接続され、前記第１トランジスタのドレインは前記第１コンデンサの第１端に接続される構成としてもよい（第３の構成、図７）。
　また、上記第１から第３のいずれかの構成において、前記トランジスタ制御部（１０１）は、第２コンデンサ（Ｃ２）と、前記第２コンデンサに電流を供給するように構成される電流供給部（５）と、を有し、
　前記第２コンデンサと前記電流供給部は、前記入力端子と接地端との間に接続され、
　前記第１トランジスタの制御端は、前記第２コンデンサと前記電流供給部とが接続されるノード（ＮＢ）に生じる電圧（ＶＢ）に基づいて制御される構成としてもよい（第４の構成、図１）。
　また、上記第４の構成において、前記電流供給部としての第２定電流源（５）は、前記入力端子と前記第２コンデンサの第１端との間に接続される構成としてもよい（第５の構成、図１）。
　また、上記第５の構成において、前記トランジスタ制御部（１０１）は、前記第２コンデンサの第１端と第１基準電圧（Ｖｒｅｆ２）の印加端とがそれぞれ接続される入力端と、前記第１トランジスタの制御端に接続される出力端と、を含む第１コンパレータ（６）を有する構成としてもよい（第６の構成、図１）。
　また、上記第５の構成において、前記第２コンデンサの第１端は、前記第１トランジスタの制御端に直接的に接続される構成としてもよい（第７の構成、図４）。
　また、上記第４の構成において、前記電流供給部としての第１抵抗（７）は、前記入力端子と前記第２コンデンサの第１端との間に接続される構成としてもよい（第８の構成、図５）。
　また、上記第８の構成において、前記トランジスタ制御部（１０３）は、前記第２コンデンサの第１端と第１基準電圧の印加端とがそれぞれ接続される入力端と、前記第１トランジスタの制御端に接続される出力端と、を含む第１コンパレータ（６）を有する構成としてもよい（第９の構成、図５）。
　また、上記第４の構成において、前記第２コンデンサ（Ｃ２）は、前記入力端子と前記電流供給部としての第２定電流源（５）との間に接続される構成としてもよい（第１０の構成、図８）。
　また、上記第１０の構成において、前記第２定電流源と前記第２コンデンサとが接続される前記ノード（ＮＢ）は、ＰチャネルＭＯＳＦＥＴにより構成される前記第１トランジスタ（４１）の制御端に直接的に接続される構成としてもよい（第１１の構成、図８）。
　また、上記第４から第１１のいずれかの構成において、前記電流供給部（５）は、前記入力端子と前記第２コンデンサの第１端との間に接続され、
　前記トランジスタ制御部（１０７）は、前記第２コンデンサの第１端と接地端との間に接続される第２トランジスタ（８）を有し、
　前記第２トランジスタの制御端は、前記所定回路（２Ａ）のオン／オフを制御する信号（ＥＮ）に基づいて制御される構成としてもよい（第１２の構成、図１２）。
　また、上記第１から第３のいずれかの構成において、前記トランジスタ制御部（１０６）は、前記電源回路の出力電圧（Ｖｏｕｔ）に基づく電圧（ＶｏｕｔまたはＶｆｂ）と第２基準電圧（Ｖｒｅｆ２）のそれぞれが入力されるように構成される入力端と、前記第１トランジスタ（４）の制御端に接続される出力端と、を含む第２コンパレータ（６）を有する構成としてもよい（第１３の構成、図１０）。
　また、上記第１から第１３のいずれかの構成において、前記第１トランジスタ（４）に直列に接続される第３定電流源（ＣＩ１）をさらに備える構成としてもよい（第１４の構成、図１６）。
　また、上記第１から第１３のいずれかの構成において、前記第１トランジスタ（４）に直列に接続される第２抵抗（Ｒ１）をさらに備える構成としてもよい（第１５の構成、図１９）。
　また、本開示の一態様に係る電源システム（１１）は、上記第１から第１５のいずれかの構成とした電源装置（１）と、前記入力端子（Ｔｉｎ）に外部接続される入力コンデンサ（Ｃｉｎ）と、を備える（第１６の構成、図１）。
　本開示は、様々な用途の電源システムに利用することが可能である。
　　　１　　　電源装置
　　　２　　　電源回路
　　　２Ａ　　エラーアンプ
　　　２Ｂ　　出力トランジスタ
　　　２Ｃ，２Ｄ　　分圧抵抗
　　　２Ｅ　　基準電圧源
　　　３　　　定電流源
　　　４，４１　　　トランジスタ
　　　５　　　定電流源
　　　６　　　コンパレータ
　　　７　　　抵抗
　　　８　　　トランジスタ
　　　９　　　定電流源
　　１１～２２　　　電源システム
　　５０　　　後段デバイス
　１００Ａ～１００Ｃ　　　電源システム
　１０１～１０８　　　トランジスタ制御部
　Ｃ１　　　第１コンデンサ
　Ｃ２　　　第２コンデンサ
　ＣＩ１　　　定電流源
　Ｃｉｎ　　　入力コンデンサ
　Ｃｏｕｔ　　　出力コンデンサ
　ＮＡ　　　電源電圧印加端
　ＮＢ　　　ノード
　ＮＣ　　　電源電圧印加端
　Ｒ１　　　抵抗
　Ｔｉｎ　　　入力端子
　Ｔｏｕｔ　　　出力端子

Claims (16)

  1. 　入力電圧を印加可能な外部端子として構成される入力端子と、
    　電源回路と、
    　前記電源回路における所定回路に電源電圧を供給するように構成される電源電圧印加端と前記入力端子との間に接続される第１定電流源と、
    　前記電源電圧印加端に対して直列に接続される第１コンデンサおよび第１トランジスタと、
    　前記入力電圧が起動して前記第１定電流源の動作電圧に到達する第１タイミングよりも後の第２タイミングで前記第１トランジスタをオフ状態からオン状態へ切り替えるように構成されるトランジスタ制御部と、
    　を備える、電源装置。
  2. 　前記第１トランジスタはＮチャネルＭＯＳＦＥＴにより構成され、
    　前記第１コンデンサの第１端は前記電源電圧印加端に接続され、前記第１コンデンサの第２端は前記第１トランジスタのドレインに接続される、請求項１に記載の電源装置。
  3. 　前記トランジスタはＰチャネルＭＯＳＦＥＴにより構成され、
    　前記第１トランジスタのソースは前記電源電圧印加端に接続され、前記第１トランジスタのドレインは前記第１コンデンサの第１端に接続される、請求項１に記載の電源装置。
  4. 　前記トランジスタ制御部は、
    　　第２コンデンサと、
    　　前記第２コンデンサに電流を供給するように構成される電流供給部と、
    　を有し、
    　前記第２コンデンサと前記電流供給部は、前記入力端子と接地端との間に接続され、
    　前記第１トランジスタの制御端は、前記第２コンデンサと前記電流供給部とが接続されるノードに生じる電圧に基づいて制御される、請求項１から請求項３のいずれか１項に記載の電源装置。
  5. 　前記電流供給部としての第２定電流源は、前記入力端子と前記第２コンデンサの第１端との間に接続される、請求項４に記載の電源装置。
  6. 　前記トランジスタ制御部は、前記第２コンデンサの第１端と第１基準電圧の印加端とがそれぞれ接続される入力端と、前記第１トランジスタの制御端に接続される出力端と、を含む第１コンパレータを有する、請求項５に記載の電源装置。
  7. 　前記第２コンデンサの第１端は、前記第１トランジスタの制御端に直接的に接続される、請求項５に記載の電源装置。
  8. 　前記電流供給部としての第１抵抗は、前記入力端子と前記第２コンデンサの第１端との間に接続される、請求項４に記載の電源装置。
  9. 　前記トランジスタ制御部は、前記第２コンデンサの第１端と第１基準電圧の印加端とがそれぞれ接続される入力端と、前記第１トランジスタの制御端に接続される出力端と、を含む第１コンパレータを有する、請求項８に記載の電源装置。
  10. 　前記第２コンデンサは、前記入力端子と前記電流供給部としての第２定電流源との間に接続される、請求項４に記載の電源装置。
  11. 　前記第２定電流源と前記第２コンデンサとが接続される前記ノードは、ＰチャネルＭＯＳＦＥＴにより構成される前記第１トランジスタの制御端に直接的に接続される、請求項１０に記載の電源装置。
  12. 　前記電流供給部は、前記入力端子と前記第２コンデンサの第１端との間に接続され、
    　前記トランジスタ制御部は、前記第２コンデンサの第１端と接地端との間に接続される第２トランジスタを有し、
    　前記第２トランジスタの制御端は、前記所定回路のオン／オフを制御する信号に基づいて制御される、請求項４から請求項１１のいずれか１項に記載の電源装置。
  13. 　前記トランジスタ制御部は、前記電源回路の出力電圧に基づく電圧と第２基準電圧のそれぞれが入力されるように構成される入力端と、前記第１トランジスタの制御端に接続される出力端と、を含む第２コンパレータを有する、請求項１から請求項３のいずれか１項に記載の電源装置。
  14. 　前記第１トランジスタに直列に接続される第３定電流源をさらに備える、請求項１から請求項１３のいずれか１項に記載の電源装置。
  15. 　前記第１トランジスタに直列に接続される第２抵抗をさらに備える、請求項１から請求項１３のいずれか１項に記載の電源装置。
  16. 　請求項１から請求項１５のいずれか１項に記載の電源装置と、
    　前記入力端子に外部接続される入力コンデンサと、
    　を備える、電源システム。
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