JPH0936709A

JPH0936709A - 発振回路と半導体集積回路装置

Info

Publication number: JPH0936709A
Application number: JP18906095A
Authority: JP
Inventors: Shigeo Kuboki; 茂雄久保木; Yoshinori Atsuwata; 好則厚綿
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-25
Filing date: 1995-07-25
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】相異なる発振条件の仕様にも単一の回路で対
処することができる。【構成】水晶振動子１４と共振容量２０、２２、発振
インバータ部３２による発振回路を形成するときに、水
晶振動子１４の周波数が低いときには、インバータ８８
のみを動作状態として、ダンピング抵抗４２を選択し、
水晶振動子１４の周波数が高くなるに従ってインバータ
９０、９２を動作状態とするとともにダンピング抵抗４
４、４６を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、発振回路と半導体集積
回路装置に関り、特に、基準クロックを生成するための
発振回路とこの発振回路を内蔵する半導体集積回路装置
に関する。

【０００２】

【従来の技術】従来、マイクロプロセッサなど半導体集
積回路装置には、基準クロック生成用発振回路が設けら
れている。この発振回路としては、水晶振動子やセラミ
ック振動子を使った水晶／セラミック発振回路が知られ
ている。水晶振動子やセラミック振動子を用いた発振回
路を構成するに際しては、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとから構成されるＣＭＯＳインバー
タ、ＣＭＯＳインバータの両端に接続された帰還抵抗、
ＣＭＯＳインバータの出力側に接続されたダンピング抵
抗、ＣＭＯＳインバータの出力を波形整形する波形整形
用インバータをそれぞれ回路基板上に形成し、ＣＭＯＳ
インバータの両端に接続された外部接続端子に水晶また
はセラミック振動子を接続するとともに、各端子と接地
間に共振容量を接続する構成が採用されている。

【０００３】水晶振動子やセラミック振動子を用いて発
振回路を構成した場合、振動子の端子間のリアクタンス
は、容量性（Ｃ性）から誘導性（Ｌ性）まで変化し、直
列共振周波数ｆｓと並列共振周波数ｆｐとの間ではイン
ダクタンスＬとして動作する。そして発振周波数ｆ０は
次式で表され、直列共振周波数よりも高い周波数で発振
する。

【０００４】

【数１】

【０００５】ここで、Ｃ１は振動子の等価直列容量、Ｃ
Ｏは振動子の等価並列容量、ＣＬは共振容量の容量値で
ある。通常は、Ｃ１＜＜ＣＯ、ＣＬ＜＜ＣＯである。こ
の種の発振回路の動作については、文献「稲葉保著、発
振回路の設計と応用、Ｐ１５１〜１７４，ＣＱ出版、１
９９３年１２月１５日発行」に記載されている。

【０００６】ところで、一般に、水晶発振子は周波数安
定性、精度が高く、発振周波数の無調整化が実現でき
る。一方、セラミック振動子は水晶発振子よりも小型で
低価格であるため、水晶発振子ほど周波数安定度、精度
を要求しないものに多く採用されている。

【０００７】

【発明が解決しようとする課題】従来技術においては、
ＣＭＯＳインバータをリニアアンプとして用いるため、
ＣＭＯＳインバータの入出力間に帰還抵抗を接続し、Ｃ
ＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの動作点をほぼ電源電圧の中間の値に設定
し、各トランジスタをともに動作状態とし、ＣＭＯＳイ
ンバータの電圧ゲインを、発振（動作）周波数において
十分確保できるようになっている。しかも、ＣＭＯＳイ
ンバータを一段のＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタで構成している。このため、アプリケーション
によって基準クロックの周波数を高くする必要があると
きには、各トランジスタの電流増幅率ｇｍを上げるため
に、トランジスタとしてＭＯＳサイズ（ＭＯＳトランジ
スタのチャンネル幅／ゲート長）＝チャンネル比として
大きなトランジスタを用いることが余儀なくされてい
る。

【０００８】しかし、ＭＯＳサイズの大きなトランジス
タを用いたときには、基準クロックの周波数が低いもの
に適用すると、消費電流が多くなる。すなわち、発振周
波数の相異なる振動子に対して最適な発振回路を適用す
ることが困難である。

【０００９】特に、セラミック振動子を用いた場合、セ
ラミック振動子は、共振特性を示すＱが水晶振動子に比
べてかなり小さく、基本波の他にも奇数次高調波などの
振動モードで振動する特徴を有する。

【００１０】このため、周波数特性のよい（広帯域利得
特性）ＣＭＯＳインバータを使用すると、スプリアス周
波数で異常発振することがある。このような異常発振を
防止するために、振動子と出力端子間にダンピング抵抗
を挿入し、消費電流を低減したり、移送量を確保した
り、ループ利得を低減したりすることが行なわれてい
る。しかし、移送量の確保（振動子以外で９０度の位相
差が必要）の観点から、発振周波数が低いほど高いダン
ピング抵抗値が必要であり、一個の発振回路で種々の発
振周波数に対応するのは困難である。このように、従来
の発振回路では、水晶、セラミック振動子の両特性にあ
った回路定数を単一の回路で実現することは困難であ
る。

【００１１】一方、携帯用機器の発達とともに、発振回
路にも電池の電圧で起動、動作することが要求されてい
る。このため、発振回路として、起動時には大きなＭＯ
Ｓサイズを選択し、発振が安定した後は小さいＭＯＳサ
イズに切り換える方式のものが提案されている。ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとから構成され
るＣＭＯＳインバータをリニアアンプとして動作させた
場合には、電源電圧を低くしても発振は可能である。し
かし、ＣＭＯＳインバータの動作電圧がＰＭＯＳトラン
ジスタの閾値とＮＭＯＳトランジスタの閾値の和（１．
８Ｖ）で決まるため、ＭＯＳサイズのみを変更しても。
発振回路の発振開始電圧を１．８Ｖ以下に低下させるこ
とは困難である。

【００１２】本発明の目的は、相異なる発振条件の仕様
にも対処することができる発振回路とこの発振回路を内
蔵した半導体集積回路装置を提供することにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、複数
の発振増幅手段のうち指定の発振増幅手段を選択するた
めの選択信号を生成する選択手段と、選択信号に従って
指定の発振増幅手段のみを動作状態にし他の発振増幅手
段を非動作状態にする駆動制御手段とを備えている発振
回路を構成したものである。

【００１４】また本発明は、発振振動子と、発振振動子
に接続されて発振振動子と共振回路を形成する共振容量
と、発振振動子に接続されて発振振動子とループ回路を
形成し発振振動子の出力信号を増幅する複数の発振増幅
手段と、モード信号に従って複数の発振増幅手段のうち
指定の発振増幅手段を選択するための選択信号を生成す
る選択手段と、選択信号に従って指定の発振増幅手段の
みを動作状態にし他の発振増幅手段を非動作状態にする
駆動制御手段とを備えている発振回路を構成したもので
ある。

【００１５】上記各発振回路を構成するに際しては、以
下の要素を付加することができる。

【００１６】（１）ループ回路のループゲインを抑える
ための複数のダンピング抵抗。

【００１７】（２）ループ回路中に挿入されてループゲ
インを抑制する複数のダンピング抵抗。

【００１８】（３）選択信号に従って指定のダンピング
抵抗のみをループ回路中に挿入するダンピング抵抗挿入
手段。

【００１９】（４）選択信号に従って指定のダンピング
抵抗以外のダンピング抵抗の両端を短絡するダンピング
抵抗短絡手段。

【００２０】発振起動電圧を低下させるものとして、発
振振動子と、発振振動子に接続されて発振振動子と共振
回路を形成する共振容量と、発振振動子に接続されて発
振振動子とループ回路を形成し発振振動子の出力信号を
増幅する発振増幅手段と、抵抗素子と、抵抗素子に接続
された容量素子と、抵抗素子と容量素子の時定数に従っ
た周波数の信号を発振する補助発振増幅手段と、補助発
振増幅手段の発振信号を前記ループ回路中に注入する注
入手段とを備えている発振回路を構成したものである。

【００２１】同様に、発振起動電圧を低下させたものと
して、発振振動子と、発振振動子に接続されて発振振動
子と共振回路を形成する共振容量と、発振振動子に接続
されて発振振動子とループ回路を形成し発振振動子の出
力信号を増幅する発振増幅手段と、抵抗素子と、抵抗素
子に接続された容量素子と、抵抗素子と容量素子の時定
数に従った周波数の信号を発振する補助発振増幅手段
と、発振開始時から一定時間のみ補助発振増幅手段の発
振信号を前記ループ回路中に注入する注入手段とを備え
ている発振回路を構成したものである。

【００２２】発振起動電圧を低下させるようにした発振
回路を構成するに際しては、以下の要素を付加すること
ができる。

【００２３】（１）発振振動子と、発振振動子に接続さ
れて発振振動子と共振回路を形成する共振容量と、発振
振動子に接続されて発振振動子とループ回路を形成し発
振振動子の出力信号を増幅する複数の発振増幅手段と、
複数の発振増幅手段のうち指定の発振増幅手段を選択す
るための選択信号を生成する選択手段と、選択信号に従
って指定の発振増幅手段のみを動作状態にし他の発振増
幅手段を非動作状態にする駆動制御手段とを備えてい
る。

【００２４】（２）補助発振増幅手段は、直列接続され
た複数の反転増幅素子を有し、各反転増幅素子が抵抗素
子とループ回路を形成し、一つの反転増幅素子が抵抗素
子および容量素子とループ回路を形成し、残りの反転増
幅素子のうち一つの反転増幅素子が発振増幅手段を兼用
してなる。

【００２５】（３）補助発振増幅手段は、直列接続され
た複数の反転増幅素子と、反転増幅素子のうち出力側の
反転増幅素子と発振増幅手段とを結合するカップリング
素子とを有し、各反転増幅素子が抵抗素子とループ回路
を形成し、一つの反転増幅素子が抵抗素子および容量素
子とループ回路を形成し、残りの反転増幅素子が容量素
子とループ回路を形成してなる。

【００２６】（４）補助発振増幅手段は、直列接続され
た複数の増幅素子と、増幅素子のうち出力側の増幅素子
と発振増幅手段とを結合するカップリング素子とを有
し、各増幅素子が抵抗素子とループ回路を形成し、一つ
の増幅素子が抵抗素子および容量素子とループ回路を形
成し、残りの増幅素子が容量素子とループ回路を形成
し、容量素子とループ回路を形成する増幅素子のうち抵
抗素子に接続された増幅素子をノアゲートで構成し、他
の増幅素子をインバータで構成してなる。

【００２７】また前記各発振回路を構成するに際して
は、各発振増幅手段の出力信号を波形整形する波形整形
手段を設けることができる。

【００２８】また本発明は、前記いずれかの発振回路を
備えた半導体集積回路装置を構成したものである。

【００２９】また半導体集積回路装置を構成するに際し
ては、以下の要素を付加することができる。

【００３０】（１）請求項４、５、または６記載の発振
回路と、発振回路の外部から入力されるモード信号を選
択手段に導くためのモード信号入力端子と、各発振増幅
手段の出力信号を波形整形する波形整形手段とを備えた
もの。

【００３１】（２）請求項４、５、または６記載の発振
回路と、モード信号を生成して選択手段へ出力するモー
ド信号生成手段と、各発振増幅手段の出力信号を波形整
形する波形整形手段とを備えたもの。

【００３２】

【作用】前記した手段によれば、発振振動子の周波数を
高くする必要があるときには、選択手段により、発振振
動子とループ回路を形成する発振増幅手段の段数を多く
し、逆に、発振振動子の周波数を低くする必要があると
きには、選択手段により、発振振動子とループ回路を形
成する発振増幅手段の段数を少なくする。これにより、
発振周波数が相異なるものにも対処することができる。

【００３３】また発振増幅手段の段数によっては、異常
発振が生じる恐れがあるときには、複数のダンピング抵
抗を設け、このダンピング抵抗を選択することによって
異常発振を抑制することができる。この場合、複数のダ
ンピング抵抗のうち指定のダンピング抵抗をループ回路
中に挿入するか、指定のダンピング抵抗以外のダンピン
グ抵抗の両端を短絡する方法を採用することができる。

【００３４】一方、発振増幅手段の他に、補助発振増幅
手段を設けたときには、発振開始時に、補助発振増幅手
段の発振信号を注入手段を介して発振振動子に印加する
ことで、発振振動子の発振周波数が高い場合でも低い場
合でも発振回路を起動することできる。

【００３５】また発振回路を半導体集積回路装置に内蔵
した場合には、モード信号に従って指定の発振増幅手段
を選択することができる。

【００３６】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００３７】図１は、本発明の一実施例を示す発振回路
が搭載された半導体集積回路装置の要部回路構成図であ
る。図１において、半導体集積回路装置の回路基板１０
には発振回路１２の要部回路素子が搭載されており、水
晶振動子１４の両端が端子１６、１８に接続されている
とともに、共振容量２０、２２を介して接地されてい
る。

【００３８】回路基板１０上にはデコーダ回路２４、イ
ンバータ２６、２８、３０、発振インバータ部３２、帰
還抵抗３４、ＣＭＯＳスイッチ３６、３８、４０、ダン
ピング抵抗４２、４４、４６が実装されており、デコー
ダ回路２４がモード信号入力用端子４８、５０に接続さ
れている。

【００３９】デコーダ２４は、モード信号入力用端子４
８、５０から入力されたモード信号に従って選択信号を
生成し、生成した選択信号を出力端子Ｑ０、Ｑ１から信
号線５２、５４、５６へ出力する選択手段を構成するよ
うになっている。信号線５２、５４、５６に出力された
選択信号の論理はインバータ２６、２８、３０で反転さ
れ、反転された信号が信号線５８、６０、６２を介して
発振インバータ部３２に入力されている。

【００４０】発振インバータ部３２は、ＰＭＯＳトラン
ジスタ６４、６６、６８、７０、７２、７４、ＮＭＯＳ
トランジスタ７６、７８、８０、８２、８４、８６を備
えて構成されている。ＰＭＯＳトランジスタ６４、６
６、６８は、それぞれＮＭＯＳトランジスタ８２、８
４、８６と共にインバータ８８、９０、９２を構成し、
各インバータ８８、９０、９２は、三段の発振増幅段を
構成するようになっている。

【００４１】一方、ＰＭＯＳトランジスタ７０、７２、
７４、ＮＭＯＳトランジスタ７６、７８、８０は、信号
線５２〜６２からの信号に応答して、インバータ８８、
９０、９２のうち指定のインバータを動作状態にし、他
のインバータを非動作状態にするように構成されてい
る。すなわちＰＭＯＳトランジスタ７０、７２、７４、
ＮＭＯＳトランジスタ７６、７８、８０はインバータ２
６〜３０とともに駆動制御手段（選択スイッチ）を構成
するようになっている。さらに各インバータ８８、９
０、９２の入出力間には帰還抵抗３４が接続されてお
り、この帰還抵抗４４により各インバータ８８、９０、
９２がリニアアンプとして動作するようになっている。
すなわちインバータ８８、９０、９２に属するＰＭＯＳ
トランジスタ６４、６６、６８、ＮＭＯＳトランジスタ
８２、８４、８６は、動作状態に選択されたときに、そ
の動作点がロジカルスレッシュホールド電圧に維持され
るようになっている。

【００４２】また発振インバータ部３２と水晶振動子を
結ぶループ回路中にはＣＭＯＳスイッチ３６、３８、４
０、ダンピング抵抗４２、４４、４６が挿入されてい
る。各ＣＭＯＳスイッチ３６〜４０は信号線５２〜５６
に接続されたＮＭＯＳトランジスタと信号線５８〜６２
に接続されたＰＭＯＳトランジスタから構成されてお
り、各信号線５２〜６２の論理に従って導通または非導
通状態となり、導通時に指定のダンピング抵抗４２〜４
６をループ回路中に挿入するように構成されている。

【００４３】次に、図１に示す装置の動作について説明
する。

【００４４】まず、モード信号に従って、デコーダ回路
２４から信号線５２のレベルを“Ｈ”（ハイレベル）、
他の信号線５４、５６のレベルを“Ｌ”（ロウレベル）
とする信号が出力されたときには、信号線５８のレベル
が“Ｌ”に、信号線６０、６２のレベルが“Ｈ”とな
る。これによりＰＭＯＳトランジスタ７０がオンに、Ｎ
ＭＯＳトランジスタ７６がオンになり、ＰＭＯＳトラン
ジスタ７２、７４、ＮＭＯＳトランジスタ７８、８８が
オフの状態に維持される。このためインバータ８８のみ
が動作状態となる。このときＣＭＯＳスイッチ３６がオ
ンとなり、ダンピング抵抗４２が選択される。

【００４５】次に、モード信号が変更され、信号線５
２、５４のレベルがともに“Ｈ”となり、信号線５６の
レベルが“Ｌ”になると、ＰＭＯＳトランジスタ７０、
７２、ＮＭＯＳトランジスタ７６、７８がオンに、ＣＭ
ＯＳスイッチ３６、３８がオンになる。これによりイン
バータ８８、９０が動作状態となり、ダンピング抵抗４
２、４４が選択される。この場合、インバータ８８、９
０が並列接続されるので、インバータ８８のみが選択さ
れたときよりも、ＭＯＳサイズを大きくすることがで
き、発振周波数が高くなったときにも対応することがで
きる。

【００４６】次に、モード信号がさらに変更され、信号
線５２、５４、５６のレベルが全て“Ｈ”となると、Ｐ
ＭＯＳトランジスタ７０〜７４、ＮＭＯＳトランジスタ
７６〜８０がオンになるとともにＣＭＯＳスイッチ３６
〜４０がオンになり、インバータ８８、９０、９２が全
て動作状態となり、ダンピング抵抗４２、４４、４６が
全て選択される。この場合、三段のインバータ８８、９
０、９２が並列接続されて電流容量が増大するため、イ
ンバータが一段または二段のときよりも、より高い発振
周波数に対応することができる。

【００４７】このように、本実施例によれば、水晶振動
子１４の発振周波数が高くなったときでも、インバータ
８８〜９２の段数を変化させることで、ＭＯＳサイズを
大きくすることができ、発振周波数が低い周波数のもの
から高い周波数のものでも、単一の発振回路で対処する
ことができる。

【００４８】また水晶振動子１４の代わりに、セラミッ
ク振動子を用いたときでも。ダンピング抵抗４２〜４６
の値を任意に選択することで、異常発振を防止すること
ができる。

【００４９】またインバータ８８〜９２を並列接続した
場合、ＭＯサイズの増加に伴って各トランジスタのチャ
ンネル幅が広くなり、電流増幅率ｇｍが大きくなったこ
とに相当するため、電源電圧を低くすることが可能とな
る。

【００５０】また前記実施例においては、ダンピング抵
抗４２〜４６をループ回路中に挿入するものについて述
べたが、複数のダンピング抵抗をループ回路中にあらか
じめ挿入し、指定のダンピング抵抗以外のダンピング抵
抗の両端を短絡する方式を採用することもできる。

【００５１】また前記実施例においては、発振インバー
タ部３２の出力側に波形整形手段としての波形整形用イ
ンバータを接続すれば、このインバータの出力パルスを
基準クロックとして用いることができる。

【００５２】次に、本発明をマイクロプロセッサに適応
したときの第２実施例を図２に従って説明する。

【００５３】図２において、マイクロプロセッサ用ＬＳ
Ｉ１００は、ＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０
６、内部レジスタ１０８、デコーダ２４、発振回路１２
を備えており、発振回路１２が端子１６、１８を介して
水晶振動子１４に接続されている。

【００５４】本実施例は、半導体集積回路装置の端子か
らモード信号を入力する代わりに、ＣＰＵ１０２でモー
ド信号を生成し、生成したモード信号を内部バス１１０
を介して内部レジスタ１０８に設定し、内部レジスタ１
０８からのモード信号をデコーダ２４へ出力するように
したものである。

【００５５】本実施例によれば、モード信号を入力する
ための端子が不要となるため、ＬＳＩのピン数を節約す
ることができる。

【００５６】なお、モード信号を設定する場合、モード
信号の設定をＥＰＲＯＭ、ＥＥＰＲＯＭを用いて行なう
こともできる。

【００５７】次に、本発明の第３実施例を図３に従って
説明する。

【００５８】本実施例は、水晶振動子１４が発振状態と
なるまで、水晶振動子１４に外乱を与えるために、発振
回路１２の代わりに、ＣＲ発振回路１２０を回路基板１
０上に実装したものであり、図１と同一のものには同一
符号を付してそれらの説明は省略する。

【００５９】ＣＲ発振回路１２０は三段のインバータ１
２２、１２４、１２６、容量素子としてのコンデンサ１
２８、抵抗素子としての抵抗１３０、スイッチ１３２、
１３４を備えて構成されており、インバータ１２６の両
端が端子１６、１８に接続され、インバータ１２６の出
力側が波形整形用のインバータ１３６に接続されてい
る。さらに各スイッチ１３２、１３４はそれぞれアンド
ゲート１３８の出力端子に接続されており、アンドゲー
ト１３８の一方の入力側はリセット信号入力端子１４０
に接続され、他方の入力端子はタイマ回路１４２に接続
されている。

【００６０】インバータ１２２〜１２６は反転増幅素子
としてＰＭＯＳトランジスタとＮＭＯＳトランジスタを
備えて構成されており、各インバータ１２２〜１２６は
補助発振増幅手段として互いに直列に接続されている。
またインバータ１２６は水晶振動子１４と並列に接続さ
れて、発振増幅手段を兼用するようになっている。また
インバータ１２２、１２４には帰還抵抗が並列接続され
ておらず、インバータ１２２、１２４は、一対のトラン
ジスタのうち、論理に従って一方のトランジスタのみが
オンになるため、閾値電圧超えた電圧、例えば、０．８
Ｖ程度で動作可能である。すなわちインバータ１２２、
１２４はリニアアンプとして動作するときよりも低い電
圧で動作することが可能である。

【００６１】ＣＲ発振回路１２０は、入力端子１４０か
らハイレベルのリセット信号が入力され、タイマ回路１
４２から一定時間ハイレベルの信号が出力され、アンド
ゲート１３８からハイレベルの信号が出力されてスイッ
チ１３２、１３４が閉じることによって、起動が開始さ
れる。この場合、図４に示されるように、スイッチ１３
２、１３４が閉じることによって、コンデンサ１２８と
抵抗１３０による微分回路が構成される。このとき、端
子１４４の電圧波形は、図５に示すように、インバータ
１２２、１２４の論理閾値電圧Ｖｔｈを中心に充放電を
繰り返す波形となる。インバータ１２２の入力側には保
護抵抗が挿入されるので、電圧のピーク値は一点鎖線で
示すように漸次低減する。このため端子１４６には矩形
波に近い波形が得られる。端子１４６の電圧が水晶振動
子１４に印加されると、この電圧が水晶振動子１４に対
して外乱として与えられ、水晶振動子１４が順次発振状
態となる。

【００６２】このような状態が継続されているときに、
タイマ回路１４２に設定されたタイマ時間が経過してタ
イマ回路１４２の出力レベルがロウレベルに反転する
と、アンドゲート１３８のレベルがロウレベルに反転
し、スイッチ１３２、１３４がともにオフの状態とな
り、ＣＲ発振回路１２０の発振動作が停止する。ＣＲ発
振回路１２０の発振が停止されても、この発振が停止さ
れる以前に、共振容量１６、１８は、インバータ１２６
を介して発振電圧の高周波電圧によって充放電されてい
るので、水晶振動子１４による発振が継続されることに
なる。なお、インバータ１２６の入出力間には帰還抵抗
３４が接続されているが、帰還抵抗３４の抵抗値は１〜
１０Ｍオームと高いため、ＣＲ発振回路１２０の発振の
妨げとなることはない。

【００６３】本実施例によれば、ＣＲ発振回路１２０の
発振出力を外乱として水晶振動子１４に与えて水晶振動
子１４を発振させるようにしたため、インバータ１２２
〜１２６を低電圧で駆動しても、水晶振動子１４による
発振が可能となり、インバータ１２６のＭＯサイズを大
きくする必要がなく、低消費電力化が可能となる。

【００６４】また前記実施例においては、インバータ１
２６をＣＲ発振回路１２０と水晶発振回路で共用するも
のについて述べたが、インバータ１２６の代わりに、イ
ンバータ１２２またはインバータ１２４をＣＲ発振回路
１２０と水晶発振回路で共用することも可能である。

【００６５】またアンドゲート１３８、タイマ回路１４
２を削除し、リセット信号によって直接スイッチ１３
２、１３４を開閉するようにすることもできる。この場
合、リセット信号を印加する時間は、ＣＲ発振回路１２
０が発振を開始し、且つ水晶発振回路が発振状態を持続
できる時間だけ確保する必要がある。

【００６６】さらに、本実施例では、ＣＲ発振回路１２
０として、インバータ１２２〜１２６を用いて矩形波発
振回路としたが、正弦波発振回路を用いることもでき
る。

【００６７】次に、本発明の第４実施例を図６に従って
説明する。

【００６８】本実施例は図３に示すＣＲ発振回路１２０
の代わりに、スイッチを用いないＣＲ発振回路１５０を
設けたものであり、図１と同一のものには同一符号を付
してそれらの説明は省略する。

【００６９】ＣＲ発振回路１５０はノアゲート１５４、
インバータ１２２、１２４、１２６、コンデンサ１３
０、１５２、抵抗１３０を備えて構成されており、ノア
ゲート１５４の一方の入力側がリセット信号入力端子１
４０に接続されている。

【００７０】ノアゲート１５４、インバータ１２２、１
２４は反転増幅素子として互いに直列に接続されてお
り、インバータ１２４とインバータ１２６との間にはカ
ップリング素子としてのコンデンサ１２２が挿入されて
いる。そしてコンデンサ１２８は、ノアゲート１５４、
インバータ１２２とループ回路を形成するように、ノア
ゲート１５４とインバータ１２２に接続されている。さ
らにコンデンサ１２８と抵抗１３０は、インバータ１２
４とループ回路を形成するように、インバータ１２４の
入出力間に接続されている。またノアゲート１５４、イ
ンバータ１２２、１２４、１２６は、閾値レベルをわず
かに超えた電圧、例えば、０．８Ｖ程度で動作可能にな
っている。

【００７１】上記構成において、リセット入力端子１４
０、リセット信号としてアクティブ論理レベルである
“Ｌ”レベルの信号が入力されると、ＣＲ発振回路１５
０の発振が開始される。ＣＲ発振回路１５０による発振
が開始されると、高電圧の発振電圧がコンデンサ１５２
を介してインバータ１２６に印加され、この発振電圧が
水晶振動子１４に対して外乱として与えられる。このと
き水晶発振回路は、まだ発振を開始していないが、ＣＲ
発振回路１５０による高周波の発振電圧が順次端子１
６、１８間に印加される。

【００７２】次に、一定時間が経過したあと、リセット
信号が解除され、端子１４０のレベルが“Ｈ”レベルに
反転すると、ノアゲート１５４の出力が“Ｌ”に固定さ
れ、ＣＲ発振回路１５０による発振が停止する。ＣＲ発
振回路１５０による発振が停止されても、ＣＲ発振回路
１５０が停止される以前に水晶振動子１４に印加された
高周波電圧によって水晶振動子１４が励起されるため、
水晶発振回路から発生する周波数成分のうち固有の振動
周波数で水晶振動子１４による発振が成長する。

【００７３】本実施例によれば、ＣＲ発振回路１５０の
発振電圧を水晶振動子１４に外乱として与え、この外乱
を基に水晶発振回路を形成するようにしたため、ノアゲ
ート１５４、インバータ１２２、１２４、１２６を低電
圧で駆動しても水晶発振回路を形成することができ、ノ
アゲート１５４、インバータ１２２、１２４、１２６の
ＭＯサイズを大きくする必要がなく、低消費電力化に寄
与することができる。

【００７４】また前記実施例においては、リセット信号
を用いる代わりに、パワーオンリセット信号を用いるこ
ともできる。

【００７５】またＣＲ発振回路１２０、１５０の代わり
に他の発振回路を用いることもできる。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
振動子とループ回路を形成する発振増幅手段の段数を振
動子の仕様に合わせて変更するようにしたため、仕様の
相異なる発振条件にも単一の回路で対処することができ
る。

【００７７】さらにダンピング抵抗を任意に選択するこ
とで、相異なる発振条件の仕様にも対処することができ
るとともに異常発振を防止することができる。

【００７８】起動時に、低電圧動作が可能な反転増幅素
子を用いて振動子に外乱を与えて発振回路を形成するよ
うにしたため、発振増幅素子のサイズを大きくする必要
がなく、低消費電力化に寄与することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す全体構成図である。

【図２】本発明の第２実施例を示す全体構成図である。

【図３】本発明の第３実施例を示す全体構成図である。

【図４】図３に示すＣＲ発振回路の等価回路図である。

【図５】図４に示すＣＲ発振回路の動作を説明するため
の波形図である。

【図６】本発明の第４実施例を示す全体構成図である。

【符号の説明】

１２発振回路１４水晶振動子２０、２２共振容量２４デコーダ回路２６〜３０インバータ３２発振インバータ部３４帰還抵抗３６〜４０ＣＭＯＳスイッチ４２〜４６ダンピング抵抗６４〜７４ＰＭＯＳトランジスタ７６〜８６ＮＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、複数
の発振増幅手段のうち指定の発振増幅手段を選択するた
めの選択信号を生成する選択手段と、選択信号に従って
指定の発振増幅手段のみを動作状態にし他の発振増幅手
段を非動作状態にする駆動制御手段とを備えている発振
回路。
【請求項２】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、前記
ループ回路のループゲインを抑えるための複数のダンピ
ング抵抗と、複数の発振増幅手段のうち指定の発振増幅
手段を選択するための選択信号を生成する選択手段と、
選択信号に従って指定の発振増幅手段のみを動作状態に
し他の発振増幅手段を非動作状態にする駆動制御手段
と、選択信号に従って指定のダンピング抵抗のみを前記
ループ回路中に挿入するダンピング抵抗挿入手段とを備
えている発振回路。
【請求項３】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、前記
ループ回路中に挿入されて前記ループ回路のループゲイ
ンを抑制する複数のダンピング抵抗と、複数の発振増幅
手段のうち指定の発振増幅手段を選択するための選択信
号を生成する選択手段と、選択信号に従って指定の発振
増幅手段のみを動作状態にし他の発振増幅手段を非動作
状態にする駆動制御手段と、選択信号に従って指定のダ
ンピング抵抗以外のダンピング抵抗の両端を短絡するダ
ンピング抵抗短絡手段とを備えている発振回路。
【請求項４】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、モー
ド信号に従って複数の発振増幅手段のうち指定の発振増
幅手段を選択するための選択信号を生成する選択手段
と、選択信号に従って指定の発振増幅手段のみを動作状
態にし他の発振増幅手段を非動作状態にする駆動制御手
段とを備えている発振回路。
【請求項５】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、前記
ループ回路のループゲインを抑えるための複数のダンピ
ング抵抗と、モード信号に従って複数の発振増幅手段の
うち指定の発振増幅手段を選択するための選択信号を生
成する選択手段と、選択信号に従って指定の発振増幅手
段のみを動作状態にし他の発振増幅手段を非動作状態に
する駆動制御手段と、選択信号に従って指定のダンピン
グ抵抗のみを前記ループ回路中に挿入するダンピング抵
抗挿入手段とを備えている発振回路。
【請求項６】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する複数の発振増幅手段と、前記
ループ回路中に挿入されて前記ループ回路のループゲイ
ンを抑制する複数のダンピング抵抗と、モード信号に従
って複数の発振増幅手段のうち指定の発振増幅手段を選
択するための選択信号を生成する選択手段と、選択信号
に従って指定の発振増幅手段のみを動作状態にし他の発
振増幅手段を非動作状態にする駆動制御手段と、選択信
号に従って指定のダンピング抵抗以外のダンピング抵抗
の両端を短絡するダンピング抵抗短絡手段とを備えてい
る発振回路。
【請求項７】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する発振増幅手段と、抵抗素子
と、抵抗素子に接続された容量素子と、抵抗素子と容量
素子の時定数に従った周波数の信号を発振する補助発振
増幅手段と、補助発振増幅手段の発振信号を前記ループ
回路中に注入する注入手段とを備えている発振回路。
【請求項８】発振振動子と、発振振動子に接続されて
発振振動子と共振回路を形成する共振容量と、発振振動
子に接続されて発振振動子とループ回路を形成し発振振
動子の出力信号を増幅する発振増幅手段と、抵抗素子
と、抵抗素子に接続された容量素子と、抵抗素子と容量
素子の時定数に従った周波数の信号を発振する補助発振
増幅手段と、発振開始時から一定時間のみ補助発振増幅
手段の発振信号を前記ループ回路中に注入する注入手段
とを備えている発振回路。
【請求項９】補助発振増幅手段は、直列接続された複
数の反転増幅素子を有し、各反転増幅素子が抵抗素子と
ループ回路を形成し、一つの反転増幅素子が発振増幅手
段を兼用し、残りの反転増幅素子が容量素子とループ回
路を形成してなる請求項８または９記載の発振回路。
【請求項１０】補助発振増幅手段は、直列接続された
複数の反転増幅素子を有し、各反転増幅素子が抵抗素子
とループ回路を形成し、一つの反転増幅素子が抵抗素子
および容量素子とループ回路を形成し、残りの反転増幅
素子のうち一つの反転増幅素子が発振増幅手段を兼用し
てなる請求項８または９記載の発振回路。
【請求項１１】補助発振増幅手段は、直列接続された
複数の反転増幅素子と、反転増幅素子のうち出力側の反
転増幅素子と発振増幅手段とを結合するカップリング素
子とを有し、各反転増幅素子が抵抗素子とループ回路を
形成し、一つの反転増幅素子が抵抗素子および容量素子
とループ回路を形成し、残りの反転増幅素子が容量素子
とループ回路を形成してなる請求項８または９記載の発
振回路。
【請求項１２】補助発振増幅手段は、直列接続された
複数の増幅素子と、増幅素子のうち出力側の増幅素子と
発振増幅手段とを結合するカップリング素子とを有し、
各増幅素子が抵抗素子とループ回路を形成し、一つの増
幅素子が抵抗素子および容量素子とループ回路を形成
し、残りの増幅素子が容量素子とループ回路を形成し、
容量素子とループ回路を形成する増幅素子のうち抵抗素
子に接続された増幅素子をノアゲートで構成し、他の増
幅素子をインバータで構成してなる請求項８または９記
載の発振回路。
【請求項１３】各発振増幅手段の出力信号を波形整形
する波形整形手段を備えている請求項１乃至１２のうち
いずれか１項記載の発振回路。
【請求項１４】請求項１３記載の発振回路を備えた半
導体集積回路装置。
【請求項１５】請求項４、５、または６記載の発振回
路と、発振回路の外部から入力されるモード信号を選択
手段に導くためのモード信号入力端子と、各発振増幅手
段の出力信号を波形整形する波形整形手段とを備えた半
導体集積回路装置。
【請求項１６】請求項４、５、または６記載の発振回
路と、モード信号を生成して選択手段へ出力するモード
信号生成手段と、各発振増幅手段の出力信号を波形整形
する波形整形手段とを備えた半導体集積回路装置。