JP5384959B2

JP5384959B2 - 電子回路

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Publication number: JP5384959B2
Application number: JP2009016646A
Authority: JP
Inventors: 英雄近藤
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2009-01-28
Filing date: 2009-01-28
Publication date: 2014-01-08
Anticipated expiration: 2029-01-28
Also published as: US20100188157A1; CN101799732B; KR20100087666A; TW201028817A; TWI409613B; JP2010176276A; US8054138B2; KR101038155B1; CN101799732A

Description

本発明は、電子回路に関し、特に発振周波数の異なる複数の発振器を有する電子回路に関する。

従来、マイクロコンピュータは、ＣＰＵ等の内部回路を動作させるためのクロック（システムクロック等）を発生するためのシステムクロック用発振器と、時計用のクロックを発生するための時計用発振器とを備えている。一般に、時計用発振器は水晶発振器で形成され、システムクロック用発振器に比べて低周波数（例えば３２ＫＨｚ）のクロックを発生する。

また、一般のマイクロコンピュータにおいては、処理速度の異なる複数の動作モードを有しており、各動作モードに対応して、速度（周波数）の異なるクロックを発生する複数のシステムクロック用発振器を持っている。つまり、高速処理の動作モードでは、高速の（高周波数の）システムクロック用発振器を動作させて高速のクロックを出力させ、低速処理の動作モードでは、低速の（低周波数の）システムクロック用発振器を動作させて低速のクロックを出力させる。

そして、マイクロコンピュータの動作時においては、１つのシステムクロック用発振器と時計用発振器を同時に動作させる。一方、マイクロコンピュータの待機時（スタンバイ時等）においては、すべてのシステムクロック用発振器を停止させ、時計用発振器のみを動作させる。この場合、マイクロコンピュータの待機時の消費電力を低く抑えるために、時計用発振器の電源インピーダンスは高く設定されていた。

この種のマイクロコンピュータは、特許文献１、２に記載されている。

特開２００２−２２２０２４号公報特開平９−３４８６７号公報

しかしながら、時計用発振器の電源インピーダンスを高く設定すると、マイクロコンピュータの高速処理の動作モードでは、高速のシステムクロック用発振器から発生するノイズが大きいため、そのノイズが時計用発振器のクロックに影響を与え、時計が誤動作するという問題がある。一方、ノイズ対策のために時計用発振器の電源インピーダンスは低く設定すると、マイクロコンピュータの消費電力が大きくなるという問題がある。

本願で開示される発明の中、主なものを挙げれば以下の通りである。

本発明の電子回路は、第１のクロックを発生し電源インピーダンスが可変制御可能な第１の発振器と、前記第１のクロックより周波数が高い第２のクロックを発生する第２の発振器と、前記第２のクロックより周波数が高い第３のクロックを発生する第３の発振器と、前記第２の発振器及び第３の発振器のいずれか１つの発振器を動作させる動作モード切り替え信号を出力する動作モード切り替え回路と、前記第１の発振器の電源インピーダンスを可変制御するための制御信号を格納する制御レジスタと、前記動作モード切り替え信号に応じて、前記第２及び第３の発振器が停止している時は前記第１の発振器の電源インピーダンスを高インピーダンスに設定し、前記第２の発振器が動作し、前記第３の発振器が停止している時は前記第１の発振器の電源インピーダンスを中インピーダンスに設定し、前記第３の発振器が動作し、前記第２の発振器が停止している時は前記第１の発振器の電源インピーダンスを低インピーダンスに設定するとともに、前記第２及び第３の発振器が停止している時に前記動作モード切り替え信号に関わらず、前記制御レジスタに格納された前記制御信号に応じて、前記第１の発振器の電源インピーダンスを低インピーダンス又は中インピーダンスに設定する制御回路を備えることを特徴とする。

また、本発明の電子回路は、第１のクロックを発生し電源インピーダンスが可変制御可能な第１の発振器と、前記第１のクロックより周波数が高い第２のクロックを発生する第２の発振器と、前記第２のクロックより周波数が高い第３のクロックを発生する第３の発振器と、前記第３のクロックより周波数が高い第４のクロックを発生する第４の発振器と、前記第２の発振回路、第３の発振器及び第４の発振器のいずれか１つの発振器を動作させる動作モード切り替え信号を出力する動作モード切り替え部と、前記第１の発振器の電源インピーダンスを可変制御するための制御信号を格納する制御レジスタと、前記動作モード切り替え信号に応じて、前記第２、第３及び第４の発振器が停止している時又は前記第２の発振器が動作し、前記第３及び第４の発振器が停止している時は前記第１の発振器の電源インピーダンスを高インピーダンスに設定し、前記第３の発振器が動作し、前記第２及び第４の発振器が停止している時は前記第１の発振器の電源インピーダンスを中インピーダンスに設定し、前記第４の発振器が動作し、前記第２及び第３の発振器が停止している時は前記第１の発振器の電源インピーダンスを低インピーダンスに設定するとともに、前記第２の発振器が動作し、前記第３及び第４の発振器が停止している時に前記動作モード切り替え信号に関わらず、前記制御レジスタに格納された前記制御信号に応じて、前記第１の発振器の電源インピーダンスを低インピーダンス又は中インピーダンスに設定する制御回路を備えることを特徴とする。

本発明によれば、電子回路（例えば、マイクロコンピュータ）の動作モードに応じて、低周波数の発振器について適切な電源インピーダンスを設定することにより、前記発振器の誤動作を防止しながら、消費電力を適切に低減することができる。

本発明の実施形態によるマイクロコンピュータの回路図である。本発明の実施形態による水晶発振器の第１の回路図である。本発明の実施形態による水晶発振器の第２の回路図である。本発明の実施形態による水晶発振器の第３の回路図である。

本発明の実施形態に係るマイクロコンピュータを図１乃至図４に基づいて説明する。先ず、マイクロコンピュータの全体構成を図１に基づいて説明する。

先ず、図示のようにシステムクロックのクロック源として、高速クロック（例えば、周波数８ＭＨｚ）を発生する高速発振器１１、中速クロック（例えば、周波数４ＭＨｚ）を発生する中速発振器１２、低速クロック（例えば、周波数１ＭＨｚ）を発生する低速発振器１３が設けられている。これらの３つの発振器は、例えば、抵抗Ｒと容量Ｃを含んで形成されたＲＣ発振器である。

これらの３つの発振器はＣＰＵ１０によって起動と停止が制御される。即ち、ＣＰＵ１０はＲＯＭ１４に格納されたプログラムに従って、動作モード切り替え部１５を制御する。動作モード切り替え部１５は、ＣＰＵ１０からのプログラム命令に基づき、高速発振器１１、中速発振器１２及び低速発振器１３に、対応する制御信号Ｓ１、Ｓ２、Ｓ３を出力する。即ち、高速動作モードの場合は制御信号Ｓ１がＨレベルになり高速発振器１１が動作し、中速動作モードの場合は制御信号Ｓ２がＨレベルになり中速発振器１２が動作し、低速動作モードの場合は制御信号Ｓ３がＨレベルになり低速発振器１３が動作する。

また、クロック選択部１６は、動作モード切り替え部１５からの制御信号Ｓ４に基づき、高速発振器１１、中速発振器１２及び低速発振器１３からのクロックを選択して、次段の分周器１７に印加する。分周器１７は動作モード切り替え部１５からの制御信号Ｓ５に基づいて、選択されたクロックを所定の分周比で分周する。分周器１７によって分周されたクロックはＣＰＵ１０等を動作させるためのシステムクロックとして用いられる。

ＣＰＵ１０は、動作モード切り替え部１５を制御する他に、ＲＯＭ１４に格納されたプログラムに従って、周辺デバイス１８、電源インピーダンス制御レジスタ１９、時計回路２０、ＲＡＭ等を制御する。周辺デバイス１８には、タイマー、Ａ／Ｄコンバータ、入出力回路等が含まれる。

一方、水晶発振器３０は時計用クロックを発生するための発振器であり、発生された時計用クロックは時計回路２０に印加される。時計回路２０は、時計用クロックに基づいて動作するカウンタ回路を含み、年、日、時、分、秒等の計数を行う時計機能を持っている。水晶発振器３０の発振周波数は例えば３２Ｋｚであり、高速発振器１１（例えば８ＭＨｚ）、中速発振器１２（例えば４ＭＨｚ）及び低速発振器１３（例えば１ＭＨｚ）の発振周波数と比べると相当低い周波数で発振する。

この水晶発振器３０においては、マイクロコンピュータの端子Ｐ１，Ｐ２に水晶振動子ＸＴＡＬ、容量Ｃ１、Ｃ２が外付けされており、端子Ｐ１，Ｐ２の間に抵抗Ｒ、負帰還用のインバータ３１（増幅器の一種）が接続されている。そして、インバータ３１の電源インピーダンスを切り替える電源インピーダンス切り替え部３２が設けられている。

電源インピーダンス切り替え部３２は、動作モード切り替え部１５からの制御信号Ｓ１，Ｓ２、あるいは電源インピーダンス制御レジスタ１９からの制御信号Ｓ６，Ｓ７に基づいて、その切り替え動作が制御されるようになっている。制御信号Ｓ１，Ｓ６は第１のＯＲ回路２１に入力され、制御信号Ｓ２，Ｓ７は第２のＯＲ回路２２に入力される。そして、第１のＯＲ回路２１から第１のインピーダンス制御信号Ａが出力され、第２のＯＲ回路２２から第２のインピーダンス制御信号Ｂが出力される。

第１のインピーダンス制御信号ＡがＨレベルの時、インバータ３１の電源インピーダンスは低インピーダンスに設定され、第２のインピーダンス制御信号ＢがＨレベルの時、インバータ３１の電源インピーダンスは中インピーダンスに設定され、第１及び第２のインピーダンス制御信号Ａ，ＢがいずれもＬレベルの時は、インバータ３１の電源インピーダンスは高インピーダンスに設定される。

即ち、動作モードと電源インピーダンス制御レジスタ１９のデータ設定により、水晶発振器３０の電源インピーダンスを最適に制御できるようになっている。

ここで、インバータ３１は増幅器の一種であって、その電源インピーダンスを切り替えるということは、増幅器のゲイン（利得）を切り替えることと等価である。つまり、インバータ３１の電源インピーダンスを低くすることは、そのゲインを小さくすることと等価であり、インバータ３１の電源インピーダンスを大きくすることは、そのゲインを大きくすることと等価である。

また、図１の電源インピーダンス切り替え部３２は、インバータ３１の電源電位ＶＤＤ供給用の電源端子と電源電位ＶＤＤの間に設けられるように図示されているが、電源インピーダンス切り替え部３２は、インバータ３１の接地電位ＶＳＳ供給用の接地端子と接地電位ＶＳＳの間に設けられても良いし、電源電位ＶＤＤ側と接地電位ＶＳＳ側の両方に設けられてもよい。

水晶発振器３０のさらに詳しい構成例を図２に基づいて説明する。図示のように、インバータ３１は、Ｐチャネル型ＭＯＳトランジスタＭＰ１とＮチャネル型ＭＯＳトランジスタＭＮ１を直列接続してなるＣＭＯＳインバータである。インバータ３１は反転増幅器として用いられるので、ＣＭＯＳインバータに限らず、他のタイプの反転増幅器であっても良い。

Ｐチャネル型ＭＯＳトランジスタＭＰ１のソースと電源電位ＶＤＤを供給する電源ライン３３の間に、Ｐチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４（スイッチング素子の一例）が並列に挿入されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２のゲートには接地電位ＶＳＳが印加されることにより、Ｐチャネル型ＭＯＳトランジスタＭＰ２は常にオン状態に設定されている。Ｐチャネル型ＭＯＳトランジスタＭＰ３のゲートには第１のインピーダンス制御信号Ａの反転された信号が印加される。Ｐチャネル型ＭＯＳトランジスタＭＰ４のゲートには第２のインピーダンス制御信号Ｂの反転された信号が印加される。

また、Ｎチャネル型ＭＯＳトランジスタＭＮ１のソースと接地電位ＶＳＳを供給する接地ライン３４の間に、Ｎチャネル型ＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４（スイッチング素子の一例）が並列に挿入されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２のゲートは電源電位ＶＤＤが印加されることにより、Ｎチャネル型ＭＯＳトランジスタＭＮ２は常にオン状態に設定されている。Ｎチャネル型ＭＯＳトランジスタＭＮ３のゲートには第１のインピーダンス制御信号Ａが印加される。Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲートには第２のインピーダンス制御信号Ｂが印加される。

常時オンしているＰチャネル型ＭＯＳトランジスタＭＰ２、Ｎチャネル型ＭＯＳトランジスタＭＮ２は、トランジスタサイズを小さくすることにより、（チャネル幅／チャネル長の比率を小さくする）オン状態のソースドレイン間インピーダンスが高インピーダンスに設定される。

第１のインピーダンス制御信号Ａによりオンオフが制御されるＰチャネル型ＭＯＳトランジスタＭＰ３、Ｎチャネル型ＭＯＳトランジスタＭＮ３は、トランジスタサイズを大きくすることにより、（チャネル幅／チャネル長の比率を大きくする）オン状態のソースドレイン間インピーダンスが低インピーダンスに設定される。

第２のインピーダンス制御信号Ｂによりオンオフが制御されるＰチャネル型ＭＯＳトランジスタＭＰ４、Ｎチャネル型ＭＯＳトランジスタＭＮ４は、トランジスタサイズをＰチャネル型ＭＯＳトランジスタＭＰ３、Ｎチャネル型ＭＯＳトランジスタＭＮ３に比して
小さくすることにより、（チャネル幅／チャネル長の比率を小さくする）オン状態のソースドレイン間インピーダンスが中インピーダンスに設定される。

上記構成によれば、第１のインピーダンス制御信号ＡがＨレベル、かつ第２のインピーダンス制御信号ＢがＬレベルの時、ＭＰ２，ＭＮ２，ＭＰ３，ＭＮ３だけがオンするので、インバータ３１の電源インピーダンスは低インピーダンスになる。つまり、インバータ３１と電源ライン３３、インバータ３１と接地ライン３４の間のインピーダンスが低くなる。電源インピーダンスという概念は、インバータ３１と電源ライン３３との間のインピーダンス、インバータ３１と接地ライン３４の間のインピーダンスを含むものである。

第２のインピーダンス制御信号ＢがＨレベル、かつ第１のインピーダンス制御信号ＡがＬレベルの時、ＭＰ２，ＭＮ２，ＭＰ４，ＭＮ４だけがオンするので、インバータ３１の電源インピーダンスは中インピーダンスになる。また、第１及び第２のインピーダンス制御信号Ａ，ＢがいずれもＬレベルの時は、ＭＰ２，ＭＮ２のみがオンするのでインバータ３１の電源インピーダンスは高インピーダンスになる。

図２の水晶発振器３０においては、電源インピーダンス切り替え部３２は、電源電位ＶＤＤ側（Ｐチャネル型ＭＯＳトランジスタＭＰ１のソース側）と接地電位ＶＳＳ側（Ｎチャネル型ＭＯＳトランジスタＭＮ１のソース）の両方に設けられている。

電源インピーダンス切り替え部３２はこのような構成に限らず、図３に示すように、インバータ３１の電源電位ＶＤＤ側（Ｐチャネル型ＭＯＳトランジスタＭＰ１のソースと電源ライン３３の間）にのみ設けても良い。また、図４に示すように、インバータ３１の接地電位ＶＳＳ側（Ｎチャネル型ＭＯＳトランジスタＭＮ１のソースと接地ライン３４の間）にのみ設けても良い。また、電源インピーダンス切り替え部３２を構成する電源インピーダンス切り替え用のトランジスタは、上述のようなＭＯＳトランジスタに限らず、バイポーラトランジスタ等の他のスイッチング素子を用いても良い。

上記のマイクロコンピュータの動作をまとめると表１の以下通りである。

先ず、高速動作モードが選択されると、制御信号Ｓ１がＨレベルになり高速発振器１１が動作する。（制御信号Ｓ２、Ｓ３はＬレベル）そして、マイクロコンピュータは高速発振器１１によって発生された高速のシステムクロックに基づいて動作する。この時、制御信号Ｓ１に応じて、第１のインピーダンス制御信号ＡがＨレベルになり、水晶発振器３０の電源インピーダンスは低く設定される。

これにより、高速発振器１１から大きなノイズが発生しても、水晶発振器３０の電源インピーダンスは低いのでノイズによるクロック波形の乱れが抑制され、時計回路２０は正常に動作する。

この場合、水晶発振器３０の消費電力は増加するが、その消費電力は高速発振器１１の動作時のマイクロコンピュータの消費電力に比べて無視できるほど小さいのでマイクロコンピュータ全体として見ると、水晶発振器３０の消費電力の増加は問題にならない。これは、一般のマイクロコンピュータにおいて、高速発振器１１の消費電流は数ｍＡ程度であるのに対して、水晶発振器３０の消費電流は数μＡ以下だからである。

また、中速動作モードが選択されると、制御信号Ｓ２がＨレベルになり中速発振器１２が動作する。（制御信号Ｓ１、Ｓ３はＬレベル）そして、マイクロコンピュータは中速発振器１２によって発生された中速のシステムクロックに基づいて動作する。この時、制御信号Ｓ２に応じて、第２のインピーダンス制御信号ＢがＨレベルになり、水晶発振器３０の電源インピーダンスは中インピーダンスに設定される。これにより、中速発振器１２により中程度のノイズが発生しても、水晶発振器３０の電源インピーダンスが中位に設定されているのでノイズによるクロック波形の乱れが抑制され、時計回路２０は正常に動作する。

また、低速動作モードが選択されると、制御信号Ｓ３がＨレベルになり低速発振器１３が動作する。そして、マイクロコンピュータは低速発振器１３によって発生された低速のシステムクロックに基づいて動作する。低速発振器１３の発生するノイズは小さく、水晶発振器３０の誤動作は問題ならないことが多い。そこで、このような場合には、制御信号Ｓ１、Ｓ２はいずれもＬレベルなので、第１及び第２のインピーダンス制御信号Ａ，ＢはいずれもＬレベルになり、水晶発振器３０の電源インピーダンスは高インピーダンスに設定される。これにより、消費電力を極力抑えている。

さらに、マイクロコンピュータの待機時（スタンバイ時）には、制御信号Ｓ１、Ｓ２、Ｓ３をＬレベルに設定し、高速発振器１１、中速発振器１２、低速発振器１３の動作をすべて停止させる。この場合は、第１及び第２のインピーダンス制御信号Ａ，ＢはいずれもＬレベルになり、水晶発振器３０の電源インピーダンスは高インピーダンスに設定される。

高速発振器１１、中速発振器１２、低速発振器１３から発生するノイズは無いので、水晶発振器３０の電源インピーダンスは高インピーダンスに設定しても水晶発振器３０の誤動作のおそれはない。この場合、電源インピーダンスが高く設定されるので、インバータ３１の動作電流が抑制される結果、水晶発振器３０の消費電流は例えば１μＡ以下に低減される。これにより、マイクロコンピュータの消費電力は最小限に抑えられる。

動作モード切り替え部１５によって選択された上記動作モードとは別に、水晶発振器３０の電源インピーダンスは、電源インピーダンス制御レジスタ１９に格納された制御信号Ｓ６，Ｓ７によっても制御することができる。つまり、制御信号Ｓ６がＨレベルの時は、第１のインピーダンス制御信号ＡがＨレベルになり、制御信号Ｓ７がＨレベルの時は、第２のインピーダンス制御信号ＢがＨレベルになる。

これにより、例えば、低速発振器１３の発生するノイズにより水晶発振器３０の誤動作するおそれがある場合は、電源インピーダンス制御レジスタ１９の設定により、水晶発振器３０の電源インピーダンスを低くすることも可能である。また、マイクロコンピュータの待機時（スタンバイ時）においても、外部ノイズにより水晶発振器３０の誤動作するおそれがある場合は、電源インピーダンス制御レジスタ１９の設定により、水晶発振器３０の電源インピーダンスを低くすることも可能である。

また、上述の実施形態においては、高速発振器１１、中速発振器１２及び低速発振器１３という３個のシステムクロック発生用の発振器が設けられているが、これには限定されず、システムクロック用の発振器が１個（例えば、高速発振器１１、中速発振器１２及び低速発振器１３の中、いずれか１個のみ）、２個（例えば、高速発振器１１、中速発振器１２及び低速発振器１３の中、いずれか２個）の場合にも本発明を適用できる。また、システムクロック用の発振器が４個（例えば、高速発振器１１、中速発振器１２及び低速発振器１３に加えて、これらの発振器と発振周波数の異なるシステムクロック用発振器を追加する）以上の場合にも本発明を適用することができる。

また、マイクロコンピュータにおいて、システムクロック用の発振器（本実施形態では、高速発振器１１、中速発振器１２、低速発振器１３）の他に、タイマー等を動作させるためのクロックを発生するセラミック・フィルタ発振器（ＣＦ発振器）が設けられている場合にも、本発明を適用することができる。

即ち、セラミック・フィルタ発振器が動作している時は、水晶発振器３０の電源インピーダンスを低くして耐ノイズ性を向上させる。一方、セラミック・フィルタ発振器が動作していない待機時には、水晶発振器３０の電源インピーダンスを高くして低消費電力化を図ることである。セラミック・フィルタ発振器も大きなノイズを発生するので、本発明の効果は大である。

なお、本発明はマイクロコンピュータ、特に、図１のシステムを水晶発振器３０の水晶発振子ＸＴＡＬ等や、ＣＦ発振器のセラミック・フィルタ等を除いて、１チップ上に集積化した１チップマイクロコンピュータに好適であるが、これに限らず、発振周波数の異なる複数の発振器を有する電子回路（例えば、半導体集積回路）に広く適用することができる。

１０ＣＰＵ１１高速発振器１２中速発振器
１３低速発振器１４ＲＯＭ１５動作モード切り替え部
１６クロック選択部１７分周器１８周辺デバイス
１９電源インピーダンス制御レジスタ２０時計回路
２１第１のＯＲ回路２３第２のＯＲ回路３０水晶発振器
３１インバータ３２電源インピーダンス切り替え部
３３電源ライン３４接地ライン

Claims

第１のクロックを発生し電源インピーダンスが可変制御可能な第１の発振器と、
前記第１のクロックより周波数が高い第２のクロックを発生する第２の発振器と、
前記第２のクロックより周波数が高い第３のクロックを発生する第３の発振器と、
前記第２の発振器及び第３の発振器のいずれか１つの発振器を動作させる動作モード切り替え信号を出力する動作モード切り替え部と、
前記第１の発振器の電源インピーダンスを可変制御するための制御信号を格納する制御レジスタと、
前記動作モード切り替え信号に応じて、前記第２及び第３の発振器が停止している時は前記第１の発振器の電源インピーダンスを高インピーダンスに設定し、前記第２の発振器が動作し、前記第３の発振器が停止している時は前記第１の発振器の電源インピーダンスを中インピーダンスに設定し、前記第３の発振器が動作し、前記第２の発振器が停止している時は前記第１の発振器の電源インピーダンスを低インピーダンスに設定するとともに
、前記第２及び第３の発振器が停止している時に前記動作モード切り替え信号に関わらず、前記制御レジスタに格納された前記制御信号に応じて、前記第１の発振器の電源インピーダンスを低インピーダンス又は中インピーダンスに設定する制御回路を備えることを特徴とする電子回路。
第１のクロックを発生し電源インピーダンスが可変制御可能な第１の発振器と、
前記第１のクロックより周波数が高い第２のクロックを発生する第２の発振器と、
前記第２のクロックより周波数が高い第３のクロックを発生する第３の発振器と、
前記第３のクロックより周波数が高い第４のクロックを発生する第４の発振器と、
前記第２の発振回路、第３の発振器及び第４の発振器のいずれか１つの発振器を動作させる動作モード切り替え信号を出力する動作モード切り替え部と、
前記第１の発振器の電源インピーダンスを可変制御するための制御信号を格納する制御レジスタと、
前記動作モード切り替え信号に応じて、前記第２、第３及び第４の発振器が停止している時又は前記第２の発振器が動作し、前記第３及び第４の発振器が停止している時は前記第１の発振器の電源インピーダンスを高インピーダンスに設定し、前記第３の発振器が動作し、前記第２及び第４の発振器が停止している時は前記第１の発振器の電源インピーダンスを中インピーダンスに設定し、前記第４の発振器が動作し、前記第２及び第３の発振器が停止している時は前記第１の発振器の電源インピーダンスを低インピーダンスに設定するとともに、前記第２の発振器が動作し、前記第３及び第４の発振器が停止している時に前記動作モード切り替え信号に関わらず、前記制御レジスタに格納された前記制御信号に応じて、前記第１の発振器の電源インピーダンスを低インピーダンス又は中インピーダンスに設定する制御回路を備えることを特徴とする電子回路。
前記第１の発振器は水晶発振器であることを特徴とする請求項１又は２に記載の電子回路。
前記第１の発振器は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子の間に接続された水晶振動子及び増幅器と、前記増幅器に電源電位を供給する電源ラインと、前記増幅器に接地電位を供給する接地ラインと、前記増幅器の電源端子と前記電源ラインの間又は前記増幅器の接地端子と前記接地ラインの間に設けられた電源インピーダンス切り替え用のスイッチング素子を備える電源インピーダンス切り替え部を備え、
前記制御回路により前記電源インピーダンス切り替え部の前記スイッチング素子のオンオフを制御するように構成したことを特徴とする請求項３に記載の電子回路。
前記第２の発振器はＲＣ発振器又はセラミック・フィルタ発振器であることを特徴とする請求項１乃至４のいずれかに記載の電子回路。